JPH10247658A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH10247658A
JPH10247658A JP9048733A JP4873397A JPH10247658A JP H10247658 A JPH10247658 A JP H10247658A JP 9048733 A JP9048733 A JP 9048733A JP 4873397 A JP4873397 A JP 4873397A JP H10247658 A JPH10247658 A JP H10247658A
Authority
JP
Japan
Prior art keywords
semiconductor device
elastic modulus
semiconductor
lead frame
metal lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9048733A
Other languages
English (en)
Inventor
Yukihiro Kumagai
幸博 熊谷
Hideo Miura
英生 三浦
Tetsuo Kumazawa
鉄雄 熊沢
Makoto Kitano
誠 北野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9048733A priority Critical patent/JPH10247658A/ja
Publication of JPH10247658A publication Critical patent/JPH10247658A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】製造工程の複雑化を回避し、高い信頼性の半導
体装置の量産化が可能な製造工程を提供する。 【解決手段】複数の前記半導体素子が形成された半導体
基板の少なくとも裏面に、弾性率が封止樹脂の弾性率よ
り低い材料からなる応力吸収層を形成し、個々の前記半
導体素子に切断分離した後、前記半導体素子と前記金属
製リードフレームを接着、電気的に接続し、前記半導体
素子の表面に弾性率が前記封止樹脂の弾性率より低い材
料からなる応力吸収層を形成し、前記封止樹脂により封
止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。
【０００２】
【従来の技術】半導体素子を搭載するパッケージの８０
％以上は樹脂封止型、つまり半導体素子を金属製リード
フレームと共に樹脂封止したものであり、その樹脂封止
は一般に１８０℃前後の温度で行われるため、室温まで
の冷却過程で封止用の半導体素子と金属製リードフレー
ムあるいは封止樹脂間の熱膨張係数差に応じて半導体素
子には残留応力が発生する。
【０００３】半導体素子（以下、単に素子という場合が
ある）の高集積化の進展に伴い、半導体素子製造時の薄
膜加工技術も微細化が進められているが、その微細化が
素子の集積度向上の要求に追いつけなくなってきてお
り、高集積された半導体素子の寸法は大型化する傾向に
ある。パッケージの外形寸法は規格により定められてい
るため、素子が高集積化に伴って大型化すると、素子に
発生する応力を増加させることになる。半導体素子に発
生する応力が増加すると、最悪の場合には素子が割れて
しまうという不良につながる。素子の割れに至らない場
合でも、半導体素子の回路特性、例えば抵抗体の抵抗値
や、コンデンサの静電容量，トランジスタの増幅特性等
の特性が機械的応力（ひずみ）に依存して変動してしま
う。さらに、不揮発性記憶素子の主要材料として強誘電
体薄膜を形成した素子が期待されているが、このような
素子では、データの記憶に使用する電界印加による残留
分極発生時に、結晶ひずみが生じている。したがって、
もし外部からの不要な応力（ひずみ）が負荷された場合
には上述の分極状態、すなわち記憶されたデータに変化
が生じる恐れがあり、製品の信頼性に著しい影響を与え
る恐れがある。
【０００４】従って、素子の回路特性の変動を防止する
には、樹脂封止に伴って半導体素子に発生する応力をで
きるだけ小さくしなければならない。このような素子に
発生する応力を低減する方法は、例えば特願平8−98478
号明細書に開示されているように、半導体素子と金属製
リードフレームを封止樹脂により封止した半導体装置
で、半導体素子の両面に弾性率が封止樹脂よりも低い材
料からなる応力吸収層を配置したことを特徴とする半導
体装置がある。ここで示されている半導体装置構造は、
半導体素子は応力吸収層である接着層を介して金属製リ
ードフレームのダイパッドに固着され、金属細線により
金属製リードフレームのアウターリードと半導体素子が
電気的に接続され、半導体素子表面には応力吸収層であ
るコーティング材料が塗布され、樹脂封止されたもので
ある。
【０００５】
【発明が解決しようとする課題】特願平8−98478号明細
書に記載の半導体装置には、樹脂封止に伴う半導体素子
に発生する応力を低減するために、半導体素子の両面に
低弾性率の応力吸収層を形成するという、従来の半導体
装置の製造工程にはない工程が含まれている。しかし具
体的な製造工程は明示されていない。上記工程を半導体
装置の個々に対して行うことも可能であるが、一つ一つ
の半導体装置に対してこの工程を行うと、製造工程が複
雑になり製品の信頼性を低下させる恐れがある。
【０００６】本発明の目的は、半導体装置の製造工程
で、製造工程の複雑化を回避し、高い信頼性の半導体装
置の量産化が可能な製造工程を提供することにある。
【０００７】
【課題を解決するための手段】前述のように低応力構造
の半導体装置の製造工程で、弾性率が封止樹脂の弾性率
より低い材料からなる応力吸収層を形成する工程を半導
体素子の個々に対して行うことは、製造工程が複雑化
し、製品の信頼性を損なう恐れがある。
【０００８】これに対し本発明によれば、低応力構造の
半導体装置の製造方法で、複数の半導体素子が形成され
た半導体基板の少なくとも裏面に、弾性率が封止樹脂の
弾性率より低い材料からなる応力吸収層を形成し、個々
の半導体素子に切断分離した後、前記半導体素子と金属
製リードフレームを接着、電気的に接続し、前記半導体
素子の表面に弾性率が前記封止樹脂の弾性率より低い材
料からなる応力吸収層を形成し、前記封止樹脂により封
止することを特徴とする半導体装置の製造方法が提供さ
れる。
【０００９】あるいは、低応力構造の半導体装置の製造
方法で、多連の金属製リードフレームの半導体素子接着
面に弾性率が封止樹脂の弾性率より低い材料からなる応
力吸収層を形成した後に、半導体素子と金属製リードフ
レームを接着、電気的に接続し、前記半導体素子の表面
に弾性率が前記封止樹脂の弾性率より低い材料からなる
応力吸収層を形成し、前記封止樹脂により封止すること
を特徴とする半導体装置の製造方法が提供される。
【００１０】このように本発明では、複数の半導体素子
が形成された半導体基板の少なくとも裏面に、低弾性率
の応力吸収層を形成することにより、個々の半導体素子
の面、一つ一つに低弾性率の応力吸収層を形成するとき
と比較して製造工程の簡略化が図られる。また製造にか
かる時間の短縮につながり半導体装置の量産が期待でき
る。
【００１１】あるいは、多連の金属製リードフレームに
低弾性率の応力吸収層を形成する場合は、製造工程の簡
略化が図られると同時に、半導体素子の加工と金属製リ
ードフレームの加工を別工程で行うことができるため時
間の短縮化が可能となる。
【００１２】また、本発明では複数の半導体素子が形成
された半導体基板で、少なくともその裏面に弾性率が基
板の弾性率の１／１０以下の応力吸収層が形成されてい
ることを特徴とする半導体基板、あるいは前記半導体基
板から切断分離された半導体素子、あるいは半導体素子
を接着する多連の金属製リードフレームで、前記リード
フレームの半導体素子接着面に弾性率が前記リードフレ
ームの弾性率の１／１０以下の応力吸収層を形成してい
ることを特徴とする多連の金属製リードフレームが提供
される。本発明の場合でも、半導体装置を製造する際、
前述のように製造工程の簡略化が図られる。
【００１３】ここで、半導体基板、あるいは半導体素
子、あるいは金属製リードフレームの前記応力吸収層は
絶縁材料であることが望ましい。また、前記応力吸収層
の厚さが０.１μｍ 以上であることが望ましい。
【００１４】
【発明の実施の形態】以下、本発明の第１実施例を図
１，図２，図３、および表１を用いて説明する。図１は
本実施例の半導体装置の製造工程の説明図、図２は本実
施例の半導体装置の製造工程のフローチャート、図３は
本実施例の半導体装置の内部構造の断面図および金属製
リードフレームと半導体素子の位置関係図である。図３
の（ｂ），（ｃ）は対称性が考慮され、半導体装置の１
／２部分図，１／４部分図がそれぞれ示されている。表
１は半導体装置に使用される代表的な構成材料のヤング
率（弾性率に相当する）をまとめたものである。
【００１５】
【表１】
【００１６】本実施例の半導体装置は、図３（ａ）およ
び（ｂ）に示すように、強誘電体薄膜を有する回路３を
シリコン基板１上に形成した半導体素子を金属製リード
フレーム（ダイパッド）４に低弾性率の接着層２を介し
て接続し、金属細線５（例えば金線）で強誘電体薄膜を
有する回路３と二方向に配列した金属製リードフレーム
（アウターリード）４を電気的に接続し、素子表面に低
弾性率のコーティング被膜６を塗布し、封止樹脂７で封
止をした構造となっている。
【００１７】表１に示すように封止樹脂は、例えば、熱
硬化性の弾性率が１０〜２０ＧＰａのエポキシ樹脂が用
いられているが、必ずしもエポキシ樹脂に限定されるも
のではない。金属製リードフレームは、例えば４２−Ｎ
ｉ−Ｆｅ等の鉄ニッケル合金、あるいは銅合金が用いら
れている。なお、金属製リードフレーム４は鉄ニッケル
合金、あるいは銅合金以外の材料を用いてもよい。接着
層２およびコーティング被膜６は、弾性率が封止樹脂よ
り低い、例えばシリコンゴム系の材料、またコーティン
グ被膜６の材料は例えばゲル状のコーティング材を用い
てもよい。
【００１８】なお、本実施例の半導体装置は金属製リー
ドフレーム（アウターリード）４は二方向に設けられて
いるが、例えば図３（ｃ）のように四方向に設けてあっ
てもよい。
【００１９】本実施例の半導体装置の製造工程は次のよ
うになる。
【００２０】(1）強誘電体薄膜を有する回路３を形成し
ないシリコン基板１の裏面に低弾性率の接着層２をコー
ティングする［図１（ｂ），図２（１０１）〜（１０
２）］。
【００２１】なお、シリコン基板の裏面に低弾性率の接
着層をコーティングする方法は、例えば化学気相成長
（ＣＶＤ）法でもよい。あるいはスパッタリング法であ
ってもよい。あるいは蒸着法であってもよい。あるいは
スピンコーティングであってもよい。あるいはスプレー
により塗布してもよい。あるいは刷毛，ローラーによっ
てコーティング材を塗布してもよい。
【００２２】(2）シリコン基板１に強誘電体薄膜を有す
る回路３を形成し、複数の半導体素子からなるシリコン
基板１を作製する［図１（ｃ），図２（１０３）］。
【００２３】なお、（１）と（２）の工程は逆の順序で
行ってもよい。ただし（１）と(２)の工程を逆に行う場
合は、半導体素子の両面に回路が形成されていてもよ
く、低弾性率の接着層をコーティングする面は、必ずし
も強誘電体薄膜を有する回路３を形成した面の裏面に限
定されるものではなく、回路面側に形成してもよい。
【００２４】(3）半導体素子を個々に切断する［図１
（ｄ），図２（１０４）］。
【００２５】(4）半導体素子裏面に金属製リードフレー
ム（ダイパッド）４を接着する［図２（ｅ），図３（１
０５）］。
【００２６】(5）金属製リードフレーム（アウターリー
ド）４と強誘電体薄膜を有する回路３を金属細線５を介
して電気的に接続する［図１（ｆ），図２（１０
６）］。
【００２７】(6）強誘電体薄膜を有する回路３を形成し
た面上に低弾性率のコーティング材料６を塗布する［図
１（ｇ），図２（１０７）］。なお、本工程は（２）の
工程の直後に行ってもよい。
【００２８】(7）封止樹脂７で封止する［図１（ｈ），
図２（１０８）］。
【００２９】(8）金属製リードフレーム（アウターリー
ド）４を切断、および曲げ加工する［図１（ｉ），図２
（１０９）］。
【００３０】なお、本実施例の半導体装置は強誘電体薄
膜を有しているが、必ずしも強誘電体薄膜を有している
必要はなく、例えば抵抗体，コンデンサ，トランジスタ
など特性が機械的応力に依存して変動する回路が形成さ
れていてもよい。
【００３１】本実施形態の半導体装置における各厚生部
分の好ましい寸法（厚さ）は、半導体基板１については
０.１〜１.０mm程度(さらに好ましくは０.２〜０.４mm
程度)、封止樹脂７については０.１〜２.０mm程度（さ
らに好ましくは０.３〜０.８mm程度）、金属製リードフ
レーム４については０.１〜０.５mm程度（さらに好まし
くは０.２〜０.３mm程度）であり、コーティング被膜６
あるいは接着層２については０.１μｍ〜１００μｍ 程
度（さらに好ましくは数十μｍ）である。なお、各構成
部分の寸法は上記に限られるものではなく、条件に応じ
て他の値としてもよい。
【００３２】本実施例によれば、低応力構造の半導体装
置の製造工程で、あらあじめ低弾性率の接着層をシリコ
ン基板の裏面に塗布しておくことにより、半導体素子と
金属製リードフレーム（ダイパッド）を低弾性率のコー
ティング材料で接着の際、個々に接着層を塗布する必要
がなく、製造工程の簡略化が可能となる。
【００３３】次に本発明の第２実施例を図４，図５、お
よび図６を用いて説明する。図４は本実施例の半導体装
置の製造工程の説明図、図５は本実施例の半導体装置の
製造工程のフローチャート、図６は本実施例の半導体装
置の内部構造の断面図および金属製リードフレームと半
導体素子の位置関係図である。図６の（ｂ）,（ｃ)は対
称性が考慮され、半導体装置の１／２部分図，１／４部
分図がそれぞれ示されている。
【００３４】本実施例の半導体装置は、図６（ａ）およ
び（ｂ）に示すように、強誘電体薄膜を有する回路３を
シリコン基板１上に形成した半導体素子を、二方向に配
列した金属製リードフレーム（アウターリード）４に低
弾性率の接着層２、および絶縁性の接着層８を介して接
続し、さらに金属細線５（例えば金線）で強誘電体薄膜
を有する回路３と金属製リードフレーム（アウターリー
ド）４を電気的に接続し、素子表面に低弾性率のコーテ
ィング被膜６を塗布し、封止樹脂７で封止をした構造と
なっている。封止樹脂７，金属製リードフレーム４，接
着層２、およびコーティング被膜６の材料は第１実施例
で述べたものを用いてもよい。
【００３５】なお、本実施例の半導体装置は金属製リー
ドフレーム（アウターリード）４は二方向に設けられて
いるが、例えば図６（ｃ）のように四方向に設けてあっ
てもよい。
【００３６】本実施例の半導体装置の製造工程は次のよ
うになる。
【００３７】(1）強誘電体薄膜を有する回路３を形成し
ないシリコン基板１の裏面に低弾性率の接着層２をコー
ティングし、その上に絶縁性の接着層８をコーティング
する。ただし、低弾性率の接着層２が絶縁性である場
合、この絶縁性の接着層８をコーティングする工程は必
ずしも必要ない［図４(ｂ)，図５(２０１)〜(２０
３)］。
【００３８】なお、シリコン基板の裏面に低弾性率の接
着層２、および絶縁性の接着層８をコーティングする方
法は、例えば化学気相成長（ＣＶＤ）法でもよい。ある
いはスパッタリング法であってもよい。あるいは蒸着法
であってもよい。あるいはスピンコーティングであって
もよい。あるいはスプレーにより塗布してもよい。ある
いは刷毛，ローラーによってコーティング材を塗布して
もよい。
【００３９】(2）シリコン基板１に強誘電体薄膜を有す
る回路３を形成し、複数の半導体素子からなるシリコン
基板１を作製する［図４（ｃ），図５（２０４）］。
【００４０】なお、（１）と（２）の工程は逆の順序で
行ってもよい。ただし（１）と(２)の工程を逆に行う場
合は、半導体素子の両面に回路が形成されていてもよ
く、低弾性率の接着層をコーティングする面は、必ずし
も強誘電体薄膜を有する回路３を形成した面の裏面に限
定されるものではなく、回路面側に形成してもよい。
【００４１】(3）半導体素子を個々に切断する［図４
（ｄ），図５（２０５）］。
【００４２】(4）半導体素子裏面に金属製リードフレー
ム（アウターリード）４を接着する［図２（ｅ），図３
（２０６）］。
【００４３】(5）金属製リードフレーム（アウターリー
ド）４と強誘電体薄膜を有する回路３を金属細線５を介
して電気的に接続する［図４（ｆ），図５（２０
７）］。
【００４４】(6）強誘電体薄膜を有する回路３を形成し
た面上に低弾性率のコーティング材料６を塗布する［図
４（ｇ），図５（２０８）］。なお、本工程は（２）の
工程の直後に行ってもよい。
【００４５】(7）封止樹脂７で封止する［図４（ｈ），
図５（２０９）］。
【００４６】(8）金属製リードフレーム（アウターリー
ド）４を切断、および曲げ加工する［図４（ｉ），図５
（２１０）］。
【００４７】なお、本実施例の半導体装置は強誘電体薄
膜を有しているが、必ずしも強誘電体薄膜を有している
必要はなく、例えば抵抗体，コンデンサ，トランジスタ
など特性が機械的応力に依存して変動する回路が形成さ
れていてもよい。
【００４８】本実施例によれば、低応力構造の半導体装
置の製造工程で、あらあじめ低弾性率の接着層をシリコ
ン基板の裏面に塗布しておくことにより、半導体素子と
金属製リードフレーム（アウターリード）を低弾性率の
コーティング材料で接着の際、個々に接着層を塗布する
必要がなく、製造工程の簡略化が可能となる。
【００４９】次に本発明の第３実施例を図７，図８、お
よび図９を用いて説明する。図７は本実施例の半導体装
置の製造工程の説明図、図８は本実施例の半導体装置の
製造工程のフローチャート、図９は本実施例の半導体装
置の内部構造の断面図および金属製リードフレームと半
導体素子の位置関係図である。図９の（ｂ）,（ｃ)は対
称性が考慮され、半導体装置の１／２部分図，１／４部
分図がそれぞれ示されている。
【００５０】本実施例の半導体装置は、図９（ａ）およ
び（ｂ）に示すように、強誘電体薄膜を有する回路３を
シリコン基板１上に形成した半導体素子を、二方向に配
列した金属製リードフレーム（アウターリード）４に低
弾性率の接着層２、および絶縁性の接着層８を介して接
続し、さらに金属細線５で強誘電体薄膜を有する回路３
と金属製リードフレーム（アウターリード）４を電気的
に接続し、素子表面に低弾性率のコーティング材料６を
塗布し、封止樹脂７で封止をした構造となっている。封
止樹脂７，金属製リードフレーム４，接着層２、および
コーティング被膜６の材料は第１実施例で述べたものを
用いてもよい。
【００５１】なお、本実施例の半導体装置は金属製リー
ドフレーム（アウターリード）４は二方向に設けられて
いるが、例えば図９（ｃ）のように四方向に設けてあっ
てもよい。
【００５２】本実施例の半導体装置の製造工程は次のよ
うになる。
【００５３】(1）強誘電体薄膜を有する回路３を形成し
ないシリコン基板１の裏面に低弾性率の接着層２をコー
ティングする［図７（ｂ），図８（３０１）〜(３０
２)］。
【００５４】なお、シリコン基板の裏面に低弾性率の接
着層２をコーティングする方法は、例えば化学気相成長
（ＣＶＤ）法でもよい。あるいはスパッタリング法であ
ってもよい。あるいは蒸着法であってもよい。あるいは
スピンコーティングであってもよい。あるいはスプレー
により塗布してもよい。あるいは刷毛，ローラーによっ
てコーティング材を塗布してもよい。
【００５５】(2）シリコン基板１に強誘電体薄膜を有す
る回路３を形成し、複数の半導体素子からなるシリコン
基板１を作製する［図７（ｃ），図８（３０３）］。
【００５６】なお、（１）と（２）の工程は逆の順序で
行ってもよい。ただし（１）と(２)の工程を逆に行う場
合は、半導体素子の両面に回路が形成されていてもよ
く、低弾性率の接着層をコーティングする面は、必ずし
も強誘電体薄膜を有する回路３を形成した面の裏面に限
定されるものではなく、回路面側に形成してもよい。
【００５７】(3）半導体素子を個々に切断する［図７
（ｄ），図８（３０４）］。
【００５８】(4）多連の金属製リードフレーム（アウタ
ーリード）４の低弾性率の接着層２と接する場所に絶縁
性の接着層８をコーティングする［図７（ｆ），図８
(３０５)〜（３０６）］。ただし、低弾性率の接着層２
が絶縁性である場合、この絶縁性の接着層８をコーティ
ングする工程は必ずしも必要ない。
【００５９】なお、金属製リードフレーム（アウターリ
ード）４に絶縁性の接着層８をコーティングする方法
は、例えば化学気相成長（ＣＶＤ）法でもよい。あるい
はスパッタリング法であってもよい。あるいは蒸着法で
あってもよい。あるいはスピンコーティングであっても
よい。あるいはスプレーにより塗布してもよい。あるい
は刷毛，ローラーによってコーティング材を塗布しても
よい。
【００６０】(5）半導体素子裏面に金属製リードフレー
ム（アウターリード）４を接着する［図７（ｇ），図８
（３０７）］。
【００６１】(6）金属製リードフレーム（アウターリー
ド）４と強誘電体薄膜を有する回路３を金属細線５を介
して電気的に接続する［図７（ｈ），図８（３０
８）］。
【００６２】(7）強誘電体薄膜を有する回路３を形成し
た面上に低弾性率のコーティング材料６を塗布する［図
７（ｉ），図８（３０９）］。なお、本工程は（２）の
工程の直後に行ってもよい。
【００６３】(8）封止樹脂７で封止する［図７（ｊ），
図８（３１０）］。
【００６４】(9）金属製リードフレーム（アウターリー
ド）４を切断、および曲げ加工する［図７（ｋ），図８
（３１１）］。
【００６５】なお、本実施例の半導体装置は強誘電体薄
膜を有しているが、必ずしも強誘電体薄膜を有している
必要はなく、例えば抵抗体，コンデンサ，トランジスタ
など特性が機械的応力に依存して変動する回路が形成さ
れていてもよい。
【００６６】本実施例によれば、低応力構造の半導体装
置の製造工程で、あらあじめ低弾性率の接着層をシリコ
ン基板の裏面に塗布しておくことにより、半導体素子と
金属製リードフレーム（アウターリード）を低弾性率の
コーティング材料で接着の際、個々に接着層を塗布する
必要がなく、製造工程の簡略化が可能となる。
【００６７】次に本発明の第４実施例を図１０，図１
１、および図１２を用いて説明する。図１０は本実施例
の半導体装置の製造工程の説明図、図１１は本実施例の
半導体装置の製造工程のフローチャート、図１２は本実
施例の半導体装置の内部構造の断面図および金属製リー
ドフレームと半導体素子の位置関係図である。図１１の
（ｂ），（ｃ）は対称性が考慮され、半導体装置の１／
２部分図，１／４部分図がそれぞれ示されている。
【００６８】本実施例の半導体装置は、図１２（ａ）お
よび（ｂ）に示すように、強誘電体薄膜を有する回路３
をシリコン基板１上に形成した半導体素子を金属製リー
ドフレーム（ダイパッド）４に低弾性率の接着層２を介
して接続し、金属細線５で強誘電体薄膜を有する回路３
と二方向に配列した金属製リードフレーム（アウターリ
ード）４を電気的に接続し、素子表面に低弾性率のコー
ティング材料６を塗布し、封止樹脂７で封止をした構造
となっている。封止樹脂７，金属製リードフレーム４，
接着層２、およびコーティング被膜６の材料は第１実施
例で述べたものを用いてもよい。
【００６９】なお、本実施例の半導体装置は金属製リー
ドフレーム（アウターリード）４は二方向に設けられて
いるが、例えば図１２（ｃ）のように四方向に設けてあ
ってもよい。
【００７０】本実施例の半導体装置の製造工程は次のよ
うになる。
【００７１】(1）シリコン基板１に強誘電体薄膜を有す
る回路３を形成し、複数の半導体素子からなるシリコン
基板１を作製する［図１０(ｂ)，図１１(４０１)〜(４
０２)］。
【００７２】(2）半導体素子を個々に切断する［図１０
（ｃ），図１１（４０３）］。
【００７３】(3）多連の金属製リードフレーム（ダイパ
ッド）４の表面に低弾性率の接着層２をコーティングす
る［図１０（ｅ），図１１（４０４）〜（４０５）］。
【００７４】なお、金属製リードフレーム（ダイパッ
ド）４の表面に低弾性率の接着層をコーティングする方
法は、例えば化学気相成長（ＣＶＤ）法でもよい。ある
いはスパッタリング法であってもよい。あるいは蒸着法
であってもよい。あるいはスピンコーティングであって
もよい。あるいはスプレーにより塗布してもよい。ある
いは刷毛，ローラーによってコーティング材を塗布して
もよい。
【００７５】(4）半導体素子裏面に金属製リードフレー
ム（ダイパッド）４を接着する［図１１（ｆ），図１１
（４０６）］。
【００７６】(5）金属製リードフレーム（アウターリー
ド）４と強誘電体薄膜を有する回路３を金属細線５を介
して電気的に接続する［図１０（ｇ），図１１（４０
７）］。
【００７７】(6）強誘電体薄膜を有する回路３を形成し
た面上に低弾性率のコーティング材料６を塗布する［図
１０（ｈ），図１１（４０８）］。なお、本工程は
（１）の工程の直後に行ってもよい。
【００７８】(7）封止樹脂７で封止する［図１０
（ｉ），図１１（４０９）］。
【００７９】(8）金属製リードフレーム（アウターリー
ド）４を切断、および曲げ加工する［図１０（ｊ），図
１１（４１０）］。
【００８０】なお、本実施例の半導体装置は強誘電体薄
膜を有しているが、必ずしも強誘電体薄膜を有している
必要はなく、例えば抵抗体，コンデンサ，トランジスタ
など特性が機械的応力に依存して変動する回路が形成さ
れていてもよい。
【００８１】本実施例によれば、低応力構造の半導体装
置の製造工程で、あらあじめ低弾性率の接着層を多連の
金属製リードフレーム（ダイパッド）の表面に塗布して
おくことにより、半導体素子と金属製リードフレーム
（ダイパッド）を低弾性率のコーティング材料で接着の
際、個々に接着層を塗布する必要がなく、製造工程の簡
略化が可能となる。
【００８２】次に本発明の第５実施例を図１３，図１
４，図１５および図１６を用いて説明する。図１３は本
実施例の半導体装置の製造工程の説明図、図１４は本実
施例の半導体装置の製造工程のフローチャート、図１５
は本実施例の半導体装置の内部構造の断面図および金属
製リードフレームと半導体素子の位置関係図である。図
１５の（ｂ），（ｃ）は対称性が考慮され、半導体装置
の１／２部分図，１／４部分図がそれぞれ示されてい
る。図１６は本実施例の半導体装置の製造工程のうち、
個々の半導体素子に切断される前の半導体基板を示す。
【００８３】本実施例の半導体装置は、図１５（ａ）お
よび（ｂ）に示すように、強誘電体薄膜を有する回路３
をシリコン基板１上に形成した半導体素子を金属製リー
ドフレーム（アウターリード）４に低弾性率の接着層
２、および絶縁性の接着層８を介して接続し、導電性ボ
ール９（例えば半田バンプ）で強誘電体薄膜を有する回
路３と二方向に配列した金属製リードフレーム（アウタ
ーリード）４を電気的に接続し、素子表面に低弾性率の
コーティング被膜６を塗布し、封止樹脂７で封止をした
構造となっている。封止樹脂７，金属製リードフレーム
４，接着層２、およびコーティング被膜６の材料は第１
実施例で述べたものを用いてもよい。
【００８４】なお、本実施例の半導体装置は金属製リー
ドフレーム（アウターリード）４は二方向に設けられて
いるが、例えば図１５（ｃ）のように四方向に設けてあ
ってもよい。
【００８５】本実施例の半導体装置の製造工程は次のよ
うになる。
【００８６】(1）強誘電体薄膜を有する回路３を形成し
ないシリコン基板１の裏面に低弾性率のコーティング被
膜６をコーティングする［図１３（ｂ），図１４（５０
１）〜（５０２）］。
【００８７】なお、シリコン基板の裏面に低弾性率のコ
ーティング被膜６をコーティングする方法は、例えば化
学気相成長（ＣＶＤ）法でもよい。あるいはスパッタリ
ング法であってもよい。あるいは蒸着法であってもよ
い。あるいはスピンコーティングであってもよい。ある
いはスプレーにより塗布してもよい。あるいは刷毛，ロ
ーラーによってコーティング材を塗布してもよい。
【００８８】(2）シリコン基板１に強誘電体薄膜を有す
る回路３を形成し、複数の半導体素子からなるシリコン
基板１を作製する［図１３（ｃ），図１４（５０
３）］。
【００８９】なお、（１）と（２）の工程は逆の順序で
行ってもよい。ただし（１）と(２)の工程を逆に行う場
合は、半導体素子の両面に回路が形成されていてもよ
く、低弾性率のコーティング被膜６をコーティングする
面は、必ずしも強誘電体薄膜を有する回路３を形成した
面の裏面に限定されるものではなく、回路面側に形成し
てもよい。
【００９０】(3）シリコン基板１の強誘電体薄膜を有す
る回路３を形成した面の、外部との電気的な接続を図る
回路を除いた部分に、低弾性率の接着層２をコーティン
グする。なお、図１３（ｄ）は図１６の断面Ａ−Ａ′を
示す［図１３（ｄ），図１４（５０４），図１６］。た
だし、半導体素子から電気的な接続をとるための窓は、
必ずしも半導体素子中央に形成される必要はない。
【００９１】なお、シリコン基板の裏面に低弾性率の接
着層２をコーティングする方法は、例えば化学気相成長
（ＣＶＤ）法でもよい。あるいはスパッタリング法であ
ってもよい。あるいは蒸着法であってもよい。あるいは
スピンコーティングであってもよい。あるいはスプレー
により塗布してもよい。あるいは刷毛，ローラーによっ
てコーティング材を塗布してもよい。
【００９２】(4）半導体素子を個々に切断する［図１３
（ｅ），図１４（１０５）］。
【００９３】(5）半導体素子に導電性ボール９を配置す
る［図１３(ｈ)，図１４(５０６)］。
【００９４】(6）多連の金属製リードフレーム（アウタ
ーリード）４の低弾性率の接着層２と接する場所に絶縁
性の接着層８をコーティングする［図１３(ｇ)，図１４
(507）〜（５０８）］。ただし、低弾性率の接着層２が
絶縁性である場合、この絶縁性の接着層８をコーティン
グする工程は必ずしも必要ない。
【００９５】なお、金属製リードフレーム（アウターリ
ード）４に絶縁性の接着層８をコーティングする方法
は、例えば化学気相成長（ＣＶＤ）法でもよい。あるい
はスパッタリング法であってもよい。あるいは蒸着法で
あってもよい。あるいはスピンコーティングであっても
よい。あるいはスプレーにより塗布してもよい。あるい
は刷毛，ローラーによってコーティング材を塗布しても
よい。
【００９６】(7）半導体素子と金属製リードフレーム
（アウターリード）４を導電性ボール９を介して電気的
に接続、および接着する［図１３（ｉ），図１４（５０
９）］。
【００９７】(8）封止樹脂７で封止する［図１３
（ｊ），図１４（５１０）］。
【００９８】(9）金属製リードフレーム（アウターリー
ド）４を切断、および曲げ加工する［図１３（ｋ），図
１４（５１１）］。
【００９９】なお、本実施例の半導体装置は強誘電体薄
膜を有しているが、必ずしも強誘電体薄膜を有している
必要はなく、例えば抵抗体，コンデンサ，トランジスタ
など特性が機械的応力に依存して変動する回路が形成さ
れていてもよい。また本実施例の半導体装置は半導体素
子上に形成された回路が、直接、封止樹脂と接している
が、(7）の工程の後に、半導体素子の露出部を低弾性率
の接着層、もしくは弾性率が封止樹脂より低い材料で覆
ってもよい。
【０１００】本実施例によれば、低応力構造の半導体装
置の製造工程で、あらあじめ低弾性率のコーティング被
膜をシリコン基板の裏面に塗布し、さらに回路を複数個
を形成したシリコン基板の表面に低弾性率の接着層を塗
布することにより、半導体素子と金属製リードフレーム
（アウターリード）を低弾性率のコーティング材料で接
着の際、個々に接着層を塗布する必要がなく、半導体素
子と金属製リードフレーム（アウターリード）を接着後
の低弾性率のコーティング材料の塗布の必要がなくなり
製造工程の簡略化が可能となる。
【０１０１】
【発明の効果】個々の素子に切断される前の半導体基
板、あるいは多連の金属製リードフレームに、あらかじ
め低弾性率の応力吸収層を形成しておくことにより、半
導体素子と金属製リードフレームの接着時、およびその
後、個々に低弾性率のコーティング膜を塗布する必要が
なくなるので、製造工程の複雑化を回避でき、高い信頼
性の半導体装置の量産化が可能になるという効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１実施例の半導体装置の製造方法を
示す説明図。
【図２】本発明の第１実施例の半導体装置の製造方法を
示すフローチャート。
【図３】本発明の第１実施例の半導体装置の説明図。。
【図４】本発明の第２実施例の半導体装置の製造方法を
示す説明図。
【図５】本発明の第２実施例の半導体装置の製造方法を
示すフローチャート。
【図６】本発明の第２実施例の半導体装置の説明図。
【図７】本発明の第３実施例の半導体装置の製造方法を
示す説明図。
【図８】本発明の第３実施例の半導体装置の製造方法を
示すフローチャート。
【図９】本発明の第３実施例の半導体装置の説明図。
【図１０】本発明の第４実施例の半導体装置の製造方法
を示す説明図。
【図１１】本発明の第４実施例の半導体装置の製造方法
を示すフローチャート。
【図１２】本発明の第４実施例の半導体装置の説明図。
【図１３】本発明の第５実施例の半導体装置の製造方法
を示す説明図。
【図１４】本発明の第５実施例の半導体装置の製造方法
を示すフローチャート。
【図１５】本発明の第５実施例の半導体装置の説明図。
【図１６】本発明の第５実施例の個々の半導体素子に切
断される前の両面に低弾性率の応力吸収層が形成された
半導体基板を示す斜視図。
【符号の説明】
１…シリコン基板、２…接着層、３…強誘電体薄膜を有
する回路、４…金属製リードフレーム、５…金属細線、
６…コーティング被膜、７…封止樹脂、８…絶縁膜、９
…導電性ボール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北野 誠 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体素子と金属製リードフレームを樹脂
    封止した半導体装置の製造方法において、複数の前記半
    導体素子が形成された半導体基板の少なくとも裏面に、
    弾性率が封止樹脂の弾性率より低い材料からなる応力吸
    収層を形成し、個々の前記半導体素子に切断分離した
    後、前記半導体素子と前記金属製リードフレームを接
    着、電気的に接続し、前記半導体素子の表面に弾性率が
    前記封止樹脂の弾性率より低い材料からなる応力吸収層
    を形成し、前記封止樹脂により封止することを特徴とす
    る半導体装置の製造方法。
JP9048733A 1997-03-04 1997-03-04 半導体装置の製造方法 Pending JPH10247658A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9048733A JPH10247658A (ja) 1997-03-04 1997-03-04 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9048733A JPH10247658A (ja) 1997-03-04 1997-03-04 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH10247658A true JPH10247658A (ja) 1998-09-14

Family

ID=12811500

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9048733A Pending JPH10247658A (ja) 1997-03-04 1997-03-04 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH10247658A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10133571B4 (de) * 2001-07-13 2005-12-22 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
JP2010219420A (ja) * 2009-03-18 2010-09-30 Fuji Electric Systems Co Ltd 半導体装置
CN111769040A (zh) * 2020-06-19 2020-10-13 济南晶正电子科技有限公司 一种压电晶片离子注入的方法、注入片、压电薄膜及电子元器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10133571B4 (de) * 2001-07-13 2005-12-22 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
JP2010219420A (ja) * 2009-03-18 2010-09-30 Fuji Electric Systems Co Ltd 半導体装置
CN111769040A (zh) * 2020-06-19 2020-10-13 济南晶正电子科技有限公司 一种压电晶片离子注入的方法、注入片、压电薄膜及电子元器件

Similar Documents

Publication Publication Date Title
JP3967133B2 (ja) 半導体装置及び電子機器の製造方法
JP5215244B2 (ja) 半導体装置
JPH0630985B2 (ja) 支持体に集積回路を取り付ける方法、集積回路を支持する装置及び超小型電子回路装置を備えるカード
US11031356B2 (en) Semiconductor package structure for improving die warpage and manufacturing method thereof
US4437228A (en) Method of mounting a silicon pellet on a ceramic substrate
US7030496B2 (en) Semiconductor device having aluminum and metal electrodes and method for manufacturing the same
JP2001144213A (ja) 半導体装置の製造方法および半導体装置
JP3274963B2 (ja) 半導体装置
JP2000243887A (ja) 半導体装置とその製造方法
JP2895920B2 (ja) 半導体装置及びその製造方法
US20050093121A1 (en) Chip package and substrate
JPH10247658A (ja) 半導体装置の製造方法
US7208822B1 (en) Integrated circuit device, electronic module for chip cards using said device and method for making same
JP2002252351A (ja) 半導体装置
JPH10223626A (ja) 半導体チップ，半導体チップの製造方法，半導体装置，電子装置
JPH11233738A (ja) 強誘電体メモリ装置
JP2954297B2 (ja) 樹脂封止型半導体装置
JPH1027824A (ja) 突起電極を有する半導体装置及びその製造方法
JP3855941B2 (ja) 凸型ヒートシンク付き半導体装置の製造方法
JPH07142631A (ja) 半導体装置およびその製造方法
JPH10107204A (ja) 半導体装置及びその製造方法
JPH0756886B2 (ja) 半導体パッケージの製造方法
JPS6336686Y2 (ja)
JPS63227394A (ja) Ｉｃモジユ−ルおよびその組立方法
JPH09293837A (ja) 半導体装置