JPH10239405A - パタンデータ転送方式 - Google Patents

Abstract

(57)【要約】 【課題】 パタンデータの入れ替え処理時間を含む転送
時間を短縮すると共に、転送回数を減少させるパタンデ
ータ転送方式を提供することにある。 【解決手段】 被試験集積回路５に与えるパタンデータ
を、外部記憶装置１から制御装置２を経由し、集積回路
試験装置４に転送するパタンデータ転送方式において、
集積回路試験装置４のピンが試験に使用されるピンか否
かを判断し、試験に使用されるピンのうちから、転送先
のピンを選択し、選択されたピン毎に、パタンデータを
転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はパタンデータ転送方
式、特に外部記憶装置から制御装置を介して集積回路試
験装置のパタンメモリにパタンデータを転送するパタン
データ転送方式に関する。

【０００２】

【従来の技術】従来より、集積回路の試験を行う場合に
は、その集積回路に与えるべきパタンデータを、一定の
転送単位で、外部記憶装置から制御装置を介して集積回
路試験装置のパタンメモリに転送している。

【０００３】例えば、従来のパタンデータ転送方式とし
ては、図４に示す方式がある。

【０００４】図４の方式は、制御装置２から集積回路試
験装置４のパタンメモリ４１にパタンデータを転送する
場合、制御装置２の持つ４、８、１６、３２、６４など
の２のｎ乗ビット単位で転送を行う方式である。

【０００５】例えば、図４に示すように、制御装置２の
ビット数が３２の場合には、その３２ビットのパタンデ
ータのそれぞれが、集積回路試験装置４の持つピンのい
ずれかに割り当てられるように、転送される。

【０００６】即ち、図示するように、３２ビットのパタ
ンデータｂ１、ｂ２・・・を、パタンメモリ４１のアド
レス（縦方向）毎に、複数ピン（横方向）ずつ転送す
る。

【０００７】換言すれば、一回の入出力でパタンメモリ
４１の単一アドレスに対し複数ピンのパタンデータを転
送する。

【０００８】そして、集積回路試験装置４のピンと被試
験集積回路５のピンの組み合わせを変更する場合は、図
４に示すように、バッファ６を設けることにより、制御
装置２において一回の転送単位のデータを生成する毎に
ビットの入れ替え処理を行う。

【０００９】また、集積回路試験装置４のピンのうち、
集積回路試験プログラムの構成上、使用しないピン、例
えば図４において使用しないピンに相当するエリア領域
４１４（斜線部分）に対しても、前記単一アドレス×複
数ピンの転送単位で、パタンデータを転送する。

【００１０】

【発明が解決しようとする課題】しかし、前記従来技術
には、次のような課題がある。

【００１１】即ち、既述したように、集積回路試験装置
４のピンと被試験集積回路５のピンの組み合わせを変更
する場合には、バッファ６を設けて、ビットの入れ替え
処理を行っている。

【００１２】しかし、従来のパタンデータの転送単位
は、単一アドレス×複数ピンであり、それに伴って、ビ
ットの入れ替え処理動作も、パタンメモリ４１のアドレ
ス（縦方向）分だけ行われる。

【００１３】例えば、パタンメモリ４１のアドレス数が
１００の場合には、前記バッファ６におけるビットの入
れ替え処理動作も、１００回必要になる。

【００１４】従って、ビットの入れ替え処理時間が多大
なものとなり、結局は、パタンデータの転送時間が長く
なる。

【００１５】更に、試験に使用しないピン（図４の斜線
部分に相当）のデータも、従来方式では、パタンメモリ
４１に転送するデータｂ１、ｂ２・・・に含めなければ
ならない。

【００１６】例えば、制御装置２から見れば、３２ビッ
トの内の１ビット（図４の斜線部分に相当）を使用しな
い場合でも、その１ビット分のデータをパタンメモリ４
１に転送するデータｂ１、ｂ２・・・に含めなければな
らない。

【００１７】また、反対に、３２ビットのうち１ビット
しか使用しない場合であっても、残りの使用しない３１
ビット分のデータをパタンメモリ４１に転送するデータ
ｂ１、ｂ２・・・に含めなければならない。

【００１８】従って、その分パタンデータの転送回数が
増えるばかりでなく、ひいては転送時間も増大する。

【００１９】この発明の目的は、パタンデータの入れ替
え処理時間を含む転送時間を短縮すると共に、転送回数
を減少させるパタンデータ転送方式を提供することにあ
る。

【００２０】

【課題を解決するための手段】前記課題を解決するた
め、この発明は、被試験集積回路５に与えるパタンデー
タを、外部記憶装置１から制御装置２を経由し、集積回
路試験装置４に転送するパタンデータ転送方式におい
て、集積回路試験装置４のピンが試験に使用されるピン
か否かを判断し、試験に使用されるピンのうちから、転
送先のピンを選択し、選択されたピン毎に、パタンデー
タを転送するという手段を講じている。

【００２１】即ち、この発明によれば、図４に示す従来
の単一アドレス×複数ピンのパタンデータｂ１、ｂ２・
・・を転送単位とした方式から、図３に示す単一ピン×
複数アドレスのパタンデータａ１、ａ２・・・を転送単
位とした方式に変更された。

【００２２】従って、この発明では、パタンデータのピ
ンの入れ替え、つまりビットの入れ替えを毎回の転送毎
に行う必要がなくなった。

【００２３】また、試験に使用しないピンのデータは転
送を行う必要がなくなった。

【００２４】この結果、パタンデータの入れ替え処理時
間を含む転送時間を短縮すると共に、転送回数を減少さ
せることができる。

【００２５】

【発明の実施の形態】以下、この発明を実施形態により
図面を参照して説明する。

【００２６】図１は、この発明を実施するための装置構
成図である。

【００２７】図１において、１は外部記憶装置、２は制
御装置、３はパタン転送装置、４は集積回路試験装置、
５は被試験集積回路である。

【００２８】外部記憶装置１は、パタンファイル１１を
格納しておく装置であり、経路Ａにより、後述する制御
装置２に接続されている。

【００２９】外部記憶装置１に格納されるパタンファイ
ル１１には、パタンデータの他、使用最小ピン番号、使
用最大ピン番号、パタンデータ数等の情報が含まれてい
る。

【００３０】制御装置２は、前記外部記憶装置１のパタ
ンファイル１１を読み込み、パタンデータの転送を制御
する装置であり、パタン転送装置３を備えている。

【００３１】その他、制御装置２は、所定の集積回路試
験プログラムに従って、図１に示す装置全体の制御を掌
どる。

【００３２】パタン転送装置３は、図示するように、読
み込み転送手段３１とピンセレクタ３２から構成されて
いる。

【００３３】読み込み転送手段３１は、例えば、ソフト
ウェアにより構成され、前記外部記憶装置１からパタン
ファイル１１を読み込み、試験対象ピンの番号を設定す
ると共に、その設定された番号のピンに該当するパタン
データをピンセレクタ３２に送出する。

【００３４】ピンセレクタ３２は、パタンデータを転送
すべきパタンメモリ４１のピンを選択する。

【００３５】このピンセレクタ３２は、前記読み込み転
送手段３１から、経路Ｂを介して、パタンデータを転送
すべきピン番号と、そのパタンデータを入力し、経路Ｃ
１〜ＣＮのいずれかを選んで、パタンデータをパタンメ
モリ４１へ送出する。

【００３６】ピンセレクタ３２は、例えば、図３に示す
ように、スイッチ３２Ａを有し、このスイッチ３２Ａの
接続を、転送先のピン番号に相当する端子Ｔ１〜ＴＮの
いずれかに切り替えることにより、経路Ｃ１〜ＣＮ（図
１）を介してパタンデータａ１〜ａＮをパタンメモリ４
１に転送する。

【００３７】例えば、読み込み転送手段３１からピンセ
レクタ３２に入力されたピン番号が１であれば、スイッ
チ３２Ａを端子Ｔに接続し（図３）、経路Ｃ１を介し
て、パタンデータａ１をパタンメモリ４１のエリア４１
１に転送する。

【００３８】集積回路試験装置４は、被試験集積回路５
をテストボード６（図３）を介して装着することによ
り、例えば機能試験を行う装置である。

【００３９】この集積回路試験装置４は、パタンメモリ
４１を備え、パタンメモリ４１は、経路Ｃ１〜ＣＮを介
して、前記ピンセレクタ３２に接続されている。

【００４０】パタンメモリ４１の内部は、図示するよう
に、集積回路試験装置４で使用可能なピン数と同じだけ
のエリア４１１〜４１Ｎに分割され、横方向がピン番号
に対応しているピン方向、縦方向がアドレスに対応して
いるアドレス方向である。

【００４１】前記経路Ｃ１〜ＣＮは、それぞれパタンメ
モリ４１内部のピン毎に分割されたエリア４１１〜４１
Ｎへのデータを書き込むためのものであり、既述したよ
うに、パタンデータａ１〜ａＮを転送するときに、ピン
セレクタ３２により選択される（図３）。

【００４２】これに対して、集積回路試験装置４と被試
験集積回路５を接続する経路Ｄ１〜ＤＮは、被試験集積
回路５のピン５１〜５Ｎにパタンデータを与えるため、
試験実行前に予め接続される。

【００４３】この経路の接続は、試験を行おうとする人
により、試験条件の一部として決定され、当初から集積
回路試験装置４により固定されているのではない。

【００４４】例えば、図１、図３に示す例では、集積回
路試験装置４のピンに相当するエリア４１１〜４１６の
うち使用されないエリアは４１４であり、残りのエリア
４１１と被試験集積回路５のピン５１が経路Ｄ１によ
り、同様に、エリア４１２とピン５２が経路Ｄ２によ
り、エリア４１３とピン５５が経路Ｄ５により、エリア
４１５とピン５４が経路Ｄ４により、エリア４１６とピ
ン５３が経路Ｄ３により、それぞれ接続されている。

【００４５】以下、前記構成を備えたこの発明の動作
を、図２のフローチャートを参照して説明する。

【００４６】先ず、図２のステップ１０１において、制
御装置２のビット数を決定する。

【００４７】このビット数は、パタンデータを経路Ｂを
経由してピンセレクタ３２に供給する場合に、パタンデ
ータの一回のデータ入出力単位を決める。

【００４８】即ち、図３において、パタンメモリ４１の
ピン毎に一回に転送されるパタンデータａ１〜ａＮの長
さを決める。例えば、制御装置２のビット数が３２であ
れば、単一ピン×複数アドレスを転送単位として、一回
に転送されるパタンデータａ１の長さは３２ビットであ
る。

【００４９】そして、決定された制御装置２のビット数
を変数Ｚとする。

【００５０】次に、ステップ１０２において、外部記憶
装置１のパタンファイル１１から使用する最小ピン番号
を取り込み、変数Ｐを初期化する。

【００５１】このＰは、処理対象ピン番号であって、パ
タンメモリ４１のエリア４１１〜４１Ｎに相当し、Ｐ毎
にパタンデータａ１〜ａＮをパタンメモリ４１に転送す
る。

【００５２】この変数Ｐの内容は、以降の処理で順次イ
ンクリメントされ、即ち１ずつ増加して行き（ステップ
１０９）、パタンファイルで使用する最大ピン番号まで
変化しながら処理される。

【００５３】例えば、使用最小ピン番号が１（パタンメ
モリ４１のエリア４１１）、使用最大ピン番号が６（パ
タンメモリ４１のエリア４１６）であれば、Ｐは１から
６まで変化する。

【００５４】また、Ｐ＝４は、使用されないピン番号
（パタンメモリ４１の斜線を施したエリア４１４）であ
る。

【００５５】次いで、ステップ１０３において、変数Ｐ
の内容が示すピン番号が、試験対象のピンか否かを判定
する。

【００５６】これは、試験対象外のピンについてのパタ
ンデータ転送処理を省略するための判定である。この判
定の結果、変数Ｐの内容が試験対象ピンの番号である場
合は（ＹＥＳ）、ステップ１０５に進み、試験対象外ピ
ンの番号である場合は（ＮＯ）、ステップ１０４に進
む。

【００５７】ステップ１０４に進んだ場合は、更に変数
Ｐの内容をパタンファイル１１で使用する最大ピン番号
と比較して、変数Ｐの内容がパタンファイル１１で使用
する最大ピン番号より大きな数の場合に（ＹＥＳ）、パ
タンの転送処理を終了する。

【００５８】例えば、本実施形態の場合には、使用最小
ピン番号が１、使用最大ピン番号が６であるから、Ｐ＝
７、即ち、Ｐ＞６であれば、転送処理は終了する。

【００５９】変数Ｐの内容が、パタンファイル１１で使
用する最大ピン番号以下の場合は、即ち、Ｐ≦６の場合
には（ＮＯ）、ステップ１０９に進む。

【００６０】そして、ステップ１０９に進んだ場合は、
変数Ｐの内容をインクリメントして次のピンが試験対象
ピンかを判定するために、ステップ１０３に戻る。

【００６１】一方、ステップ１０３の判定でステップ１
０５に進んだ場合は、更にピンの入れ替えが必要か判断
し、ピンの入れ替えが必要な場合は（ＹＥＳ）、ステッ
プ１０６に進み、読み込み転送手段３１により入れ替え
ピン番号を設定し、ピンセレクタ３２に入力する。

【００６２】ピンの入れ替えが不要の場合は（ＮＯ）、
ステップ１１０に進み、変数Ｐの内容をピンセレクタに
入力する。

【００６３】ステップ１０６に進んだ場合、および１１
０に進んだ場合は、共にピンセレクタ３２に対するピン
番号の入力後、ステップ１０７に進む。

【００６４】ステップ１０７では、変数Ｐが示すピン番
号のパタンデータを、パタンファイル１１から読み込
む。

【００６５】ステップ１０８では、ステップ１０７で読
み込んだパタンデータをパタンメモリ４１に書き込むた
めに、パタンデータを経路Ｂを通してピンセレクタ３２
に送出する。

【００６６】ここで送出されたパタンデータは、ステッ
プ１０６、又はステップ１１０でピンセレクタ３２に入
力されたピン番号により、パタンメモリ４１の分割され
たピン単位のエリア４１１〜４１Ｎのいずれかに書き込
まれる。

【００６７】例えば、読み込み転送手段３１からピンセ
レクタ３２に入力されたピン番号が１であれば、スイッ
チ３２Ａを端子Ｔに接続し（図３）、経路Ｃ１を介し
て、パタンデータａ１をパタンメモリ４１のエリア４１
１に転送する。

【００６８】このとき、制御装置２の構成により、制御
装置２のビット数単位での入出力が要求される場合は、
ステップ１０８でＺビット単位のデータレコードを作成
し、そのレコードを、経路Ｂを通して、ピンセレクタ３
２に送出する。

【００６９】また、ＤＭＡが可能な構成を持つ制御装置
２においては、その機能により単一ピンのパタンデータ
を一括で送出する。

【００７０】次に、ステップ１０６において、変数Ｐの
内容をインクリメントして次のピンが試験対象ピンかを
判定するために、ステップ１０３に戻り、前記と同じ動
作を繰り返す。

【００７１】尚、前記ステップ１０５〜ステップ１１０
の処理は、パタンファイル１１で使用する最小ピン番号
から最大ピン番号までをループして、なおかつ試験対象
ピンに対してのみ実行される。

【００７２】

【発明の効果】前記のとおり、この発明によれば、被試
験集積回路に与えるパタンデータを、外部記憶装置から
制御装置を経由し、集積回路試験装置に転送する際に、
集積回路試験装置のピンが試験に使用されるピンか否か
を判断し、試験に使用されるピンのうちから、転送先の
ピンを選択し、選択されたピン毎に、パタンデータを転
送するようにしたことにより、従来の単一アドレス×複
数ピンを転送単位とする方式から、単一ピン×複数アド
レスを転送単位とする方式になったので、パタンデータ
の入れ替え処理時間を含む転送時間を短縮することがて
き、また転送回数を減少させるという効果がある。

【００７３】

【図面の簡単な説明】

【図１】この発明を実施するための装置構成図である。

【図２】この発明の動作を説明するフローチャートであ
る。

【図３】この発明の作用説明図である。

【図４】従来技術の説明図である。

【符号の説明】

１ 外部記憶装置 ２ 制御装置 ３ パタン転送装置 ４ 集積回路試験装置 ５ 被試験集積回路 １１ パタンファイル ３１ 読み込み転送手段 ３２ ピンセレクタ ４１ パタンメモリ ４１１〜４１Ｎ パタンメモリ４１のエリア Ａ 外部記憶装置１と制御装置２を接続する経路 Ｂ 読み込み転送手段３１とピンセレクタ３２を接続す
る経路 Ｃ１〜ＣＮ ピンセレクタ３２とパタンメモリ４１を接
続する経路 Ｄ１〜ＤＮ パタンメモリ４１と被試験集積回路５を接
続する経路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被試験集積回路（５）に与えるパタンデ
   ータを、外部記憶装置（１）から制御装置（２）を経由
   し、集積回路試験装置（４）に転送するパタンデータ転
   送方式において、 集積回路試験装置（４）のピンが試験に使用されるピン
   か否かを判断し、試験に使用されるピンのうちから、転
   送先のピンを選択し、選択されたピン毎に、パタンデー
   タを転送することを特徴とするパタンデータ転送方式。
2. 【請求項２】 前記転送先のピンを、ピンセレクタ（３
   ２）により、予め選択する請求項１記載のパタンデータ
   転送方式。