JPH05196694A - パターン発生器 - Google Patents
パターン発生器Info
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- JPH05196694A JPH05196694A JP3296545A JP29654591A JPH05196694A JP H05196694 A JPH05196694 A JP H05196694A JP 3296545 A JP3296545 A JP 3296545A JP 29654591 A JP29654591 A JP 29654591A JP H05196694 A JPH05196694 A JP H05196694A
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Abstract
(57)【要約】
【目的】 大容量のパターンデータを少容量のパターン
バッファメモリ３に格納し、パターンメモリ９へ転送す
るサイクル数を減らす。 【構成】 パターンデータを格納するパターンバッファ
メモリ３と、選択データを格納するテーブルメモリ４
と、テーブルメモリ４の出力を保持するレジスタ５と、
レジスタ５の出力によりパターンバッファメモリ３の出
力を選択するデータセレクタ６と、制御回路２の出力と
レジスタ５の出力を入力にするチャンネル一致回路７
と、データセレクタ６の出力を保持するバッファレジス
タ８と、バッファレジスタ８の出力を入力とするパター
ンメモリ９とを備え、レジスタ５、データセレクタ６、
チャンネル一致回路７、バッファレジスタ８及びパター
ンメモリ９を各チャンネルに対応して配置する。
バッファメモリ３に格納し、パターンメモリ９へ転送す
るサイクル数を減らす。 【構成】 パターンデータを格納するパターンバッファ
メモリ３と、選択データを格納するテーブルメモリ４
と、テーブルメモリ４の出力を保持するレジスタ５と、
レジスタ５の出力によりパターンバッファメモリ３の出
力を選択するデータセレクタ６と、制御回路２の出力と
レジスタ５の出力を入力にするチャンネル一致回路７
と、データセレクタ６の出力を保持するバッファレジス
タ８と、バッファレジスタ８の出力を入力とするパター
ンメモリ９とを備え、レジスタ５、データセレクタ６、
チャンネル一致回路７、バッファレジスタ８及びパター
ンメモリ９を各チャンネルに対応して配置する。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路試験装置に
おいて、複数のチャンネルのパターンメモリにパターン
データを書き込むパターン発生器についてのものであ
る。
おいて、複数のチャンネルのパターンメモリにパターン
データを書き込むパターン発生器についてのものであ
る。
【０００２】
【従来の技術】次に、従来技術によるパターン発生器の
構成図を図４により説明する。図４の１はコントロール
メモリ、２は制御回路、３はパターンバッファメモリ、
７はチャンネル一致回路、８はバッファレジスタ、９は
パターンメモリである。チャンネル一致回路７、バッフ
ァレジスタ８及びパターンメモリ９は各ブロックに対応
して複数配置される。図４は３２チャンネルで１ブロッ
クのものが２ブロックある場合が例示されている。
構成図を図４により説明する。図４の１はコントロール
メモリ、２は制御回路、３はパターンバッファメモリ、
７はチャンネル一致回路、８はバッファレジスタ、９は
パターンメモリである。チャンネル一致回路７、バッフ
ァレジスタ８及びパターンメモリ９は各ブロックに対応
して複数配置される。図４は３２チャンネルで１ブロッ
クのものが２ブロックある場合が例示されている。
【０００３】コントロールメモリ１の出力は制御回路２
に与えられる。パターンデータはパターンバッファメモ
リ３に格納される。パターンバッファメモリ３の出力
は、バッファレジスタ８を介してパターンメモリ９に与
えられる。
に与えられる。パターンデータはパターンバッファメモ
リ３に格納される。パターンバッファメモリ３の出力
は、バッファレジスタ８を介してパターンメモリ９に与
えられる。
【０００４】次に、図４の各部の動作を図５により説明
する。図５（Ａ）のパターンファイルからソフトウェア
を用いてあらかじめ図５（Ｃ）のパターンバッファメモ
リ３のデータと（Ｄ）のコントロールメモリ１のデータ
が作成される。また、図５（Ａ）の状態が図５の（Ｃ）
のパターンバッファメモリ３のデータと（Ｄ）のコント
ロールメモリ１のデータからパターンメモリ９に格納さ
れる状態でもある。ここでは、図５（Ｃ）のアドレス０
〜３のパターンバッファメモリ３のデータをパターンメ
モリ９に格納する場合を説明する。図６はそのときのタ
イムチャートである。
する。図５（Ａ）のパターンファイルからソフトウェア
を用いてあらかじめ図５（Ｃ）のパターンバッファメモ
リ３のデータと（Ｄ）のコントロールメモリ１のデータ
が作成される。また、図５（Ａ）の状態が図５の（Ｃ）
のパターンバッファメモリ３のデータと（Ｄ）のコント
ロールメモリ１のデータからパターンメモリ９に格納さ
れる状態でもある。ここでは、図５（Ｃ）のアドレス０
〜３のパターンバッファメモリ３のデータをパターンメ
モリ９に格納する場合を説明する。図６はそのときのタ
イムチャートである。
【０００５】通常、パターンバッファメモリ３の出力
は、32ビット単位となっており、１サイクルに32ビット
を発生する。アドレス０のビット１はチャンネル１のパ
ターンデータ、ビット２はチャンネル２のパターンデー
タ、アドレス１のビット１はチャンネル３３のパターン
データが格納されている。したがって、６４チャンネル
のパターンデータを発生するためには２サイクルが必要
である。コントロールメモリ１にはパターンメモリ９に
ブロックごとに書き込むか否かをコントロールするデー
タが格納されている。Ｂ１はブロック１、Ｂ２はブロッ
ク２を発生するか否かをコントロールする。また、制御
回路２では、パターンバッファメモリ３のアドレスとコ
ントロールメモリ１のデータによるブロック信号２Ａと
を発生する。
は、32ビット単位となっており、１サイクルに32ビット
を発生する。アドレス０のビット１はチャンネル１のパ
ターンデータ、ビット２はチャンネル２のパターンデー
タ、アドレス１のビット１はチャンネル３３のパターン
データが格納されている。したがって、６４チャンネル
のパターンデータを発生するためには２サイクルが必要
である。コントロールメモリ１にはパターンメモリ９に
ブロックごとに書き込むか否かをコントロールするデー
タが格納されている。Ｂ１はブロック１、Ｂ２はブロッ
ク２を発生するか否かをコントロールする。また、制御
回路２では、パターンバッファメモリ３のアドレスとコ
ントロールメモリ１のデータによるブロック信号２Ａと
を発生する。
【０００６】チャンネル一致回路７−１では、制御回路
２からの出力がブロック「１」なら一致クロックが発生
するよう設定される。また、チャンネル一致回路７−２
では制御回路２からの出力がブロック「２」なら一致ク
ロックが発生するよう設定される。コントロールメモリ
１のアドレス０ではＢ１が「１」なので、制御回路２か
らパターンバッファメモリ３のアドレス０からブロック
１のデータがバッファレジスタ８−１〜８−２に与えら
れる。
２からの出力がブロック「１」なら一致クロックが発生
するよう設定される。また、チャンネル一致回路７−２
では制御回路２からの出力がブロック「２」なら一致ク
ロックが発生するよう設定される。コントロールメモリ
１のアドレス０ではＢ１が「１」なので、制御回路２か
らパターンバッファメモリ３のアドレス０からブロック
１のデータがバッファレジスタ８−１〜８−２に与えら
れる。
【０００７】チャンネル一致回路７−１からは一致クロ
ックが発生するので、バッファレジスタ８−１にはブロ
ック１のデータが保持される。次のサイクルでも同様に
コントロールメモリ１の出力Ｂ２が「１」なので、パタ
ーンバッファメモリ３のアドレス１からブロック２のデ
ータがバッファレジスタ８−１〜８−２に与えられる。
チャンネル一致回路７−２から一致クロックが発生する
ので、バッファレジスタ８−２にブロック２のデータが
保持される。
ックが発生するので、バッファレジスタ８−１にはブロ
ック１のデータが保持される。次のサイクルでも同様に
コントロールメモリ１の出力Ｂ２が「１」なので、パタ
ーンバッファメモリ３のアドレス１からブロック２のデ
ータがバッファレジスタ８−１〜８−２に与えられる。
チャンネル一致回路７−２から一致クロックが発生する
ので、バッファレジスタ８−２にブロック２のデータが
保持される。
【０００８】バッファレジスタ８−１〜８−２の保持し
ている内容は、パターンメモリ９−１〜９−２に格納さ
れる。同様に、コントロールメモリ１のアドレス１では
Ｂ１とＢ２が「１」となり、パターンバッファメモリ３
のアドレス２、３からブロック１とブロック２のデータ
がそれぞれバッファレジスタ８−１〜８−２に与えられ
る。パターンメモリ９−１〜９−２にはバッファレジス
タ８−１、８−２の内容が書き込まれる。
ている内容は、パターンメモリ９−１〜９−２に格納さ
れる。同様に、コントロールメモリ１のアドレス１では
Ｂ１とＢ２が「１」となり、パターンバッファメモリ３
のアドレス２、３からブロック１とブロック２のデータ
がそれぞれバッファレジスタ８−１〜８−２に与えられ
る。パターンメモリ９−１〜９−２にはバッファレジス
タ８−１、８−２の内容が書き込まれる。
【０００９】
【発明が解決しようとする課題】最近ではパターンデー
タが大容量になってきており、テストチャンネルも 256
チャンネルから 512チャンネルと増えてきているので、
パターンバッファメモリ３には大容量のものが要求され
る。また、大容量化に伴い、パターンバッファメモリ３
からの転送時間も増える。
タが大容量になってきており、テストチャンネルも 256
チャンネルから 512チャンネルと増えてきているので、
パターンバッファメモリ３には大容量のものが要求され
る。また、大容量化に伴い、パターンバッファメモリ３
からの転送時間も増える。
【００１０】この発明は、大容量のパターンデータを少
容量のパターンバッファメモリ３に格納することができ
るようにするとともに、パターンメモリ９へ転送するサ
イクル数を減らすことを目的とする。
容量のパターンバッファメモリ３に格納することができ
るようにするとともに、パターンメモリ９へ転送するサ
イクル数を減らすことを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するた
め、この発明では、コントロールデータを格納するコン
トロールメモリ１と、コントロールメモリ１の出力から
制御信号を発生する制御回路２と、パターンデータを格
納するパターンバッファメモリ３と、選択データを格納
するテーブルメモリ４と、テーブルメモリ４の出力を保
持するレジスタ５と、レジスタ５の出力によりパターン
バッファメモリ３の出力を選択するデータセレクタ６
と、制御回路２の出力とレジスタ５の出力を入力にする
チャンネル一致回路７と、データセレクタ６の出力とチ
ャンネル一致回路７の出力を入力とし、データセレクタ
６の出力を保持するバッファレジスタ８と、バッファレ
ジスタ８の出力を入力とするパターンメモリ９とを備
え、レジスタ５、データセレクタ６、チャンネル一致回
路７、バッファレジスタ８及びパターンメモリ９を各チ
ャンネルに対応して配置する。
め、この発明では、コントロールデータを格納するコン
トロールメモリ１と、コントロールメモリ１の出力から
制御信号を発生する制御回路２と、パターンデータを格
納するパターンバッファメモリ３と、選択データを格納
するテーブルメモリ４と、テーブルメモリ４の出力を保
持するレジスタ５と、レジスタ５の出力によりパターン
バッファメモリ３の出力を選択するデータセレクタ６
と、制御回路２の出力とレジスタ５の出力を入力にする
チャンネル一致回路７と、データセレクタ６の出力とチ
ャンネル一致回路７の出力を入力とし、データセレクタ
６の出力を保持するバッファレジスタ８と、バッファレ
ジスタ８の出力を入力とするパターンメモリ９とを備
え、レジスタ５、データセレクタ６、チャンネル一致回
路７、バッファレジスタ８及びパターンメモリ９を各チ
ャンネルに対応して配置する。
【００１２】
【作用】次に、この発明によるパターン発生器の構成を
図１により説明する。図１の４はテーブルメモリ、５は
レジスタ、６はデータセレクタであり、その他は図４と
同じものである。すなわち、図１は図４にテーブルメモ
リ４を追加し、各チャンネル１〜６４にレジスタ５、デ
ータセレクタ６を組み込んだものである。レジスタ５、
データセレクタ６、チャンネル一致回路７、バッファレ
ジスタ８、パターンメモリ９は各チャンネルに対応して
複数配置される。図１は３２チャンネルで、１ブロック
のものが２ブロックある場合が例示されている。
図１により説明する。図１の４はテーブルメモリ、５は
レジスタ、６はデータセレクタであり、その他は図４と
同じものである。すなわち、図１は図４にテーブルメモ
リ４を追加し、各チャンネル１〜６４にレジスタ５、デ
ータセレクタ６を組み込んだものである。レジスタ５、
データセレクタ６、チャンネル一致回路７、バッファレ
ジスタ８、パターンメモリ９は各チャンネルに対応して
複数配置される。図１は３２チャンネルで、１ブロック
のものが２ブロックある場合が例示されている。
【００１３】パターンバッファメモリ３の出力はデータ
セレクタ６に与えられ、テーブルメモリ４の出力はレジ
スタ５に与えられる。レジスタ５の出力はデータセレク
タ６に与えられる。テーブルメモリ４にはチャンネル１
〜６４のそれぞれのブロックデータとデータセレクタデ
ータが格納される。テーブルメモリ４のアドレスはチャ
ンネル１〜６４と対応しているので、テーブルメモリ４
を順次読み出して、あらかじめブロックデータとデータ
セレクタデータをチャンネル１〜６４の各レジスタ５に
格納しておく。レジスタ５よりブロックデータはチャン
ネル一致回路７へ、データセレクタデータはデータセレ
クタ６へそれぞれ与えてある。
セレクタ６に与えられ、テーブルメモリ４の出力はレジ
スタ５に与えられる。レジスタ５の出力はデータセレク
タ６に与えられる。テーブルメモリ４にはチャンネル１
〜６４のそれぞれのブロックデータとデータセレクタデ
ータが格納される。テーブルメモリ４のアドレスはチャ
ンネル１〜６４と対応しているので、テーブルメモリ４
を順次読み出して、あらかじめブロックデータとデータ
セレクタデータをチャンネル１〜６４の各レジスタ５に
格納しておく。レジスタ５よりブロックデータはチャン
ネル一致回路７へ、データセレクタデータはデータセレ
クタ６へそれぞれ与えてある。
【００１４】制御回路２の出力ブロック信号２Ａとレジ
スタ５の出力のブロックデータが一致すると、チャンネ
ル一致回路７から書込みクロック７Ａが発生し、バッフ
ァレジスタ８のクロック端子に与えられ、このときのデ
ータセレクタ６の出力がバッファレジスタ８で保持され
る。バッファレジスタ８に保持されたデータはパターン
メモリ９へ格納される。
スタ５の出力のブロックデータが一致すると、チャンネ
ル一致回路７から書込みクロック７Ａが発生し、バッフ
ァレジスタ８のクロック端子に与えられ、このときのデ
ータセレクタ６の出力がバッファレジスタ８で保持され
る。バッファレジスタ８に保持されたデータはパターン
メモリ９へ格納される。
【００１５】
【実施例】次に、パターン発生器の動作例を図１につい
て説明する。また、図２（Ｃ）のアドレス０、１、２の
パターンバッファメモリ３の内容をパターンメモリ９に
格納する場合を説明する。図３はそのときのタイムチャ
ートである。
て説明する。また、図２（Ｃ）のアドレス０、１、２の
パターンバッファメモリ３の内容をパターンメモリ９に
格納する場合を説明する。図３はそのときのタイムチャ
ートである。
【００１６】レジスタ５の出力はデータセレクタ６に与
えられ、パターンバッファメモリ３の出力を選択するこ
とができる。レジスタ５の出力と制御回路２の出力２Ａ
が一致すると、チャンネル一致回路７の出力にクロック
が発生してデータセレクタ６の出力をバッファレジスタ
８に保持させる。図２（Ａ）のパターンファイルは、あ
らかじめ図２の（Ｂ）のようにチャンネル２とチャンネ
ル６４を入れ替えておき、そのファイルから図２の
（Ｃ）のパターンバッファメモリ３のデータと（Ｄ）の
コントロールメモリ１のデータと（Ｅ）のテーブルメモ
リ４のデータが作成される。また、図２の（Ａ）の状態
は、図２の（Ｃ）のパターンバッファメモリ３のデータ
と、（Ｄ）のコントロールメモリ１のデータと（Ｅ）の
テーブルメモリ４のデータから、パターンメモリ９に格
納される状態でもある。
えられ、パターンバッファメモリ３の出力を選択するこ
とができる。レジスタ５の出力と制御回路２の出力２Ａ
が一致すると、チャンネル一致回路７の出力にクロック
が発生してデータセレクタ６の出力をバッファレジスタ
８に保持させる。図２（Ａ）のパターンファイルは、あ
らかじめ図２の（Ｂ）のようにチャンネル２とチャンネ
ル６４を入れ替えておき、そのファイルから図２の
（Ｃ）のパターンバッファメモリ３のデータと（Ｄ）の
コントロールメモリ１のデータと（Ｅ）のテーブルメモ
リ４のデータが作成される。また、図２の（Ａ）の状態
は、図２の（Ｃ）のパターンバッファメモリ３のデータ
と、（Ｄ）のコントロールメモリ１のデータと（Ｅ）の
テーブルメモリ４のデータから、パターンメモリ９に格
納される状態でもある。
【００１７】例えば、パターンメモリ９のチャンネル１
では、テーブルメモリ４のデータよりデータセレクタデ
ータが１なので、パターンバッファメモリ３からの出力
ビットの１を選択する。また、ブロックデータが１なの
で、コントロールメモリ１の出力のＢ１が「１」のとき
にチャンネル一致回路７−１はバッファレジスタ８−１
にクロックを発生する。同様にパターンメモリ９のチャ
ンネル２では、パターンバッファメモリ３からの出力ビ
ットの３２を選択する。また、コントロールメモリ１の
出力のＢ２が「１」のときにバッファレジスタ８−２に
クロックを発生する。
では、テーブルメモリ４のデータよりデータセレクタデ
ータが１なので、パターンバッファメモリ３からの出力
ビットの１を選択する。また、ブロックデータが１なの
で、コントロールメモリ１の出力のＢ１が「１」のとき
にチャンネル一致回路７−１はバッファレジスタ８−１
にクロックを発生する。同様にパターンメモリ９のチャ
ンネル２では、パターンバッファメモリ３からの出力ビ
ットの３２を選択する。また、コントロールメモリ１の
出力のＢ２が「１」のときにバッファレジスタ８−２に
クロックを発生する。
【００１８】まず、コントロールメモリ１のアドレス０
では、Ｂ１から「１」が出力されるので、制御回路２の
出力ブロック信号２Ａから「１」が出力されると同時に
パターンバッファメモリ３のアドレス０からパターンメ
モリ上のアドレス０ブロック１のデータが出力される。
パターンバッファメモリ３の出力はデータセレクタ６−
１を介してバッファレジスタ８−１に与えられ、チャン
ネル一致回路７−１の出力クロックによりビット１の
「１」が保持される。また、次のサイクルではＢ２から
「１」が出力されるので、制御回路２からブロック
「２」が出力されると同時にパターンバッファメモリ３
のアドレス１からパターンメモリ上のアドレス０ブロッ
ク「２」のデータが出力される。
では、Ｂ１から「１」が出力されるので、制御回路２の
出力ブロック信号２Ａから「１」が出力されると同時に
パターンバッファメモリ３のアドレス０からパターンメ
モリ上のアドレス０ブロック１のデータが出力される。
パターンバッファメモリ３の出力はデータセレクタ６−
１を介してバッファレジスタ８−１に与えられ、チャン
ネル一致回路７−１の出力クロックによりビット１の
「１」が保持される。また、次のサイクルではＢ２から
「１」が出力されるので、制御回路２からブロック
「２」が出力されると同時にパターンバッファメモリ３
のアドレス１からパターンメモリ上のアドレス０ブロッ
ク「２」のデータが出力される。
【００１９】バッファレジスタ８−２には、パターンバ
ッファメモリ３のビット３２の出力をデータセレクタ６
−２を介して与えられ、パターンメモリ上のアドレス０
ブロック２のビット３２の「０」が保持される。バッフ
ァレジスタ８−３〜８−６４も同様にしてパターンバッ
ファメモリ３の出力をデータセレクタ６、チャンネル一
致回路７により保持する。バッファレジスタ８−１〜８
−６４の内容は、パターンメモリ９−１〜９−６４に格
納される。
ッファメモリ３のビット３２の出力をデータセレクタ６
−２を介して与えられ、パターンメモリ上のアドレス０
ブロック２のビット３２の「０」が保持される。バッフ
ァレジスタ８−３〜８−６４も同様にしてパターンバッ
ファメモリ３の出力をデータセレクタ６、チャンネル一
致回路７により保持する。バッファレジスタ８−１〜８
−６４の内容は、パターンメモリ９−１〜９−６４に格
納される。
【００２０】次にコントロールメモリ１のアドレス１で
は、Ｂ１から「１」が出力されるので、制御回路２の出
力ブロック信号２Ａからブロック「１」が出力されると
同時にパターンバッファメモリ３のアドレス２からパタ
ーンメモリ上のアドレス１ブロック１のデータが出力さ
れ、バッファレジスタ８−１にビット１の「０」が保持
される。コントロールメモリ１にはＢ１しか「１」がな
いので、ブロック２のデータは発生しない。バッファレ
ジスタ８−２はパターンメモリ上のアドレス０ブロック
２の内容が保持されている。同様にバッファレジスタ８
−３〜８−６４のブロック２が設定されているチャンネ
ルにはアドレス０の内容が保持されている。次に、バッ
ファレジスタ８−１〜８−６４の内容をパターンメモリ
９−１〜９−６４に格納される。
は、Ｂ１から「１」が出力されるので、制御回路２の出
力ブロック信号２Ａからブロック「１」が出力されると
同時にパターンバッファメモリ３のアドレス２からパタ
ーンメモリ上のアドレス１ブロック１のデータが出力さ
れ、バッファレジスタ８−１にビット１の「０」が保持
される。コントロールメモリ１にはＢ１しか「１」がな
いので、ブロック２のデータは発生しない。バッファレ
ジスタ８−２はパターンメモリ上のアドレス０ブロック
２の内容が保持されている。同様にバッファレジスタ８
−３〜８−６４のブロック２が設定されているチャンネ
ルにはアドレス０の内容が保持されている。次に、バッ
ファレジスタ８−１〜８−６４の内容をパターンメモリ
９−１〜９−６４に格納される。
【００２１】以上のように、パターンメモリ９に格納す
るのに３サイクルだけで終了し、１サイクル分のパター
ンバッファメモリを省略することができる。このよう
に、パターンバッファメモリ３にはパターンメモリ９に
格納したときに、アドレスが変わるたびにたえずデータ
が変化するチャンネルを１つのまとまったブロックとし
てパターンデータを格納し、変化しないチャンネルはそ
れ以外のブロックに割り当てておくことにより、パター
ンバッファメモリ３の容量を減らしたにも関わらず、テ
ーブルメモリ４の内容により、パターンメモリ９の元の
チャンネルに格納することができる。
るのに３サイクルだけで終了し、１サイクル分のパター
ンバッファメモリを省略することができる。このよう
に、パターンバッファメモリ３にはパターンメモリ９に
格納したときに、アドレスが変わるたびにたえずデータ
が変化するチャンネルを１つのまとまったブロックとし
てパターンデータを格納し、変化しないチャンネルはそ
れ以外のブロックに割り当てておくことにより、パター
ンバッファメモリ３の容量を減らしたにも関わらず、テ
ーブルメモリ４の内容により、パターンメモリ９の元の
チャンネルに格納することができる。
【００２２】
【発明の効果】この発明によれば、少ないパターンバッ
ファメモリの容量でも大容量のパターンデータを発生す
ることができる。また、バッファメモリの容量が少なく
てすむので、パターンデータの転送時間を短くすること
ができる。
ファメモリの容量でも大容量のパターンデータを発生す
ることができる。また、バッファメモリの容量が少なく
てすむので、パターンデータの転送時間を短くすること
ができる。
【図１】この発明によるパターン発生器の構成図であ
る。
る。
【図２】図１の各メモリのデータの格納例である。
【図３】図１のタイミングチャートである。
【図４】従来技術によるパターン発生器の構成図であ
る。
る。
【図５】図４の各メモリのデータの格納例である。
【図６】図４のタイミングチャートである。
１ コントロールメモリ ２ 制御回路 ３ パターンバッファメモリ ４ テーブルメモリ ５ レジスタ ６ データセレクタ ７ チャンネル一致回路 ８ バッファレジスタ ９ パターンメモリ １０ パターンメモリ出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】次に、従来技術によるパターン発生器の
構成図を図５により説明する。図５の１はコントロール
メモリ、２は制御回路、３はパターンバッファメモリ、
７はチャンネル一致回路、８はバッファレジスタ、９は
パターンメモリである。チャンネル一致回路７、バッフ
ァレジスタ８及びパターンメモリ９は各ブロックに対応
して複数配置される。図５は３２チャンネルで１ブロッ
クのものが２ブロックある場合が例示されている。
構成図を図５により説明する。図５の１はコントロール
メモリ、２は制御回路、３はパターンバッファメモリ、
７はチャンネル一致回路、８はバッファレジスタ、９は
パターンメモリである。チャンネル一致回路７、バッフ
ァレジスタ８及びパターンメモリ９は各ブロックに対応
して複数配置される。図５は３２チャンネルで１ブロッ
クのものが２ブロックある場合が例示されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４
【補正方法】変更
【補正内容】
【０００４】次に、図５の各部の動作を図６により説明
する。図６（Ａ）のパターンファイルからソフトウェア
を用いてあらかじめ図６（Ｃ）のパターンバッファメモ
リ３のデータと（Ｄ）のコントロールメモリ１のデータ
が作成される。また、図６（Ａ）の状態が図６（Ｃ）の
パターンバッファメモリ３のデータと図６（Ｄ）のコン
トロールメモリ１のデータからパターンメモリ９に格納
される状態でもある。ここでは、図６（Ｃ）のアドレス
０〜３のパターンバッファメモリ３のデータをパターン
メモリ９に格納する場合を説明する。図７はそのときの
タイムチャートである。
する。図６（Ａ）のパターンファイルからソフトウェア
を用いてあらかじめ図６（Ｃ）のパターンバッファメモ
リ３のデータと（Ｄ）のコントロールメモリ１のデータ
が作成される。また、図６（Ａ）の状態が図６（Ｃ）の
パターンバッファメモリ３のデータと図６（Ｄ）のコン
トロールメモリ１のデータからパターンメモリ９に格納
される状態でもある。ここでは、図６（Ｃ）のアドレス
０〜３のパターンバッファメモリ３のデータをパターン
メモリ９に格納する場合を説明する。図７はそのときの
タイムチャートである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【作用】次に、この発明によるパターン発生器の構成を
図１により説明する。図１の４はテーブルメモリ、５は
レジスタ、６はデータセレクタであり、その他は図５と
同じものである。すなわち、図１は図５にテーブルメモ
リ４を追加し、各チャンネル１〜６４にレジスタ５、デ
ータセレクタ６を組み込んだものである。レジスタ５、
データセレクタ６、チャンネル一致回路７、バッファレ
ジスタ８、パターンメモリ９は各チャンネルに対応して
複数配置される。図１は３２チャンネルで、１ブロック
のものが２ブロックある場合が例示されている。
図１により説明する。図１の４はテーブルメモリ、５は
レジスタ、６はデータセレクタであり、その他は図５と
同じものである。すなわち、図１は図５にテーブルメモ
リ４を追加し、各チャンネル１〜６４にレジスタ５、デ
ータセレクタ６を組み込んだものである。レジスタ５、
データセレクタ６、チャンネル一致回路７、バッファレ
ジスタ８、パターンメモリ９は各チャンネルに対応して
複数配置される。図１は３２チャンネルで、１ブロック
のものが２ブロックある場合が例示されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【実施例】次に、パターン発生器の動作例を図１につい
て説明する。また、図２（Ｃ）のアドレス０、１、２の
パターンバッファメモリ３の内容をパターンメモリ９に
格納する場合を説明する。図４はそのときのタイムチャ
ートである。
て説明する。また、図２（Ｃ）のアドレス０、１、２の
パターンバッファメモリ３の内容をパターンメモリ９に
格納する場合を説明する。図４はそのときのタイムチャ
ートである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】レジスタ５の出力はデータセレクタ６に与
えられ、パターンバッファメモリ３の出力を選択するこ
とができる。レジスタ５の出力と制御回路２の出力２Ａ
が一致すると、チャンネル一致回路７の出力にクロック
が発生してデータセレクタ６の出力をバッファレジスタ
８に保持させる。図２（Ａ）のパターンファイルは、あ
らかじめ図２（Ｂ）のようにチャンネル２とチャンネル
６４を入れ替えておき、そのファイルから図２（Ｃ）の
パターンバッファメモリ３のデータと図３（Ｄ）のコン
トロールメモリ１のデータと図３（Ｅ）のテーブルメモ
リ４のデータが作成される。また、図２（Ａ）の状態
は、図２（Ｃ）のパターンバッファメモリ３のデータ
と、図３（Ｄ）のコントロールメモリ１のデータと図３
（Ｅ）のテーブルメモリ４のデータから、パターンメモ
リ９に格納される状態でもある。
えられ、パターンバッファメモリ３の出力を選択するこ
とができる。レジスタ５の出力と制御回路２の出力２Ａ
が一致すると、チャンネル一致回路７の出力にクロック
が発生してデータセレクタ６の出力をバッファレジスタ
８に保持させる。図２（Ａ）のパターンファイルは、あ
らかじめ図２（Ｂ）のようにチャンネル２とチャンネル
６４を入れ替えておき、そのファイルから図２（Ｃ）の
パターンバッファメモリ３のデータと図３（Ｄ）のコン
トロールメモリ１のデータと図３（Ｅ）のテーブルメモ
リ４のデータが作成される。また、図２（Ａ）の状態
は、図２（Ｃ）のパターンバッファメモリ３のデータ
と、図３（Ｄ）のコントロールメモリ１のデータと図３
（Ｅ）のテーブルメモリ４のデータから、パターンメモ
リ９に格納される状態でもある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】図２の続きの各メモリのデータの格納例であ
る。
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】図１のタイミングチャートである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】従来技術によるパターン発生器の構成図であ
る。
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】図５の各メモリのデータの格納例である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図７
【補正方法】追加
【補正内容】
【図７】図５のタイミングチャートである。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】追加
【補正内容】
【図７】
Claims (1)
- 【請求項１】 コントロールデータを格納するコントロ
ールメモリ(1) と、 コントロールメモリ(1) の出力から制御信号を発生する
制御回路(2) と、 パターンデータを格納するパターンバッファメモリ(3)
と、 選択データを格納するテーブルメモリ(4) と、 テーブルメモリ(4) の出力を保持するレジスタ(5) と、 レジスタ(5) の出力によりパターンバッファメモリ(3)
の出力を選択するデータセレクタ(6) と、 制御回路(2) の出力とレジスタ(5) の出力を入力にする
チャンネル一致回路(7) と、 データセレクタ(6) の出力とチャンネル一致回路(7) の
出力を入力とし、データセレクタ(6) の出力を保持する
バッファレジスタ(8) と、 バッファレジスタ(8) の出力を入力とするパターンメモ
リ(9) とを備え、 レジスタ(5) 、データセレクタ(6) 、チャンネル一致回
路(7) 、バッファレジスタ(8) 及びパターンメモリ(9)
を各チャンネルに対応して配置することを特徴とするパ
ターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296545A JPH05196694A (ja) | 1991-10-17 | 1991-10-17 | パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296545A JPH05196694A (ja) | 1991-10-17 | 1991-10-17 | パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05196694A true JPH05196694A (ja) | 1993-08-06 |
Family
ID=17834920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296545A Pending JPH05196694A (ja) | 1991-10-17 | 1991-10-17 | パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05196694A (ja) |
-
1991
- 1991-10-17 JP JP3296545A patent/JPH05196694A/ja active Pending
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