JPH10228033A - 表示装置用アレイ基板及びその製造方法 - Google Patents
表示装置用アレイ基板及びその製造方法Info
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- JPH10228033A JPH10228033A JP3223697A JP3223697A JPH10228033A JP H10228033 A JPH10228033 A JP H10228033A JP 3223697 A JP3223697 A JP 3223697A JP 3223697 A JP3223697 A JP 3223697A JP H10228033 A JPH10228033 A JP H10228033A
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- auxiliary capacitance
- lines
- scanning
- scanning line
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Abstract
(57)【要約】
【課題】 信号線と画素電極とを同一工程で作成する
ことにより製造工数を削減しても、良好な表示品位が確
保される表示装置アレイ基板及びその製造方法を提供す
ることを目的としている。 【解決手段】 補助容量線１２への接続配線（３０，５
５）において、走査線１１を跨ぐ領域にＩＴＯ線３を設
け、その他の領域の配線は、主として走査線１１及びゲ
ート電極１１ａと同一工程で形成される金属線（１３，
５５）とする。
ことにより製造工数を削減しても、良好な表示品位が確
保される表示装置アレイ基板及びその製造方法を提供す
ることを目的としている。 【解決手段】 補助容量線１２への接続配線（３０，５
５）において、走査線１１を跨ぐ領域にＩＴＯ線３を設
け、その他の領域の配線は、主として走査線１１及びゲ
ート電極１１ａと同一工程で形成される金属線（１３，
５５）とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ノートＰＣ、小形
テレビ等に用いられる表示装置用アレイ基板及びその製
造方法に関する。
テレビ等に用いられる表示装置用アレイ基板及びその製
造方法に関する。
【０００２】
【従来の技術】アクティブマトリックス型液晶表示装置
を構成するアレイ基板は、高い表示品位を確保するため
に、走査線と走査線との間隙毎に、走査線と略平行して
配置され画素電極との間で補助容量Ｃｓを形成する補助
容量線が配される。補助容量線は、通常、走査線と同一
工程にて同一材料より形成される。各補助容量線（Ｃｓ
線）の一端又は両端は、各補助容量線と略直交するＣｓ
束ね線に電気的に接続される。Ｃｓ束ね線は、走査線入
力側端辺又はこれに対向する端辺に設けられるが、走査
線入力側端辺においては、走査線と交差するＣｓ束ね線
は走査線及び補助容量線と同一材料にて同時に形成する
ことができない。
を構成するアレイ基板は、高い表示品位を確保するため
に、走査線と走査線との間隙毎に、走査線と略平行して
配置され画素電極との間で補助容量Ｃｓを形成する補助
容量線が配される。補助容量線は、通常、走査線と同一
工程にて同一材料より形成される。各補助容量線（Ｃｓ
線）の一端又は両端は、各補助容量線と略直交するＣｓ
束ね線に電気的に接続される。Ｃｓ束ね線は、走査線入
力側端辺又はこれに対向する端辺に設けられるが、走査
線入力側端辺においては、走査線と交差するＣｓ束ね線
は走査線及び補助容量線と同一材料にて同時に形成する
ことができない。
【０００３】そこで、図６に示すように、Ｃｓ束ね線１
１３を補助容量線とは別の金属配線パターン層にて形成
し、補助容量線１１２とＣｓ束ね線１１３とをコンタク
トホールで接続することが行われていた。別の金属配線
パターン層とは、例えば信号線を形成するパターン層で
あり、信号線の形成と同時にＣｓ束ね線１１３が形成さ
れる。図示の例では、絶縁基板１１０上に、補助容量線
１１２、絶縁層１１５、Ｃｓ束ね線１１３がこの順で形
成されている。
１３を補助容量線とは別の金属配線パターン層にて形成
し、補助容量線１１２とＣｓ束ね線１１３とをコンタク
トホールで接続することが行われていた。別の金属配線
パターン層とは、例えば信号線を形成するパターン層で
あり、信号線の形成と同時にＣｓ束ね線１１３が形成さ
れる。図示の例では、絶縁基板１１０上に、補助容量線
１１２、絶縁層１１５、Ｃｓ束ね線１１３がこの順で形
成されている。
【０００４】このＣｓ束ね線１１３の一端又は両端は、
Ｃｓ引き出し線を介して、アレイ基板の周縁部に配され
る補助容量線用入力端子と接続される。
Ｃｓ引き出し線を介して、アレイ基板の周縁部に配され
る補助容量線用入力端子と接続される。
【０００５】ところで、最近、生産性を向上し、また低
コスト化を達成するため信号線と画素電極とをＩＴＯ(I
ndium Tin Oxide)等の透明導電膜で構成することが検討
されている。
コスト化を達成するため信号線と画素電極とをＩＴＯ(I
ndium Tin Oxide)等の透明導電膜で構成することが検討
されている。
【０００６】
【発明が解決しようとする課題】しかし、このような構
成を採用した場合、コントラスト不足や横クロストーク
等の画質不良が生じるとが解った。
成を採用した場合、コントラスト不足や横クロストーク
等の画質不良が生じるとが解った。
【０００７】これは、発明者等の鋭意研究の結果、各補
助容量線に供給される駆動電圧波形の歪みに大きな原因
があることが解った。
助容量線に供給される駆動電圧波形の歪みに大きな原因
があることが解った。
【０００８】本発明は、上記問題点に鑑み、生産性を損
なうことなく、各補助容量線に供給される駆動電圧波形
の歪みを抑え、これにより良好な表示画像が達成される
表示装置用アレイ基板及びその製造方法を提供すること
を目的としている。
なうことなく、各補助容量線に供給される駆動電圧波形
の歪みを抑え、これにより良好な表示画像が達成される
表示装置用アレイ基板及びその製造方法を提供すること
を目的としている。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
基板上に配置される複数の信号線と、この信号線と絶縁
膜を介して交差する複数の走査線と、各前記信号線及び
走査線の交差部近傍に配置され前記信号線に接続される
ドレイン電極及び前記走査線に接続されるゲート電極を
含むスイッチ素子と、各前記スイッチ素子のソース電極
に接続される画素電極と、前記走査線と略平行に配置さ
れ前記画素電極との間で補助容量を形成する複数の補助
容量線とを備え、前記走査線及び前記補助容量線は金属
又は合金から成る導体層を含み、前記信号線、画素電
極、ソース電極及びドレイン電極は透明導電膜層を含む
表示装置用アレイ基板において、各前記補助容量線に所
定の電圧を印加するよう前記走査線と交差して配置さ
れ、各前記補助容量線と電気的に接続される接続配線で
あって、前記走査線層間領域は前記導体層で構成され、
前記走査線との交差領域は前記走査線層間領域に配置さ
れる前記導体層と電気的に接続される前記透明導電膜層
で構成されていることを特徴とする表示装置用アレイ基
板にある。
基板上に配置される複数の信号線と、この信号線と絶縁
膜を介して交差する複数の走査線と、各前記信号線及び
走査線の交差部近傍に配置され前記信号線に接続される
ドレイン電極及び前記走査線に接続されるゲート電極を
含むスイッチ素子と、各前記スイッチ素子のソース電極
に接続される画素電極と、前記走査線と略平行に配置さ
れ前記画素電極との間で補助容量を形成する複数の補助
容量線とを備え、前記走査線及び前記補助容量線は金属
又は合金から成る導体層を含み、前記信号線、画素電
極、ソース電極及びドレイン電極は透明導電膜層を含む
表示装置用アレイ基板において、各前記補助容量線に所
定の電圧を印加するよう前記走査線と交差して配置さ
れ、各前記補助容量線と電気的に接続される接続配線で
あって、前記走査線層間領域は前記導体層で構成され、
前記走査線との交差領域は前記走査線層間領域に配置さ
れる前記導体層と電気的に接続される前記透明導電膜層
で構成されていることを特徴とする表示装置用アレイ基
板にある。
【００１０】このような構成により、生産性を損なうこ
となく、また各補助容量線と電気的に接続される接続配
線が主として導体層で構成されるため、各補助容量線に
供給される駆動電圧波形の歪みを抑え、良好な表示品位
を確保することができる。
となく、また各補助容量線と電気的に接続される接続配
線が主として導体層で構成されるため、各補助容量線に
供給される駆動電圧波形の歪みを抑え、良好な表示品位
を確保することができる。
【００１１】請求項２記載の発明は、基板上に配置され
る複数の信号線と、この信号線と絶縁膜を介して交差す
る複数の走査線と、各前記信号線及び走査線の交差部近
傍に配置され前記信号線に接続されるドレイン電極及び
前記走査線に接続されるゲート電極を含むスイッチ素子
と、各前記スイッチ素子のソース電極に接続される画素
電極と、前記走査線と略平行に配置され前記画素電極と
の間で補助容量を形成する複数の補助容量線と、各前記
補助容量線に所定の電圧を印加するよう前記走査線と交
差して配置され各前記補助容量線と電気的に接続される
接続配線とを備えた表示装置用アレイ基板の製造方法で
あって、前記走査線、ゲート電極、補助容量線及び前記
補助容量線に接続されて前記走査線間領域に延びる前記
接続配線の第１接続配線部とを金属又は合金層から成る
導体層で形成する工程と、前記絶縁膜を配置し、少なく
とも前記第１接続配線部のそれぞれの端部上にコンタク
トホールを形成する工程と、前記スイッチ素子を構成す
る半導体層に電気的に接続される前記ソース電極、ドレ
イン電極、前記ドレイン電極に接続される前記信号線、
前記ソース電極に接続される前記画素電極及び前記走査
線との交差領域に延びる前記コンタクトホールを介して
前記第１接続配線部に電気的に接続される前記接続配線
の第２接続配線部を透明導電膜層で形成する工程とを備
えたことを特徴とする表示装置用アレイ基板の製造方法
にある。
る複数の信号線と、この信号線と絶縁膜を介して交差す
る複数の走査線と、各前記信号線及び走査線の交差部近
傍に配置され前記信号線に接続されるドレイン電極及び
前記走査線に接続されるゲート電極を含むスイッチ素子
と、各前記スイッチ素子のソース電極に接続される画素
電極と、前記走査線と略平行に配置され前記画素電極と
の間で補助容量を形成する複数の補助容量線と、各前記
補助容量線に所定の電圧を印加するよう前記走査線と交
差して配置され各前記補助容量線と電気的に接続される
接続配線とを備えた表示装置用アレイ基板の製造方法で
あって、前記走査線、ゲート電極、補助容量線及び前記
補助容量線に接続されて前記走査線間領域に延びる前記
接続配線の第１接続配線部とを金属又は合金層から成る
導体層で形成する工程と、前記絶縁膜を配置し、少なく
とも前記第１接続配線部のそれぞれの端部上にコンタク
トホールを形成する工程と、前記スイッチ素子を構成す
る半導体層に電気的に接続される前記ソース電極、ドレ
イン電極、前記ドレイン電極に接続される前記信号線、
前記ソース電極に接続される前記画素電極及び前記走査
線との交差領域に延びる前記コンタクトホールを介して
前記第１接続配線部に電気的に接続される前記接続配線
の第２接続配線部を透明導電膜層で形成する工程とを備
えたことを特徴とする表示装置用アレイ基板の製造方法
にある。
【００１２】このような構成により、やはり生産性を損
なうことなく、また各補助容量線と電気的に接続される
接続配線が主として導体層で構成されるため、各補助容
量線に供給される駆動電圧波形の歪みを抑え、良好な表
示品位を確保することができる。
なうことなく、また各補助容量線と電気的に接続される
接続配線が主として導体層で構成されるため、各補助容
量線に供給される駆動電圧波形の歪みを抑え、良好な表
示品位を確保することができる。
【００１３】
【発明の実施の形態】以下に、本発明の一実施例を図１
〜５を用いて説明する。
〜５を用いて説明する。
【００１４】図１〜３は、アレイ基板１の配線の様子を
模式的に示す平面図である。図１が配線全体を示し、図
２及び図３はそれぞれ、金属配線層のパターン及びＩＴ
Ｏ層のパターンを実線で示す。実施例のアレイ基板１に
おいて、導電パターンの層はこれら２層のみである。
模式的に示す平面図である。図１が配線全体を示し、図
２及び図３はそれぞれ、金属配線層のパターン及びＩＴ
Ｏ層のパターンを実線で示す。実施例のアレイ基板１に
おいて、導電パターンの層はこれら２層のみである。
【００１５】金属線からなる複数本の走査線１１とＩＴ
Ｏからなる信号線３３とがマトリックス状に配列され、
各格子内にはＩＴＯからなる画素電極３１が配され、走
査線１１と信号線１２との交点付近には各画素電極３１
を制御するスイッチ素子としてＴＦＴ２４が配置されて
いる。ＴＦＴ２４は、走査線１１から導出されたゲート
電極１１ａ、信号線から導出されたドレイン電極２６ａ
及び画素電極３１に接続されるソース電極２６ｂを含
む。
Ｏからなる信号線３３とがマトリックス状に配列され、
各格子内にはＩＴＯからなる画素電極３１が配され、走
査線１１と信号線１２との交点付近には各画素電極３１
を制御するスイッチ素子としてＴＦＴ２４が配置されて
いる。ＴＦＴ２４は、走査線１１から導出されたゲート
電極１１ａ、信号線から導出されたドレイン電極２６ａ
及び画素電極３１に接続されるソース電極２６ｂを含
む。
【００１６】走査線１１及び信号線３３は、この順でそ
れぞれ、引き出し線５０及び６０を介して、アレイ基板
周縁部に走査線接続端１０ａ及び信号線接続端１０ｂに
沿って配置される接続端子５２及び６０に接続する。Ｉ
ＴＯからなる信号線３３と信号線引き出し線６０とは、
それぞれの幅広の終端部３３ａ，６０ａが重複し、この
重複部に設けられるコンタクトホール４３により互いに
接続される。
れぞれ、引き出し線５０及び６０を介して、アレイ基板
周縁部に走査線接続端１０ａ及び信号線接続端１０ｂに
沿って配置される接続端子５２及び６０に接続する。Ｉ
ＴＯからなる信号線３３と信号線引き出し線６０とは、
それぞれの幅広の終端部３３ａ，６０ａが重複し、この
重複部に設けられるコンタクトホール４３により互いに
接続される。
【００１７】走査線１１と走査線１１との間隙の中程に
は、同じく金属線からなる補助容量線（Ｃｓ線）１２が
走査線１１と略平行に配列される。補助容量線１２の末
端は、隣接する走査線間１１において補助容量線１２と
直交する方向に延びる金属線からなるＣｓ束ね線金属線
部１３に接続される。また、走査線１１を隔てて隣接す
るＣｓ束ね線金属線部１３とは、ＩＴＯからなるＣｓ束
ね線ＩＴＯ部３によりコンタクトホール４１を介して電
気的に接続されており、このようにしてＣｓ束ね配線は
構成されている。
は、同じく金属線からなる補助容量線（Ｃｓ線）１２が
走査線１１と略平行に配列される。補助容量線１２の末
端は、隣接する走査線間１１において補助容量線１２と
直交する方向に延びる金属線からなるＣｓ束ね線金属線
部１３に接続される。また、走査線１１を隔てて隣接す
るＣｓ束ね線金属線部１３とは、ＩＴＯからなるＣｓ束
ね線ＩＴＯ部３によりコンタクトホール４１を介して電
気的に接続されており、このようにしてＣｓ束ね配線は
構成されている。
【００１８】そしてＣｓ束ね線３０の一端は、アレイ基
板１の角部に位置するＣｓ線用端子５６と引き出し線５
５を介して接続する。この引き出し線５５と、Ｃｓ束ね
線３０の終端のＩＴＯ部３とは、上記のＣｓ束ね線金属
線部１３とＣｓ束ね線ＩＴＯ部３との接続の場合と全く
同様にして接続される。Ｃｓ束ね線３０は、走査線入力
側端辺１０ａ及びこれに対向する端辺に１本ずつ設ける
ことができ、この場合、Ｃｓ線用端子５６は、アレイ基
板１の対向する角部に設けられる。
板１の角部に位置するＣｓ線用端子５６と引き出し線５
５を介して接続する。この引き出し線５５と、Ｃｓ束ね
線３０の終端のＩＴＯ部３とは、上記のＣｓ束ね線金属
線部１３とＣｓ束ね線ＩＴＯ部３との接続の場合と全く
同様にして接続される。Ｃｓ束ね線３０は、走査線入力
側端辺１０ａ及びこれに対向する端辺に１本ずつ設ける
ことができ、この場合、Ｃｓ線用端子５６は、アレイ基
板１の対向する角部に設けられる。
【００１９】図４は、Ｃｓ束ね線３０の終端部の積層構
造を示す縦断面斜視図であり、図５は、ＴＦＴ２４の積
層構造を示す縦断面図である。
造を示す縦断面斜視図であり、図５は、ＴＦＴ２４の積
層構造を示す縦断面図である。
【００２０】アレイ基板製造の第１工程において、図２
に示すように絶縁基板１０の上に、金属配線パターンが
形成される。金属配線パターンには、走査線１１、ＴＦ
Ｔのゲート電極１１ａ、補助容量線１２、Ｃｓ束ね線金
属線部１３、及びＣｓ引き出し線が含まれる。金属配線
パターンの材料金属（ゲートメタル）としては、例え
ば、モリブデン−タンタル（Ｍｏ−Ｔａ）、モリブデン
−タングステン（Ｍｏ−Ｗ）、タンタル（Ｔａ）、アル
ミニウム（Ａｌ）が挙げられる。
に示すように絶縁基板１０の上に、金属配線パターンが
形成される。金属配線パターンには、走査線１１、ＴＦ
Ｔのゲート電極１１ａ、補助容量線１２、Ｃｓ束ね線金
属線部１３、及びＣｓ引き出し線が含まれる。金属配線
パターンの材料金属（ゲートメタル）としては、例え
ば、モリブデン−タンタル（Ｍｏ−Ｔａ）、モリブデン
−タングステン（Ｍｏ−Ｗ）、タンタル（Ｔａ）、アル
ミニウム（Ａｌ）が挙げられる。
【００２１】第２工程において、金属配線パターンを被
覆する第１絶縁層１５が形成される。
覆する第１絶縁層１５が形成される。
【００２２】第３工程において、第１半導体膜２０、チ
ャネル保護膜２２、及び第２半導体膜２３が形成され
る。また、Ｃｓ束ね線金属線部１３とＣｓ束ね線ＩＴＯ
部３とを接続するためのコンタクトホール４１が開けら
れる。この第３工程は、チャネル保護膜２２を島状に形
成する工程や半導体膜をパターニングする工程といった
複数の工程を含むのである。
ャネル保護膜２２、及び第２半導体膜２３が形成され
る。また、Ｃｓ束ね線金属線部１３とＣｓ束ね線ＩＴＯ
部３とを接続するためのコンタクトホール４１が開けら
れる。この第３工程は、チャネル保護膜２２を島状に形
成する工程や半導体膜をパターニングする工程といった
複数の工程を含むのである。
【００２３】第４工程において、図３に示すようにＩＴ
Ｏパターンが形成される。ＩＴＯパターンには、信号線
３３、画素電極３１、ＴＦＴのドレイン電極２６ａ、Ｔ
ＦＴのソース電極２６ｂ、及びＣｓ束ね線ＩＴＯ部３が
含まれる。
Ｏパターンが形成される。ＩＴＯパターンには、信号線
３３、画素電極３１、ＴＦＴのドレイン電極２６ａ、Ｔ
ＦＴのソース電極２６ｂ、及びＣｓ束ね線ＩＴＯ部３が
含まれる。
【００２４】本実施例の構成によると、アレイ基板の製
造のための成膜及びパターニング工程の数を削減するた
めに、導電パターン形成層を金属配線パターン層とＩＴ
Ｏパターン層との各一つのみとした場合にも、各補助容
量線に駆動電圧を供給するための接続配線の抵抗を小さ
くすることができる。したがって、供給される駆動電圧
波形がなまることがなく、このため、コントラスト不足
や横クロストーク等の画質不良が生じない。
造のための成膜及びパターニング工程の数を削減するた
めに、導電パターン形成層を金属配線パターン層とＩＴ
Ｏパターン層との各一つのみとした場合にも、各補助容
量線に駆動電圧を供給するための接続配線の抵抗を小さ
くすることができる。したがって、供給される駆動電圧
波形がなまることがなく、このため、コントラスト不足
や横クロストーク等の画質不良が生じない。
【００２５】上記実施例のＣｓ束ね線３０及びＣｓ引き
出し線５５の全体又は一部を、金属線とＩＴＯ線とを積
層した冗長配線とし、適宜コンタクトホール４１を設け
たものとすることができる。特に、引き出し線５５の斜
め配線部をこのような積層配線とすれば、この部分の接
続信頼性を高めることができる。
出し線５５の全体又は一部を、金属線とＩＴＯ線とを積
層した冗長配線とし、適宜コンタクトホール４１を設け
たものとすることができる。特に、引き出し線５５の斜
め配線部をこのような積層配線とすれば、この部分の接
続信頼性を高めることができる。
【００２６】上記説明で用いた図１では、Ｃｓ線用端子
５６が、走査線接続端子５２の端子列の端部に配置され
ているものとして描かれているが、信号線接続端子６２
の端子列に配置されても良い。また、Ｃｓ線用端子５６
は、アレイ基板１の四隅全てに設けることもできる。
５６が、走査線接続端子５２の端子列の端部に配置され
ているものとして描かれているが、信号線接続端子６２
の端子列に配置されても良い。また、Ｃｓ線用端子５６
は、アレイ基板１の四隅全てに設けることもできる。
【００２７】
【発明の効果】本発明によれば、少なくとも画素電極と
信号線とを同一工程にて作成することで製造工程数を削
減した場合であっても、補助容量線に駆動電圧を供給す
る接続配線の抵抗を小さくすることができ、これにより
良好な表示品位を確保することができる。
信号線とを同一工程にて作成することで製造工程数を削
減した場合であっても、補助容量線に駆動電圧を供給す
る接続配線の抵抗を小さくすることができ、これにより
良好な表示品位を確保することができる。
【図１】実施例に係るアレイ基板の配線の様子を模式的
に示す平面図である。
に示す平面図である。
【図２】図１の配線中、金属配線層の配線パターンのみ
を実線で示す平面図である。
を実線で示す平面図である。
【図３】図１の配線中、ＩＴＯ層の配線パターンのみを
実線で示す平面図である。
実線で示す平面図である。
【図４】実施例に係るＣｓ束ね線の積層構造を示す模式
的な断面斜視図である。
的な断面斜視図である。
【図５】実施例に係るＴＦＴの積層構造を示す模式的な
縦断面図である。
縦断面図である。
【図６】従来の技術における補助容量線及び補助容量線
束ね配線の積層構造を示す縦断面図である。
束ね配線の積層構造を示す縦断面図である。
１ アレイ基板 １０ 絶縁基板 １１ 走査線 １１ａ ゲート電極 １２ 補助容量線（Ｃｓ線） １３ Ｃｓ束ね線金属線部 １５ 第１絶縁膜 ２０ 第１半導体膜 ２２ チャネル保護膜 ２３ 第２半導体膜 ２４ ＴＦＴ ２６ａ ドレイン電極 ２６ｂ ソース電極 ２７ 保護膜 ３ Ｃｓ束ね線ＩＴＯ部 ３０ Ｃｓ束ね線 ３１ 画素電極 ３３ 信号線 ４１，４３ コンタクトホール ５０ 走査線用引き出し線 ５２ 走査線用接続端子 ５５ Ｃｓ引き出し線 ５６ Ｃｓ線用端子 ６０ 信号線用引き出し線 ６２ 信号線用接続端子
Claims (2)
- 【請求項１】 基板上に配置される複数の信号線と、こ
の信号線と絶縁膜を介して交差する複数の走査線と、各
前記信号線及び走査線の交差部近傍に配置され前記信号
線に接続されるドレイン電極及び前記走査線に接続され
るゲート電極を含むスイッチ素子と、各前記スイッチ素
子のソース電極に接続される画素電極と、前記走査線と
略平行に配置され前記画素電極との間で補助容量を形成
する複数の補助容量線とを備え、前記走査線及び前記補
助容量線は金属又は合金から成る導体層を含み、前記信
号線、画素電極、ソース電極及びドレイン電極は透明導
電膜層を含む表示装置用アレイ基板において、 各前記補助容量線に所定の電圧を印加するよう前記走査
線と交差して配置され、各前記補助容量線と電気的に接
続される接続配線であって、前記走査線層間領域は前記
導体層で構成され、前記走査線との交差領域は前記走査
線層間領域に配置される前記導体層と電気的に接続され
る前記透明導電膜層で構成されていることを特徴とする
表示装置用アレイ基板。 - 【請求項２】 基板上に配置される複数の信号線と、こ
の信号線と絶縁膜を介して交差する複数の走査線と、各
前記信号線及び走査線の交差部近傍に配置され前記信号
線に接続されるドレイン電極及び前記走査線に接続され
るゲート電極を含むスイッチ素子と、各前記スイッチ素
子のソース電極に接続される画素電極と、前記走査線と
略平行に配置され前記画素電極との間で補助容量を形成
する複数の補助容量線と、各前記補助容量線に所定の電
圧を印加するよう前記走査線と交差して配置され各前記
補助容量線と電気的に接続される接続配線とを備えた表
示装置用アレイ基板の製造方法であって、 前記走査線、ゲート電極、補助容量線及び前記補助容量
線に接続されて前記走査線間領域に延びる前記接続配線
の第１接続配線部とを金属又は合金層から成る導体層で
形成する工程と、 前記絶縁膜を配置し、少なくとも前記第１接続配線部の
それぞれの端部上にコンタクトホールを形成する工程
と、 前記スイッチ素子を構成する半導体層に電気的に接続さ
れる前記ソース電極、ドレイン電極、前記ドレイン電極
に接続される前記信号線、前記ソース電極に接続される
前記画素電極及び前記走査線との交差領域に延びる前記
コンタクトホールを介して前記第１接続配線部に電気的
に接続される前記接続配線の第２接続配線部を透明導電
膜層で形成する工程とを備えたことを特徴とする表示装
置用アレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223697A JPH10228033A (ja) | 1997-02-17 | 1997-02-17 | 表示装置用アレイ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223697A JPH10228033A (ja) | 1997-02-17 | 1997-02-17 | 表示装置用アレイ基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228033A true JPH10228033A (ja) | 1998-08-25 |
Family
ID=12353357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3223697A Pending JPH10228033A (ja) | 1997-02-17 | 1997-02-17 | 表示装置用アレイ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10228033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002658B2 (en) | 2001-09-28 | 2006-02-21 | Hitachi, Ltd. | Display device |
| JP2007086197A (ja) * | 2005-09-20 | 2007-04-05 | Sharp Corp | アクティブマトリクス基板の製造方法、その製造方法により製造されたアクティブマトリクス基板を備えた表示装置 |
| JP2009186737A (ja) * | 2008-02-06 | 2009-08-20 | Mitsubishi Electric Corp | アレイ基板および表示装置 |
| JP2017146450A (ja) * | 2016-02-17 | 2017-08-24 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1997
- 1997-02-17 JP JP3223697A patent/JPH10228033A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002658B2 (en) | 2001-09-28 | 2006-02-21 | Hitachi, Ltd. | Display device |
| US7164453B2 (en) | 2001-09-28 | 2007-01-16 | Hitachi, Ltd. | Display device |
| US7471349B2 (en) | 2001-09-28 | 2008-12-30 | Hitachi, Ltd. | Display device |
| US7821584B2 (en) | 2001-09-28 | 2010-10-26 | Hitachi, Ltd. | Display device |
| JP2007086197A (ja) * | 2005-09-20 | 2007-04-05 | Sharp Corp | アクティブマトリクス基板の製造方法、その製造方法により製造されたアクティブマトリクス基板を備えた表示装置 |
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| US10656479B2 (en) | 2016-02-17 | 2020-05-19 | Japan Display Inc. | Display device |
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