JPH10209313A - 電子部品収納用パッケージ - Google Patents

電子部品収納用パッケージ

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JPH10209313A
JPH10209313A JP9008751A JP875197A JPH10209313A JP H10209313 A JPH10209313 A JP H10209313A JP 9008751 A JP9008751 A JP 9008751A JP 875197 A JP875197 A JP 875197A JP H10209313 A JPH10209313 A JP H10209313A
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metal
metal frame
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哲生 平川
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健 古桑
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Abstract

(57)【要約】 【課題】高速駆動をする電子部品を収容することができ
ず、また内部に収容する電子部品を長期間にわたり正
常、かつ安定に作動させることができない。 【解決手段】電子部品3が接続される配線層5を有し、
上面に金属枠体9がロウ材10を介しロウ付けされた絶
縁基体1と、金属製蓋体2とから成り、絶縁基体1にロ
ウ付けされた金属枠体9に金属製蓋体2を取着すること
によって内部に電子部品3を収容するようになした電子
部品収納用パッケージであって、前記絶縁基体1は比誘
電率が7以下のガラスセラミックス焼結体で、配線層5
は銅、銀、金の少なくとも1種で形成されており、かつ
前記金属枠体9を絶縁基体1にロウ付けするロウ材10
は融点が500℃以下であるとともに金属枠体9の幅が
0.2mm〜0.5mm、厚みが0.5mm〜1mm、
厚み/幅≧1である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子や表面
波素子等の電子部品を収容する電子部品収納用パッケー
ジに関するものである。
【0002】
【従来の技術】従来、電子部品、例えば半導体素子を収
容するためのパッケージは、一般に、酸化アルミニウム
質焼結体等の電気絶縁材料から成り、その上面中央部に
半導体素子を収容するための凹部及び該凹部周辺より外
周端にかけて導出された、タングステン、モリブデン、
マンガン等の高融点金属材料から成る配線層を有する絶
縁基体と、金属製蓋体とから構成されており、絶縁基体
の凹部底面に半導体素子を取着収容するとともに該半導
体素子の各電極をボンディングワイヤを介して配線層に
接続し、しかる後、絶縁基体上面に金属製蓋体を取着さ
せ、絶縁基体と金属製蓋体とから成る容器内部に半導体
素子を気密に収容することによって最終製品としての半
導体装置となる。
【0003】なお、前記絶縁基体はその上面に鉄ーニッ
ケルーコバルト合金や鉄ーニッケル合金等の金属材料か
ら成り、幅が1.5mm〜2mm 、厚みが1mm〜
1.5mm、厚み/幅<1の金属枠体が予め取着されて
おり、該金属枠体に金属製蓋体をシームウエルド等によ
り溶接することによって金属製蓋体は絶縁基体に取着さ
れる。
【0004】また、前記金属枠体の絶縁基体への取着は
絶縁基体の上面に予め枠状の金属層を被着させておき、
該枠状の金属層に金属枠体を銀ロウ等のロウ材を介しロ
ウ付けすることによって行われる。
【0005】
【発明が解決しようとする課題】しかしながら、この従
来の電子部品収納用パッケージにおいては、絶縁基体を
形成する酸化アルミニウム質焼結体の比誘電率が9〜1
0(室温1MHz)と高いことから絶縁基体に設けた配
線層を伝わる電気信号の伝搬速度が遅く、そのため電気
信号の高速伝搬を要求する半導体素子や表面波素子等の
電子部品はその収容が不可となる欠点を有していた。
【0006】また前記絶縁基体に形成されている配線層
はタングステンやモリブデン、マンガン等の高融点金属
材料により形成されており、該タングステン等はその電
気抵抗率が5.4μΩ・cm(20℃)以上と高いこと
から配線層に電気信号を伝搬させた場合、電気信号に大
きな減衰を生じ、電気信号を正確、かつ確実に伝搬させ
ることができないという欠点も有していた。
【0007】そこで上記欠点を解消するために金属枠体
が取着されている絶縁基体を酸化アルミニウム質焼結体
で形成するのに代えて比誘電率が低く、かつ低温焼成が
でき、配線層として銅や銀、金等の電気抵抗率が低い金
属材料で形成することができるガラスセラミックス焼結
体で形成することが提案されている。
【0008】かかる絶縁基体をガラスセラミックス焼結
体で形成した電子部品収納用パッケージは、ガラスセラ
ミックス焼結体の比誘電率が7以下(室温1MHz)と
低いことから絶縁基体に設けた配線層を伝わる電気信号
の伝搬速度を速いものとして信号の高速伝搬を要求する
電子部品の収容が可能となる。
【0009】また前記ガラスセラミックス焼結体は低温
焼成(約800℃〜900℃)が可能であることからガ
ラスセラミックス焼結体と同時焼成によって配線層を形
成する際、配線層に電気抵抗率が低い銅や銀、金を使用
することができ、その結果、配線層に電気信号を伝搬さ
せた場合、電気信号に大きな減衰を生じることなく、電
気信号を正確、かつ確実に伝搬させることが可能とな
る。
【0010】しかしながら、前記絶縁基体をガラスセラ
ミックス焼結体で形成した電子部品収納用パッケージ
は、ガラスセラミックス焼結体の熱膨張係数が約5×1
-6/℃であり、金属枠体を構成する鉄ーニッケルーコ
バルト合金や鉄ーニッケル合金の熱膨張係数(約6×1
-6/℃)と若干相違すること及びガラスセラミックス
焼結体は脆弱であり熱衝撃に弱いこと等から金属枠体に
金属製蓋体をシームウエルド等により溶接し取着させる
際、絶縁基体の金属枠体が取着されている局部に絶縁基
体と金属枠体の熱膨張係数の相違に起因する熱応力や熱
衝撃が作用すると絶縁基体にクラックや割れ等が発生し
てしまい、その結果、絶縁基体と金属製蓋体とから成る
容器の気密封止が破れ、内部に収容する電子部品を長期
間にわたって正常、かつ安定に作動させることができな
いという欠点が誘発される。
【0011】本発明は上記諸欠点に鑑み案出されたもの
で、その目的は内部に信号の高速伝搬を要求する電子部
品を収容することができ、かつ収容する電子部品を長期
間にわたり正常、かつ安定に作動させることができる電
子部品収納用パッケージを提供することにある。
【0012】
【課題を対決するための手段】本発明は、電子部品が接
続される配線層を有し、上面に金属枠体がロウ材を介し
ロウ付けされた絶縁基体と、金属製蓋体とから成り、絶
縁基体にロウ付けされた金属枠体に金属製蓋体を取着す
ることによって内部に電子部品を収容するようになした
電子部品収納用パッケージであって、前記絶縁基体は比
誘電率が7以下(室温1MHz)のガラスセラミックス
焼結体で、配線層は銅、銀、金の少なくとも1種で形成
されており、かつ前記金属枠体を絶縁基体にロウ付けす
るロウ材は融点が500℃以下であるとともに金属枠体
の幅が0.2mm〜0.5mm、厚みが0.5mm〜1
mm、厚み/幅≧1であることを特徴とするものであ
る。
【0013】本発明の電子部品収納用パッケージによれ
ば、絶縁基体を比誘電率が7以下(室温1MHz)のガ
ラスセラミックス焼結体で形成したことから、絶縁基体
に設けた配線層を伝わる電気信号の伝搬速度を速いもの
として信号の高速伝搬を要求する電子部品の収容が可能
となる。
【0014】また本発明の電子部品収納用パッケージに
よれば、絶縁基体を低温焼成(約800℃〜900℃)
が可能なガラスセラミックス焼結体で形成したことか
ら、絶縁基体と同時焼成により形成される配線層を電気
抵抗率が低い銅や銀、金で形成することができ、その結
果、配線層に電気信号を伝搬させた場合、電気信号に大
きな減衰を生じることなく、電気信号を正確、かつ確実
に伝搬させることも可能となる。
【0015】更に本発明の電子部品収納用パッケージに
よれば、金属製蓋体がシームウエルド法等の溶接により
取着される金属枠体の幅を0.2mm〜0.5mmと
し、絶縁基体と金属枠体の接合面積を狭くするとともに
厚みを0.5mm〜1mm、厚み/幅≧1とし、金属枠
体の変形による応力吸収を可能としたことから、金属枠
体に金属製蓋体をシームウエルド等の溶接により取着さ
せる際、絶縁基体と金属枠体との間に発生する熱応力は
その大きさが小さなものとなるとともに発生した熱応力
は金属枠体を若干変形させることによって金属枠体に完
全に吸収されることとなり、その結果、絶縁基体に大き
な熱応力や熱衝撃が作用し、絶縁基体にクラックや割れ
等を発生することはなく、絶縁基体と金属製蓋体とから
成る容器内部の気密封止を完全として内部に収容する電
子部品を長期間にわたり正常、かつ安定に作動させるこ
ともできる。
【0016】また更に本発明の電子部品収納用パッケー
ジによれば、前記金属枠体を絶縁基体にロウ付けするロ
ウ材の融点を500℃以下としたことから絶縁基体に金
属枠体をロウ付けにより取着する際、ロウ付けの温度に
よって絶縁基体が軟化変形し、絶縁基体に設けた配線層
に断線等を招来することもなく、その結果、絶縁基体に
設けた配線層を介して内部に収容する電子部品を所定の
外部電気回路に確実、強固に電気的接続することができ
る。
【0017】
【発明の実施の形態】次に、本発明を添付図面に基づき
詳細に説明する。図1は本発明の電子部品収納用パッケ
ージを半導体素子を収容するパッケージに適用した場合
の一実施例を示し、1は絶縁基体、2は金属製蓋体であ
る。この絶縁基体1と蓋体2とで半導体素子3を収容す
るための容器4が構成される。
【0018】前記絶縁基体1は、その上面中央部に半導
体素子3が搭載収容される凹部1aが設けてあり、該凹
部1a底面には半導体素子3がロウ材、ガラス、樹脂等
の接着剤を介して搭載固定される。
【0019】前記絶縁基体1は、比誘電率が7以下(室
温1MHz)のガラスセラミックス焼結体、好適には比
誘電率が5〜6.5(室温1MHz)のガラスセラミッ
クス焼結体から成り、具体的には、 1)硼珪酸ガラスにアルミナ(Al2 3 )もしくはム
ライト(3Al2 3 ・2SiO2 )を添加して成る原
料粉末より製作されるガラスセラミックス焼結体(比誘
電率5〜6) 2)コージライト系結晶化ガラスにアルミナ(Al2
3 )もしくはムライト(3Al2 3 ・2SiO2 )を
添加して成る原料粉末より製作されるガラスセラミック
ス焼結体(比誘電率5〜6) 3)ムライト系結晶化ガラスにアルミナ(Al2 3
もしくはムライト(3Al2 3 ・2SiO2 )を添加
して成る原料粉末より製作されるガラスセラミックス焼
結体(比誘電率5〜6)等で形成されている。
【0020】なお、前記絶縁基体1は、例えば、硼珪酸
ガラスにアルミナ(Al2 3 )もしくはムライト(3
Al2 3 ・2SiO2 )を添加して成る原料粉末より
製作されるガラスセラミックス焼結体から成る場合、原
料粉末の組成が重量比で72〜76%のシリカ(SiO
2 )、15〜17%の酸化硼素(B2 3 )、2〜4%
の酸化アルミニウム(Al2 3 )、1.5%以下の酸
化マグネシウム(MgO)、1.1〜1.4%の酸化ジ
ルコニウム(ZrO2 )、酸化ナトリウム(Na
2 O)、酸化カリウム(K2 O)及び酸化リチウム(L
2 O)の合計量が2.0〜3.0%から成る硼珪酸ガ
ラス粉末にアルミナ(Al2 3 )、石英(SiO2
及びコージライト(2MgO・2Al2 3 ・5SiO
2 )の各粉末とアクリル樹脂を主成分とするバインダー
及び分散剤、可塑剤、有機溶媒を加えて泥漿物を作ると
ともに該泥漿物をドクターブレード法やカレンダロール
法を採用することによってグリーンシート(生シート)
となし、しかる後、前記グリーンシートに適当な打ち抜
き加工を施すとともにこれを複数枚積層し、約800〜
900℃の温度で焼成することによって製作される。
【0021】また前記絶縁基体1は凹部1a周辺から外
周端にかけて複数の配線層5が被着形成されており、該
配線層5の凹部1a周辺部には半導体素子3の各電極が
ボンディングワイヤ6を介して電気的に接続され、また
外周端に導出した部位には外部電気回路と接続される外
部リード端子7がロウ材を介し取着されている。
【0022】前記配線層5は例えば、銅、銀、金等の電
気抵抗率が2.5μΩ・cm以下の金属材料から成り、
銅等の粉末に適当な有機溶剤、溶媒を添加混合して得た
銅ペーストを絶縁基体1となるグリーンシートに予め従
来周知のスクリーン印刷法により所定パターンに印刷塗
布しておくことよって絶縁基体1の凹部1a周辺から外
周端にかけて被着形成される。この場合、前記配線層5
を形成する銅、銀、金等の金属材料はその融点が約10
00℃と低いものの絶縁基体1を構成するガラスセラミ
ックス焼結体の焼成温度が約800℃〜900℃程度と
低いことから絶縁基体1と同時焼成によって絶縁基体1
に所定パターンに被着形成することが可能となる。
【0023】また前記配線層5はその電気抵抗率が2.
5μΩ・cm以下と低いことから配線層5を介して容器
4内部に収容する半導体素子3と外部電気回路との間に
電気信号の出し入れをしたとしても、配線層5において
電気信号が大きく減衰することはなく、その結果、半導
体素子3に正確、かつ確実な駆動を行わせることができ
る。
【0024】更に前記配線層5は、該配線層5の被着形
成されている絶縁基体1の比誘電率が7以下(室温1M
Hz)と低いことから配線層5を伝わる電気信号の伝搬
速度が速いものとなり、その結果、配線層5を介して容
器4内部に収容する半導体素子3と外部電気回路との間
に電気信号の出し入れをしたとしても、電気信号の伝搬
に遅延を生じることなく、半導体素子3に正確、かつ確
実に電気信号を出し入れすることも可能となる。
【0025】なお、前記配線層5は銅や銀から成る場
合、その露出表面に耐蝕性に優れる金等をメッキ法によ
り1.0μm〜20μmの厚みに被着させておくと、配
線層2の酸化腐食を有効に防止することができるととも
に配線層5とボンディングワイヤ6との接続及び配線層
5への外部リード端子7の取着強固となすことができ
る。従って、前記配線層5は銅や銀から成る場合、配線
層5の酸化腐食を防止し、配線層5とボンディングワイ
ヤ6及び外部リード端子7との取着を強固とするには配
線層5の露出表面に金等の耐蝕性に優れる金属を1.0
μm〜20μmの厚みに被着させておくことが好まし
い。
【0026】また前記絶縁基体1に被着した配線層5に
ロウ付けされる外部リード端子7は内部に収容する半導
体素子3を外部電気回路に接続する作用をなし、外部リ
ード端子7を外部電気回路に接続することによって内部
に収容される半導体素子3は配線層5及び外部リード端
子7を介して外部電気回路に電気的に接続されることと
なる。
【0027】前記外部リード端子7は例えば、鉄ーニッ
ケルーコバルト合金や鉄ーニッケル合金等の金属材料か
ら成り、鉄ーニッケルーコバルト合金等のインゴット
(塊)に圧延加工法や打ち抜き加工法等、従来周知の金
属加工法を採用し、所定の形状に形成することによって
製作される。
【0028】前記外部リード端子7を配線層5にロウ付
けするロウ材は例えば、10重量%乃至50重量%のイ
ンジウムまたは錫と、10重量%乃至70重量%の銀
と、10重量%乃至75重量%のアンチモンと、10重
量%以下の銅とから成る合金(融点400℃)や、88
重量%の金と、12重量%のゲルマニウムとの共晶合金
(融点360℃)等の融点が500℃以下の金属材料が
好適に使用され、融点が500℃以下のロウ材を使用す
ると絶縁基体1に被着させた配線層5に外部リード端子
7をロウ付けする際、ロウ材を加熱溶融させる熱によっ
て絶縁基体1が大きく変形し、絶縁基体1に被着させた
配線層5に断線等が招来するのを有効に防止することが
できる。従って、外部リード端子7を配線層5にロウ付
けする際、ロウ材としては融点が500℃以下のもの、
具体的には10重量%乃至50重量%のインジウムまた
は錫と、10重量%乃至70重量%の銀と、10重量%
乃至75重量%のアンチモンと、10重量%以下の銅と
から成る合金(融点400℃)や、88重量%の金と、
12重量%のゲルマニウムとの共晶合金(融点360
℃)等を使用することが好ましい。
【0029】前記絶縁基体1はまたその上面に枠状の金
属層8が被着形成されており、該金属層8上には金属枠
体9がロウ材10を介してロウ付けされている。
【0030】前記絶縁基体1上面の金属層8は金属枠体
9を絶縁基体1にロウ付けする際の下地金属層として作
用し、銅、銀、金等の金属材料から成り,前述の配線層
5と同様の方法によって絶縁基体1の上面に枠状に被着
形成される。
【0031】また前記枠状の金属層8にロウ材10を介
してロウ付けされる金属枠体9は金属製蓋体2を絶縁基
体1に取着する際の下地金属部材として作用し、金属枠
体9に金属製蓋体2をシームウエルト法等により溶接す
ることによって金属製蓋体2は絶縁基体1上に取着され
る。
【0032】前記金属枠体9は例えば、鉄ーニッケルー
コバルト合金や鉄ーニッケル合金等の金属材料から成
り、その幅(W)が0.2mm〜0.5mm、厚み
(T)が0.5mm〜1mmで、かつ厚み(T)/幅
(W)≧1となっている。
【0033】前記金属枠体9はその幅(W)を0.2m
m〜0.5mmとし、金属枠体9と絶縁基体1との接合
面積を狭いものにしたこと及び厚み(T)を0.5mm
〜1mm、厚み(T)/幅(W)≧1とし、金属枠体9
に変形による応力吸収を可能としたことから、金属枠体
9に金属製蓋体2をシームウエルド等の溶接により取着
させる際、絶縁基体1と金属枠体9との間に発生する熱
応力はその大きさが小さなものとなるとともに発生した
熱応力は金属枠体9を若干変形させることによって金属
枠体9に完全に吸収されることとなり、その結果、絶縁
基体1に大きな熱応力や熱衝撃が作用し、絶縁基体1に
クラックや割れ等を発生することはなく、絶縁基体1と
金属製蓋体2とから成る容器4内部の気密封止を完全と
して内部に収容する半導体素子3を長期間にわたり正
常、かつ安定に作動させることができる。
【0034】なお、前記金属枠体9はその幅が0.2m
m未満であると金属枠体9の絶縁基体1への取着強度が
劣化し、金属枠体9を介して金属製蓋体2を絶縁基体1
に強固に取着することができなくなり、また0.5mm
を超えると金属枠体9と絶縁基体1の熱膨張係数の相違
に起因する熱応力によって絶縁基体1にクラックや割れ
等が発生してしまう。従って、前記金属枠体9はその幅
が0.2mm〜0.5mmの範囲に特定される。
【0035】また前記金属枠体9はその厚みが0.5m
m未満となり、かつ厚み(T)/幅(W)<1となると
金属枠体9に変形による応力吸収能が付与されず、また
厚みが1mmを超え、厚み(T)/幅(W)≧1となる
と金属枠体9が金属製蓋体2を溶接する際の圧力によっ
て大きく変形してしまう。従って、前記金属枠体9はそ
の厚みが0.5mm〜1mmの範囲に、かつ厚み(T)
/幅(W)≧1に特定される。
【0036】更に前記金属枠体9を絶縁基体1上面に形
成した枠状の金属層8にロウ付けするロウ材9は融点が
500℃以下の金属材料からなり、具体的には10重量
%乃至50重量%のインジウムまたは錫と、10重量%
乃至70重量%の銀と、10重量%乃至75重量%のア
ンチモンと、10重量%以下の銅とから成る合金(融点
400℃)や、88重量%の金と、12重量%のゲルマ
ニウムとの共晶合金(融点360℃)等が好適に使用さ
れる。
【0037】前記ロウ材9の融点を500℃以下の温度
に特定するのは、絶縁基体1に被着させた金属層8に金
属枠体9をロウ付けする際、ロウ材10を加熱溶融させ
る熱によって絶縁基体1が大きく変形し、絶縁基体1に
被着させた配線層5に断線等が招来するのを有効に防止
するためであり、かかる融点が500℃以下のロウ材を
使用するとロウ付け時、絶縁基体1に大きな変形を発生
することはなく、絶縁基体1に被着させた配線層5に断
線等を招来することはない。かくして、上述のパッケー
ジによれば、絶縁基体1の凹部1a底面に半導体素子3
をガラス、樹脂、ロウ材等の接着剤を介して搭載固定す
るとともに半導体素子3の各電極を配線層5にボンディ
ングワイヤ6を介して電気的に接続し、しかる後、絶縁
基体1の上面に被着させた金属枠体9に金属製蓋体2を
シームウエルド法等の溶接によって取着させ、絶縁基体
1と金属製蓋体2とから成る容器4内部に半導体素子3
を気密に収容することによって製品としての半導体装置
が完成する。
【0038】なお、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能であり、例えば、上述の実施例におい
ては電子部品として半導体素子を収容するパッケージを
例に挙げて説明したが、表面波素子等の他の電子部品を
収容するパッケージであってもよい。
【0039】
【発明の効果】本発明の電子部品収納用パッケージによ
れば、絶縁基体を比誘電率が7以下(室温1MHz)の
ガラスセラミックス焼結体で形成したことから、絶縁基
体に設けた配線層を伝わる電気信号の伝搬速度を速いも
のとして信号の高速伝搬を要求する電子部品の収容が可
能となる。
【0040】また本発明の電子部品収納用パッケージに
よれば、絶縁基体を低温焼成(約800℃〜900℃)
が可能なガラスセラミックス焼結体で形成したことか
ら、絶縁基体と同時焼成により形成される配線層を電気
抵抗率が低い銅や銀、金で形成することができ、その結
果、配線層に電気信号を伝搬させた場合、電気信号に大
きな減衰を生じることなく、電気信号を正確、かつ確実
に伝搬させることも可能となる。
【0041】更に本発明の電子部品収納用パッケージに
よれば、金属製蓋体がシームウエルド法等の溶接により
取着される金属枠体の幅を0.2mm〜0.5mmと
し、絶縁基体と金属枠体の接合面積を狭くするとともに
厚みを0.5mm〜1mm、厚み/幅≧1とし、金属枠
体の変形による応力吸収を可能としたことから、金属枠
体に金属製蓋体をシームウエルド等の溶接により取着さ
せる際、絶縁基体と金属枠体との間に発生する熱応力は
その大きさが小さなものとなるとともに発生した熱応力
は金属枠体を若干変形させることによって金属枠体に完
全に吸収されることとなり、その結果、絶縁基体に大き
な熱応力や熱衝撃が作用し、絶縁基体にクラックや割れ
等を発生することはなく、絶縁基体と金属製蓋体とから
成る容器内部の気密封止を完全として内部に収容する電
子部品を長期間にわたり正常、かつ安定に作動させるこ
ともできる。
【0042】また更に本発明の電子部品収納用パッケー
ジによれば、前記金属枠体を絶縁基体にロウ付けするロ
ウ材の融点を500℃以下としたことから絶縁基体に金
属枠体をロウ付けにより取着する際、ロウ付けの温度に
よって絶縁基体が軟化変形し、絶縁基体に設けた配線層
に断線等を招来することもなく、その結果、絶縁基体に
設けた配線層を介して内部に収容する電子部品を所定の
外部電気回路に確実、強固に電気的接続することができ
る。
【図面の簡単な説明】
【図1】本発明の電子部品収納用パッケージの一実施例
を示す断面図である。
【符号の説明】
1・・・・・・・・・絶縁基体 2・・・・・・・・・金属製蓋体 3・・・・・・・・・半導体素子 4・・・・・・・・・容器 5・・・・・・・・・配線層 8・・・・・・・・・枠状の金属層 9・・・・・・・・・金属枠体 10・・・・・・・・ロウ材

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】電子部品が接続される配線層を有し、上面
    に金属枠体がロウ材を介しロウ付けされた絶縁基体と、
    金属製蓋体とから成り、絶縁基体にロウ付けされた金属
    枠体に金属製蓋体を取着することによって内部に電子部
    品を収容するようになした電子部品収納用パッケージで
    あって、前記絶縁基体は比誘電率が7以下のガラスセラ
    ミックス焼結体で、配線層は銅、銀、金の少なくとも1
    種で形成されており、かつ前記金属枠体を絶縁基体にロ
    ウ付けするロウ材は融点が500℃以下であるとともに
    金属枠体の幅が0.2mm〜0.5mm、厚みが0.5
    mm〜1mm、厚み/幅≧1であることを特徴とする電
    子部品収納用パッケージ。
  2. 【請求項2】前記ロウ材は、10重量%乃至50重量%
    のインジウムまたは錫と、10重量%乃至70重量%の
    銀と、10重量%乃至75重量%のアンチモンと、10
    重量%以下の銅とから成る合金により形成されているこ
    とを特徴とする請求項1記載の電子部品収納用パッケー
    ジ。
  3. 【請求項3】前記ロウ材は、88重量%の金と、12重
    量%のゲルマニウムとの共晶合金から成ることを特徴と
    する請求項1記載の電子部品収納用パッケージ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007889A (ja) * 2001-06-26 2003-01-10 Kyocera Corp 半導体素子収納用パッケージ
JP2003007885A (ja) * 2001-06-26 2003-01-10 Kyocera Corp 半導体素子収納用パッケージ
JP2010214396A (ja) * 2009-03-14 2010-09-30 Tanaka Kikinzoku Kogyo Kk 半田付け用AuGe合金球
KR20170032618A (ko) * 2015-09-15 2017-03-23 주식회사 아모센스 통신용 증폭 반도체 패키지

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007889A (ja) * 2001-06-26 2003-01-10 Kyocera Corp 半導体素子収納用パッケージ
JP2003007885A (ja) * 2001-06-26 2003-01-10 Kyocera Corp 半導体素子収納用パッケージ
JP4562319B2 (ja) * 2001-06-26 2010-10-13 京セラ株式会社 半導体素子収納用パッケージ
JP2010214396A (ja) * 2009-03-14 2010-09-30 Tanaka Kikinzoku Kogyo Kk 半田付け用AuGe合金球
KR20170032618A (ko) * 2015-09-15 2017-03-23 주식회사 아모센스 통신용 증폭 반도체 패키지

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