JPH10207821A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】表示用フレームバッファとして主記憶の一部を
用いることによるデータ処理装置の処理性能の劣化を軽
減する。 【解決手段】ＣＰＵバス３１０からメモリ２００のアク
セス要求が発生すると、メモリコントローラ４００は、
一旦、これを保持し、表示コントローラ５６０に実行中
のメモリ２００のアクセスの停止を要求し、メモリ２０
０から既に成されたアクセスに対するデータが転送され
るとこれを保持し、メモリ２００に保持したCPUバス３
１０からのアクセス要求を転送する。CPUバス３１０か
らのアクセスが終了すると、表示コントローラ５６０に
停止させていたアクセスを再開させると共に保持したデ
ータを渡す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像表示用のフレ
ームバッファメモリとして、演算処理を行うCPUの主記
憶装置の一部を用いる統合化メモリ方式(UMA; Unified
Memory Architecture)を用いるデータ処理装置に関し、
特に、データ処理装置における処理性能を向上する技術
に関するものである。

【０００２】

【従来の技術】統合化メモリ方式を採用した従来のデー
タ処理装置の技術としては、特開平４−８４１９２号公
報記載の技術が知られているこの技術では、CPUと主記
憶装置間で転送するデータを一旦バッファするメモりを
設けることにより、主記憶装置がCPUのアクセスで占有
されることを防ぎ、表示装置への表示を制御する表示コ
ントローラが表示のために主記憶装置からデータを読み
出す期間を確保している。

【０００３】また、統合化メモリ方式を採用した従来の
データ処理装置の技術としては、フレームメモリの他、
３次元グラフィックスに必要となるＺバッファやテクス
チャメモリとして、主記憶装置の一部を用い、これを３
次元グラフィックス処理を行うレンダリングプロセッサ
やジオメトリプロセッサがアクセスするように構成した
装置も知られている。

【０００４】

【発明が解決しようとする課題】上記従来の各技術によ
れば、CPUの主記憶装置へのアクセスが、表示コントロ
ーラやレンダリングプロセッサによって実行中の主記憶
装置へのアクセスために待たされてしまい、装置全体の
処理性能が劣化してしまうという問題があった。しか
も、表示コントローラやレンダリングプロセッサによっ
て実行されるアクセスに、CPUの主記憶装置へのアクセ
スが待たされる期間が依存することになるため、どの程
度、CPUの主記憶装置へのアクセスが待たされることに
なるのかを前もって把握することができない。このた
め、従来の技術によれば、装置全体の処理性能の劣化を
一定限度以下に保証することができない。

【０００５】そこで、本発明は、統合化メモリ方式を採
用したデータ処理装置において、装置全体の処理性能の
劣化を軽減することを目的とする。

【０００６】

【課題を解決するための手段】前記目的達成のために、
本発明は、たとえば、CPUと、主記憶装置と、表示装置
への表示を制御する表示制御装置とを備え、表示制御装
置が読み出して表示装置に表示する表示データを格納す
るフレームバッファとして前記主記憶装置の記憶領域の
一部を用いるデータ処理装置であって、主記憶装置に接
続したメモリバスと、CPUに接続したCPUバスと、表示制
御装置装置に接続したローカルバスに接続し、CPUの主
記憶装置へのメモリアクセスシーケンスのCPUバスとメ
モリバス間における中継を行い、表示制御装置の主記憶
装置へのメモリアクセスシーケンスのローカルバスとメ
モリバス間における中継を行うメモリコントローラを備
え、前記メモリコントローラは、CPUバスとメモリバス
間のメモリアクセスシーケンスの中継をローカルバスと
メモリバス間のメモリアクセスシーケンスの中継に優先
して行い、CPUバスのスループットによって制限される
最大頻度で、CPUの主記憶装置へのメモリアクセスが発
生した場合にも、前記表示装置への表示に必要となる表
示制御装置の主記憶装置へのメモリアクセスの頻度が確
保されるように、前記メモリバスのスループットは、前
記CPUバスのスループットより大きく設定されているこ
とを特徴とするデータ処理装置を提供する。

【０００７】このような構成によれば、CPUバスとメモ
リバス間のメモリアクセスシーケンスの中継をローカル
バスとメモリバス間のメモリアクセスシーケンスの中継
に優先して行うことによりCPUの主記憶装置のアクセス
待ちによる性能劣化を防止すると共に、CPUバスとメモ
リバスのスループットを上記のごとく設定することによ
り、表示制御装置による表示が支障なく行われることを
保証することができる。

【０００８】また、上記目的達成のために、本発明は、
たとえば、CPUと、主記憶装置と、表示装置への表示を
制御する表示制御装置とを備え、表示制御装置が読み出
して表示装置に表示する表示データを格納するフレーム
バッファとして前記主記憶装置の記憶領域の一部を用い
るデータ処理装置であって、主記憶装置に接続したメモ
リバスと、CPUに接続したCPUバスと、表示制御装置装置
に接続したローカルバスに接続し、CPUバスとメモリバ
ス間におけるCPUの主記憶装置へのメモリアクセスシー
ケンスの中継を行い、ローカルバスとメモリバス間にお
ける表示制御装置の主記憶装置へのメモリアクセスシー
ケンスの中継を行うメモリコントローラを備え、前記メ
モリコントローラは、前記表示制御装置のメモリアクセ
スシーケンスのメモリバスへの中継中に、前記CPUの主
記憶装置へのメモリアクセスシーケンスが前記CPUバス
上で開始した場合に、前記表示制御装置の主記憶装置へ
のメモリアクセスシーケンスの実行を凍結させ、CPUの
主記憶装置へのメモリアクセスシーケンスの終了後に、
表示制御装置の主記憶装置へのメモリアクセスシーケン
スの実行の凍結を解除し、メモリアクセスシーケンスの
未実行の部分を実行させる手段を有することを特徴とす
るデータ処理装置を提供する。

【０００９】このような構成によれば、CPUの主記憶装
置へのアクセスが生じた場合に、表示制御装置のアクセ
スを凍結させることにより、CPUの主記憶装置へのアク
セス待ちを凍結の処理に必要なサイクル以下に保証でき
ると共に、中断させた表示制御装置の主記憶装置へのア
クセスを凍結を解除することによ、凍結を解除した時点
から再開させることができるので、表示制御装置の主記
憶装置へのアクセス効率の劣化を軽減することができ
る。

【００１０】

【発明の実施の形態】以下、本発明に係るデータ処理装
置の実施形態について説明する。

【００１１】なお、示すデータ処理装置は、パーソナル
コンピュータなどの電子計算機やゲーム装置に適用する
ことができる。

【００１２】まず、第１の実施形態について説明する。

【００１３】図示に、本実施形態に係るデータ処理装置
の構成を示す。

【００１４】図１において、１００はＣＰＵ、１５０は
ＣＲＴ、２００はメモリ、４００はメモリコントロー
ラ、５００はＣＰＵインタフェース回路、５１０は内部
バス調停回路、５２０はメモリインタフェース回路、５
５０はＤＡＣ、５６０は表示コントローラ、５７０はレ
ンダリングプロセッサ、７００はメモリバス制御回路、
８００は保持バッファ、１００１はバスブリッジ、１０
０２はシステムバス、１００２はI/O、１００４はハー
ドディスクドライブ、１００５はCD-ROMドライブ、１０
０６はキーボードやマウスや入力タブレットやジョイス
テックなどの入力装置である。

【００１５】ＣＰＵバス３１０、メモリバス３５０、内
部バス５３０、システムバス１００２は、それぞれアド
レスバスとデータバスから構成されている。また、メモ
リ２００の記憶空間は、ＣＰＵ１００が動作するために
必要なプログラム、データをCD-ROMドライブ１００５や
ハードディスクドライブ１００４からバスブリッジ１０
０１を介してロードしたり、ＣＰＵ１００が作業領域と
して用いたりする記憶空間である主記憶部２１０と、Ｃ
ＲＴ１５０に表示する表示データを記憶する記憶空間で
あるフレームバッファ２２０に分割されている。

【００１６】このような構成において、ＣＰＵ１００
は、主記憶部２１０にアクセスしながらデータ処理を入
力装置１００６からの入力などに従いながら実行し、CR
T１５０に表示する表示データをフレームバッファ２２
０に記憶する。また、レンダリングプロセッサ５７０
も、主記憶部２１０に記憶されたテクスチャデータなど
にアクセスしながらレンダリング処理を行い、CRT１５
０に表示する表示データをフレームバッファ２２０に記
憶する。フレームバッファ２２０に記憶された表示デー
タは、表示コントローラ５６０に読み出されCRT150に表
示される。

【００１７】以下、まず本データ処理装置の動作の概要
について説明する。

【００１８】なお以下の説明では、ＣＰＵバス３１０は
バス幅３２ｂｉｔ、周波数３３ＭＨｚ、メモリバス３５
０はバス幅３２ｂｉｔ、周波数６６ＭＨｚで動作するも
のとして説明する。

【００１９】（１）まずメモリバス３５０が何も有効な
メモリアクセスを実行していないときに、ＣＰＵ１００
が主記憶２１０をアクセスする場合の動作 この場合、ＣＰＵ１００の内蔵キャッシュメモリのキャ
ッシュミスなどでＣＰＵ１００から主記憶２１０への読
み出しが必要になると、ＣＰＵ１００は読み出し要求を
ＣＰＵバス３１０に出力する。メモリコントローラ４０
０は、ＣＰＵバス３１０から読み出し要求を読み込み、
ＣＰＵインタフェース回路５００を経由してメモリイン
タフェース回路５２０に転送する。

【００２０】メモリインタフェース回路５２０は、メモ
リバス制御回路７００から出力される切換信号７５０が
“１”になるまでＣＰＵ１００からの読み出し要求を一
時保持する。一方、ＣＰＵバス３１０に出力された読み
出し要求は、ＣＰＵバス制御信号３２０としてメモリバ
ス制御回路７００にも入力される。メモリバス制御回路
７００は、ＣＰＵバス制御信号３２０が入力されると切
換信号７５０を“１”にして出力し、メモリバス３５０
をＣＰＵ１００のアクセス用に使えるようにする。ま
た、メモリバス制御回路７００は内部バス調停回路５１
０にＣＰＵバスアクセス有効信号７２０を“１”にして
出力し、ＣＰＵ１００のアクセスが終了するまで内部バ
ス５３０からのアクセスが実行されないようにする。

【００２１】メモリインタフェース回路５２０は、切換
信号７５０が“１”になると一時保持していたＣＰＵ１
００からの読み出し要求をメモリバス３５０を経由して
メモリ２００に出力する。メモリ２００内の主記憶２１
０から該当するデータが読み出されると、メモリバス３
５０、メモリインタフェース回路５２０を経由してＣＰ
Ｕインタフェース回路５００へ転送される。ＣＰＵイン
タフェース回路５００はＣＰＵバス３１０に同期して、
読み出されたデータをＣＰＵバス３１０を通してＣＰＵ
１００に出力する。

【００２２】ＣＰＵ１００の主記憶２１０への読み出し
アクセス終了後メモリバス制御回路７００は、ＣＰＵバ
スアクセス有効信号７２０を“０”に、切換信号７５０
を“０”にして、内部バス５３０からのメモリバス３５
０へのアクセスを許可する。

【００２３】ＣＰＵ１００から主記憶２１０への書き込
みアクセスが発生した場合も、同様に、ＣＰＵ１００
は、書き込み要求と、書き込みデータをＣＰＵバス３１
０に出力する。メモリコントローラ４００は、ＣＰＵバ
ス３１０を介して書き込み要求と書き込みデータを読み
込み、ＣＰＵインタフェース回路５００を経由してメモ
リインタフェース回路５２０に転送する。メモリインタ
フェース回路５２０は、メモリバス制御回路７００から
出力される切換信号７５０が“１”になるまでＣＰＵ１
００からの書き込み要求と書き込みデータを一時保持す
る。一方、ＣＰＵバス３１０に出力された書き込み要求
は、ＣＰＵバス制御信号３２０としてメモリバス制御回
路７００にも入力される。メモリバス制御回路７００
は、ＣＰＵバス制御信号３２０が入力されると切換信号
７５０を“１”にして出力し、メモリバス３５０をＣＰ
Ｕ１００のアクセス用に使えるようにする。また、メモ
リバス制御回路７００は内部バス調停回路５１０にＣＰ
Ｕバスアクセス有効信号７２０を“１”にして出力し、
ＣＰＵ１００のアクセスが終了するまで内部バス５３０
からのアクセスが実行されないようにする。

【００２４】メモリインタフェース回路５２０は、切換
信号７５０が“１”になると一時保持していたＣＰＵ１
００からの書き込み要求と書き込みデータをメモリバス
３５０を経由してメモリ２００に出力する。また、ＣＰ
Ｕ１００の主記憶２１０への書き込みアクセス終了後メ
モリバス制御回路７００は、ＣＰＵバスアクセス有効信
号７２０を“０”に、切換信号７５０を“０”にして、
内部バス５３０からのメモリバス３５０へのアクセスを
許可する。

【００２５】（２）メモリバス３５０が何も有効なメモ
リアクセスを実行していないときに（メモリバス３５０
がメモリアクセスに使用されていないときに）、表示コ
ントローラ５６０またはレンダリングプロセッサ５７０
がフレームバッファ２２０をアクセスする場合の動作 この場合、表示コントローラ５６０がフレームバッファ
２２０へアクセス（読み出しのみ）するには、まず内部
バス調停回路５１０への信号ｒｅｑＡを“１”にして出
力し、アクセス許可を要求する。内部バス調停回路５１
０は、ＣＰＵバスアクセス有効信号７２０が“０”であ
ればａｃｋＡを“１”にして表示コントローラ５６０に
アクセスを許可する。表示コントローラ５６０はａｃｋ
Ａが“１”になったのを受けて、内部バス５３０に読み
出しコマンド、読み出しアドレス、要求データ数からな
る読み出し要求を出力する。切換信号７５０はＣＰＵ１
００のアクセスがない場合は“０”になっているため、
内部バス５３０へ出力された読み出し要求はメモリイン
タフェース回路５２０、メモリバス３５０を経由してメ
モリ２００に出力される。

【００２６】メモリ２００内のフレームバッファ２２０
から該当するデータが読み出されると、メモリバス３５
０、メモリインタフェース回路５２０、内部バス５３０
を経由して表示コントローラ５６０へ転送される。表示
コントローラ５６０はアクセスを終了するとｒｅｑＡを
“０”にしてアクセス終了を内部バス調停回路５１０に
通知し、内部バス調停回路５１０はａｃｋＡを“０”に
する。

【００２７】表示コントローラ５６０がフレームバッフ
ァ２２０から読み出したデータは、ＤＡＣ５５０を経由
してＣＲＴ１５０に出力される。

【００２８】ここで、レンダリングプロセッサ５７０か
らメモリ２００へのアクセスは読み出し／書き込みの両
方があるが、読み出し時の処理は表示コントローラ５６
０と同じである。

【００２９】一方、レンダリングプロセッサ５７０がメ
モリ２００へ書き込みアクセスをする場合は、内部バス
調停回路５１０へｒｅｑＢを“１”にして出力し、内部
バス調停回路５１０がａｃｋＢを“１”にするのを待っ
て内部バス５３０に書き込みコマンド、書き込みアドレ
ス、要求データ数からなる書き込み要求と、書き込みデ
ータを出力する。切換信号７５０はＣＰＵ１００のアク
セスがない場合は“０”になっているため、内部バス５
３０へ出力された書き込み要求はメモリインタフェース
回路５２０、メモリバス３５０を経由してメモリ２００
に出力される。レンダリングプロセッサ５７０はアクセ
スを終了するとｒｅｑＢを“０”にしてアクセス終了を
内部バス調停回路５１０に通知し、内部バス調停回路５
１０はａｃｋＢを“０”にする。

【００３０】なお、内部バス調停回路５１０は、ａｃｋ
A、ａｃｋＢを用いてレンダリングプロセッサ５７０と
表示コントローラ５６０の内部バス５３０のアクセスの
可否を制御することにより両者の内部バス５３０使用の
調停を行う。

【００３１】（３）メモリバス３５０がＣＰＵ１００か
らのアクセス実行中に内部バス５３０からのアクセス要
求があった場合の動作 この場合は、ＣＰＵバスアクセス有効信号７２０が
“１”になっており、ＣＰＵバスアクセス有効信号７２
０が“０”になるまで内部バス５３０からのアクセスは
実行されない。

【００３２】（４）メモリバス３５０が内部バス５３０
からのアクセス実行中にＣＰＵ１００からのアクセス要
求があった場合の動作 ここではメモリバス３５０がレンダリングプロセッサ５
７０のメモリ２００のアクセス実行中に、ＣＰＵ１００
からのアクセス要求が発生したものとする。

【００３３】まず、レンダリングプロセッサ５７０の読
み出しアクセス実行中にＣＰＵ１００からのアクセス要
求(読み出し要求または書き込み要求)があった場合の動
作について説明する。ＣＰＵ１００からアクセス要求が
出力されると、ＣＰＵバス制御信号３２０がメモリバス
制御回路７００に入力される。メモリバス制御回路７０
０では、前述したメモリバス３５０が何も有効なメモリ
アクセスを実行していないときの動作と同じタイミング
で切換信号７５０を“１”にしてＣＰＵ１００からのア
クセスを実行させるが、現在実行中のレンダリングプロ
セッサ５７０のアクセス実行が切換信号７５０が“１”
になるまでに終了しない場合には切換信号７５０を
“１”にするのに先立って停止信号７３０を“１”に
し、現在実行中のアクセスを一時中断することをレンダ
リングプロセッサ５７０に通知する。

【００３４】ここで、読み出しアクセスでは、読み出し
要求に対して読み出しデータが遅れてメモリ２００から
転送されてくるため、停止信号７３０を“１”にした後
も停止信号７３０が“０”の間にレンダリングプロセッ
サ５７０から出力された読み出し要求に対する読み出し
データがメモリ２００からメモリバス３５０、メモリイ
ンタフェース回路５２０を経由して転送されてくる。ま
た、停止信号７３０が“１”になった後に、それ以前に
メモリ２００に発行された読み出し要求に対して転送さ
れる読み出しデータの数は、読み出し要求がメモリ２０
０に発行されたタイミングとＣＰＵ１００からのアクセ
スの要求タイミングによって異なる。そこで、メモリバ
ス制御回路７００はＣＰＵバス制御信号３２０と内部バ
ス制御信号５４０に基づいて、停止信号７３０が“１”
になった後に読み出しデータが転送されてくるタイミン
グでｐｕｓｈ信号を出力する。そして、保持バッファ８
００では、ｐｕｓｈ信号に基づいて転送されてくる読み
出しデータを保持する。なお、保持バッファ８００に
は、メモリ２００に発行された読み出し要求も保持する
ようになっている。

【００３５】さて、保持バッファ８００にメモリ２００
から転送されたデータが格納されると、メモリバス制御
回路７００は、実行中のアクセスを中断し、メモリ２０
０をプリチャージするための制御信号を内部バス制御信
号５４０として内部バス５３０、メモリインタフェース
回路５２０、メモリバス３５０を経由してメモリ２００
に出力する。この後でメモリバス制御回路７００は切換
信号７５０を“１”にして、ＣＰＵ１００のアクセスを
実行させる。ＣＰＵ１００のアクセス実行後、メモリバ
ス制御回路７００は切換信号７５０を“０”にして内部
バス５３０からのアクセスを実行できるようにする。保
持バッファ８００は切換信号７５０が“１”→“０”に
なるタイミングに同期して、中断していたレンダリング
プロセッサ５７０のアクセスを再開するために、保持し
てあった読み出し要求を内部バス５３０に出力する。メ
モリバス制御回路７００は停止信号７３０を“０”にす
るのに先立って、停止信号７３０が“１”になった後に
メモリ２００から読み出されて保持バッファ８００に保
持したデータを内部バス５３０に出力するために、ｐｏ
ｐ信号を出力する。保持バッファ８００はｐｏｐ信号に
同期して、保持してあった読み出しデータを出力する。

【００３６】この後でメモリバス制御回路７００は停止
信号７３０を“０”にすると、レンダリングプロセッサ
５７０は中断していたアクセスを続行する。

【００３７】以上の動作は、表示コントローラ５６０か
らのメモリアクセスの実行中にＣＰＵ１００のアクセス
要求が生じた場合も同様である。

【００３８】次に、レンダリングプロセッサ５７０の書
き込みアクセス実行中にＣＰＵ１００からのアクセス要
求があった場合の動作について説明する。書き込みアク
セスの場合は、書き込みアドレスと書き込みデータは同
時にメモリ２００に送られるため、読み出しアクセス時
のように停止信号７３０が“１”で、切換信号７５０が
“０”である間にメモリ２００と内部バス５３０の間で
転送される書き込みデータはない。そのため、保持バッ
ファ８００には書き込みコマンドと書き込みアドレスの
みが保持される。それ以外は読み出しアクセスを中断し
た場合と同様に処理される。

【００３９】以上のような動作によって、ＣＰＵ１００
が常に一定の時間でメモリ２００にアクセスすることを
保証できる。また、保持バッファ８００にアクセスを中
断したときの状態を保持することで、再開時に中断した
アドレスからアクセスを続行することができ、アクセス
を中断することによるオーバヘッドを最小限に抑えるこ
とができる。

【００４０】以下、上述した動作を実現するメモリコン
トローラ４００の各部の詳細について説明する。

【００４１】ただし、以下では、メモリのアクセスシー
ケンスが次のようなものであるとして説明する。

【００４２】すなわち、読み出し(read)アクセスの場合
は、第１のサイクルで、読み出しコマンドと要求データ
数(バースト長)を含むアクセス要求(Activeコマンド)
を、メモリのrowアドレスと共にメモリに与え、読み出
しRAS-CASレイテンシサイクル分サイクルをあけた後の
各サイクルで順次読み出しコマンドreadコマンドと目的
とするデータのcolumnアドレスを同時に与え、最後のサ
イクルで次のアクセスシーケンスのためにプリチャージ
コマンドを与える。ここで、読み出しRAS-CASレイテン
シは、Activeコマンドとrowアドレスを与えた後に、最
初のreadコマンドとcolumnアドレスを与えることができ
るようになるまでのサイクル数を表し、読み出しCASレ
イテンシはreadコマンドとcolumnアドレスを与えてから
当該columnアドレスのデータがメモリ２００から出力さ
れるまでのサイクル数を表し、プリチャージレイテンシ
は、前回プリチャージコマンドを与えてから、次の読み
出しコマンドを含むActiveコマンドを与えることができ
るようになるまでのサイクル数を表す。

【００４３】また、書き込み(write)アクセスの場合
は、第１のサイクルで、書き込みコマンドと要求データ
数(バースト長)を含むアクセス要求(Activeコマンド)
を、メモリのrowアドレスと共にメモリに与え、書き込
みRAS-CASレイテンシサイクル分サイクルをあけた後の
各サイクルで順次書き込みコマンド(writeコマンド)と
目的とするデータのcolumnアドレスとデータを同時に与
え、最後のサイクルで次のアクセスシーケンスのために
プリチャージコマンドを与える。ここで、書き込みしRA
S-CASレイテンシは、Activeコマンドとrowアドレスを与
えた後に、最初のwriteコマンドとcolumnアドレスを与
えることができるようになるまでのサイクル数を表し、
書き込みCASレイテンシはwriteコマンドとcolumnアドレ
スを与えてから当該columnアドレスのデータを与えるま
でのサイクル数(通常は０)を表し、プリチャージレイテ
ンシは、前回プリチャージコマンドを与えてから、次の
書き込みコマンドを含むActiveコマンドを与えることが
できるようになるまでのサイクル数を表す。

【００４４】ただし、前述したように書き込み時のCAS
レイテンシは通常存在せず、RAS-CASレイテンシは読み
出しも書き込みも通常同じ値をとるので、以下で、単に
RAS-CASレイテンシと記載した場合は読み出し書き込み
に共通したAS-CASレイテンシの値を表し、単にCASレイ
テンシと記載した場合は読み出し時のCASレイテンシを
表すものとする。

【００４５】まず、図２にＣＰＵインタフェース回路５
００の構成を示す。

【００４６】図２において、２１００は読み出しバッフ
ァである。

【００４７】ＣＰＵバス３１０からのアクセス要求は、
ＣＰＵインタフェース回路５００をスルーし、そのまま
メモリインタフェース回路５２０に転送される。一方、
メモリバス３５０からＣＰＵバス３１０に転送される読
み出しデータは、読み出しバッファ２１００へ書き込ま
れる。読み出しバッファ２１００へ書き込まれたデータ
はＣＰＵバス３１０のバスクロックに同期してＣＰＵバ
ス３１０に出力される。

【００４８】次に、図３にメモリインタフェース回路５
２０の構成を示す。

【００４９】図３において、３１００はアドレスバッフ
ァ、３２００はデータバッファである。

【００５０】ＣＰＵ１００からの読み出し要求があった
場合には、ＣＰＵインタフェース回路５００を経由して
転送されてきた読み出し要求がアドレスバッファ３１０
０に保持され、切換信号７５０が“１”になったタイミ
ングからメモリバス３５０に出力される。読み出し要求
に対してメモリ２００から読み出されたデータは、その
ままＣＰＵインタフェース回路５００へ転送される。

【００５１】また、ＣＰＵ１００から書き込み要求があ
った場合には、ＣＰＵインタフェース回路５００を経由
して転送されてきた書き込み要求と書き込みデータが、
それぞれアドレスバッファ３１００とデータバッファ３
２００に保持され、切換信号７５０が“１”になったタ
イミングからメモリバス３５０に出力される。

【００５２】次に、図４にメモリバス制御回路７００の
構成を示す。

【００５３】図４において、４１００，４１１０はデコ
ーダ、４２００はＣＰＵアクセスバッファ、４２１０は
ＣＰＵバス用アクセス長計算回路、４２２０は内部バス
アクセスカウンタ、４２３０は内部バス用アクセス長計
算回路、４３００は停止判定回路、４４００は切換信号
発生回路、４４１０は停止処理回路、４４２０は再開処
理回路である。

【００５４】デコーダ４１００はＣＰＵバス制御信号３
２０をデコードして、ＣＰＵ１００からアクセス要求が
あったときに“１”になるＣＰＵバスアクセス要求信号
と、ＣＰＵ１００からのアクセス要求が読み出し／書き
込みのいずれであるかを示すコマンドと、読み出し／書
き込みのデータ数を示すバースト長を出力する。

【００５５】ＣＰＵアクセスバッファ４２００は、ＣＰ
Ｕバスアクセス要求信号を受けてＣＰＵバスアクセス有
効信号７２０を“１”にして出力する。ＣＰＵバスアク
セス有効信号７２０はＣＰＵ１００からのアクセス実行
中は“１”に保持され、アクセス終了後に切換信号７５
０が“０”になると“０”に戻される。ＣＰＵバス用ア
クセス長計算回路４２１０は、コマンドとバースト長か
らＣＰＵ１００からのアクセスが何サイクルかかるかを
計算し、ＣＰＵアクセス長として出力する。

【００５６】デコーダ４１１０は内部バス制御信号５４
０をデコードして、内部バス５３０からのアクセス要求
があったときに“１”になる内部バスアクセス開始信号
と、内部バス５３０からのアクセス要求が読み出し／書
き込みのいずれであるかを示すコマンドと、読み出し／
書き込みのデータ数を示すバースト長を出力する。内部
バス用アクセスカウンタ４２２０は、内部バスアクセス
開始信号を受けたタイミングで内部のカウンタをリセッ
トし、内部バスアクセス実行中のサイクル数をカウント
して内部アクセスサイクルとして出力する。内部バス用
アクセスカウンタ４２２０はさらに、ＣＰＵバスアクセ
ス要求信号が“１”になったときの内部のカウンタのカ
ウント値を停止要求サイクルとして出力する。内部バス
用アクセス長計算回路４２３０は、コマンドとバースト
長から内部バス５３０からのアクセスが何サイクルかか
るかを計算し、内部アクセス長として出力する。停止判
定回路４３００は、デコーダ４１１０から出力されるコ
マンドと、停止要求サイクル、内部アクセス長に基づい
て切換信号７５０を“１”にするタイミングを示す切換
開始サイクル、停止信号７３０を“１”にするタイミン
グを示す停止開始サイクル、内部バス５３０からの実行
中アクセスが読み出しアクセスの場合に停止信号７３０
が“１”になってから切換信号７５０が“１”になるま
での期間にメモリ２００から内部バス５３０に転送され
る読み出しデータの有無を示すデータ保持信号を出力す
る。

【００５７】切換信号発生器４４００は、ＣＰＵアクセ
ス長、内部アクセスサイクル、切換開始サイクルに基づ
いて切換信号７５０の値を制御する。停止処理回路４４
１０は、デコーダ４１１０から出力されるコマンド、Ｃ
ＰＵアクセス長、内部アクセスサイクル、停止開始サイ
クル、データ保持信号に基づいて停止信号７３０を出力
する。停止処理回路４４１０はまた、停止信号７３０が
“１”になってから切換信号７５０が“１”になるまで
の期間にメモリ２００から内部バス５３０に転送される
読み出しデータがある場合にはｐｕｓｈ信号を出力し、
現在実行中の内部バス５３０からのアクセスを中断する
必要がある場合にはメモリ２００をプリチャージするた
めの信号を制御信号として内部バス５３０に出力する。
再開処理回路４４２０は、中断していた内部バス５３０
からのアクセスがあり、かつ中断したアクセスが読み出
しアクセスだった場合には、ＣＰＵアクセス長、内部ア
クセスサイクル、切換信号７５０、停止信号７３０に基
づいて、保持バッファ８００に保持した読み出しデータ
を内部バス５３０に出力することを要求する信号をｐｏ
ｐ信号として出力する。

【００５８】図４のＣＰＵアクセスバッファ４２００の
構成を図５にに示す。

【００５９】図中、５１００はラッチ、５１１０はＡＮ
Ｄ回路、５２００はＣＰＵアクセス要求バッファであ
る。

【００６０】図５において、ＣＰＵバスアクセス要求信
号が“１”になったタイミングで、ＣＰＵアクセス要求
バッファ５２００に“１”がセットされる。ＣＰＵアク
セス要求バッファ５２００は、セットされた値をＣＰＵ
バスアクセス有効信号７２０として出力する。ＣＰＵア
クセス要求バッファ５２００の内容は、切換信号７５０
が“１”→“０”になるタイミングで“０”にリセット
される。

【００６１】図６に図４のＣＰＵバス用アクセス長計算
回路４２１０の構成例を示す。

【００６２】図６において、６１００はメモリ特性テー
ブル、６１１０は加算器である。

【００６３】図６において、メモリ特性テーブル６１０
０にはコマンドが読み出し（ｒｅａｄ）／書き込み（ｗ
ｒｉｔｅ）のときのそれぞれについて、ＲＡＳ−ＣＡＳ
レイテンシ、ＣＡＳレイテンシ、プリチャージレイテン
シが登録されている。デコーダ４１００から出力された
コマンドに基づいてメモリ特性テーブル６１００から各
パラメータを読み出し、デコーダ４１００から出力され
たバースト長と加算器６１１０で合計し、ＣＰＵアクセ
ス長として出力する。

【００６４】図７に図４の内部バスアクセスカウンタ４
２２０の構成を示す。

【００６５】図７において、７１００はカウンタ、７１
１０はセレクタである。

【００６６】図７において、カウンタ７１００は内部バ
スアクセス開始信号によって“１”にリセットされ、そ
の後は内部バス５３０からのアクセスの実行サイクル数
をカウントし、内部アクセスサイクルとして出力する。
ＣＰＵバスアクセス要求信号が“１”になったタイミン
グからカウンタ７１００からの出力を停止要求サイクル
として出力する。その他のときは、十分に大きなディフ
ォルト値として”１０００”を出力する。

【００６７】図８に図４における内部バス用アクセス用
計算回路４２３０の構成を示す。

【００６８】図８において、８１００はメモリ特性テー
ブル、８１１０は加算器である。

【００６９】図８において、メモリ特性テーブル８１０
０にはコマンドが読み出し（ｒｅａｄ）／書き込み（ｗ
ｒｉｔｅ）のときのそれぞれについて、ＲＡＳ−ＣＡＳ
レイテンシ、ＣＡＳレイテンシ、プリチャージレイテン
シが登録されている。デコーダ４１１０から出力された
コマンドに基づいてメモリ特性テーブル８１００から各
パラメータを読み出し、デコーダ４１１０から出力され
たバースト長をあわせて加算器８１１０で合計し、内部
アクセス長として出力する。

【００７０】図９に図４の停止判定回路４３００の構成
を示す。

【００７１】図９において、９１００は転送時間レジス
タ、９１１０はメモリ特性レジスタ、９２００は読み出
し用停止判定回路、９３００は書き込み用停止判定回路
である。

【００７２】図９において、転送時間レジスタ９１００
には、表示コントローラ５６０やレンダリングプロセッ
サ５７０によるメモリバス３５０の使用中にＣＰＵ１０
０からのアクセスが生じた場合に、メモリコントローラ
ー４００のメモリインタフェース回路５２０によって生
じさせる、ＣＰＵバス３１０からメモリバス３５０への
はじめのコマンドの転送時間（遅延時間）を登録してあ
る。メモリ特性レジスタ９１１０には、ＲＡＳ−ＣＡＳ
レイテンシ、ＣＡＳレイテンシ、読み出し（ｒｅａｄ）
／書き込み（ｗｒｉｔｅ）それぞれのプリチャージレイ
テンシが登録してある。読み出し用停止判定回路９２０
０は、停止要求サイクル、内部アクセス長、転送時間、
ＲＡＳ−ＣＡＳレイテンシ、ＣＡＳレイテンシ、読み出
し（ｒｅａｄ）プリチャージレイテンシに基づいて、読
み出しアクセス実行時の切換信号７５０を“１”にする
タイミングを示す切換開始サイクル、停止信号７３０を
“１”にするタイミングを示す停止開始サイクル、保持
バッファ８００に内部バス５３０上のデータを保持する
かどうかを示すデータ保持信号を出力する。

【００７３】書き込み用停止判定回路９３００は、停止
要求サイクル、内部アクセス長、転送時間、書き込み
（ｗｒｉｔｅ）プリチャージレイテンシに基づいて、書
き込みアクセス実行時の切換開始サイクル、停止開始サ
イクルを出力する。読み出し用停止判定回路９２００及
び書き込み用停止判定回路９３０から出力されたこれら
の信号は、デコーダ４１１０から出力されたコマンドに
よって、セレクタ９４００〜９４２０で選択されて出力
される。

【００７４】図１０に図９における読み出し用停止判定
回路９２００の構成を示す。

【００７５】図１０において、１０１００，１０１５０
は比較器、１０１１０は加算器、１０１２０，１０１４
０は減算器、１０１３０はカウンタ、１０１６０はセレ
クタ、１０１７０はＡＮＤ回路である。

【００７６】図１０において、比較器１０１００は内部
アクセス長が停止要求サイクル以上であれば“１”を、
そうでなければ“０”を出力する。加算器１０１１０
は、停止要求サイクルと転送時間から切換開始サイクル
を計算し出力する。減算器１０１２０は、切換開始サイ
クルから読み出し（ｒｅａｄ）プリチャージレイテンシ
を引いた値を計算し出力する。カウンタ１０１３０は、
（減算器１０１２０の出力値）から（減算器１０１２０
の出力値＋読み出し（ｒｅａｄ）プリチャージレイテン
シ−１）までの値をカウントする。減算器１０１４０は
カウンタ１０１３０の出力値からＣＡＳレイテンシを引
いた値を出力する。比較器１０１５０は減算器１０１４
０の出力値がＲＡＳ−ＣＡＳレイテンシよりも大きけれ
ば“１”を、そうでなければ“０”を出力する。セレク
タ１０１６０は、比較器１０１００の出力値が“１”で
あれば停止開始サイクルとして減算器１０１２０の出力
値を、そうでなければ停止開始サイクルとして“０”を
出力する。ＡＮＤ回路１０１７０は、比較器１０１００
と比較器１０１５０の出力値の論理積をデータ保持信号
として出力する。

【００７７】図１１に図９の書き込み用停止判定回路９
３００の構成を示す。

【００７８】図１１において、１１１００は比較器、１
１１１０は加算器、１１１２０は減算器、１１１３０は
セレクタである。

【００７９】図１１において、比較器１１１００は内部
アクセス長が停止要求サイクル以上であれば“１”を、
そうでなければ“０”を出力する。加算器１１１１０
は、停止要求サイクルと転送時間の和を切換開始サイク
ルとして出力する。減算器１１１２０は、切換開始サイ
クルと書き込み（ｗｒｉｔｅ）プリチャージレイテンシ
の差を出力する。セレクタ１１１３０は、比較器１１１
００の出力値が“１”であれば停止開始サイクルとして
減算器１１１２０の出力値を、そうでなければ停止開始
サイクルとして“０”を出力する。

【００８０】次に、図４のメモリバス制御回路７００の
切換信号発生回路４４００の構成例を示す。

【００８１】図１２において、１２１００，１２１２０
は比較器、１２１１０は加算器、１２２００は切換レジ
スタである。

【００８２】図１２において、比較器１２１００は内部
アクセスサイクルと切換開始サイクルが等しいときに
“１”を出力する。加算器１２１１０は切換開始サイク
ルとＣＰＵアクセス長の和を出力する。比較器１２１２
０は内部アクセスサイクルと加算器１２１１０の出力値
が等しいときに“１”を出力する。切換レジスタ１２２
００は、比較器１２１００の出力値が“１”のときに
“１”にセットされ、比較器１２１２０の出力値が
“１”のときに“０”にリセットされる。切換レジスタ
１２２００は、保持している値を切換信号７５０として
出力する。

【００８３】次に、図１３に図４の停止処理回路４４１
０の構成を示す。

【００８４】図１３において、１３１００はメモリ特性
レジスタ、１３２００，１３２２０は比較器、１３２１
０は加算器、１３２３０はカウンタ、１３２４０はＦＩ
ＦＯバッファ、１３２５０はセレクタ、１３３００は停
止レジスタ、１３３１０はプリチャージ発行回路であ
る。

【００８５】図１３において、メモリ特性レジスタ１３
１００は、ＲＡＳ−ＣＡＳレイテンシ、読み出し（ｒｅ
ａｄ）プリチャージレイテンシ、書き込み（ｗｒｉｔ
ｅ）プリチャージレイテンシを保持するレジスタであ
る。比較器１３２００は、内部アクセスサイクルと停止
開始サイクルが等しいとき“１”を出力する。セレクタ
１３２５０は、デコーダ４１１０が出力したコマンドに
よって読み出し（ｒｅａｄ）または書き込み（ｗｒｉｔ
ｅ）プリチャージレイテンシを出力する。加算器１３２
１０は、停止開始サイクル、ＣＰＵアクセス長、ＲＡＳ
−ＣＡＳレイテンシ、セレクタ１３２５０の出力値の和
を出力する。比較器１３２２０は、内部アクセスサイク
ルと加算器１３２１０の和が等しいときに”１”を出力
する。カウンタ１３２３０は、比較器１３２００の出力
値が“１”になったタイミングから、セレクタ１３２５
０の出力値が示す回数だけ、“１”を出力する。ＦＩＦ
Ｏバッファ１３２４０は、データ保持信号を保持し、カ
ウンタ１３２３０の出力値が“１”になったタイミング
で保持していたデータ保持信号をｐｕｓｈ信号として出
力する。停止レジスタ１３３００は比較器１３２００の
出力値が“１”のとき“１”にセットされ、比較器１３
２２０の出力値が“１”のとき“０”にリセットされ
る。停止レジスタ１３３００に保持される値は、停止信
号７３０として出力される。プリチャージ発行回路１３
３１０は、比較器１３２００の出力値が“１”になった
タイミングで内部バス５３０にメモリ２００をプリチャ
ージするための制御信号を出力する。

【００８６】図１４に図４の再開処理回路４４２０の構
成例を示す。図１４において、１４１００はメモリ特性
レジスタ、１４２００はラッチ、１４２１０，１４２２
０はＡＮＤ回路、１４２３０はカウンタである。

【００８７】図１４において、メモリ特性レジスタ１４
１００は、ＲＡＳ−ＣＡＳレイテンシを保持するレジス
タである。ＡＮＤ回路１４２１０は、切換信号７５０が
“１”→“０”になったタイミングで“１”を出力す
る。ＡＮＤ回路１４２２０は、ＡＮＤ回路１４２１０の
出力値が“１”で、かつ停止信号７３０が“１”のとき
に“１”を出力する。カウンタ１４２３０は、ＡＮＤ回
路１４２２０の出力値が“１”になったタイミングか
ら、ＲＡＳ−ＣＡＳレイテンシサイクルだけｐｏｐ信号
として“１”を出力する。

【００８８】以上、メモリバス制御回路７００について
説明した。

【００８９】次に、図１の保持バッファ８００の構成を
図１５に示す。

【００９０】図１５において、１５１００はデコーダ、
１５２００は中断アクセスレジスタ、１５３００は書き
込み許可バッファ、１５４００はデータ保持レジスタ、
１５５００，１５５３０，１５５５０はＡＮＤ回路、１
５５１０，１５５２０，１５５４０はラッチである。

【００９１】図１５において、デコーダ１５１００は、
内部バス５３０から読み出したアクセス要求をデコード
して中断されたアクセスが読み出し／書き込みのいずれ
であるかを示すコマンドと、中断されたアクセスの中断
アドレスを出力する。ＡＮＤ回路１５５００は、切換信
号７５０が“１”→“０”になり、かつ停止信号７３０
が“１”のタイミングで“１”を出力する。中断アクセ
スレジスタ１５２００は、コマンドと、中断アドレスを
保持し、ＡＮＤ回路１５５００の出力値が“１”になっ
たタイミングで、保持していたコマンドと中断アドレス
を内部バス５３０に出力する。ＡＮＤ回路１５５３０
は、停止信号７３０が“０”→“１”になるタイミング
で“１”を出力する。ＡＮＤ回路１５５５０は、切換信
号７５０が“０”→“１”になるタイミングで“１”を
出力する。書き込み許可バッファ１５３００は、ＡＮＤ
回路１５５３０の出力値が“１”のときに“１”にセッ
トされ、ＡＮＤ回路１５５５０の出力値が“１”のとき
に“０”にリセットされる。書き込み許可バッファ１５
３００は、保持している値を書き込み許可信号として出
力する。データ保持レジスタ１５４００は、書き込み許
可信号が“１”である間、内部バス５３０からデータを
読み出し、ｐｕｓｈ信号をｖａｌｉｄフラグとして同時
に保持する。データ保持レジスタ１５４００はまた、ｐ
ｏｐ信号が“１”である間、保持しているデータを読み
込んだ順に内部バス５３０に出力する。その時、ｖａｌ
ｉｄフラグが“１”の場合のみ有効なデータを出力す
る。

【００９２】以上、メモリコントローラ４００の各部の
詳細について説明した。

【００９３】先に概要を述べた本データ処理装置の動作
の以上の各部の動作によって実現される詳細を以下に示
す。

【００９４】図１６に、内部バス５３０からの読み出し
アクセス実行中に、ＣＰＵバス３１０から読み出しアク
セス要求があった場合を示す。また、図１６では、転送
時間５サイクル、ＲＡＳ−ＣＡＳレイテンシ２サイク
ル、ＣＡＳレイテンシ３サイクル、読み出しプリチャー
ジレイテンシ３サイクルとして示している。メモリバス
３５０の動作タイミングＴを１サイクルとして表してあ
る。

【００９５】図１６において、Ｔ＝１で内部バス５３０
からの読み出しアクセスが開始される。このタイミング
で保持バッファ８００には、読み出しアクセスの読み出
しコマンドとＲｏｗアドレスが登録される。Ｔ＝３でＣ
ＰＵバス３１０から読み出しアクセス要求が発生する
が、転送時間５サイクルでＣＰＵバス３１０からのアク
セスを実行するためにはＴ＝８からメモリバス３５０を
ＣＰＵバス３１０からのアクセス用に切換なければなら
ず、実行中の読み出しアクセスを中断する必要がある。
そのためにＴ＝５で停止信号７３０が“１”となる。切
換信号７５０はＴ＝８で“１”となるが、Ｔ＝３，４の
タイミングで発行された読み出しコマンドによりＴ＝
６，７のタイミングにメモリ２００から読み出しデータ
が転送されてくるため、Ｔ＝６，７でｐｕｓｈ信号を
“１”にして保持バッファ８００にデータｄ０とｄ１を
保持する。また実行中のアクセスを中断し、Ｔ＝８から
ＣＰＵバス３１０からのアクセスを実行するため、Ｔ＝
５でメモリバス制御回路７００からプリチャージコマン
ドを内部バス５３０に出力する。Ｔ＝８で切換信号７５
０を“１”にし、Ｔ＝１６までＣＰＵバス３１０からの
読み出しアクセスを実行する。Ｔ＝１７で切換信号７５
０が“０”になり、このタイミングで保持バッファ８０
０に保持されていたコマンドとＲｏｗアドレスが内部バ
ス５３０に出力される。Ｔ＝１９で停止信号７３０が
“０”になり、それに同期してｐｏｐ信号が“１”にな
る。ｐｏｐ信号はＴ＝１９〜２１まで“１”になるが、
有効なデータが保持されていないためにＴ＝１９では内
部バス５３０にはデータが出力されない。Ｔ＝２０，２
１ではデータｄ０とｄ１が内部バス５３０に出力され
る。

【００９６】次に、図１７に内部バス５３０からの書き
込みアクセス実行中に、ＣＰＵバス３１０から読み出し
アクセス要求があった例で、転送時間５サイクル、ＲＡ
Ｓ−ＣＡＳレイテンシ２サイクル、ＣＡＳレイテンシ０
サイクル、書き込みプリチャージレイテンシ２サイクル
のときのタイムチャートである。また図１７では、メモ
リバス３５０の動作タイミングＴを基準に表してある。

【００９７】図１７において、Ｔ＝１で内部バス５３０
からの書き込みアクセスが開始される。このタイミング
で保持バッファ８００には、書き込みアクセスの書き込
みコマンドとＲｏｗアドレスが登録される。Ｔ＝３でＣ
ＰＵバス３１０から読み出しアクセス要求が発生する
が、転送時間５サイクルでＣＰＵ３１０からのアクセス
を実行するためにはＴ＝８からメモリバス３５０をＣＰ
Ｕバス３１０からのアクセス用に切換えねばならず、実
行中の書き込みアクセスを中断する必要がある。そのた
めＴ＝６で停止信号７３０が“１”となる。また、Ｔ＝
８からＣＰＵバス３１０からのアクセスを実行するた
め、Ｔ＝６でメモリバス制御回路７００からプリチャー
ジコマンドを内部バス５３０に出力する。Ｔ＝８で切換
信号７５０を“１”にして、Ｔ＝１６までＣＰＵバス３
１０からの読み出しアクセスを実行する。Ｔ＝１７で切
換信号７５０が“０”になり、このタイミングで保持バ
ッファ８００に保持されていたコマンドとＲｏｗアドレ
スが内部バス５３０に出力される。Ｔ＝１９で停止信号
７３０が“０”になり、それに同期してｐｏｐ信号が
“１”になる。ｐｏｐ信号はＴ＝１９〜２１まで“１”
になるが、中断したアクセスが書き込みコマンドの場合
には保持バッファ８００に保持されているデータはない
ために、保持バッファ８００からは有効なデータは出力
されない。

【００９８】以上、本発明の第１実施形態について説明
した。

【００９９】ここで、図１におけるＣＰＵインタフェー
ス回路５００は、図１８に示すように構成するようにし
てもよい。

【０１００】図１８において、２１００は読み出しバッ
ファ、１８１００はキャッシュメモリ制御回路、１８２
００はキャッシュメモリである。

【０１０１】図１８において、キャッシュメモリ制御回
路１８１００とキャッシュメモリ１８２００は二次キャ
ッシュを構成しており、キャッシュメモリ制御回路１８
１００はＣＰＵバス３１０からのアクセス要求をデコー
ドして、該当するデータがキャッシュメモリ１８２００
に登録されているかを調べる。登録されている場合に
は、メモリインタフェース回路５２０へＣＰＵバス３１
０からのアクセス要求を転送せずに、読み出しアクセス
の場合にはキャッシュメモリ１８２００からデータをＣ
ＰＵバス３１０へ出力し、書き込みアクセスの場合には
キャッシュメモリ１８２００へＣＰＵバス３１０からの
データを登録する。登録されていない場合には、メモリ
インタフェース回路５２０へアクセス要求を転送し、読
み出されたデータｗ記憶する。また、キャッシュメモリ
制御回路１８１００は、キャッシュメモリの内容のリプ
レースの制御を行うために、キャッシュメモリ１８２０
０の内容をメモリ２００に書き込む制御なども行う。キ
ャッシュメモリ制御回路１８１００の発行する書き込み
要求は、メモリコントローラ４００内において、ＣＰＵ
１００からの書き込み要求と同様に処理される。

【０１０２】ここで、キャッシュメモリ１８２００は、
ＣＰＵ１００に内蔵しているキャッシュメモリよりも容
量が大きいものであり、ＣＰＵインタフェース回路５０
０内に大容量のキャッシュメモリ１８２００を二次キャ
ッシュとして、内蔵することでメモリ２００に対するＣ
ＰＵ１００からのアクセスを減らすことができるため、
内部バス５３０からのアクセスを中断する頻度を下げる
ことが可能となり、メモリ統合化による表示や描画の性
能劣化を小さくすることができる。

【０１０３】以上のように、本第１実施形態によれば、
CPU１００のメモリ２００のアクセスの待ち時間を、上
述した転送時間数に保証することができる。したがっ
て、従来に比べ、その処理性能の劣化を軽減することが
できる。また、内部バス５３０側からのアクセスは、CP
U１００からのアクセスが発生すると強制的に中断させ
られるが、CPU１００からのアクセス終了後は、中断し
たところからアクセスシーケンスを再開することができ
るので、本実施形態の構成を採用したことによる内部バ
ス側からのアクセス効率の極めて小さい。

【０１０４】以下、本発明に係るデータ処理装置の第２
の実施形態について説明する。

【０１０５】図１９に、本第２実施形態に係るデータ処
理装置の構成を示す。

【０１０６】図示するように、本第２実施形態に係るデ
ータ処理装置の構成は、ほぼ、図１に示した第１実施形
態に係るデータ処理装置の構成と同様であり、メモリイ
ンタフェース回路１９５２０の構成と、メモリインタフ
ェース回路１９５２０からＣＰＵ１００、表示コントロ
ーラ１９５６０、レンダリングプロセッサ１９５７０に
取り消し信号を送信するようにした点のみが異なる。

【０１０７】メモリインタフェース回路１９５２０は、
あらかじめ定めた、ＣＰＵ１００にアクセスが許可され
るメモリ２００のアドレス領域と、表示コントローラ１
９５６０およびレンダリングプロセッサ１９５７０にア
クセスが許可されるメモリ２００のアドレス領域を管理
し、許可されたアドレス領域以外のアドレスにアクセス
要求が発行された場合には、ＣＰＵバス３１０からのア
クセス要求に対しては取り消し信号１９６００、内部バ
ス５３０からのアクセスに対しては取り消し信号１９６
００を出力する。

【０１０８】図２０に、このようなメモリインタフェー
ス回路１９５２０の構成を示す。

【０１０９】図２０において、２０１００はアドレス監
視回路２０２００は許可アドレスレジスタである。

【０１１０】図２０に図１９におけるメモリインタフェ
ース回路１９５２０の構成例を示す。図２０において、
２０１００はアドレス監視回路、２０２００は許可アド
レスレジスタである。他の要素は、第１実施形態におい
て同符号を付して示した要素と同じ要素である。

【０１１１】図２０において、許可アドレスレジスタ２
０２００はＣＰＵ１９１００、表示コントローラ１９５
６０、レンダリングプロセッサ１９５７０のアクセス許
可アドレスが登録されている。アドレス監視回路２０１
００は、ＣＰＵバス３１０と内部バス５３０からのアク
セス要求を調べて、許可されている領域外へのアクセス
があった場合には、取消信号１９６００または１９６１
０を出力し、不正アクセスであることを通知する。

【０１１２】このように、アドレスを監視し、アクセス
許可アドレス領域以外へのアクセス要求があった際に取
消信号１９６００及び１９６１０を出力するメモリイン
タフェース回路１９５２０を設けることによって、メモ
リ２００上のデータの不正なアクセスによる誤書き込み
などを防ぐことが可能となり、システムの信頼性を向上
することができる。

【０１１３】以下、本発明の第３の実施形態について説
明する。

【０１１４】図２１に、本第３実施形態に係るデータ処
理装置の構成を示す。

【０１１５】図２１において、36560は表示ゴントロー
ヲ、３６５７０はレンダリングプロセッサ、３６７００
はメモリバス制御回路である。他部は、図１において同
符号を付して示した部位と同じ部位である。図示するよ
うに、本第３実施形態は、図１に示した第１実施形態の
構成より保持バッファ８００を省略した構成となってい
る。

【０１１６】まず、本第３実施形態に係るデータ処理装
置の動作の概要について説明する。

【０１１７】データ処理装置において、メモリバス350
が何も有効なメモリアクセスを実行していない時に、CP
U１00、表示コントローラ36560、レンダリングプロセッ
サ）いずれかがメモリ200をアクセスする場合の動作は
第１実施形態の動作と同一である。また、ＣＰＵ１００
がメモリアクセス中に内部バス５３０からのアクセス要
求があった場合の動作も、第１実施形態の場合と同様で
ある。

【０１１８】一方、メモリバス350が内部バス５３０か
らのアアクセス実行中に、CPUl00からのアクセス要求が
あった場合は、次のように動作する。

【０１１９】内部バス530からメモリバス350へのアクセ
ス、読み出し要求によるものあっても書き込み要求によ
るものであっても動作の中心となるメモリコントローラ
400の動作は変わらないので、ここではレンダリングプ
ロセッサ36570がヂ売み出しアクセス実行中に、ＣＰＵ
１００からのアクセス要求が発生した場合を例にとり説
明する。

【０１２０】CPUl00からアクセス要求が出力されると、
第１実施形態の場合と同様にCPUバス制御信号320がメモ
リバス制御回路36700に入力する。メモリバス劉御画路3
6７00は、メモリバス350が何も有効なメモリアクセスを
実行していないときと同じタイミングで切換信号750
を”１”にしてＣＰＵ１００からのアクセスを実行させ
るが、切襖信号750が”１”になるまでに、レンダリン
グプロセッサ36５70のメモリアクセスが柊了しない場合
には、切換信号750を”l”にするのに先立って停止信号
730を”l”にし、現在実行中のアクセスを一時中断する
ことをレンダリングプロセッサ36570に通知する。レン
ダリングプロセッサ36570はアクセス実行中に停止信号
フ30が”l”になると、途中まで読み込んだデータを無
効化し、停止信号730が”0”になるまで停止する。

【０１２１】メモリバス制御回路３６７００は、このよ
うにしてレンダリングプロセッサ36570のメモリアクセ
スを停止させた後、切換信号750を”１”にしてＣＰＵ
１00のアクセスを実行させる。そして、ＣＰＵ１００の
アクセスが終了すると、メモリバス簡御画路36７00は切
換信号750を”０”にし、内部バス５３０からのメモリ
２００のアクセスが実行できるようにする。また、メモ
リバス制御回路３６７００は、切換信号750を”０”と
するのと同時に、停止信号７３０も”０”にする。停止
信号７３０が”０”になると、停止していたレンダリン
グプロセッサ３６５７０は、停止信号７３０の”０”か
ら”１”への変化によって中断されたアクセスをサイド
初めから実行する。

【０１２２】このような動作を制御するメモリバス制御
回路３６７００の構成を図２２に示す。

【０１２３】図２２において、3７300は停止判定回路、
3７4１0は停止処理画路である。他の要素は、第１実施
形態において同符号を付して示した要素と同じ要素であ
る。

【０１２４】停止判定回路3フ300はデコーダ4４１１０
から出力されるコマンド、内部バス用アクセスカウンタ
4220から出力される停止要求サイクル、内部バス用アク
セスス長計算回路4230から出力される内部アクセス長に
基づいて、切切換信号７５０を”l”にするタイミング
を示す切換開始サイクル、停止信号730を”l”にすング
を示す停止開始サイクルを出力する。停止処理回路374
１0は、デコーダ４１１０から出力されるコマンド、CPU
バス用アクセス長計算回路42l0から出力されるCPUアク
セス長、内部バス用アクセスカウンタ4220から出力され
る内部アクセスサイクルと、停止開始サイクルに基づい
て、停止信号７30を出力する。また、停止処理回路３７
４１０は、現在実行中の内部バス530からのアクセスを
中断する必要がある場合には、メモリ２００をプリチャ
ージするための信号を制御信号として内部バス５３０に
出力する。

【０１２５】図２３に、図２２の停止判定回路３７３０
０の構成を示す。

【０１２６】図中、３８１１０はメモリ特性レジスタ、
３８２００は読み出し用停止判定化路である。他の要素
は、第１実施形態において同符号を付して示した要素と
同じ要素である。

【０１２７】メモリ特性レジスタ３８１１０には、読み
出し（read)／書き込み(write)それぞれのプリチャージ
レイテンシが保持される。読み出し用停止判定回路３８
２００は、停止要求サイクル、内部アクセス長、転送時
間、読み出し（read)レイテンシに基づいて、読み出し
アクセス実行時の切換信号７５０を”１”にするタイミ
ングを示す切換開始サイクル、停止信号７３０を”１”
にするタイミングを示す停止開始サイクルを出力する。

【０１２８】セレクタ９４００およびセレクタ９４１０
は、デコーダ４１１０から出力されたコマンドによっ
て、読み出し用停止判定回路３８２００からの出力か、
書き込み用停止判定回路９３００からの出力を選択し、
切換開始サイクル、停止開始サイクルとして出力する。

【０１２９】図２４に、図２３の読み出し用停止判定回
路３８２００の構成を示す。

【０１３０】図中、比較器１０１００は内部アクセス長
が停止要求サイクル以上であれば”１：を、層でなけれ
ば”０”を出力する。加算機１０１１０は、停止要求サ
イクルとテンス時間から切換開始サイクルを計算し出力
する。減算器１０１２０は、切換開始サイクルから読み
出し（read)プリチャージレイテンシを引いた値を計算
し出力する。セレクタ１０１６０は、比較器１０１００
の出力値が”１”であれば、停止開始サイクルとして減
算器１０１２０の出力値を、そうでなければ停止開始サ
イクルとしてディフォルト値の”０”を出力する。

【０１３１】次に、図２２の停止処理回路３７４１０の
構成を図２５に示す。

【０１３２】図中、４０１００はメモリ特性レジスタ、
402l0は加算器である。

【０１３３】メモリ特佐レジスタ40１00は、読み出し
（read）／書き込み(erite)それぞれのプリチャージレ
イテンシを保持する。比較器１３２００は、内部アクセ
スサイクルと停止開始サイクルが等しいとき”l”を出
力する。加算器４０２１０は、停止開始サイクル、CPU
アクセス長、セレクタl3250の出力値の和を出力する。
比較器１3220は、内部アクセスサイクルと加算機402l0
の出力値が等しいとき”1”を出力する。停止レジスタl
3300は、比較器１3200の出力が”１”のときにセットさ
れ、比較器l3220の出力値が”l”のときに””０”にリ
セットされる。停止レジスタl3300に保持される値は、
停止信号７30として出力される。

【０１３４】以上のような構成によって実現される、先
に概要を示した動作の具体例を示す。

【０１３５】図２６は、内部バス５３０からの読み出し
アクセス実行中に、CPUバス3l0から読み出しアクセス要
求が発生した場合のタイミングチャートを示しており、
この例では、転送時間5サイクル、RAS‐CASレイテンシ2
サイクル、CASレイテンシ3サイクル、読み出しプリチャ
ージレイテンシ3サイクルとしている。

【０１３６】図２６では、T＝lで内部バス530からの読
み出しアグセスが開始される。T=3において、ＣＰＵバ
ス３１０からの読み出し要求が発生するが、転送時間５
サイクルでＣＰＵパス３１０からのアクセスを実行する
ためには、T=8からメモリバスをＣＰＵバス３１０から
のアクセス用に切換なければならない。そのため、T=5
で停止信号７３０を”１”として、実行中の内部バス５
３０からのアクセスを中断させ、T=8からのＣＰＵバス
３１０からのアクセスを可能するために、T=5でメモリ
バス制御回路３６７００からプリチャージコマンドを内
部バス５３０に出力することによりメモリ２００にプリ
チャージコマンドを送る。そして、T=8で、切換信号７
５０を”１”とし、Ｔ＝１６まで、ＣＰＵバス３１０か
らの読み出しアクセスを実行し、読み出しアクセスが終
了したT=17で切換寝具７５０を”１”とすると共に停止
信号７３０を”０”とし、停止した内部バス５３０から
のアクセスを再開させる。

【０１３７】以上、本発明の第３の実施形態について説
明した。

【０１３８】以下、本発明の第４の実施形態について説
明する。

【０１３９】図２７に本第４実施形態に係るデータ処理
装置の構成を示す。

【０１４０】図示するように、本第４実施形態に係るデ
ータ処理装置は、図１に示した第１実施形態に係るデー
タ処理装置に、圧縮・復元回路２１１００を付加した構
成となっている。

【０１４１】このような構成において、圧縮・復元回路
２１１００は、内部バス５３０からメモリ２００への書
き込みアクセス時には、書き込みアドレスが。予め定め
た圧縮処理の対象とするアドレスと一致する場合には内
部バス５３０から送られたデータを圧縮し、一致しない
場合には内部バス５３０から送られたデータをそのまま
メモリバス３５０に出力する。

【０１４２】また、内部バス５３０からメモリ２００へ
の読み出しアクセス時には、読み出しアドレスが圧縮処
理の対象とするアドレスと一致する場合にはメモリバス
３５０から送られたデータを展開し、一致しない場合に
はメモリバス３５０から送られたデータをそのまま内部
バス５３０に出力する。

【０１４３】上記のように、内部バス５３０からのアク
セスのアドレスを監視し、アドレスによって圧縮／展開
処理の実施するかどうかを選択できる圧縮・復元回路２
１１００を設けることにより、例えばフレームバッファ
２２０やテクスチャのソースデータに対するアクセスは
圧縮／展開処理を行うが、レンダリングプロセッサ５７
０のディスプレイリストに対するアクセスは圧縮／展開
処理を行わないような制御が可能となる。このため、デ
ィスプレイリストのように圧縮前のデータと圧縮後に展
開したデータが一致する必要があるデータはそのまま転
送し、フレームバッファ２２０内の画素データのように
圧縮前のデータと、圧縮後に展開したデータが必ずしも
一致しなくてもよいデータは圧縮／展開処理をして転送
するといった制御が可能となる。

【０１４４】したがって、必要に応じてデータの精度を
保ちながら内部バス５３０からのメモリバス３５０への
アクセス時間を短縮することが可能となり、内部バス５
３０からのアクセス実行中にＣＰＵバス３１０からのア
クセス発生によって内部バス５３０からのアクセスを中
断する頻度を減らすことができ、表示や描画の性能劣化
を、それが生じるような構成においても小さくすること
ができる。また、メモリ２００の有効利用といった利点
や、圧縮や復元処理からCPU１００を解放することがで
きるという利点もある。

【０１４５】なお、以下の説明では、４つの画素の色
を、４つの画素のうちから選択した二つの画素の色で近
似することにより、画素のデータ量を削減する圧縮を行
う場合を例にとる。したがって、以下の例では、圧縮し
たデータを復元した場合に、圧縮前元の画像が、そのま
ま復元されるわけではない。

【０１４６】図２８にこのような処理を担う圧縮・復元
回路２１１００の構成を示す。

【０１４７】図中、２２１００はアドレス変換回路、２
２２００は圧縮回路、２２３００は復元回路、３６１０
０はアドレス監視回路、３６２００は圧縮実行アドレス
レジスタ、３６３００，３６３１０はセレクタである。

【０１４８】図２８において、圧縮実行アドレスレジス
タ３６２００は、圧縮処理を行うアドレスが登録されて
いるレジスタである。アドレス監視回路３６１００は、
内部バス５３０からのアクセス要求を監視し、圧縮実行
アドレスレジスタ３６２００に登録されているアドレス
と比較し、その結果を選択信号として出力する。

【０１４９】アドレス変換回路２２１００は、選択信号
により内部バス５３０から送られたアドレスを、当該ア
ドレスと圧縮前後のデータサイズによって定まる、当該
アドレスが目的とするデータを圧縮したデータ記憶して
いるメモリ２００のアドレスに、変換するかどうかを選
択してメモリインタフェース回路５２０を経由してメモ
リバス３５０に出力する。圧縮回路２２２００は、内部
バス５３０から送られたデータを圧縮して出力する。復
元回路２２３００は、メモリバス３５０から送られたデ
ータを展開して内部バス５３０に出力する。セレクタ３
６３００，３６３１０は、選択信号に従って圧縮／復元
を行ったデータか、もしくは入力されたデータの一方を
選択して出力する。

【０１５０】図２９に、図２８の圧縮回路２２２００の
構成を示す。

【０１５１】図２９において、２３１００は原色レジス
タ、２３２００は圧縮処理回路、２３３００は圧縮レジ
スタである。

【０１５２】ここでは圧縮前のデータは画素単位のデー
タで、１画素当たり１６ｂｉｔ、Ｒ（赤；５ｂｉｔ）、
Ｇ（緑；６ｂｉｔ）、Ｂ（青；５ｂｉｔ）の各フィール
ドからなるとし、表示コントローラ５６０がこの画素デ
ータをフレームバッファ２２０から読み出しアクセスす
る場合を例にとり説明する。

【０１５３】図２９において、原色レジスタ２３１００
は、内部バス５３０から出力された圧縮前のデータを４
画素分保持するレジスタである。原色レジスタ２３１０
０は、保持しているデータを原色データとして出力す
る。圧縮処理回路２３２００は、原色データに対して圧
縮処理を行って代表色（１６ｂｉｔ）、補助色（１２ｂ
ｉｔ）、選択番号（４ｂｉｔ）を出力する。圧縮レジス
タ２３３００は、代表色、補助色、選択番号を保持する
レジスタである。圧縮レジスタ２３３００は、保持して
いるデータをメモリインタフェース回路５２０に出力す
る。

【０１５４】図３０に図２９の圧縮処理回路２３２００
の構成を示す。

【０１５５】図３０において、２４１００は比較データ
作成回路、２４２００〜２４２５０，２４５２０は比較
器、２４３００は補助色作成回路、２４５００，２４５
１０は減算器である。

【０１５６】比較データ作成回路２４１００は、原色デ
ータの大小判定を行うための比較データを作成して出力
する。比較データは、各画素のデータがＲ、Ｇ、Ｂの異
なるの３つのフィールドから構成されるために、比較時
の大小関係が色によって偏らないようにするように原色
データを加工したデータである。４つの原色データに対
する比較データを作成後、比較器２４２００〜２４２２
０および各比較器の出力で制御されるセレクタで最大の
比較データに対応する原色データを選択して第１色と
し、比較器２４２３０〜２４２５０および各比較器の出
力で制御されるセレクタで最小の比較データに対応する
原色データを選択して第２色とする。

【０１５７】補助色作成回路２４３００は、第１色と第
２色の差分を１２ｂｉｔの補助色を作成して出力する。
減算器２４５００，２４５１０と比較器２４５２０は、
原色データが第１色と第２色のどちらに近いかを判定
し、第１色に近い場合には“１”を、第２色に近い場合
には“０”を選択番号として出力する。選択番号は、現
職レジスタ２３１００に格納された４つの原色データご
とに出力されるため、合計４ｂｉｔ出力される。

【０１５８】図３１に図３０における比較データ回路２
４１００の構成を示す。

【０１５９】図中、２５１００〜２５１２０は乗算器、
２５１３０は加算器である。

【０１６０】乗算器２５１００は、原色データのＲ成分
の２乗を出力する。同様に乗算器２５１１０と２５１２
０は、Ｇ、Ｂ成分の２乗を出力する。加算器２５１３０
は、乗算器２５１００〜２５１２０の出力値の和を出力
する。この構成では比較データとして、Ｒ、Ｇ、Ｂの３
つの独立な変数の２乗和を計算するため、原色データの
大小関係を判定するときの精度を高くできる。

【０１６１】図３２に図３０の補助色作成回路２４３０
０の構成を示す。

【０１６２】図中、２６１００〜２６１２０は減算器、
２６１３０〜２６１５０は比較器、２６１６０〜２６１
８０はセレクタである。

【０１６３】減算器２６１００は第１色のＲ成分から第
２色のＲ成分の差を出力する。比較器２６１３０は、減
算器２６１３０の出力値が１５（４ｂｉｔで表せる最大
値）より大きければ“０”を、そうでなければ“１”を
出力する。セレクタ２６１６０は、比較器２６１３０の
出力値によって減算器２６１００の出力値または１５を
Ｒ成分の補助色として出力する。Ｇ成分、Ｂ成分につい
ても同様に４ｂｉｔづつの補助色として出力する。この
構成例では補助色作成のため第１色と第２色の色成分の
差を求めるときに、第１色と第２色の差が１５より大き
い場合には１５にクランプする。

【０１６４】このようにして図２９に示すように１６ビ
ットの代表色、１２ビットの補助色、４ビットの選択番
号として圧縮された４つの原色データを復元するのが図
２８の圧縮回路２２２００である。

【０１６５】図３３に、この圧縮回路２２２００の構成
を示す。

【０１６６】図３３において、３２１００は圧縮レジス
タ、３２２００は復元処理回路、３２３００は復元レジ
スタである。

【０１６７】圧縮レジスタ３２１００はメモリインタフ
ェース回路５２０から送られたデータを保持するレジス
タである。圧縮レジスタ３２１００は、代表色（１６ｂ
ｉｔ）、補助色（１２ｂｉｔ）、選択番号（４ｂｉｔ）
を出力する。復元処理回路３２２００は、代表色、補助
色、選択番号に基づいて原色データを復元し出力する。
復元レジスタ３２３００は、復元された原色データを保
持するレジスタである。復元レジスタ３２３００は、保
持している復元された原色データを内部バス５３０に出
力する。

【０１６８】図３４に図３３における復元処理回路３２
２００の構成を示す。

【０１６９】図３４において、３３１００は処理回路で
ある。

【０１７０】図３４において、処理回路３３１００は、
代表色、補助色、選択番号に基づいて圧縮されたデータ
を展開する復元処理を行い、復元色データを出力する。

【０１７１】図３５に図３４の処理回路３３１００の構
成を示す。

【０１７２】図３５において、３４１００〜３４１２０
はセレクタ、３４１３０〜３４１５０は加算器である。

【０１７３】セレクタ３４１００は選択番号が“０”の
場合には“０”を、“１”の場合には補助色のＲ成分を
出力する。加算器３４１３０は代表色のＲ成分とセレク
タ３４１００の出力する代表色のR成分の和を復元した
原色データのＲのフィールドとして出力する。Ｇ成分、
Ｂ成分についても同様に処理が行われる。

【０１７４】以上、本発明の第４の実施形態について説
明した。

【０１７５】なお、図３０の比較データ作成回路２４１
は、図３６または図３７のように構成するようにしても
よい。

【０１７６】図３６の構成は、ｂｉｔ数の少ないＲ成
分、Ｂ成分を２倍し、Ｇ成分と最上位ｂｉｔの重みを揃
えてから和を求めて比較データとするものである。この
構成では、図３１の構成に対し、Ｇ成分の乗算器が必要
でないこと、またＲ成分、Ｂ成分の乗算器は×２倍の演
算のみできればよく、これはシフト器で構成できるため
ハードウエアの物量を削減できる。

【０１７７】また、図３７の構成は、Ｒ成分、Ｇ成分、
Ｂ成分そのままの和を求めて比較データとするものであ
る。この構成では、図３１の構成に対し各成分の乗算器
が必要でないためハードウエアの物量を削減できる。Ｒ
成分、Ｂ成分に対しＧ成分の最上位ｂｉｔの重みが２倍
あるが、表示データをフレームバッファ２２０から読み
出す場合、比較するのは連続した４画素の色データであ
り各色成分の変化分は少ないため、このようにして作成
した比較データを用いてもよい。

【０１７８】また、図３０の補助色作成回路２４３００
は、図３８のように構成するようにしてもよい。

【０１７９】図３８において、２９１００〜２９１２０
は減算器であり、図３８の構成は、第１色と第２色の下
位４ｂｉｔのみを対象にして差を求めて補助色を作成す
る方式である。この構成では、図３２の構成例に対し比
較器とセレクタが必要でなくなるためハードウエアの物
量を削減できる。また、表示データをフレームバッファ
２２０から読み出す場合、差を求めるのは連続した４画
素中の２画素の色データであり各色成分の変化分は少な
く、各色の第５ビット、第６ビット目の値は連続した４
画素では等しく減算によって相殺されるため、このよう
にして求めた補助色を第２色(代表色)に加算することに
より第１色を正しく復元できる。

【０１８０】また、図３０の補助色作成回路２４３００
を図３９のように構成し、かつ、図３４の処理回路を図
４０に示すように構成するようにしてもよい。

【０１８１】図３９に示した補助色作成回路２４３００
は、第１色と第２色の上位４ｂｉｔのみを対象にして差
を求めて補助色を作成するようにしたものである。

【０１８２】また、図４０の処理回路３３１００におい
て、３５１００〜３５１２０は乗算器、３５１３０〜３
５１５０はセレクタ、３５１６０〜３５１８０は加算器
である。

【０１８３】図４０において、乗算器３５１００は補助
色のＲ成分を２倍した結果を出力する。セレクタ３５１
３０は、選択信号が“０”の場合には“０”を、“１”
の場合には乗算器３５１００の出力値を出力する。加算
器３５１６０は、代表色のＲ成分とセレクタ３５１３０
の出力値の和を求め復元色データとして出力する。同様
にＢ成分についても復元色データを出力する。Ｇ成分に
ついては、乗算器２３５１０が補助色のＧ成分の４倍を
出力すること以外はＲ成分と同様である。

【０１８４】図３９、４０の構成は、補助色作成回路２
４３００に関し、図３２の構成に対し比較器とセレクタ
が必要でなくなるためハードウエアの物量を削減でき
る。また、このようにすると、第１色は、下位ビットの
精度まで正しく復元することはできなくなるが、視認上
大きな問題は生じない。

【０１８５】また、図３０の圧縮処理回路２３２００全
体は、図４１に示すように構成するようにしてもよい。

【０１８６】図４１の構成は、原色データの中から任意
の２つを選択して比較データを作成し、比較データが大
きな原色データを第１色、他方を第２色とするものであ
る。この構成では、図３０の場合に比べ、幾分画質は劣
化するが、図３０の構成例に対し比較器５つ、セレクタ
４つが必要でなくなるためハードウエアの物量を削減で
きる。

【０１８７】最後に、以上の各実施形態の構成におい
て、たとえば表示コントローラ５６０によるＣＲＴ１５
０への表示が支障なく行うことができることを示す。

【０１８８】図１などに示したように、以上の各実施形
態では、CPUバス３１０を３２bit×３３MHzのスループ
ットとし、メモリバス３５０を３２bit×６６MHzのスル
ープットとしている。したがって、もし、CPU１００がC
PUバス３１０のスループットの限界までメモリ２００の
アクセスを行ったとしても、メモリバス３２０のスルー
プットの半分しか、メモリバス３２０の能力を使用する
ことがない。したがって、レンダリングププロセッサ５
７０がメモリ２００アクセスを行わないとして、概算で
いって残る(６６−３３)MHz×３２bit＝１０５６Ｍbit/
secは、表示コントローラ５６０のメモリアクセスに用
いることができる。ここで、CRT１５０に８００ドット
×６００ドットの２４ビットフルカラーの画像をリフレ
ッシュレート６０Ｈｚで表示する場合、表示コントロー
ラ５６０がメモリ２００から読み出さなければならない
ビットレートは、(８００×６００)×６０Ｈｚ×２４ビ
ット＝６９１.２Ｍbit/secとなる。したがって、CPU１
００がCPUバス３１０のスループットの限界までメモリ
２００のアクセスを行ったとしても、CRT１５０への表
示を支障なく行い、レンダリングプロセッサ５７０のメ
モリ２００のアクセスの機会も充分に確保できる。

【０１８９】なお、本実施形態では、CPUバス３１０の
スループットとメモリバス３２０のスループットを上記
のように設定したが、メモリバス３２０のスループット
とCPUバス３１０のスループットの差が、表示コントロ
ーラ５６０が表示のために必要とするメモリ２００から
の読み出しレート以上であれば、上記以外の設定でよ
い。

【０１９０】また、実際には、CPU１００がCPUバス３１
０のスループットの限界までメモリ２００のアクセスを
行うことはありえないので、メモリバス３２０のスルー
プットをCPUバス３１０の最大使用レートと表示コント
ローラ５６０が表示のために必要とするメモリ２００か
らの読み出しレート以上とするような設定とするように
してもよい。

【０１９１】

【発明の効果】以上説明したように、本発明によれば、
化メモリ方式を採用したデータ処理装置において、装置
全体の処理性能の劣化を軽減することができる。

【図面の簡単な説明】

【図１】第１実施形態に係るデータ処理装置の構成を示
すブロック図である。

【図２】第１実施形態に係るCPUインタフェース回路の
構成を示すブロック図である。

【図３】第１実施形態に係るメモリインタフェース回路
の構成を示すブロック図である。

【図４】第１実施形態に係るメモリバス制御回路の構成
を示すブロック図である。

【図５】第１実施形態に係るCPUアクセスバッファの構
成を示すブロック図である。

【図６】第１実施形態に係るCPUバス用アクセス長計算
回路の構成を示すブロック図である。

【図７】第１実施形態に係る内部バス用アクセスカウン
タの構成を示すブロック図である。

【図８】第１実施形態に係る内部バス用アクセス長計算
回路の構成を示すブロック図である。

【図９】第１実施形態に係る停止判定回路の構成を示す
ブロック図である。

【図１０】第１実施形態に係る読み出し用停止判定回路
の構成を示すブロック図である。

【図１１】第１実施形態に係る書き込み用停止判定回路
の構成を示すブロック図である。

【図１２】第１実施形態に係る切換信号発生回路の構成
を示すブロック図である。

【図１３】第１実施形態に係る停止処理回路の構成を示
すブロック図である。

【図１４】第１実施形態に係る再開処理回路の構成を示
すブロック図である。

【図１５】第１実施形態に係る保持バッファの構成を示
すブロック図である。

【図１６】第１実施形態の動作例を示すタイミングチャ
ートである。

【図１７】第１実施形態の動作例を示すタイミングチャ
ートである。

【図１８】第１実施形態に係るCPUインタフェース回路
の第２の構成を示す図ロック図である。

【図１９】第２実施形態に係るデータ処理装置の構成を
示すブロック図である。

【図２０】第２実施形態に係るメモリインタフェース回
路の構成を示すブロック図である。

【図２１】第３実施形態に係るデータ処理装置の構成を
示すブロック図である。

【図２２】第３実施形態に係るメモリバス制御回路の構
成を示すブロック図である。

【図２３】第３実施形態に係る停止判定回路の構成を示
すブロック図である。

【図２４】第２実施形態に係る読み出し用停止判定回路
の構成を示すブロック図である。

【図２５】第３実施形態に係る停止処理回路の構成を示
すブロック図である。

【図２６】第３実施形態の動作例を示すタイミングチャ
ートである。

【図２７】第４実施形態に係るデータ処理装置の構成を
示すブロック図である。

【図２８】第４実施形態に係る圧縮復元回路の構成を示
すブロック図である。

【図２９】第４実施形態に係る圧縮回路の構成を示すブ
ロック図である。

【図３０】第４実施形態に係る圧縮処理回路の構成を示
すブロック図である。

【図３１】第４実施形態に係る比較データ作成回路の構
成を示す図である。

【図３２】第４実施形態に係る補助色作成回路の構成を
示すブロック図である。

【図３３】第４実施形態に係る復元回路の構成を示すブ
ロック図である。

【図３４】第４実施形態に係る復元処理回路の構成を示
すブロック図である。

【図３５】第４実施形態に係る処理回路の構成を示すブ
ロック図である。

【図３６】第４実施形態に係る比較データ作成回路の第
２の構成を示すブロック図である。

【図３７】第４実施形態に係る比較データ作成回路の第
３の構成を示すブロック図である。

【図３８】第４実施形態に係る補助色作成回路の第２の
構成を示したブロック図である。

【図３９】第４実施形態に係る補助色作成回路の第３の
構成を示したブロック図である。

【図４０】第４実施形態に係る処理回路の第２の構成を
示したブロック図である。

【図４１】第４実施形態に係る圧縮処理回路の第２の構
成を示したブロック図である。

【符号の説明】

１００ ＣＰＵ、１５０ ＣＲＴ、２００ メモリ、２
１０ 主記憶、２２０フレームバッファ、３１０ ＣＰ
Ｕバス、３２０ ＣＰＵバス制御信号、３５０メモリバ
ス、４００ メモリコントローラ、５００ＣＰＵインタ
フェース回路、５１０ 内部バス調停回路、５２０，１
９５２０ メモリインタフェース回路、５３０ 内部バ
ス、５４０ 内部バス制御信号、５５０ ＤＡＣ、５６
０ 表示コントローラ、５７０ レンダリングプロセッ
サ、７００ メモリバス制御回路、７２０ ＣＰＵバス
アクセス有効信号、７３０ 停止信号、７４０ ｐｕｓ
ｈ／ｐｏｐ信号、７５０ 切換信号、８００ 保持バッ
ファ、２１００ 読み出しバッファ、３１００ アドレ
スバッファ、３２００ データバッファ、４１００，４
１１０ デコーダ、４２００ ＣＰＵアクセスバッフ
ァ、４２１０ ＣＰＵバス用アクセス長計算回路、４２
２０ 内部バス用アクセスカウンタ、４２３０ 内部バ
ス用アクセス長計算回路、４３００ 停止判定回路、４
４００ 切換信号発生回路、４４１０ 停止処理回路、
４４２０ 再開処理回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 犬塚 達基 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 中塚 康弘 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (11)

【特許請求の範囲】
1. 【請求項１】CPUと、主記憶装置と、表示装置への表示
   を制御する表示制御装置とを備え、表示制御装置が読み
   出して表示装置に表示する表示データを格納するフレー
   ムバッファとして前記主記憶装置の記憶領域の一部を用
   いるデータ処理装置であって、 主記憶装置に接続したメモリバスと、CPUに接続したCPU
   バスと、表示制御装置装置に接続したローカルバスに接
   続し、CPUの主記憶装置へのメモリアクセスシーケンス
   のCPUバスとメモリバス間における中継を行い、表示制
   御装置の主記憶装置へのメモリアクセスシーケンスのロ
   ーカルバスとメモリバス間における中継を行うメモリコ
   ントローラを備え、 前記メモリコントローラは、CPUバスとメモリバス間の
   メモリアクセスシーケンスの中継をローカルバスとメモ
   リバス間のメモリアクセスシーケンスの中継に優先して
   行い、 CPUバスのスループットによって制限される最大頻度
   で、CPUの主記憶装置へのメモリアクセスが発生した場
   合にも、前記表示装置への表示に必要となる表示制御装
   置の主記憶装置へのメモリアクセスの頻度が確保される
   ように、前記メモリバスのスループットは、前記CPUバ
   スのスループットより大きく設定されていることを特徴
   とするデータ処理装置。
2. 【請求項２】CPUと、主記憶装置と、表示装置への表示
   を制御する表示制御装置とを備え、表示制御装置が読み
   出して表示装置に表示する表示データを格納するフレー
   ムバッファとして前記主記憶装置の記憶領域の一部を用
   いるデータ処理装置であって、 主記憶装置に接続したメモリバスと、CPUに接続したCPU
   バスと、表示制御装置装置に接続したローカルバスに接
   続し、CPUバスとメモリバス間におけるCPUの主記憶装置
   へのメモリアクセスシーケンスの中継を行い、ローカル
   バスとメモリバス間における表示制御装置の主記憶装置
   へのメモリアクセスシーケンスの中継を行うメモリコン
   トローラを備え、 前記メモリコントローラは、 前記表示制御装置のメモリアクセスシーケンスのメモリ
   バスへの中継中に、前記CPUの主記憶装置へのメモリア
   クセスシーケンスが前記CPUバス上で開始した場合に、
   前記表示制御装置の主記憶装置へのメモリアクセスシー
   ケンスの実行を凍結させ、CPUの主記憶装置へのメモリ
   アクセスシーケンスの終了後に、表示制御装置の主記憶
   装置へのメモリアクセスシーケンスの実行の凍結を解除
   し、メモリアクセスシーケンスの未実行の部分を実行さ
   せる手段を有することを特徴とするデータ処理装置。
3. 【請求項３】請求項２記載のデータ処理装置であって、 前記メモリコントローラは、前記表示制御装置に主記憶
   装置へのメモリアクセスシーケンスの実行を凍結させた
   後に、凍結前の表示制御装置から主記憶装置へのメモリ
   アクセスシーケンスに対して主記憶装置から前記メモリ
   バスに出力されるデータを保持するバッファメモリと、
   前記表示制御装置の主記憶装置へのメモリアクセスシー
   ケンスの実行の凍結の解除後に、前記バッファメモリに
   保持したデータを前記ローカルバスを介して前記表示制
   御装置に送る手段とを有することを特徴とするデータ処
   理装置。
4. 【請求項４】請求項２記載のデータ処理装置であって、 前記主記憶装置は、ページモードのアクセスシーケンス
   でアクセスされるメモリであって、 前記メモリコントローラは、前記メモリバスに中継した
   前記表示制御手段のメモリシーケンスに含まれるロウア
   ドレスを記憶するバッファメモリと、CPUの主記憶装置
   へのメモリアクセスシーケンスの終了後、前記表示制御
   装置の主記憶装置へのメモリアクセスシーケンスの実行
   の凍結の解除に先だって、前記バッファメモリに保持し
   たロウアドレスをメモリバスを介して前記主記憶装置に
   送る手段とを有することを特徴とするデータ処理装置。
5. 【請求項５】CPUと、主記憶装置と、表示装置への表示
   を制御する表示制御装置とを備え、表示制御装置が読み
   出して表示装置に表示する表示データを格納するフレー
   ムバッファとして前記主記憶装置の記憶領域の一部を用
   いるデータ処理装置であって、 主記憶装置に接続したメモリバスと、CPUに接続したCPU
   バスと、表示制御装置装置に接続したローカルバスに接
   続し、CPUバスとメモリバス間におけるCPUの主記憶装置
   へのメモリアクセスシーケンスの中継を行い、ローカル
   バスとメモリバス間における表示制御装置の主記憶装置
   へのメモリアクセスシーケンスの中継を行うメモリコン
   トローラを備え、 前記メモリコントローラは、 前記表示制御装置のメモリアクセスシーケンスのメモリ
   バスへの中継中に、前記CPUの主記憶装置へのメモリア
   クセスシーケンスが前記CPUバス上で開始した場合に、
   前記表示制御装置の主記憶装置へのメモリアクセスシー
   ケンスの実行を停止させ、CPUの主記憶装置へのメモリ
   アクセスシーケンスの終了後に、停止させた表示制御装
   置の主記憶装置へのメモリアクセスシーケンスを始めか
   ら実行させる手段を有することを特徴とするデータ処理
   装置。
6. 【請求項６】請求項２または５記載のデータ処理装置で
   あって、 前記メモリコントローラは、 前記CPUにアクセスが許可される主記憶装置のアドレス
   範囲と、前記表示制御装置にアクセスが許可される主記
   憶装置のアドレス範囲を登録したアドレス記憶手段と、 前記CPUバス上の、CPUの主記憶装置へのメモリアクセス
   シーケンスが表す、CPUがアクセスしようとする主記憶
   装置のアドレス範囲が、前記アドレス記憶手段に登録さ
   れたCPUにアクセスが許可される主記憶装置のアドレス
   範囲に含まれない場合に、前記CPUのメモリアクセスシ
   ーケンスのCPUバスとメモリバス間における中継を禁止
   し、アクセス違反である旨をCPUに通知する手段と、 前記ローカルバス上の、表示制御装置の主記憶装置への
   メモリアクセスシーケンスが表す、表示制御装置がアク
   セスしようとする主記憶装置のアドレス範囲が、前記ア
   ドレス記憶手段に登録された表示制御装置にアクセスが
   許可される主記憶装置のアドレス範囲に含まれない場合
   に、前記表示制御装置のメモリアクセスシーケンスのロ
   ーカルバスとメモリバス間における中継を禁止し、アク
   セス違反である旨を表示制御装置に通知する手段とを有
   することを特徴とするデータ処理装置。
7. 【請求項７】請求項２または５記載のデータ処理装置で
   あって、 前記メモリコントローラは、データを圧縮して記憶する
   主記憶装置のアドレス範囲を登録したアドレス記憶手段
   と、 データを圧縮する圧縮手段と、 圧縮されたデータを復元する復元手段と、 CPUバス上のCPUの主記憶装置へのメモリアクセスシーケ
   ンスが主記憶装置の前記アドレス記憶手段に登録された
   アドレス範囲にデータを書き込むメモリシーケンスであ
   る場合に、当該メモリアクセスシーケンスに代えて、当
   該データを前記圧縮手段を圧縮したデータを前記主記憶
   装置に書き込むメモリシーケンスを中継する手段と、 ローカルバス上の表示制御装置の主記憶装置へのメモリ
   アクセスシーケンスが主記憶装置の前記アドレス記憶手
   段に登録されたアドレス範囲からデータを読み出すメモ
   リシーケンスである場合に、当該メモリアクセスシーケ
   ンスに代えて、当該アドレス範囲のデータを圧縮したデ
   ータを記憶した主記憶装置のアドレス範囲からデータを
   読み出すメモリシーケンスをメモリバスに中継し、当該
   中継したメモリアクセスシーケンスで主記憶装置から読
   み出したデータに代えて、当該データを前記復元手段で
   復元したデータをローカルバスに中継する手段とを有す
   ることを特徴とするデータ処理装置。
8. 【請求項８】請求項７記載のデータ処理装置であって、 前記データを圧縮して記憶する主記憶装置のアドレス範
   囲は、前記フレームバッファとして用いる前記主記憶装
   置の記憶領域の範囲であり、 前記圧縮は、３以上の画素に対応する３以上のデータの
   うち、２つのデータを第１のデータ、第２のデータとし
   て選択し、前記３以上のデータを、第１のデータと、第
   １のデータと第２のデータの差分値を表すデータと、前
   記３以上のデータの各々が、前記第１のデータと第２の
   データのどちらに近いかを表すデータとに変換する圧縮
   であることを特徴とするデータ処理装置。
9. 【請求項９】CPUの主記憶装置のアクセスを制御するメ
   モリコントローラICチップであって、 表示データを格納するフレームバッファとして前記主記
   憶装置の記憶領域の一部を用い、表示データの表示を制
   御する表示制御回路と、 主記憶装置に接続したメモリバスと、CPUに接続したCPU
   バスと、表示制御装置装置に接続したローカルバスに接
   続し、CPUの主記憶装置へのメモリアクセスシーケンス
   のCPUバスとメモリバス間における中継を行い、表示制
   御装置の主記憶装置へのメモリアクセスシーケンスのロ
   ーカルバスとメモリバス間における中継を行うメモリコ
   ントローラ回路とを内蔵し、 前記メモリコントローラ回路は、前記表示制御装置のメ
   モリアクセスシーケンスのメモリバスへの中継中に、前
   記CPUの主記憶装置へのメモリアクセスシーケンスが前
   記CPUバス上で開始した場合に、前記表示制御装置の主
   記憶装置へのメモリアクセスシーケンスの実行を凍結さ
   せ、CPUの主記憶装置へのメモリアクセスシーケンスの
   終了後に、表示制御装置の主記憶装置へのメモリアクセ
   スシーケンスの実行の凍結を解除し、メモリアクセスシ
   ーケンスの未実行の部分を実行させる制御回路を備えて
   いることを特徴とするメモリコントローラチップ。
10. 【請求項１０】CPUの主記憶装置のアクセスを制御する
    メモリコントローラICチップであって、 表示データを格納するフレームバッファとして前記主記
    憶装置の記憶領域の一部を用い、表示データの表示を制
    御する表示制御回路と、 主記憶装置に接続したメモリバスと、CPUに接続したCPU
    バスと、表示制御装置装置に接続したローカルバスに接
    続し、CPUの主記憶装置へのメモリアクセスシーケンス
    のCPUバスとメモリバス間における中継を行い、表示制
    御装置の主記憶装置へのメモリアクセスシーケンスのロ
    ーカルバスとメモリバス間における中継を行うメモリコ
    ントローラ回路とを内蔵し、 前記メモリコントローラ回路は、 前記表示制御装置のメモリアクセスシーケンスのメモリ
    バスへの中継中に、前記CPUの主記憶装置へのメモリア
    クセスシーケンスが前記CPUバス上で開始した場合に、
    前記表示制御装置の主記憶装置へのメモリアクセスシー
    ケンスの実行を停止させ、CPUの主記憶装置へのメモリ
    アクセスシーケンスの終了後に、停止させた表示制御装
    置の主記憶装置へのメモリアクセスシーケンスを始めか
    ら実行させる制御回路を有することを特徴とするデータ
    処理装置。
11. 【請求項１１】請求項９または１０記載のメモリコント
    ローラICチップであって、 前記CPUの二次キャッシュメモリを内蔵していることを
    特徴とするデータ処理装置。