JPH10199895A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH10199895A JPH10199895A JP1331097A JP1331097A JPH10199895A JP H10199895 A JPH10199895 A JP H10199895A JP 1331097 A JP1331097 A JP 1331097A JP 1331097 A JP1331097 A JP 1331097A JP H10199895 A JPH10199895 A JP H10199895A
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- film
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Abstract
(57)【要約】
【課題】自己整合的にゲート電極を形成する工程を含む
ＦＥＴの製造方法において、注入イオンを活性化するた
めのアニール処理時に基板を保護するアニールキャップ
膜が、パターン反転時にアンダーカットを生じるため
に、最終的にゲート電極を形成する際に「段切れ」を生
じる。この段切れを防止することを目的とする。 【解決手段】基板１の直上に形成される第１のアニール
キャップとしての絶縁膜４を薄くすし、一方、アニール
処理の直前に、基板１の表面全体に第２のアニールキャ
ップ膜となる絶縁膜８を装荷して、両者を併せて十分な
厚さのアニールキャップとする。段切れは、主に第１の
アニールキャップのアンダーカットにより生じるので第
１のアニールキャップとしての絶縁膜４を薄くして段切
れを防止する。
ＦＥＴの製造方法において、注入イオンを活性化するた
めのアニール処理時に基板を保護するアニールキャップ
膜が、パターン反転時にアンダーカットを生じるため
に、最終的にゲート電極を形成する際に「段切れ」を生
じる。この段切れを防止することを目的とする。 【解決手段】基板１の直上に形成される第１のアニール
キャップとしての絶縁膜４を薄くすし、一方、アニール
処理の直前に、基板１の表面全体に第２のアニールキャ
ップ膜となる絶縁膜８を装荷して、両者を併せて十分な
厚さのアニールキャップとする。段切れは、主に第１の
アニールキャップのアンダーカットにより生じるので第
１のアニールキャップとしての絶縁膜４を薄くして段切
れを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ（以下、「ＦＥＴ」と記載する）の製造方法に関す
る。より詳細には、本発明は、アニールキャップ膜上に
ゲート長を決定する反転ゲートパターンを装荷して自己
整合的にゲート電極を形成する化合物半導体によるＦＥ
Ｔの製造方法において、基板直上のアニールキャップの
アンダーカットにより生じるゲート電極の段切れを防止
することができる新規な製造方法に関する。
タ（以下、「ＦＥＴ」と記載する）の製造方法に関す
る。より詳細には、本発明は、アニールキャップ膜上に
ゲート長を決定する反転ゲートパターンを装荷して自己
整合的にゲート電極を形成する化合物半導体によるＦＥ
Ｔの製造方法において、基板直上のアニールキャップの
アンダーカットにより生じるゲート電極の段切れを防止
することができる新規な製造方法に関する。
【０００２】
【従来の技術】化合物半導体の基板を使用してＦＥＴを
製造する際には、基板に注入したイオンを加熱により活
性化するアルール処理が不可欠である。しかしながら、
特に化合物半導体の場合は基板材料中のＶ族元素の蒸気
圧が高いので、単純に基板を加熱するとＶ族元素が乖離
して揮散してしまう。そこで、化合物半導体によるＦＥ
Ｔの製造工程においては、Ｖ族の揮散を防止するための
何等かの工夫が不可欠である。
製造する際には、基板に注入したイオンを加熱により活
性化するアルール処理が不可欠である。しかしながら、
特に化合物半導体の場合は基板材料中のＶ族元素の蒸気
圧が高いので、単純に基板を加熱するとＶ族元素が乖離
して揮散してしまう。そこで、化合物半導体によるＦＥ
Ｔの製造工程においては、Ｖ族の揮散を防止するための
何等かの工夫が不可欠である。
【０００３】上記のような問題点への対応として知られ
ている代表的な方法は２つある。ひとつの方法は、アル
シン、フォスフィン等の雰囲気中でアニール処理を行う
ことによりＶ族元素の揮散を防止する方法である。第２
の方法は、アニール時の基板表面に、アニールキャップ
膜と呼ばれる絶縁膜を装荷して元素の揮散を防止する方
法である。このような目的を達成するためには、通常、
厚さ 500Å以上、好ましくは 800Å以上の絶縁膜を基板
表面に形成する必要がある。
ている代表的な方法は２つある。ひとつの方法は、アル
シン、フォスフィン等の雰囲気中でアニール処理を行う
ことによりＶ族元素の揮散を防止する方法である。第２
の方法は、アニール時の基板表面に、アニールキャップ
膜と呼ばれる絶縁膜を装荷して元素の揮散を防止する方
法である。このような目的を達成するためには、通常、
厚さ 500Å以上、好ましくは 800Å以上の絶縁膜を基板
表面に形成する必要がある。
【０００４】一方、一般的なＦＥＴの構造では、ｎ+ 領
域とゲート電極とが正確に隣接した領域に形成されるこ
とが好ましい。そこで、所謂ダミーゲートを利用して自
己整合的にゲート電極領域を画成する方法が広く採用さ
れている。
域とゲート電極とが正確に隣接した領域に形成されるこ
とが好ましい。そこで、所謂ダミーゲートを利用して自
己整合的にゲート電極領域を画成する方法が広く採用さ
れている。
【０００５】図３は、上述のようなアニールキャップを
使用し且つ自己整合的にゲート電極を形成する工程を含
むＦＥＴの典型的な製造工程を工程毎に示す図である。
使用し且つ自己整合的にゲート電極を形成する工程を含
むＦＥＴの典型的な製造工程を工程毎に示す図である。
【０００６】まず、図３(a) に示すように、半絶縁性Ga
As基板１上の素子領域にフォトレジスト２をマスクとし
てSiイオンを注入して動作層３を形成する。次に、図３
(b)に示すように、基板１の表面全体に、アニールキャ
ップとしての絶縁膜４を被着させる。このとき、絶縁膜
４は、後述するアニール処理時に基板からのＶ族元素の
揮散を阻止できる厚さが必要である。続いて、図３(c)
に示すように、絶縁膜４上に、フォトレジスト５により
ダミーゲートパターン５ａを装荷し、ダミーゲートパタ
ーン５ａの両脇の部分にSiイオンを注入する。こうして
ゲート領域の両側にｎ+ 層６が形成される。次に、フォ
トレジスト５、５ａを利用したリフトオフ法により、フ
ォトレジスト５の反転ゲート膜７を形成する。続いて、
図３(d)に示すように、基板１基板全面に形成されたア
ニールキャップ膜（絶縁膜４）の上で、ｎ+ 領域にのみ
反転ゲート膜７が装荷された状態になる。更に、基板全
体を 800℃程度でアニール処理して動作層およびｎ+ 層
を活性化させる。この後、反転ゲート膜７および絶縁膜
４の一部を除去してオーミック金属を、また、フォトレ
ジストマスクを用いてゲート電極となる金属膜をそれぞ
れ装荷し、図３(e)に示すような断面構造を有するＦＥ
Ｔが完成する。
As基板１上の素子領域にフォトレジスト２をマスクとし
てSiイオンを注入して動作層３を形成する。次に、図３
(b)に示すように、基板１の表面全体に、アニールキャ
ップとしての絶縁膜４を被着させる。このとき、絶縁膜
４は、後述するアニール処理時に基板からのＶ族元素の
揮散を阻止できる厚さが必要である。続いて、図３(c)
に示すように、絶縁膜４上に、フォトレジスト５により
ダミーゲートパターン５ａを装荷し、ダミーゲートパタ
ーン５ａの両脇の部分にSiイオンを注入する。こうして
ゲート領域の両側にｎ+ 層６が形成される。次に、フォ
トレジスト５、５ａを利用したリフトオフ法により、フ
ォトレジスト５の反転ゲート膜７を形成する。続いて、
図３(d)に示すように、基板１基板全面に形成されたア
ニールキャップ膜（絶縁膜４）の上で、ｎ+ 領域にのみ
反転ゲート膜７が装荷された状態になる。更に、基板全
体を 800℃程度でアニール処理して動作層およびｎ+ 層
を活性化させる。この後、反転ゲート膜７および絶縁膜
４の一部を除去してオーミック金属を、また、フォトレ
ジストマスクを用いてゲート電極となる金属膜をそれぞ
れ装荷し、図３(e)に示すような断面構造を有するＦＥ
Ｔが完成する。
【０００７】
【発明が解決しようとする課題】上記のような製造方法
でアニールキャップとして用いられる絶縁膜４がその機
能を十分に果たすためには、前述のように、少なくとも
500Å以上の膜厚が必要である。ところが、ゲート電極
を形成する工程において、ゲート領域で絶縁膜を除去し
ようとすると、側方断面からのエッチングにより、反転
ゲートパターンの下方まで絶縁膜が除去されてしまう、
所謂アンダーカットが不可避に生じる。このために、ゲ
ート領域に堆積されたゲート金属と、反転ゲートパター
ン上に堆積されたゲート金属とが円滑に連続せず、所謂
「段切れ」を生じるという問題がある。
でアニールキャップとして用いられる絶縁膜４がその機
能を十分に果たすためには、前述のように、少なくとも
500Å以上の膜厚が必要である。ところが、ゲート電極
を形成する工程において、ゲート領域で絶縁膜を除去し
ようとすると、側方断面からのエッチングにより、反転
ゲートパターンの下方まで絶縁膜が除去されてしまう、
所謂アンダーカットが不可避に生じる。このために、ゲ
ート領域に堆積されたゲート金属と、反転ゲートパター
ン上に堆積されたゲート金属とが円滑に連続せず、所謂
「段切れ」を生じるという問題がある。
【０００８】図４は、上述のような段切れが発生したＦ
ＥＴの断面構造を示す図である。
ＥＴの断面構造を示す図である。
【０００９】図３を参照して説明したＦＥＴの製造工程
において、ゲート電極を装荷する際には、ゲート領域の
絶縁膜４を除去しなければならない。このとき、実際に
は、図４に示すように、ゲート領域の内側に露出した絶
縁膜４の側方断面もエッチングされてしまい、所謂アン
ダーカット10が生じる。このようなアンダーカットが大
きくなると、図中に示すように、ゲート電極９におい
て、反転ゲート膜７上の金属膜９ｂと、ゲート領域内の
金属膜９ａとが連続しなくなる。
において、ゲート電極を装荷する際には、ゲート領域の
絶縁膜４を除去しなければならない。このとき、実際に
は、図４に示すように、ゲート領域の内側に露出した絶
縁膜４の側方断面もエッチングされてしまい、所謂アン
ダーカット10が生じる。このようなアンダーカットが大
きくなると、図中に示すように、ゲート電極９におい
て、反転ゲート膜７上の金属膜９ｂと、ゲート領域内の
金属膜９ａとが連続しなくなる。
【００１０】そこで、本発明は、上記従来技術の問題点
を解決し、アニールキャップ膜のアンダーカットに起因
する段切れが生じないような新規なＦＥＴの製造方法を
提供することをその目的としている。
を解決し、アニールキャップ膜のアンダーカットに起因
する段切れが生じないような新規なＦＥＴの製造方法を
提供することをその目的としている。
【００１１】
【課題を解決するための手段】即ち、本発明に従うと、
電界効果トランジスタの製造方法であって、化合物半導
体基板上の素子を形成する領域にイオン注入する工程
と、該化合物半導体基板上に薄い第１の絶縁膜を堆積さ
せる工程と、該第１の絶縁膜上にゲート領域に対応した
パターンを有するダミーゲートを装荷する工程と、該ダ
ミーゲートをマスクとして該化合物半導体基板にイオン
注入して高密度イオン注入領域を形成する工程と、該第
１の絶縁膜上に該ダミーゲートを反転させたパターンを
有する絶縁膜により反転ゲート膜を形成する工程と、該
第１の絶縁膜および該反転ゲート膜の表面全体に第２の
絶縁膜を堆積させる工程と、該第１および第２の絶縁膜
を装荷したした状態で該化合物半導体基板を加熱してア
ニール処理を行う工程とを含み、該第１の絶縁膜の膜厚
と該第２の絶縁膜の膜厚の合計が、該アニール処理時に
該化合物半導体基板からのＶ族元素の揮散を阻止できる
厚さであることを特徴とする電界効果トランジスタの製
造方法が提供される。
電界効果トランジスタの製造方法であって、化合物半導
体基板上の素子を形成する領域にイオン注入する工程
と、該化合物半導体基板上に薄い第１の絶縁膜を堆積さ
せる工程と、該第１の絶縁膜上にゲート領域に対応した
パターンを有するダミーゲートを装荷する工程と、該ダ
ミーゲートをマスクとして該化合物半導体基板にイオン
注入して高密度イオン注入領域を形成する工程と、該第
１の絶縁膜上に該ダミーゲートを反転させたパターンを
有する絶縁膜により反転ゲート膜を形成する工程と、該
第１の絶縁膜および該反転ゲート膜の表面全体に第２の
絶縁膜を堆積させる工程と、該第１および第２の絶縁膜
を装荷したした状態で該化合物半導体基板を加熱してア
ニール処理を行う工程とを含み、該第１の絶縁膜の膜厚
と該第２の絶縁膜の膜厚の合計が、該アニール処理時に
該化合物半導体基板からのＶ族元素の揮散を阻止できる
厚さであることを特徴とする電界効果トランジスタの製
造方法が提供される。
【００１２】
【発明の実施の形態】本発明に係る方法は、基板直上の
アニールキャップ膜のサイドエッチングが段切れの発生
に深く影響していることに着目し、一方、 500Å以上と
いう厚いアニールキャップ膜が必要なのは基板の温度が
高くなるアニール処理時であるという点に鑑みてＦＥＴ
の製造工程を検討し直した結果完成された。
アニールキャップ膜のサイドエッチングが段切れの発生
に深く影響していることに着目し、一方、 500Å以上と
いう厚いアニールキャップ膜が必要なのは基板の温度が
高くなるアニール処理時であるという点に鑑みてＦＥＴ
の製造工程を検討し直した結果完成された。
【００１３】即ち、本発明に係る方法では、基板直上に
形成されるアニールキャップ膜は極力薄くし、一方、ア
ニール処理時のＶ族元素の高い蒸気圧に対応できるよう
に、アニール処理の直前の工程で第２のアニールキャッ
プ膜を装荷するという工程を導入した点にその主要な特
徴がある。
形成されるアニールキャップ膜は極力薄くし、一方、ア
ニール処理時のＶ族元素の高い蒸気圧に対応できるよう
に、アニール処理の直前の工程で第２のアニールキャッ
プ膜を装荷するという工程を導入した点にその主要な特
徴がある。
【００１４】上記のような製造方法を採用することによ
り段切れの原因となる基板直上でのアンダーカットは最
小限に止められる。一方、アニール処理時には第２のア
ニールキャップを含む厚い保護層により基板が保護され
るので、Ｖ族元素の揮散が十分に抑制され、品質の高い
ＦＥＴを確実に製造することが可能になる。
り段切れの原因となる基板直上でのアンダーカットは最
小限に止められる。一方、アニール処理時には第２のア
ニールキャップを含む厚い保護層により基板が保護され
るので、Ｖ族元素の揮散が十分に抑制され、品質の高い
ＦＥＴを確実に製造することが可能になる。
【００１５】尚、従来の方法では、基板直上のアニール
キャップ膜の膜厚が 500Å以上必要であった。これに対
して、本発明に係る方法では、基板直上の第１のアニー
ルキャップ膜の膜厚を 500Å未満に抑制できる。一方、
第１のアニールキャップ膜、反転ゲートパターン膜等を
装荷された基板の表面全体に、アニール処理の直前に第
２のアニールキャップ膜を被着させる。従って、アニー
ル処理時には、第１および第２のアニールキャップ膜を
併せて 500Å以上、好ましくは 800Å以上の絶縁膜が基
板上に装荷され、加熱によるＶ族元素の基板からの揮散
は十分に抑制される。
キャップ膜の膜厚が 500Å以上必要であった。これに対
して、本発明に係る方法では、基板直上の第１のアニー
ルキャップ膜の膜厚を 500Å未満に抑制できる。一方、
第１のアニールキャップ膜、反転ゲートパターン膜等を
装荷された基板の表面全体に、アニール処理の直前に第
２のアニールキャップ膜を被着させる。従って、アニー
ル処理時には、第１および第２のアニールキャップ膜を
併せて 500Å以上、好ましくは 800Å以上の絶縁膜が基
板上に装荷され、加熱によるＶ族元素の基板からの揮散
は十分に抑制される。
【００１６】ここで、基板直上に形成される第１のアニ
ールキャップ膜の膜厚は、 200Å以上、 500Å未満とす
ることが好ましい。その理由は、膜厚が 500Å以上にな
るとアニールキャップ膜に生じるアンダーカットが大き
くなり、ゲート電極の段切れが発生し易くなるからであ
る。一方、膜厚が 200Åよりも薄くなると連続した絶縁
膜を被着させることが難しくなり、所謂アイランド構造
が形成され易くなる。このような構造を含む絶縁膜は、
保護膜として十分に機能しない。
ールキャップ膜の膜厚は、 200Å以上、 500Å未満とす
ることが好ましい。その理由は、膜厚が 500Å以上にな
るとアニールキャップ膜に生じるアンダーカットが大き
くなり、ゲート電極の段切れが発生し易くなるからであ
る。一方、膜厚が 200Åよりも薄くなると連続した絶縁
膜を被着させることが難しくなり、所謂アイランド構造
が形成され易くなる。このような構造を含む絶縁膜は、
保護膜として十分に機能しない。
【００１７】以下、図面を参照して本発明に係るＦＥＴ
の構成と製造方法をより具体的に説明するが、以下の開
示は本発明の一実施例に過ぎず、本発明の技術的範囲を
何ら限定するものではない。
の構成と製造方法をより具体的に説明するが、以下の開
示は本発明の一実施例に過ぎず、本発明の技術的範囲を
何ら限定するものではない。
【００１８】
【実施例】図１は、本発明に係るＦＥＴの製造方法を工
程毎に示す図である。
程毎に示す図である。
【００１９】まず、図１(a) に示すように、半絶縁性Ga
As基板１に、素子領域を画成するフォトレジスト２をマ
スクとして、Siイオンを注入する。典型的な条件として
は、加速電圧30ｋｅＶ、ドーズ量２×1012／cm2 を例示
できる。こうして、基板１上に動作層３が形成される。
As基板１に、素子領域を画成するフォトレジスト２をマ
スクとして、Siイオンを注入する。典型的な条件として
は、加速電圧30ｋｅＶ、ドーズ量２×1012／cm2 を例示
できる。こうして、基板１上に動作層３が形成される。
【００２０】次に、図１(b) に示すように、基板１の表
面全体に、第１のアニールキャップとしての絶縁膜４を
被着させる。このとき、絶縁膜４の材料としてはSiＮ、
厚さとしては 200Åが例示できる。尚、このときの膜厚
は、ゲート開口部の膜除去の際にアンダーカットが生じ
ない程度の厚さ（薄さ）であり、且つ、基板全面にわた
ってアイランド構造（島構造）が生じない厚さでなけれ
ばならない。このような条件を配慮すると、膜厚は 200
Å以上、 500Å未満とすることが好ましい。
面全体に、第１のアニールキャップとしての絶縁膜４を
被着させる。このとき、絶縁膜４の材料としてはSiＮ、
厚さとしては 200Åが例示できる。尚、このときの膜厚
は、ゲート開口部の膜除去の際にアンダーカットが生じ
ない程度の厚さ（薄さ）であり、且つ、基板全面にわた
ってアイランド構造（島構造）が生じない厚さでなけれ
ばならない。このような条件を配慮すると、膜厚は 200
Å以上、 500Å未満とすることが好ましい。
【００２１】続いて、図１(c) に示すように、絶縁膜４
上に、フォトレジスト５によりダミーゲートパターン５
ａを形成し、ダミーゲートパターン５ａの両脇で基板表
面が露出している領域にSiイオンを注入する。例えば、
加速電圧100keVで２×1013／cm2 の条件で、絶縁膜４を
透るスルー注入を行い、基板１内にｎ+ 層６が形成され
る。
上に、フォトレジスト５によりダミーゲートパターン５
ａを形成し、ダミーゲートパターン５ａの両脇で基板表
面が露出している領域にSiイオンを注入する。例えば、
加速電圧100keVで２×1013／cm2 の条件で、絶縁膜４を
透るスルー注入を行い、基板１内にｎ+ 層６が形成され
る。
【００２２】次に、基板温度を比較的低く保つことがで
きるスパッタリング法あるいはＥＣＲ−ＣＶＤ法で、例
えば厚さ3000ÅのSi−Ｏ膜を被着させ、更に、前記フォ
トレジスト５と有機溶剤を用いたリフトオフ法により、
フォトレジスト５の反転パターンを形成する。こうし
て、図１(d) に示すように、基板１基板全面に形成され
た厚さ 200Å程度の第１のアニールキャップ膜（絶縁膜
４）の上で、ｎ+ 領域にのみ反転ゲート膜７が装荷され
た状態になる。
きるスパッタリング法あるいはＥＣＲ−ＣＶＤ法で、例
えば厚さ3000ÅのSi−Ｏ膜を被着させ、更に、前記フォ
トレジスト５と有機溶剤を用いたリフトオフ法により、
フォトレジスト５の反転パターンを形成する。こうし
て、図１(d) に示すように、基板１基板全面に形成され
た厚さ 200Å程度の第１のアニールキャップ膜（絶縁膜
４）の上で、ｎ+ 領域にのみ反転ゲート膜７が装荷され
た状態になる。
【００２３】続いて、図１(e) に示すように、基板１上
全体に、第２のアニールキャップ膜となる絶縁膜８を被
着させる。この絶縁膜８は、例えばSiＮにより形成する
ことができ、膜厚は 600Å程度とする。この結果、基板
上のゲート領域11および素子領域外12では、基板１上に
装荷された絶縁膜４および８の合計の厚さが 800Å程度
となり、アニールキャップとして必要な十分な厚さが実
現される。また、反転ゲート膜７の装荷された領域では
反転ゲート膜自体が3000Å以上存在する。従って、動作
層およびｎ+ 層を活性化させるために基板全体を 800℃
程度に加熱しアニール処理を行っても基板からのＶ族元
素の揮散は効果的に阻止される。
全体に、第２のアニールキャップ膜となる絶縁膜８を被
着させる。この絶縁膜８は、例えばSiＮにより形成する
ことができ、膜厚は 600Å程度とする。この結果、基板
上のゲート領域11および素子領域外12では、基板１上に
装荷された絶縁膜４および８の合計の厚さが 800Å程度
となり、アニールキャップとして必要な十分な厚さが実
現される。また、反転ゲート膜７の装荷された領域では
反転ゲート膜自体が3000Å以上存在する。従って、動作
層およびｎ+ 層を活性化させるために基板全体を 800℃
程度に加熱しアニール処理を行っても基板からのＶ族元
素の揮散は効果的に阻止される。
【００２４】こうして活性化された動作層およびｎ+ 層
を備えた基板１に対しては、従来のＦＥＴの製造方法と
同様に、各電極を形成することができる。即ち、第２の
アニールキャップである絶縁膜８、反転ゲート膜７およ
び絶縁膜４を順次除去してオーミック金属であるAuGe／
Ni膜10を被着させる。また、フォトレジストマスクを用
いてゲート電極領域を画成し、Ti／Pt／Auを順次被着さ
せてゲート電極９を形成する。こうして図１(f) に示す
ようにＦＥＴが完成する。尚、ゲート電極を構成する各
金属Ti／Pt／Auの膜厚は1000Å／ 400Å／1500Å程度で
ある。
を備えた基板１に対しては、従来のＦＥＴの製造方法と
同様に、各電極を形成することができる。即ち、第２の
アニールキャップである絶縁膜８、反転ゲート膜７およ
び絶縁膜４を順次除去してオーミック金属であるAuGe／
Ni膜10を被着させる。また、フォトレジストマスクを用
いてゲート電極領域を画成し、Ti／Pt／Auを順次被着さ
せてゲート電極９を形成する。こうして図１(f) に示す
ようにＦＥＴが完成する。尚、ゲート電極を構成する各
金属Ti／Pt／Auの膜厚は1000Å／ 400Å／1500Å程度で
ある。
【００２５】上記の工程において、下層の絶縁膜４を除
去する際には、ダミーゲート５ａに対して少なくとも絶
縁膜４の厚さに応じたアンダーカットが不可避に生じ
る。しかしながら、本発明に従う方法では、絶縁膜４の
厚さを 200Å程度まで薄くすることができるので、ゲー
ト電極を形成する際に「段切れ」が生じるような大きな
アンダーカットは形成されない。また、本実施例ではゲ
ート電極としてのTi層の膜厚を1000Åとしているが、実
際には絶縁膜４よりも厚ければ「段切れ」は発生しな
い。更に、Pt層の厚さも、AuとTiの相互拡散を阻止でき
る厚さを有してさえいれば特に制限はない。
去する際には、ダミーゲート５ａに対して少なくとも絶
縁膜４の厚さに応じたアンダーカットが不可避に生じ
る。しかしながら、本発明に従う方法では、絶縁膜４の
厚さを 200Å程度まで薄くすることができるので、ゲー
ト電極を形成する際に「段切れ」が生じるような大きな
アンダーカットは形成されない。また、本実施例ではゲ
ート電極としてのTi層の膜厚を1000Åとしているが、実
際には絶縁膜４よりも厚ければ「段切れ」は発生しな
い。更に、Pt層の厚さも、AuとTiの相互拡散を阻止でき
る厚さを有してさえいれば特に制限はない。
【００２６】図２は、上記のような方法で、第１アニー
ルキャップの膜厚を変化させて作製した複数のＦＥＴの
閾値電圧Ｖthの測定結果を示すグラフである。
ルキャップの膜厚を変化させて作製した複数のＦＥＴの
閾値電圧Ｖthの測定結果を示すグラフである。
【００２７】同図に示すように、ＦＥＴの製造過程にお
いて、第１アニールキャップとしての絶縁膜４の厚さが
200Å以上になると十分な閾値電圧Ｖthが達成される。
ただし、既に説明したように、絶縁膜４の膜厚を 500Å
以上にした場合は「段切れ」が生じるので、絶縁膜４の
膜厚を 200Å以上、 500Å未満とすることが適切である
ことが判る。尚、この測定結果は、絶縁膜４として、プ
ラズマＣＶＤ法により成膜したSiＮ膜を用いた場合であ
るが、ＥＣＲ−ＣＶＤ法等の他の成膜方法や、SiＯＮ、
SiＯ2 等の他の絶縁膜材料を用いた場合でも、膜厚の範
囲の有効性においては実質的に同じであると考えられ
る。
いて、第１アニールキャップとしての絶縁膜４の厚さが
200Å以上になると十分な閾値電圧Ｖthが達成される。
ただし、既に説明したように、絶縁膜４の膜厚を 500Å
以上にした場合は「段切れ」が生じるので、絶縁膜４の
膜厚を 200Å以上、 500Å未満とすることが適切である
ことが判る。尚、この測定結果は、絶縁膜４として、プ
ラズマＣＶＤ法により成膜したSiＮ膜を用いた場合であ
るが、ＥＣＲ−ＣＶＤ法等の他の成膜方法や、SiＯＮ、
SiＯ2 等の他の絶縁膜材料を用いた場合でも、膜厚の範
囲の有効性においては実質的に同じであると考えられ
る。
【００２８】
【発明の効果】以上詳細に説明したように、本発明に斯
かる方法によれば、アニールキャップにより基板表面を
十分に保護しつつ、ゲート電極における段切れを発生さ
せることなくＦＥＴを製造することが可能になる。
かる方法によれば、アニールキャップにより基板表面を
十分に保護しつつ、ゲート電極における段切れを発生さ
せることなくＦＥＴを製造することが可能になる。
【図１】本発明に係るＦＥＴの製造方法を工程毎に示す
図である。
図である。
【図２】第１の絶縁膜の膜厚と完成したＦＥＴの閾値電
圧Ｖthとの関係を示すグラフである。
圧Ｖthとの関係を示すグラフである。
【図３】従来のＦＥＴの製造方法を説明するための図で
ある。
ある。
【図４】従来の方法で作製してゲート電極の段切れが発
生したＦＥＴの断面構造を示す図である。
生したＦＥＴの断面構造を示す図である。
１・・・化合物半導体基板、 ２・・・フォトレジスト、 ３・・・動作層、 ４・・・絶縁膜（第１のアニールキャップ膜）、 ５・・・フォトレジスト、 ５ａ・・ダミーゲート、 ６・・・ｎ+ 層、 ７・・・反転ゲート膜、 ８・・・絶縁膜（第２のアニールキャップ膜）、 ９・・・ゲート電極
Claims (3)
- 【請求項１】電界効果トランジスタの製造方法であっ
て、 化合物半導体基板上の素子を形成する領域にイオン注入
する工程と、 該化合物半導体基板上に薄い第１の絶縁膜を堆積させる
工程と、 該第１の絶縁膜上にゲート領域に対応したパターンを有
するダミーゲートを装荷する工程と、 該ダミーゲートをマスクとして該化合物半導体基板にイ
オン注入して高密度イオン注入領域を形成する工程と、 該第１の絶縁膜上に該ダミーゲートを反転させたパター
ンを有する絶縁膜により反転ゲート膜を形成する工程
と、 該第１の絶縁膜および該反転ゲート膜の表面全体に第２
の絶縁膜を堆積させる工程と、 該第１および第２の絶縁膜を装荷したした状態で該化合
物半導体基板を加熱してアニール処理を行う工程とを含
み、 該第１の絶縁膜の膜厚と該第２の絶縁膜の膜厚の合計
が、該アニール処理時に該化合物半導体基板からのＶ族
元素の揮散を阻止できる厚さであることを特徴とする電
界効果トランジスタの製造方法。 - 【請求項２】請求項１に記載された電界効果トランジス
タの製造方法において、前記第１の絶縁膜の膜厚が 200
Å以上且つ 500Å未満であることを特徴とする方法。 - 【請求項３】請求項１または請求項２に記載された電界
効果トランジスタの製造方法において、前記第１の絶縁
膜の膜厚および前記第２の絶縁膜の膜厚の合計が 500Å
以上であることを特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331097A JPH10199895A (ja) | 1997-01-09 | 1997-01-09 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331097A JPH10199895A (ja) | 1997-01-09 | 1997-01-09 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199895A true JPH10199895A (ja) | 1998-07-31 |
Family
ID=11829610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1331097A Withdrawn JPH10199895A (ja) | 1997-01-09 | 1997-01-09 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008507843A (ja) * | 2004-07-23 | 2008-03-13 | クリー インコーポレイテッド | キャップ層および埋込みゲートを有する窒化物ベースのトランジスタを作製する方法 |
-
1997
- 1997-01-09 JP JP1331097A patent/JPH10199895A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008507843A (ja) * | 2004-07-23 | 2008-03-13 | クリー インコーポレイテッド | キャップ層および埋込みゲートを有する窒化物ベースのトランジスタを作製する方法 |
| US9666707B2 (en) | 2004-07-23 | 2017-05-30 | Cree, Inc. | Nitride-based transistors with a cap layer and a recessed gate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |