JPH1019940A - 交流電圧検出用入力部の異常検出回路 - Google Patents
交流電圧検出用入力部の異常検出回路Info
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- JPH1019940A JPH1019940A JP17233496A JP17233496A JPH1019940A JP H1019940 A JPH1019940 A JP H1019940A JP 17233496 A JP17233496 A JP 17233496A JP 17233496 A JP17233496 A JP 17233496A JP H1019940 A JPH1019940 A JP H1019940A
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Abstract
(57)【要約】
【課題】 交流電圧検出用のＡ／Ｄ変換器を含む入力部
の異常を、高速かつ正確に検出する。 【解決手段】 交流入力電圧をＡ／Ｄ変換してＣＰＵに
取り込むための交流電圧検出用入力部の異常検出回路に
関する。Ａ／Ｄ変換のサンプリングパルスを交流入力電
圧の基本波周期のｎ（ｎは２以上の整数）倍の周期のパ
ルスに分周する分周カウンタ２と、前記パルスを交流入
力電圧に加算する加算器と、この加算器の出力を前記入
力部を介して連続的にフーリエ変換するフーリエ演算手
段８と、このフーリエ演算手段８から出力される直流項
成分の周期と前記パルスの周期との不一致を検出して前
記入力部の異常を検出するゆらぎ量周期判定手段９、タ
イマ１０とを備える。
の異常を、高速かつ正確に検出する。 【解決手段】 交流入力電圧をＡ／Ｄ変換してＣＰＵに
取り込むための交流電圧検出用入力部の異常検出回路に
関する。Ａ／Ｄ変換のサンプリングパルスを交流入力電
圧の基本波周期のｎ（ｎは２以上の整数）倍の周期のパ
ルスに分周する分周カウンタ２と、前記パルスを交流入
力電圧に加算する加算器と、この加算器の出力を前記入
力部を介して連続的にフーリエ変換するフーリエ演算手
段８と、このフーリエ演算手段８から出力される直流項
成分の周期と前記パルスの周期との不一致を検出して前
記入力部の異常を検出するゆらぎ量周期判定手段９、タ
イマ１０とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、発変電所向けのデ
ィジタル形制御装置や保護リレー、計測監視システム等
において、電力系統の交流電圧（交流電流を計測するた
めに電圧に変換する場合を含む）を検出するためのＡ／
Ｄ変換器を含む入力部の異常検出回路に関する。特に、
本発明は、信頼性及び常時監視が要求される設備であっ
て、ディジタル制御系などのように高速で故障診断が必
要とされる分野に適用される。
ィジタル形制御装置や保護リレー、計測監視システム等
において、電力系統の交流電圧（交流電流を計測するた
めに電圧に変換する場合を含む）を検出するためのＡ／
Ｄ変換器を含む入力部の異常検出回路に関する。特に、
本発明は、信頼性及び常時監視が要求される設備であっ
て、ディジタル制御系などのように高速で故障診断が必
要とされる分野に適用される。
【０００２】
【従来の技術】図５は、ディジタル形保護リレー等に使
用されている従来の異常検出回路を示しており、１１は
交流入力電圧、１８は第３調波発振器、３はアナログロ
ーパスフィルタ、６はＡ／Ｄ変換器、７’はＣＰＵ、１
９は基本波抽出ディジタルフィルタ、２０は第３調波抽
出ディジタルフィルタ、２１は比較器、１０はタイマ、
１５は異常アラームを示す。
用されている従来の異常検出回路を示しており、１１は
交流入力電圧、１８は第３調波発振器、３はアナログロ
ーパスフィルタ、６はＡ／Ｄ変換器、７’はＣＰＵ、１
９は基本波抽出ディジタルフィルタ、２０は第３調波抽
出ディジタルフィルタ、２１は比較器、１０はタイマ、
１５は異常アラームを示す。
【０００３】この回路では、Ａ／Ｄ変換器６の入力側で
交流入力電圧１１に第３調波を予め加算し、後段のディ
ジタルフィルタ１９により基本波を抽出すると共に、デ
ィジタルフィルタ２０により抽出された第３調波がタイ
マ１０による設定時間以上、途絶えた場合に、入力部を
構成するアナログローパスフィルタ３やマルチプレクサ
（図示せず）、Ａ／Ｄ変換器６等に故障が発生したこと
を検出するものである。
交流入力電圧１１に第３調波を予め加算し、後段のディ
ジタルフィルタ１９により基本波を抽出すると共に、デ
ィジタルフィルタ２０により抽出された第３調波がタイ
マ１０による設定時間以上、途絶えた場合に、入力部を
構成するアナログローパスフィルタ３やマルチプレクサ
（図示せず）、Ａ／Ｄ変換器６等に故障が発生したこと
を検出するものである。
【０００４】上記従来の技術では、電力系統に存在する
高調波（第３調波を含む）が正規の入力として入ってき
た場合、内部加算している発振器１８からの第３調波と
干渉する結果、この第３調波を見失ってしまうことがあ
る。このため、一般的には、電力系統の高調波が時間的
に変化するのを利用して、第３調波が２４時間（＝タイ
マ１０による設定時間）以上継続してＣＰＵ７’により
検出されない時をもって入力部に異常が発生したものと
みなしていた。
高調波（第３調波を含む）が正規の入力として入ってき
た場合、内部加算している発振器１８からの第３調波と
干渉する結果、この第３調波を見失ってしまうことがあ
る。このため、一般的には、電力系統の高調波が時間的
に変化するのを利用して、第３調波が２４時間（＝タイ
マ１０による設定時間）以上継続してＣＰＵ７’により
検出されない時をもって入力部に異常が発生したものと
みなしていた。
【０００５】
【発明が解決しようとする課題】しかるに、これによる
と入力部の異常を高速で検出するという要請に応えるこ
とができず、その解決が望まれていた。そこで本発明
は、フーリエ変換の周波数分析機能を利用して、交流電
圧検出用の入力部に発生した異常を高速で検出するよう
にした異常検出回路を提供しようとするものである。
と入力部の異常を高速で検出するという要請に応えるこ
とができず、その解決が望まれていた。そこで本発明
は、フーリエ変換の周波数分析機能を利用して、交流電
圧検出用の入力部に発生した異常を高速で検出するよう
にした異常検出回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、電力系統に本来的に存在しないパルス波
形をＡ／Ｄ変換のサンプリングパルスから生成し、この
パルスを交流入力電圧に加算した信号をＡ／Ｄ変換した
後にフーリエ変換し、その出力に基づいてＡ／Ｄ変換器
を含む入力部の異常を検出するようにしたものである。
め、本発明は、電力系統に本来的に存在しないパルス波
形をＡ／Ｄ変換のサンプリングパルスから生成し、この
パルスを交流入力電圧に加算した信号をＡ／Ｄ変換した
後にフーリエ変換し、その出力に基づいてＡ／Ｄ変換器
を含む入力部の異常を検出するようにしたものである。
【０００７】すなわち、請求項１記載の発明は、交流入
力電圧をＡ／Ｄ変換してＣＰＵに取り込むための交流電
圧検出用入力部において、Ａ／Ｄ変換のサンプリングパ
ルスを交流入力電圧の基本波周期のｎ（ｎは２以上の整
数）倍の周期のパルスに分周する分周手段と、前記パル
スを交流入力電圧に加算する加算手段と、この加算手段
の出力を前記入力部を介して連続的にフーリエ変換する
フーリエ演算手段と、このフーリエ演算手段から出力さ
れる直流項成分の周期と前記パルスの周期との不一致を
検出して前記入力部の異常を検出する手段とを備えたも
のである。
力電圧をＡ／Ｄ変換してＣＰＵに取り込むための交流電
圧検出用入力部において、Ａ／Ｄ変換のサンプリングパ
ルスを交流入力電圧の基本波周期のｎ（ｎは２以上の整
数）倍の周期のパルスに分周する分周手段と、前記パル
スを交流入力電圧に加算する加算手段と、この加算手段
の出力を前記入力部を介して連続的にフーリエ変換する
フーリエ演算手段と、このフーリエ演算手段から出力さ
れる直流項成分の周期と前記パルスの周期との不一致を
検出して前記入力部の異常を検出する手段とを備えたも
のである。
【０００８】請求項２記載の発明は、交流入力電圧をＡ
／Ｄ変換してＣＰＵに取り込むための交流電圧検出用入
力部において、Ａ／Ｄ変換のサンプリングパルスを交流
入力電圧の基本波周波数のｎ（ｎは２以上の整数）倍の
周波数のパルスに分周する分周手段と、前記パルスを交
流入力電圧に加算する加算手段と、この加算手段の出力
を前記入力部を介して連続的にフーリエ変換するフーリ
エ演算手段と、このフーリエ演算手段から出力される周
波数スペクトルの特徴に基づいて前記入力部の異常を検
出する手段とを備えたものである。
／Ｄ変換してＣＰＵに取り込むための交流電圧検出用入
力部において、Ａ／Ｄ変換のサンプリングパルスを交流
入力電圧の基本波周波数のｎ（ｎは２以上の整数）倍の
周波数のパルスに分周する分周手段と、前記パルスを交
流入力電圧に加算する加算手段と、この加算手段の出力
を前記入力部を介して連続的にフーリエ変換するフーリ
エ演算手段と、このフーリエ演算手段から出力される周
波数スペクトルの特徴に基づいて前記入力部の異常を検
出する手段とを備えたものである。
【０００９】
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１は請求項１記載の発明の実施形態を
示しており、図５と同一の構成要素には同一符号を付し
てある。
態を説明する。図１は請求項１記載の発明の実施形態を
示しており、図５と同一の構成要素には同一符号を付し
てある。
【００１０】図１において、１はサンプリングタイマで
あり、このタイマ１から出力されるＡ／Ｄ変換用のサン
プリングパルスが分周カウンタ２及びサンプル・ホール
ド回路４に加えられている。分周カウンタ２では、上記
サンプリングパルスに基づき、交流基本波（周波数５０
Ｈｚまたは６０Ｈｚ）の周期に対しｎ（ｎは２以上の整
数）倍の周期を持つ低周波数のパルスを生成する。この
パルスは、増幅後に交流入力電圧１１に加算されてい
る。
あり、このタイマ１から出力されるＡ／Ｄ変換用のサン
プリングパルスが分周カウンタ２及びサンプル・ホール
ド回路４に加えられている。分周カウンタ２では、上記
サンプリングパルスに基づき、交流基本波（周波数５０
Ｈｚまたは６０Ｈｚ）の周期に対しｎ（ｎは２以上の整
数）倍の周期を持つ低周波数のパルスを生成する。この
パルスは、増幅後に交流入力電圧１１に加算されてい
る。
【００１１】アナログローパスフィルタ３に後続するサ
ンプル・ホールド回路４の後段には、マルチプレクサ５
が接続されている。このマルチプレクサ５は、図示され
ていない他チャンネルの交流入力電圧を含む複数の交流
電圧が入力される場合に、これらを順次選択して出力す
るためのものである。マルチプレクサ５の後段にはＡ／
Ｄ変換器６が接続され、その出力信号はＣＰＵ７内のフ
ーリエ演算手段８に加えられている。なお、このフーリ
エ演算手段８には分周カウンタ２からの割込信号１２が
入力されている。
ンプル・ホールド回路４の後段には、マルチプレクサ５
が接続されている。このマルチプレクサ５は、図示され
ていない他チャンネルの交流入力電圧を含む複数の交流
電圧が入力される場合に、これらを順次選択して出力す
るためのものである。マルチプレクサ５の後段にはＡ／
Ｄ変換器６が接続され、その出力信号はＣＰＵ７内のフ
ーリエ演算手段８に加えられている。なお、このフーリ
エ演算手段８には分周カウンタ２からの割込信号１２が
入力されている。
【００１２】フーリエ演算手段８は、前記Ａ／Ｄ変換器
６から出力されるディジタル信号を連続的にフーリエ変
換し、基本波成分１３と、フーリエ変換値のゆらぎ量と
しての直流項成分１４に分離して出力する。このうち、
直流項成分１４はゆらぎ量周期判定手段９に入力されて
おり、この判定手段９では、入力される直流項成分１４
が、正常時には分周カウンタ２からの加算パルスの周期
で変化していることを検出している。
６から出力されるディジタル信号を連続的にフーリエ変
換し、基本波成分１３と、フーリエ変換値のゆらぎ量と
しての直流項成分１４に分離して出力する。このうち、
直流項成分１４はゆらぎ量周期判定手段９に入力されて
おり、この判定手段９では、入力される直流項成分１４
が、正常時には分周カウンタ２からの加算パルスの周期
で変化していることを検出している。
【００１３】ゆらぎ量周期判定手段９の出力信号はタイ
マ１０に加えられ、上述した周期の一致が一定時間以上
検出されなかった場合に、アナログローパスフィルタ３
からＡ／Ｄ変換器６に至る入力部の異常アラームを発生
する。
マ１０に加えられ、上述した周期の一致が一定時間以上
検出されなかった場合に、アナログローパスフィルタ３
からＡ／Ｄ変換器６に至る入力部の異常アラームを発生
する。
【００１４】図２はこの実施形態の動作を示すタイミン
グチャートであり、交流入力電圧１１の基本波成分の周
期に対し、分周カウンタ２からの加算パルスの周期を２
倍とした例である。前記アナログローパスフィルタ３か
らＡ／Ｄ変換器６に至る入力部が正常である場合、ＣＰ
Ｕ７の入力信号は、図２に示すごとく、加算パルスの周
期に起因して加算パルスの立ち上がり及び立ち下がりご
とに歪んだ波形となる。これにより、フーリエ変換によ
る直流項成分は加算パルスと同一周期のパルスになる。
このとき、タイマ１０からは、一定時間以上にわたり直
流項成分と加算パルスとが同一周期であることが検出さ
れているため、異常アラーム１５は出力されない。
グチャートであり、交流入力電圧１１の基本波成分の周
期に対し、分周カウンタ２からの加算パルスの周期を２
倍とした例である。前記アナログローパスフィルタ３か
らＡ／Ｄ変換器６に至る入力部が正常である場合、ＣＰ
Ｕ７の入力信号は、図２に示すごとく、加算パルスの周
期に起因して加算パルスの立ち上がり及び立ち下がりご
とに歪んだ波形となる。これにより、フーリエ変換によ
る直流項成分は加算パルスと同一周期のパルスになる。
このとき、タイマ１０からは、一定時間以上にわたり直
流項成分と加算パルスとが同一周期であることが検出さ
れているため、異常アラーム１５は出力されない。
【００１５】いま、入力部の何れかの回路に故障が発生
した場合には、ＣＰＵ７の入力信号のレベルがゼロにな
り、フーリエ変換による直流項成分もゼロになって変化
しなくなる。このため、直流項成分と加算パルスとの一
定時間以上にわたる周波数の不一致が検出されてタイマ
１０から異常アラーム１５が出力されるようになり、入
力部の異常を検出することができる。
した場合には、ＣＰＵ７の入力信号のレベルがゼロにな
り、フーリエ変換による直流項成分もゼロになって変化
しなくなる。このため、直流項成分と加算パルスとの一
定時間以上にわたる周波数の不一致が検出されてタイマ
１０から異常アラーム１５が出力されるようになり、入
力部の異常を検出することができる。
【００１６】次に、図３は請求項２に記載した発明の実
施形態を示している。なお、図１と同一の構成要素には
同一番号を付してある。この実施形態では、サンプリン
グパルスが入力される分周カウンタ２により、交流基本
波周波数（５０Ｈｚまたは６０Ｈｚ）に対しｎ（ｎは２
以上の整数）倍の周波数を持つパルスを生成し増幅して
交流入力電圧１１に加算するように構成されている。
施形態を示している。なお、図１と同一の構成要素には
同一番号を付してある。この実施形態では、サンプリン
グパルスが入力される分周カウンタ２により、交流基本
波周波数（５０Ｈｚまたは６０Ｈｚ）に対しｎ（ｎは２
以上の整数）倍の周波数を持つパルスを生成し増幅して
交流入力電圧１１に加算するように構成されている。
【００１７】アナログローパスフィルタ３からＡ／Ｄ変
換器６に至る入力部の構成は図１と同様である。一方、
ＣＰＵ７の内部では、フーリエ演算手段８が、基本波成
分１３以外に複数の高調波成分１６として直流項成分及
び高次高調波成分を出力する。ここで、高次高調波成分
としては、第２調波成分、第６調波成分等であり得る。
換器６に至る入力部の構成は図１と同様である。一方、
ＣＰＵ７の内部では、フーリエ演算手段８が、基本波成
分１３以外に複数の高調波成分１６として直流項成分及
び高次高調波成分を出力する。ここで、高次高調波成分
としては、第２調波成分、第６調波成分等であり得る。
【００１８】上記高調波成分１６はスペクトル判定手段
１７に入力され、高調波成分１６の周波数スペクトルが
検出される。後段のタイマ１０では、スペクトル判定手
段１７によって所定の周波数スペクトルが一定時間以上
にわたって出力されなくなった場合に、入力部に関する
異常アラーム１５を出力する。
１７に入力され、高調波成分１６の周波数スペクトルが
検出される。後段のタイマ１０では、スペクトル判定手
段１７によって所定の周波数スペクトルが一定時間以上
にわたって出力されなくなった場合に、入力部に関する
異常アラーム１５を出力する。
【００１９】図４は、この実施形態の動作を示してい
る。なお、図４は、交流基本波の２倍の周波数を持つパ
ルスを交流入力電圧１１に加算した例である。アナログ
ローパスフィルタ３からＡ／Ｄ変換器６に至る入力部が
正常である場合、ＣＰＵ７の入力信号は、図示するよう
に交流基本波に高調波成分が重畳した波形となる。
る。なお、図４は、交流基本波の２倍の周波数を持つパ
ルスを交流入力電圧１１に加算した例である。アナログ
ローパスフィルタ３からＡ／Ｄ変換器６に至る入力部が
正常である場合、ＣＰＵ７の入力信号は、図示するよう
に交流基本波に高調波成分が重畳した波形となる。
【００２０】これにより、連続的なフーリエ変換によっ
て得られる高調波成分１６は、直流項成分、第２調波成
分、第６調波成分等を含むものとなり、スペクトル判定
手段１７及びタイマ１０はこれらのスペクトルが検出さ
れている限り、入力部は正常であると判断して異常アラ
ーム１５を出力しない。
て得られる高調波成分１６は、直流項成分、第２調波成
分、第６調波成分等を含むものとなり、スペクトル判定
手段１７及びタイマ１０はこれらのスペクトルが検出さ
れている限り、入力部は正常であると判断して異常アラ
ーム１５を出力しない。
【００２１】また、入力部の何れかの回路に故障が発生
したときには、ＣＰＵ７の入力信号がゼロになり、直流
項成分や高次高調波成分のスペクトルもゼロになるの
で、その時間が一定時間以上継続した場合に、タイマ１
０から異常アラーム１５が出力される。
したときには、ＣＰＵ７の入力信号がゼロになり、直流
項成分や高次高調波成分のスペクトルもゼロになるの
で、その時間が一定時間以上継続した場合に、タイマ１
０から異常アラーム１５が出力される。
【００２２】つまり本実施形態は、交流入力電圧に基本
波のｎ倍の周波数のパルスを加算した時の連続的なフー
リエ変換による周波数スペクトルの特徴に基づいて入力
部の異常を検出するものである。この場合、周波数スペ
クトルは高速フーリエ変換によりごく短時間で検出可能
であるから、高速な異常検出、リアルタイムの監視が可
能になる。
波のｎ倍の周波数のパルスを加算した時の連続的なフー
リエ変換による周波数スペクトルの特徴に基づいて入力
部の異常を検出するものである。この場合、周波数スペ
クトルは高速フーリエ変換によりごく短時間で検出可能
であるから、高速な異常検出、リアルタイムの監視が可
能になる。
【００２３】
【発明の効果】以上のように本発明は、交流入力電圧
に、電力系統に存在しない所定周期または周波数を持つ
パルスを加算して入力部を通過させ、その後、これをフ
ーリエ変換してその結果に基づき入力部の異常を検出す
るものである。これにより、従来のように内部加算の第
３調波を見失う等の不都合がなく、また従来よりも遥か
に高速かつ正確に入力部の異常を検出することができ
る。
に、電力系統に存在しない所定周期または周波数を持つ
パルスを加算して入力部を通過させ、その後、これをフ
ーリエ変換してその結果に基づき入力部の異常を検出す
るものである。これにより、従来のように内部加算の第
３調波を見失う等の不都合がなく、また従来よりも遥か
に高速かつ正確に入力部の異常を検出することができ
る。
【図１】請求項１記載の発明の実施形態を示す機能ブロ
ック図である。
ック図である。
【図２】図１の動作を示すタイミングチャートである。
【図３】請求項２記載の発明の実施形態を示す機能ブロ
ック図である。
ック図である。
【図４】図３の動作を示すタイミングチャートである。
【図５】従来技術を示す機能ブロック図である。
１ サンプリングタイマ ２ 分周カウンタ ３ アナログローパスフィルタ ４ サンプル・ホールド回路 ５ マルチプレクサ ６ Ａ／Ｄ変換器 ７ ＣＰＵ ８ フーリエ演算手段 ９ ゆらぎ量周期判定手段 １０ タイマ １１ 交流入力電圧 １２ 割込信号 １３ 基本波成分 １４ 直流項成分 １５ 異常アラーム １６ 高調波成分 １７ スペクトル判定手段
Claims (2)
- 【請求項１】 交流入力電圧をＡ／Ｄ変換してＣＰＵに
取り込むための交流電圧検出用入力部において、 Ａ／Ｄ変換のサンプリングパルスを交流入力電圧の基本
波周期のｎ（ｎは２以上の整数）倍の周期のパルスに分
周する分周手段と、 前記パルスを交流入力電圧に加算する加算手段と、 この加算手段の出力を前記入力部を介して連続的にフー
リエ変換するフーリエ演算手段と、 このフーリエ演算手段から出力される直流項成分の周期
と前記パルスの周期との不一致を検出して前記入力部の
異常を検出する手段と、 を備えたことを特徴とする交流電圧検出用入力部の異常
検出回路。 - 【請求項２】 交流入力電圧をＡ／Ｄ変換してＣＰＵに
取り込むための交流電圧検出用入力部において、 Ａ／Ｄ変換のサンプリングパルスを交流入力電圧の基本
波周波数のｎ（ｎは２以上の整数）倍の周波数のパルス
に分周する分周手段と、 前記パルスを交流入力電圧に加算する加算手段と、 この加算手段の出力を前記入力部を介して連続的にフー
リエ変換するフーリエ演算手段と、 このフーリエ演算手段から出力される周波数スペクトル
の特徴に基づいて前記入力部の異常を検出する手段と、 を備えたことを特徴とする交流電圧検出用入力部の異常
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17233496A JP3431116B2 (ja) | 1996-07-02 | 1996-07-02 | 交流電圧検出用入力部の異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17233496A JP3431116B2 (ja) | 1996-07-02 | 1996-07-02 | 交流電圧検出用入力部の異常検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1019940A true JPH1019940A (ja) | 1998-01-23 |
| JP3431116B2 JP3431116B2 (ja) | 2003-07-28 |
Family
ID=15939983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17233496A Expired - Lifetime JP3431116B2 (ja) | 1996-07-02 | 1996-07-02 | 交流電圧検出用入力部の異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3431116B2 (ja) |
-
1996
- 1996-07-02 JP JP17233496A patent/JP3431116B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3431116B2 (ja) | 2003-07-28 |
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