JPH10189889A - シングル・チップでｄｒａｍマクロとロジック・コアを統合したシステム - Google Patents
シングル・チップでｄｒａｍマクロとロジック・コアを統合したシステムInfo
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- JPH10189889A JPH10189889A JP9330060A JP33006097A JPH10189889A JP H10189889 A JPH10189889 A JP H10189889A JP 9330060 A JP9330060 A JP 9330060A JP 33006097 A JP33006097 A JP 33006097A JP H10189889 A JPH10189889 A JP H10189889A
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Abstract
(57)【要約】
【課題】 同じチップ上にＤＲＡＭマクロとロジック・
コアを配置する仕様を提供する。 【解決手段】 チップは、チップの上部と下部に置かれ
たマルチバンクＳＤＲＡＭ（同期式ＤＲＡＭ）マクロを
含み、チップの中央部の、上下のＳＤＲＡＭマクロの間
にロジック・コアが置かれる。チップの中央部の片側に
はＰＬＬが置かれ、ＰＬＬからのクロックは、チップの
中央に導かれ、次にバッファされてからＳＤＲＡＭマク
ロとロジック・コアとを駆動する。
コアを配置する仕様を提供する。 【解決手段】 チップは、チップの上部と下部に置かれ
たマルチバンクＳＤＲＡＭ（同期式ＤＲＡＭ）マクロを
含み、チップの中央部の、上下のＳＤＲＡＭマクロの間
にロジック・コアが置かれる。チップの中央部の片側に
はＰＬＬが置かれ、ＰＬＬからのクロックは、チップの
中央に導かれ、次にバッファされてからＳＤＲＡＭマク
ロとロジック・コアとを駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には１つの
集積回路（ＩＣ）チップ上にマージ（混合）されたロジ
ックとＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）のアーキテクチャに関し、更に詳細には、標準
化されたシングル・チップ混合型ＤＲＡＭ／ロジック・
アーキテクチャ、及びクリティカル・パスのクロック及
び制御信号の配線の平衡化を実現し、ＤＲＡＭマクロ及
びロジック・コアのパワー・グリッド分配網を簡素化す
るフロア・プランに関する。本発明は、特にランダム・
アクセスの読取り及び書込みのトラフィックで高性能帯
域幅を維持できる統合媒体メモリＵＭＭ（Unified Medi
a Memory）エンジンに適用できる。
集積回路（ＩＣ）チップ上にマージ（混合）されたロジ
ックとＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）のアーキテクチャに関し、更に詳細には、標準
化されたシングル・チップ混合型ＤＲＡＭ／ロジック・
アーキテクチャ、及びクリティカル・パスのクロック及
び制御信号の配線の平衡化を実現し、ＤＲＡＭマクロ及
びロジック・コアのパワー・グリッド分配網を簡素化す
るフロア・プランに関する。本発明は、特にランダム・
アクセスの読取り及び書込みのトラフィックで高性能帯
域幅を維持できる統合媒体メモリＵＭＭ（Unified Medi
a Memory）エンジンに適用できる。
【０００２】
【従来の技術】数百万のロジック・ゲート及びメモリ・
セルを持つ複雑なシステムをシングル・チップ上にまと
めるために、色々な試みが成されている。シングル・チ
ップ上にこれほど多くのゲート及びメモリ・マクロを設
計することは、しかし途方もない挑戦である。現在の半
導体産業の環境では、ロジック・プロセス技術をもとに
ロジック・コアが開発され、ＤＲＡＭプロセス技術をも
とにＤＲＡＭマクロが開発される。ロジック及びＤＲＡ
Ｍの技術は全く異なる２つのアプローチである。
セルを持つ複雑なシステムをシングル・チップ上にまと
めるために、色々な試みが成されている。シングル・チ
ップ上にこれほど多くのゲート及びメモリ・マクロを設
計することは、しかし途方もない挑戦である。現在の半
導体産業の環境では、ロジック・プロセス技術をもとに
ロジック・コアが開発され、ＤＲＡＭプロセス技術をも
とにＤＲＡＭマクロが開発される。ロジック及びＤＲＡ
Ｍの技術は全く異なる２つのアプローチである。
【０００３】カスタム設計、合成設計及び事前設計のロ
ジック・コアと、基本原理が大幅に異なる再利用可能な
ＤＲＡＭマクロを組み合わせることはかなり複雑であ
る。市場に向け、新しいＳＯＣ（System-On-Chip）製品
を作り上げるには、ロジックとＤＲＡＭをマージする新
しい技術がすぐにも求められる。
ジック・コアと、基本原理が大幅に異なる再利用可能な
ＤＲＡＭマクロを組み合わせることはかなり複雑であ
る。市場に向け、新しいＳＯＣ（System-On-Chip）製品
を作り上げるには、ロジックとＤＲＡＭをマージする新
しい技術がすぐにも求められる。
【０００４】基本ＳＯＣ設計に関する現在の考え方で
は、ＰＣＢ（プリント回路基板）に既製部品をセットす
ることとかなり似ている方法で、ロジック・コアまたは
メモリ・マクロがチップにセットされ、次にメモリ、ラ
ンダム・ロジック及びデータ・パスの接続が追加され、
システム・レベルでの統合がなされる。しかしことはそ
う単純ではない。既存のロジック・コアやメモリ・マク
ロを扱うことは、設計時間がかなり短縮されることにな
るが、このアプローチでは新たにマージされたロジック
とＤＲＡＭの技術をチップ上で適合させるために、なお
かなりのインタフェース作業とカスタム設計が必要にな
る。技術のマッピングには、ロジック・コアとＤＲＡＭ
マクロを従来の方法で組み合わせるとき、トランジスタ
しきい値、金属の層、グローバル・シミュレーション、
確認、ワイヤ・ルーティング、チップの統合等の困難な
課題がある。ロジック・コアとＤＲＡＭマクロとの間に
はスイッチング・ノイズ減結合コンデンサがなければな
らない。この他クロック・スキュー、性能、電力消費、
ランダム・アクセス・データ速度、ＤＲＡＭマクロとロ
ジック・コアの同期、ノイズ・マージン、パッケージ等
の問題も大きくなり得る。従って、フロア・プラン、電
力及びクロック分配、アドレス、制御データ・パス及び
入力／出力（Ｉ／Ｏ）バス設計等が、シングル・チップ
にシステムを統合する上で大きな課題になっている。
は、ＰＣＢ（プリント回路基板）に既製部品をセットす
ることとかなり似ている方法で、ロジック・コアまたは
メモリ・マクロがチップにセットされ、次にメモリ、ラ
ンダム・ロジック及びデータ・パスの接続が追加され、
システム・レベルでの統合がなされる。しかしことはそ
う単純ではない。既存のロジック・コアやメモリ・マク
ロを扱うことは、設計時間がかなり短縮されることにな
るが、このアプローチでは新たにマージされたロジック
とＤＲＡＭの技術をチップ上で適合させるために、なお
かなりのインタフェース作業とカスタム設計が必要にな
る。技術のマッピングには、ロジック・コアとＤＲＡＭ
マクロを従来の方法で組み合わせるとき、トランジスタ
しきい値、金属の層、グローバル・シミュレーション、
確認、ワイヤ・ルーティング、チップの統合等の困難な
課題がある。ロジック・コアとＤＲＡＭマクロとの間に
はスイッチング・ノイズ減結合コンデンサがなければな
らない。この他クロック・スキュー、性能、電力消費、
ランダム・アクセス・データ速度、ＤＲＡＭマクロとロ
ジック・コアの同期、ノイズ・マージン、パッケージ等
の問題も大きくなり得る。従って、フロア・プラン、電
力及びクロック分配、アドレス、制御データ・パス及び
入力／出力（Ｉ／Ｏ）バス設計等が、シングル・チップ
にシステムを統合する上で大きな課題になっている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭマクロとロジック・コアを同じチップ上に混載する
仕様を提供することである。
ＡＭマクロとロジック・コアを同じチップ上に混載する
仕様を提供することである。
【０００６】
【課題を解決するための手段】本発明に従って、シング
ル・チップ上でロジックとＤＲＡＭがマージされるサブ
システム・アーキテクチャの仕様が得られる。チップ
は、チップの上部と下部に置かれたマルチバンクのＳＤ
ＲＡＭ（同期式ＤＲＡＭ）マクロを含み、チップの中央
部、上下のＳＤＲＡＭマクロの間にロジック・コアが置
かれる。チップの中央部の片側には少なくとも１つのＰ
ＬＬ（位相ロック・ループ）が置かれ、オンチップ・シ
ステム・クロックが提供される。クロックは、チップの
中央に導かれ、次にバッファされてからファン・アウト
し、ＳＤＲＡＭマクロとロジック・コアとを駆動する。
クロック信号は、特定の幅と厚みを持つ２つ以上の厚い
ワイヤ金属層を用いて、チップ全体に分配される。オン
チップ・システム・バスは、ＳＤＲＡＭマクロとロジッ
ク・コアとの間で高速データ転送を実現する。ロジック
・コアは用途によるが、例えばビット幅の広いデータ・
パスの計算エンジン、グラフィックス・エンジン、マイ
クロプロセッサ・コア等である。マルチプレクサとバッ
ファ回路が組み合わせられ、オンチップ・システム・バ
スとオフチップ・デバイスとの間に、オフチップＩ／Ｏ
ドライバを通して高速双方向データ転送が実現される。
ＳＤＲＡＭマクロとロジック・コアのための別々のパワ
ー・グリッドに、減結合コンデンサ・アレイがＳＤＲＡ
Ｍマクロとロジック・コアに対して個別に含まれる。プ
ログラマブル配線セル構造により、ＳＤＲＡＭマクロ
間、及びＳＤＲＡＭマクロとロジック・コア間でパワー
・グリッドが接続されまたは開かれる。
ル・チップ上でロジックとＤＲＡＭがマージされるサブ
システム・アーキテクチャの仕様が得られる。チップ
は、チップの上部と下部に置かれたマルチバンクのＳＤ
ＲＡＭ（同期式ＤＲＡＭ）マクロを含み、チップの中央
部、上下のＳＤＲＡＭマクロの間にロジック・コアが置
かれる。チップの中央部の片側には少なくとも１つのＰ
ＬＬ（位相ロック・ループ）が置かれ、オンチップ・シ
ステム・クロックが提供される。クロックは、チップの
中央に導かれ、次にバッファされてからファン・アウト
し、ＳＤＲＡＭマクロとロジック・コアとを駆動する。
クロック信号は、特定の幅と厚みを持つ２つ以上の厚い
ワイヤ金属層を用いて、チップ全体に分配される。オン
チップ・システム・バスは、ＳＤＲＡＭマクロとロジッ
ク・コアとの間で高速データ転送を実現する。ロジック
・コアは用途によるが、例えばビット幅の広いデータ・
パスの計算エンジン、グラフィックス・エンジン、マイ
クロプロセッサ・コア等である。マルチプレクサとバッ
ファ回路が組み合わせられ、オンチップ・システム・バ
スとオフチップ・デバイスとの間に、オフチップＩ／Ｏ
ドライバを通して高速双方向データ転送が実現される。
ＳＤＲＡＭマクロとロジック・コアのための別々のパワ
ー・グリッドに、減結合コンデンサ・アレイがＳＤＲＡ
Ｍマクロとロジック・コアに対して個別に含まれる。プ
ログラマブル配線セル構造により、ＳＤＲＡＭマクロ
間、及びＳＤＲＡＭマクロとロジック・コア間でパワー
・グリッドが接続されまたは開かれる。
【０００７】
【発明の実施の態様】各図、特に図１を参照する。シン
グル・チップでロジックとＤＲＡＭをマージしたサブシ
ステムのアーキテクチャが示してある。図は特別なアー
キテクチャであり、ランダム・アクセスの読取り及び書
込みのトラフィックで高性能帯域幅を維持できる、ＤＲ
ＡＭとロジックをマージした技術としての統合媒体メモ
リＵＭＭ（Unified Media Memory）チップを対象にして
いる。この特定のアーキテクチャは、１つの例としての
み示しており、開示されている手法は、多くの高性能Ｓ
ＯＣ設計に有益であることは理解されよう。
グル・チップでロジックとＤＲＡＭをマージしたサブシ
ステムのアーキテクチャが示してある。図は特別なアー
キテクチャであり、ランダム・アクセスの読取り及び書
込みのトラフィックで高性能帯域幅を維持できる、ＤＲ
ＡＭとロジックをマージした技術としての統合媒体メモ
リＵＭＭ（Unified Media Memory）チップを対象にして
いる。この特定のアーキテクチャは、１つの例としての
み示しており、開示されている手法は、多くの高性能Ｓ
ＯＣ設計に有益であることは理解されよう。
【０００８】図１に示したシステムは、位相ロック・ル
ープ（ＰＬＬ）クロック１１、ゲート・アレイまたは標
準セル・ランダム・ロジック・メモリ・コントローラ１
２、高帯域幅グラフィック・エンジン１３（図１ではＢ
ｉｔＢＬＴ）、直接アクセス・メモリＳＡＭ（Series A
ccess Memory）１４、及びマルチバンク６４メガビット
（ＭＢ）同期ＤＲＡＭ（ＳＤＲＡＭ）１５を含む。これ
らのロジック・コアとＳＤＲＡＭマクロは、高帯域幅２
５６ビットでオンチップの上下データ・バス１６Ａ、１
６Ｂを通して通信する。ゲート・アレイ・メモリ・コン
トローラ１２は全ての制御信号及びアドレス信号を各種
ＳＤＲＡＭマクロに提供する。マルチプレクサとバッフ
ァの組み合わせ（ＭＵＸ／ＢＵＦＦ）１７Ａ、１７Ｂ、
１７Ｃ及び１７Ｄは、オフチップ入力／出力（Ｉ／Ｏ）
のため、オフチップ・ドライバを介してデータ・バス１
６Ａ、１６Ｂの端部に接続される（図６、図７のフロア
・プランの周囲に示す通り）。ＰＬＬ１１はオンチップ
・クロック生成網を提供する。
ープ（ＰＬＬ）クロック１１、ゲート・アレイまたは標
準セル・ランダム・ロジック・メモリ・コントローラ１
２、高帯域幅グラフィック・エンジン１３（図１ではＢ
ｉｔＢＬＴ）、直接アクセス・メモリＳＡＭ（Series A
ccess Memory）１４、及びマルチバンク６４メガビット
（ＭＢ）同期ＤＲＡＭ（ＳＤＲＡＭ）１５を含む。これ
らのロジック・コアとＳＤＲＡＭマクロは、高帯域幅２
５６ビットでオンチップの上下データ・バス１６Ａ、１
６Ｂを通して通信する。ゲート・アレイ・メモリ・コン
トローラ１２は全ての制御信号及びアドレス信号を各種
ＳＤＲＡＭマクロに提供する。マルチプレクサとバッフ
ァの組み合わせ（ＭＵＸ／ＢＵＦＦ）１７Ａ、１７Ｂ、
１７Ｃ及び１７Ｄは、オフチップ入力／出力（Ｉ／Ｏ）
のため、オフチップ・ドライバを介してデータ・バス１
６Ａ、１６Ｂの端部に接続される（図６、図７のフロア
・プランの周囲に示す通り）。ＰＬＬ１１はオンチップ
・クロック生成網を提供する。
【０００９】図１のアーキテクチャのフロア・プランは
図２に示してある。ＳＤＲＡＭマクロ２１1〜２１4及び
２１5〜２１8がそれぞれチップの上部と下部に置かれ、
ＤＲＡＭコントローラ２３、ＢｉｔＢＬＴエンジン２
４、及びＳＡＭ２５を含む種々のロジック・コアがチッ
プの中央部であって、上下のＳＤＲＡＭマクロの間に置
かれる。ＰＬＬ２２はチップの中央部の左側に置かれ、
クロック生成網のためクロック信号を生成する。
図２に示してある。ＳＤＲＡＭマクロ２１1〜２１4及び
２１5〜２１8がそれぞれチップの上部と下部に置かれ、
ＤＲＡＭコントローラ２３、ＢｉｔＢＬＴエンジン２
４、及びＳＡＭ２５を含む種々のロジック・コアがチッ
プの中央部であって、上下のＳＤＲＡＭマクロの間に置
かれる。ＰＬＬ２２はチップの中央部の左側に置かれ、
クロック生成網のためクロック信号を生成する。
【００１０】クロックの分配は設計の中で最も重要なパ
スの１つである。クロック生成網を実現する方法はいく
つかある。従来技術のクロック網はＵループとして展開
されていた。これは、図２のフロア・プランに適用され
ると、Ｕループ分配システム３１（図３）になり、８つ
のＳＤＲＡＭマクロが全て接続される。この方法の欠点
は、様々なＳＤＲＡＭマクロ間のクロックのスキューま
たは信号の劣化には、このアーキテクチャでは対応でき
ないことである。これはＳＤＲＡＭマクロ２１1がクロ
ック信号をＳＤＲＡＭマクロ２１4よりもかなり早く取
得するからであり、またＳＤＲＡＭマクロ２１5及び２
１8についても同様である。
スの１つである。クロック生成網を実現する方法はいく
つかある。従来技術のクロック網はＵループとして展開
されていた。これは、図２のフロア・プランに適用され
ると、Ｕループ分配システム３１（図３）になり、８つ
のＳＤＲＡＭマクロが全て接続される。この方法の欠点
は、様々なＳＤＲＡＭマクロ間のクロックのスキューま
たは信号の劣化には、このアーキテクチャでは対応でき
ないことである。これはＳＤＲＡＭマクロ２１1がクロ
ック信号をＳＤＲＡＭマクロ２１4よりもかなり早く取
得するからであり、またＳＤＲＡＭマクロ２１5及び２
１8についても同様である。
【００１１】図４に示すように、本発明に従って、ＰＬ
Ｌ４１からのオンチップ・システム・クロックは、抵抗
／キャパシタンス（ＲＣ）遅延時間を最小にするため
に、厚く幅のある金属ワイヤを使用してチップの中央に
導かれ（メイン・クロック・ライン）、次にバッファ４
２Ａ、４２Ｂによってバッファされ、平衡インバータ・
ツリー（図示なし）とクロック・ワイヤを通してファン
・アウトし、ＳＤＲＡＭマクロとロジック・コアとを駆
動する。クロック・ワイヤの幅と厚みは、ＲＣ遅延時間
とクロック・スキューが最小になるよう設計される。ワ
イヤは、好適には幅３００ｎｍ〜１１００ｎｍ、厚み２
００ｎｍ〜１１００ｎｍである。また、クロック分配回
路網は、ファン・アウトされたクロック信号によって駆
動され、追加のレベルのバッファリングを与えるグロー
バル・クロック・ドライバと、これからクロック信号を
受け取るローカル・クロック・ドライバとを含む階層的
クロック分配構成とすることができる。ローカル・クロ
ック・ドライバからのクロック信号は、２つ以上の金属
層によりチップ全体に分配される。同様に図５に示すよ
うに、制御信号はそれぞれ均一なスキューで各ＳＤＲＡ
Ｍマクロに均一に分配される。各ＳＤＲＡＭマクロはク
ロック信号（ＣＬＫ）、行アクセス・ストローブ（ＲＡ
Ｓ）、列アクセス・ストローブ（ＣＡＳ）、書込みイネ
ーブル（ＷＥ）信号、及びチップ・イネーブル（ＣＥ）
信号を受信する。信号は全て均一に分配され、スキュー
が最小にされる。全てのＳＤＲＡＭマクロへの制御信
号、アドレス・デコーダ・ライン（Ａ０〜Ａ１１）、及
びデータ・バッファ・バスは、クロック平衡ツリーの分
配と同じ方法で供給される。信号の対称レイアウトはチ
ップの下部のＳＤＲＡＭセルでは同じになる（図示な
し）。
Ｌ４１からのオンチップ・システム・クロックは、抵抗
／キャパシタンス（ＲＣ）遅延時間を最小にするため
に、厚く幅のある金属ワイヤを使用してチップの中央に
導かれ（メイン・クロック・ライン）、次にバッファ４
２Ａ、４２Ｂによってバッファされ、平衡インバータ・
ツリー（図示なし）とクロック・ワイヤを通してファン
・アウトし、ＳＤＲＡＭマクロとロジック・コアとを駆
動する。クロック・ワイヤの幅と厚みは、ＲＣ遅延時間
とクロック・スキューが最小になるよう設計される。ワ
イヤは、好適には幅３００ｎｍ〜１１００ｎｍ、厚み２
００ｎｍ〜１１００ｎｍである。また、クロック分配回
路網は、ファン・アウトされたクロック信号によって駆
動され、追加のレベルのバッファリングを与えるグロー
バル・クロック・ドライバと、これからクロック信号を
受け取るローカル・クロック・ドライバとを含む階層的
クロック分配構成とすることができる。ローカル・クロ
ック・ドライバからのクロック信号は、２つ以上の金属
層によりチップ全体に分配される。同様に図５に示すよ
うに、制御信号はそれぞれ均一なスキューで各ＳＤＲＡ
Ｍマクロに均一に分配される。各ＳＤＲＡＭマクロはク
ロック信号（ＣＬＫ）、行アクセス・ストローブ（ＲＡ
Ｓ）、列アクセス・ストローブ（ＣＡＳ）、書込みイネ
ーブル（ＷＥ）信号、及びチップ・イネーブル（ＣＥ）
信号を受信する。信号は全て均一に分配され、スキュー
が最小にされる。全てのＳＤＲＡＭマクロへの制御信
号、アドレス・デコーダ・ライン（Ａ０〜Ａ１１）、及
びデータ・バッファ・バスは、クロック平衡ツリーの分
配と同じ方法で供給される。信号の対称レイアウトはチ
ップの下部のＳＤＲＡＭセルでは同じになる（図示な
し）。
【００１２】チップの対称レイアウトはＤＲＡＭとロジ
ックがマージされた、本発明に従った仕様の主要素であ
る。対称性がない場合、クロックは何らかの同期方式で
信号を送ることができるが、セルによってはデータを他
より早く或いは遅く取得することがある。チップは最も
遅い要素と同程度の速度でしか機能しないので、メモリ
・セルは全てデータを同時に受信し格納する必要があ
る。
ックがマージされた、本発明に従った仕様の主要素であ
る。対称性がない場合、クロックは何らかの同期方式で
信号を送ることができるが、セルによってはデータを他
より早く或いは遅く取得することがある。チップは最も
遅い要素と同程度の速度でしか機能しないので、メモリ
・セルは全てデータを同時に受信し格納する必要があ
る。
【００１３】パラレル・データ・バスはＳＤＲＡＭマク
ロとチップ中央部のロジック・コアとの間に置かれる。
データ・バスの半分はロジック・コアと上部ＳＤＲＡＭ
との間に、残り半数はロジック・コアと下部ＳＤＲＡＭ
との間に置かれる。データ・バスのビットは、データ・
バスの隣接したビット間の信号結合の影響が最小になる
ように順序付けられる。これは図６に、ここに述べてい
るアーキテクチャの特定の例について示してある。ここ
でＳＤＲＡＭマクロ用の減結合コンデンサ・アレイと、
ロジック・コア用の減結合コンデンサの位置がはっきり
示してある。減結合コンデンサはメモリのノイズ・シー
ルドを提供する。ロジック・コアはＳＤＲＡＭの動作に
干渉するノイズ環境で動作する。また減結合コンデンサ
・アレイは、チップ性能に対する電源変動（ｄｉ／ｄ
ｔ）の影響を軽減する。減結合コンデンサ・アレイは、
システム・バス領域の下に、または他のデバイス空き領
域の下に、所要チップ領域を増やさず、かつシステムの
性能を落とさない形で追加される。減結合コンデンサ・
アレイの基本セルは、従来のＤＲＡＭ技術のプレーナ・
トランジスタ・セルまたはトレンチ・コンデンサ・セル
のゲート／ドレイン及びゲート／ソースいずれかで構成
できる。直交するパワー・グリッド（ＶDDとＧＮＤ）の
展開はＳＤＲＡＭマクロとロジック・コアで分離され
る。ＶDDとＧＮＤの水平ラインと垂直ラインは、互いに
図７のように２つ以上の厚く幅のある金属層を用いてイ
ンタリーブされる。またＰＬＬ用に個別ＶDD電源があ
る。
ロとチップ中央部のロジック・コアとの間に置かれる。
データ・バスの半分はロジック・コアと上部ＳＤＲＡＭ
との間に、残り半数はロジック・コアと下部ＳＤＲＡＭ
との間に置かれる。データ・バスのビットは、データ・
バスの隣接したビット間の信号結合の影響が最小になる
ように順序付けられる。これは図６に、ここに述べてい
るアーキテクチャの特定の例について示してある。ここ
でＳＤＲＡＭマクロ用の減結合コンデンサ・アレイと、
ロジック・コア用の減結合コンデンサの位置がはっきり
示してある。減結合コンデンサはメモリのノイズ・シー
ルドを提供する。ロジック・コアはＳＤＲＡＭの動作に
干渉するノイズ環境で動作する。また減結合コンデンサ
・アレイは、チップ性能に対する電源変動（ｄｉ／ｄ
ｔ）の影響を軽減する。減結合コンデンサ・アレイは、
システム・バス領域の下に、または他のデバイス空き領
域の下に、所要チップ領域を増やさず、かつシステムの
性能を落とさない形で追加される。減結合コンデンサ・
アレイの基本セルは、従来のＤＲＡＭ技術のプレーナ・
トランジスタ・セルまたはトレンチ・コンデンサ・セル
のゲート／ドレイン及びゲート／ソースいずれかで構成
できる。直交するパワー・グリッド（ＶDDとＧＮＤ）の
展開はＳＤＲＡＭマクロとロジック・コアで分離され
る。ＶDDとＧＮＤの水平ラインと垂直ラインは、互いに
図７のように２つ以上の厚く幅のある金属層を用いてイ
ンタリーブされる。またＰＬＬ用に個別ＶDD電源があ
る。
【００１４】ＳＤＲＡＭマクロとロジック・コアのパワ
ー・グリッドは簡単に選択的に接続することができる。
これには隣接した２つのコンタクト・パッドの間に、選
択的に切断するプログラマブル・ヒューズを使用する。
このヒューズの構造は図８に示してある。通常はポリシ
リコン・ワイヤ６１が、ヒューズ要素としてこの構造に
コンタクト・パッド６２、６３のペアの間に含まれる。
これに代えて、図９に示した電界効果トランジスタ（Ｆ
ＥＴ）デバイス６４の形の選択的に接続するプログラマ
ブル・アンチヒューズをテストのために使用することも
できる。図１０には、ＤＲＡＭマクロとロジック・コア
のパワー・グリッドを接続するまたは開いたままにして
おく代表的なプログラマブル配線構造を示している。
ー・グリッドは簡単に選択的に接続することができる。
これには隣接した２つのコンタクト・パッドの間に、選
択的に切断するプログラマブル・ヒューズを使用する。
このヒューズの構造は図８に示してある。通常はポリシ
リコン・ワイヤ６１が、ヒューズ要素としてこの構造に
コンタクト・パッド６２、６３のペアの間に含まれる。
これに代えて、図９に示した電界効果トランジスタ（Ｆ
ＥＴ）デバイス６４の形の選択的に接続するプログラマ
ブル・アンチヒューズをテストのために使用することも
できる。図１０には、ＤＲＡＭマクロとロジック・コア
のパワー・グリッドを接続するまたは開いたままにして
おく代表的なプログラマブル配線構造を示している。
【００１５】チップの高性能は、平衡したクロック分
配、制御バスとアドレス・バス、パワー・グリッド分
布、独立した多くの内部バンクでのデータの分布、及び
高速で広い外部Ｉ／Ｏチャネルなどの要素によって決定
される。同期、高速ランダム・アクセス、及び小さいク
ロック・スキューが各ＳＤＲＡＭマクロで実現される。
このフロア・プランの利点は、簡易性、対称型アクセ
ス、低消費電力、及びノイズの抑制である。
配、制御バスとアドレス・バス、パワー・グリッド分
布、独立した多くの内部バンクでのデータの分布、及び
高速で広い外部Ｉ／Ｏチャネルなどの要素によって決定
される。同期、高速ランダム・アクセス、及び小さいク
ロック・スキューが各ＳＤＲＡＭマクロで実現される。
このフロア・プランの利点は、簡易性、対称型アクセ
ス、低消費電力、及びノイズの抑制である。
【００１６】ここに述べて図示したＳＤＲＡＭマクロの
ＵＭＭエンジンの特徴は、同期式シングルバンク・レベ
ルまたはマルチバンク・レベルの行アクセス・ストロー
ブ（ＲＡＳ）制御にあり、２００ＭＨｚ動作で１／２／
４／８／全ページ・バーストの各モードをサポートす
る。マクロから得られるＩ／Ｏ数は６４であり、２つ以
上のマクロを組み合わせることにより理想的なインタリ
ーブまたはプリフェッチのアーキテクチャが得られる。
ＵＭＭエンジンの特徴は、同期式シングルバンク・レベ
ルまたはマルチバンク・レベルの行アクセス・ストロー
ブ（ＲＡＳ）制御にあり、２００ＭＨｚ動作で１／２／
４／８／全ページ・バーストの各モードをサポートす
る。マクロから得られるＩ／Ｏ数は６４であり、２つ以
上のマクロを組み合わせることにより理想的なインタリ
ーブまたはプリフェッチのアーキテクチャが得られる。
【００１７】ＰＬＬは、制御信号と様々なマクロとの同
期をとるためにゲート・アレイ・メモリ・コントローラ
に信号を送る。データはＵＭＭエンジンの外部から受信
されるか、またはオフチップにメモリ・コントローラに
よって制御される４つのマルチプロセッサとバッファ
（ＭＵＸ／ＢＵＦＦ）を介して供給される。メモリ・コ
ントローラは制御信号とアドレス信号を様々なＤＲＡＭ
マクロとロジック・コアに送信する。
期をとるためにゲート・アレイ・メモリ・コントローラ
に信号を送る。データはＵＭＭエンジンの外部から受信
されるか、またはオフチップにメモリ・コントローラに
よって制御される４つのマルチプロセッサとバッファ
（ＭＵＸ／ＢＵＦＦ）を介して供給される。メモリ・コ
ントローラは制御信号とアドレス信号を様々なＤＲＡＭ
マクロとロジック・コアに送信する。
【図１】本発明に従ってＤＲＡＭとロジックをマージし
たチップの１つの例のアーキテクチャのブロック図であ
る。
たチップの１つの例のアーキテクチャのブロック図であ
る。
【図２】図１に示したＤＲＡＭとロジックをマージした
チップのためのフロア・プランのブロック図である。
チップのためのフロア・プランのブロック図である。
【図３】クロック網に関する従来技術の方法を示すため
に変更を加えた、図２に示したフロア・プランのブロッ
ク図である。
に変更を加えた、図２に示したフロア・プランのブロッ
ク図である。
【図４】本発明に従ったクロック生成網のレイアウトを
示す、図２に示したフロア・プランのブロック図であ
る。
示す、図２に示したフロア・プランのブロック図であ
る。
【図５】本発明に従った平衡化した制御ラインとアドレ
ス・ラインを詳しく示す、図４の一部の拡大図である。
ス・ラインを詳しく示す、図４の一部の拡大図である。
【図６】ドライバと減結合コンデンサ、及びＤＲＡＭマ
クロと各種ロジック・マクロを示す、チップ・フロア・
プランを実現した場合の平面図である。
クロと各種ロジック・マクロを示す、チップ・フロア・
プランを実現した場合の平面図である。
【図７】ドライバと減結合コンデンサ、ＤＲＡＭマクロ
とロジック・コアのパワー・グリッドを示す、チップ・
フロア・プランを実現した場合の平面図である。
とロジック・コアのパワー・グリッドを示す、チップ・
フロア・プランを実現した場合の平面図である。
【図８】制御可能なパワー・パッド接続に使用できる接
続タイプの例を示す図である。
続タイプの例を示す図である。
【図９】制御可能なパワー・パッド接続に使用できる接
続タイプの例を示す図である。
続タイプの例を示す図である。
【図１０】ＤＲＡＭマクロとロジック・コアのパワー・
グリッドを接続するまたは開いたままにしておくための
プログラマブル配線構造を示すブロック図である。
グリッドを接続するまたは開いたままにしておくための
プログラマブル配線構造を示すブロック図である。
１１、２２、４１ 位相ロック・ループ（ＰＬＬ）・ク
ロック １２ ゲート・アレイまたは標準ランダム・ロジック・
メモリ・コントローラ １３、２４ 高帯域幅グラフィック・エンジン １４、２５ ＳＡＭ １６Ａ、１６Ｂ データ・バス １７Ａ、１７Ｂ、１７Ｃ、１７Ｄ ＭＵＸ／ＢＵＦＦ ２３ ＤＲＡＭコントローラ ３１ Ｕループ分配システム ４２Ａ、４２Ｂ バッファ ６１ ポリシリコン・ワイヤ ６２ コンタクト・パッド ６４ 電界効果トランジスタ（ＦＥＴ）・デバイス
ロック １２ ゲート・アレイまたは標準ランダム・ロジック・
メモリ・コントローラ １３、２４ 高帯域幅グラフィック・エンジン １４、２５ ＳＡＭ １６Ａ、１６Ｂ データ・バス １７Ａ、１７Ｂ、１７Ｃ、１７Ｄ ＭＵＸ／ＢＵＦＦ ２３ ＤＲＡＭコントローラ ３１ Ｕループ分配システム ４２Ａ、４２Ｂ バッファ ６１ ポリシリコン・ワイヤ ６２ コンタクト・パッド ６４ 電界効果トランジスタ（ＦＥＴ）・デバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイ・ワン アメリカ合衆国10504、ニューヨーク州ア ーモンク、ロング・ポンド・ロード ３
Claims (3)
- 【請求項１】シングル・チップ上にダイナミック・ラン
ダム・アクセス・メモリとロジック・デバイスとを設け
たダイナミック・ランダム・アクセス・メモリ／ロジッ
ク混合デバイスであって、 前記チップの上部と下部の複数のダイナミック・ランダ
ム・アクセス・メモリ・マクロと、 前記チップの中央部であって、前記上部と下部のマクロ
の間に設けられた、メモリ・コントローラを含むロジッ
ク・コアと、 前記上部と下部のマクロの間の、前記チップの中央でな
い位置に設けられたオンチップ・システム・クロック
と、 前記オンチップ・システム・クロックからのクロック信
号を前記チップの中央に導いてバッファし、金属ワイヤ
を通してファン・アウトし、前記マクロと前記ロジック
・コアとをクロック・スキューなく駆動する、分配網
と、 前記上部及び下部のマクロと前記ロジック・コアとの間
に設けられ、前記マクロと前記ロジック・コアとの間で
データを転送する、パラレル・システム・バスと、 前記システム・バスと複数のオフチップ入力／出力ドラ
イバとの間で双方向にデータを転送する、前記パラレル
・システム・バスの両端のマルチプレクサ及びバッファ
と、 前記マクロを前記ロジック・コアから分離し、前記マク
ロに対して前記ロジック・コアからのノイズ分離を与
え、チップ性能に与える電源変動の影響ｄｉ／ｄｔを低
減する、複数の減結合コンデンサ・アレイを含む、前記
マクロ及び前記ロジック・コアのための個別のパワー・
グリッドとを含む、メモリ／ロジック混合デバイス。 - 【請求項２】前記マクロと前記ロジック・コアの前記個
別のパワー・グリッドを選択的に接続するまたは切断す
る、複数のプログラマブル配線セル構造を含む、請求項
１記載のメモリ／ロジック混合デバイス。 - 【請求項３】前記金属ワイヤは幅１００ｎｍ乃至１１０
０ｎｍ、厚み１００ｎｍ乃至１１００ｎｍである、請求
項１記載のメモリ／ロジック混合デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/770,364 US5790839A (en) | 1996-12-20 | 1996-12-20 | System integration of DRAM macros and logic cores in a single chip architecture |
| US08/770364 | 1996-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189889A true JPH10189889A (ja) | 1998-07-21 |
| JP3320349B2 JP3320349B2 (ja) | 2002-09-03 |
Family
ID=25088305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33006097A Expired - Lifetime JP3320349B2 (ja) | 1996-12-20 | 1997-12-01 | シングル・チップでｄｒａｍマクロとロジック・コアを統合したシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5790839A (ja) |
| JP (1) | JP3320349B2 (ja) |
| KR (1) | KR100268745B1 (ja) |
| TW (1) | TW353178B (ja) |
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| US7519774B2 (en) | 2004-05-28 | 2009-04-14 | Renesas Technology Corp. | Data processor having a memory control unit with cache memory |
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| US8400869B2 (en) | 2010-02-26 | 2013-03-19 | Elpida Memory, Inc. | Semiconductor memory module |
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| KR19980063507A (ko) | 1998-10-07 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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