JPH10189737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189737A JPH10189737A JP34071696A JP34071696A JPH10189737A JP H10189737 A JPH10189737 A JP H10189737A JP 34071696 A JP34071696 A JP 34071696A JP 34071696 A JP34071696 A JP 34071696A JP H10189737 A JPH10189737 A JP H10189737A
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- fuse
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- stopper
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Abstract
(57)【要約】
【課題】 ヒューズ上の層間膜の膜厚が厚くても、ヒュ
ーズ上の残膜を適当な厚さに膜厚制御することが可能な
半導体装置の製造方法を提供する。 【解決手段】 ヒューズ１１の上に酸化膜１３を形成
し、酸化膜１３の上に１Ａｌ層１２を形成する。次に、
１Ａｌ層１２及び酸化膜１３の上に１〜２Ａｌ層間膜１
５を堆積する。次に、２Ａｌ配線層及び１〜２Ａｌ層間
膜１５の上に２〜３Ａｌ層間膜１７を堆積する。次に、
３Ａｌ配線層及び２〜３Ａｌ層間膜１７の上にオーバー
コート１９を形成し、オーバーコート１９上にヒューズ
１１の上方に位置する部分が開口されたフォトレジスト
膜２１を設ける。次に、フォトレジスト膜２１をマスク
として、オーバーコート１９、Ａｌ層間膜１５、１７を
１Ａｌ層１２をストッパーとしてエッチングする。次
に、フォトレジスト膜２１をマスクとして、酸化膜との
選択比が高いＡｌエッチャーで１Ａｌ層１２をエッチン
グする。
ーズ上の残膜を適当な厚さに膜厚制御することが可能な
半導体装置の製造方法を提供する。 【解決手段】 ヒューズ１１の上に酸化膜１３を形成
し、酸化膜１３の上に１Ａｌ層１２を形成する。次に、
１Ａｌ層１２及び酸化膜１３の上に１〜２Ａｌ層間膜１
５を堆積する。次に、２Ａｌ配線層及び１〜２Ａｌ層間
膜１５の上に２〜３Ａｌ層間膜１７を堆積する。次に、
３Ａｌ配線層及び２〜３Ａｌ層間膜１７の上にオーバー
コート１９を形成し、オーバーコート１９上にヒューズ
１１の上方に位置する部分が開口されたフォトレジスト
膜２１を設ける。次に、フォトレジスト膜２１をマスク
として、オーバーコート１９、Ａｌ層間膜１５、１７を
１Ａｌ層１２をストッパーとしてエッチングする。次
に、フォトレジスト膜２１をマスクとして、酸化膜との
選択比が高いＡｌエッチャーで１Ａｌ層１２をエッチン
グする。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリーデバイ
スの冗長回路の形成に関する半導体装置の製造方法に係
わり、特には、ヒューズ上の層間膜の膜厚が厚くても、
ヒューズ上の残膜を適当な厚さに膜厚制御することが可
能な半導体装置の製造方法に関する。
スの冗長回路の形成に関する半導体装置の製造方法に係
わり、特には、ヒューズ上の層間膜の膜厚が厚くても、
ヒューズ上の残膜を適当な厚さに膜厚制御することが可
能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】図２（ａ）、（ｂ）は、従来の半導体装
置の製造方法を示す断面図である。先ず、図２（ａ）に
示すように、図示せぬ半導体基板の上にはヒューズ(Fus
e)１０１が形成される。このヒューズ１０１は、不良ビ
ットが存在するとその領域を電気的に不活性にするため
にレーザーでカットするものである。ヒューズ１０１
は、上層がＷＳｉ層１０１ａ、下層がポリシリコン層１
０１ｂで、側壁には酸化膜からなるサイドウオール１０
１ｃが形成された構成となっている。
置の製造方法を示す断面図である。先ず、図２（ａ）に
示すように、図示せぬ半導体基板の上にはヒューズ(Fus
e)１０１が形成される。このヒューズ１０１は、不良ビ
ットが存在するとその領域を電気的に不活性にするため
にレーザーでカットするものである。ヒューズ１０１
は、上層がＷＳｉ層１０１ａ、下層がポリシリコン層１
０１ｂで、側壁には酸化膜からなるサイドウオール１０
１ｃが形成された構成となっている。
【０００３】次に、ヒューズ１０１の上には酸化膜１０
３が形成され、この酸化膜１０３の上には図示せぬ１Ａ
ｌ配線層が形成される。次に、この１Ａｌ配線層及び酸
化膜１０３の上にはＳｉＯ2 からなる１〜２Ａｌ層間膜
（１Ａｌ配線層と２Ａｌ配線層との間の層間膜）１０５
が堆積される。
３が形成され、この酸化膜１０３の上には図示せぬ１Ａ
ｌ配線層が形成される。次に、この１Ａｌ配線層及び酸
化膜１０３の上にはＳｉＯ2 からなる１〜２Ａｌ層間膜
（１Ａｌ配線層と２Ａｌ配線層との間の層間膜）１０５
が堆積される。
【０００４】この後、この１〜２Ａｌ層間膜１０５の上
には図示せぬ２Ａｌ配線層が形成される。次に、この２
Ａｌ配線層及び１〜２Ａｌ層間膜１０５の上にはＳｉＯ
2 からなる２〜３Ａｌ層間膜（２Ａｌ配線層と３Ａｌ配
線層との間の層間膜）１０７が堆積される。この後、こ
の２〜３Ａｌ層間膜１０７の上には図示せぬ３Ａｌ配線
層が形成される。
には図示せぬ２Ａｌ配線層が形成される。次に、この２
Ａｌ配線層及び１〜２Ａｌ層間膜１０５の上にはＳｉＯ
2 からなる２〜３Ａｌ層間膜（２Ａｌ配線層と３Ａｌ配
線層との間の層間膜）１０７が堆積される。この後、こ
の２〜３Ａｌ層間膜１０７の上には図示せぬ３Ａｌ配線
層が形成される。
【０００５】次に、この３Ａｌ配線層及び２〜３Ａｌ層
間膜１０７の上には例えばプラズマシリコン窒化膜から
なるオーバーコート１０９が形成される。この後、この
オーバーコート１０９の上にはヒューズ１０１の上方に
位置する部分が開口されたフォトレジスト膜１１１が設
けられる。
間膜１０７の上には例えばプラズマシリコン窒化膜から
なるオーバーコート１０９が形成される。この後、この
オーバーコート１０９の上にはヒューズ１０１の上方に
位置する部分が開口されたフォトレジスト膜１１１が設
けられる。
【０００６】次に、図２（ｂ）に示すように、フォトレ
ジスト膜１１１をマスクとして、オーバーコート１０９
とＡｌ層間膜１０５、１０７との選択比の高いエッチャ
ーでオーバーコート１０９をエッチングし、そしてＡｌ
層間膜１０５、１０７及び酸化膜１０３をエッチングす
る。これにより、ヒューズ１０１の上には適当な厚さ、
例えば２００〜１２００nmの厚さの残膜（酸化膜１０
３）を残す。この後、フォトレジスト膜１１１は除去さ
れる。
ジスト膜１１１をマスクとして、オーバーコート１０９
とＡｌ層間膜１０５、１０７との選択比の高いエッチャ
ーでオーバーコート１０９をエッチングし、そしてＡｌ
層間膜１０５、１０７及び酸化膜１０３をエッチングす
る。これにより、ヒューズ１０１の上には適当な厚さ、
例えば２００〜１２００nmの厚さの残膜（酸化膜１０
３）を残す。この後、フォトレジスト膜１１１は除去さ
れる。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、適当な厚さの残膜が残るよ
うに、Ａｌ層間膜１０５、１０７及び酸化膜１０３をエ
ッチングしている。この残膜が薄すぎると、レーザーで
ヒューズ１０１をカットした際に、ヒューズが飛び散
り、隣のヒューズなどに悪影響を与える危険性がある。
また、残膜が厚すぎると、レーザーでヒューズがカット
出来ない。従って、ヒューズ１０１上の残膜（酸化膜１
０３）の厚さの制御は極めて重要である。
半導体装置の製造方法では、適当な厚さの残膜が残るよ
うに、Ａｌ層間膜１０５、１０７及び酸化膜１０３をエ
ッチングしている。この残膜が薄すぎると、レーザーで
ヒューズ１０１をカットした際に、ヒューズが飛び散
り、隣のヒューズなどに悪影響を与える危険性がある。
また、残膜が厚すぎると、レーザーでヒューズがカット
出来ない。従って、ヒューズ１０１上の残膜（酸化膜１
０３）の厚さの制御は極めて重要である。
【０００８】また、今後、デバイスによっては１〜３Ａ
ｌ層間膜１０５、１０７の厚さが４μm 程度となること
もある。このときのエッチングのばらつきを±１５％と
仮定すると、ヒューズ１０１上の残膜のばらつきは大き
く±６００nm程度となるので、適当な厚さの残膜が残る
ように膜厚制御することは不可能である。つまり、ヒュ
ーズ１０１上の層間膜の膜厚が厚いほど、この層間膜を
エッチングすることによりヒューズ１０１上に残す残膜
の厚さを制御することは困難となる。
ｌ層間膜１０５、１０７の厚さが４μm 程度となること
もある。このときのエッチングのばらつきを±１５％と
仮定すると、ヒューズ１０１上の残膜のばらつきは大き
く±６００nm程度となるので、適当な厚さの残膜が残る
ように膜厚制御することは不可能である。つまり、ヒュ
ーズ１０１上の層間膜の膜厚が厚いほど、この層間膜を
エッチングすることによりヒューズ１０１上に残す残膜
の厚さを制御することは困難となる。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ヒューズ上の層間膜の
膜厚が厚くても、ヒューズ上の残膜を適当な厚さに膜厚
制御することが可能な半導体装置の製造方法を提供する
ことにある。
されたものであり、その目的は、ヒューズ上の層間膜の
膜厚が厚くても、ヒューズ上の残膜を適当な厚さに膜厚
制御することが可能な半導体装置の製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】この発明の第１態様に係
る半導体装置の製造方法は、上記課題を解決するため、
ヒューズの上に絶縁膜を形成する工程と、この絶縁膜の
上に、該ヒューズの上方に位置するストッパー層を形成
する工程と、このストッパー層の上に層間膜を堆積する
工程と、該ストッパー層をストッパーとして、該ヒュー
ズの上方部分の該層間膜をエッチングする工程と、この
エッチング工程により露出した該ストッパー層をエッチ
ングする工程と、を具備することを特徴とする。
る半導体装置の製造方法は、上記課題を解決するため、
ヒューズの上に絶縁膜を形成する工程と、この絶縁膜の
上に、該ヒューズの上方に位置するストッパー層を形成
する工程と、このストッパー層の上に層間膜を堆積する
工程と、該ストッパー層をストッパーとして、該ヒュー
ズの上方部分の該層間膜をエッチングする工程と、この
エッチング工程により露出した該ストッパー層をエッチ
ングする工程と、を具備することを特徴とする。
【００１１】第１態様に係る半導体装置の製造方法で
は、絶縁膜の上にストッパー層を形成し、このストッパ
ー層をストッパーとして、層間膜をエッチングした後、
ストッパー層をエッチングしている。したがって、ヒュ
ーズ上の絶縁膜を予め適当な厚さで形成しておけば、ヒ
ューズ上の絶縁膜を適当な厚さに膜厚制御することが可
能となる。
は、絶縁膜の上にストッパー層を形成し、このストッパ
ー層をストッパーとして、層間膜をエッチングした後、
ストッパー層をエッチングしている。したがって、ヒュ
ーズ上の絶縁膜を予め適当な厚さで形成しておけば、ヒ
ューズ上の絶縁膜を適当な厚さに膜厚制御することが可
能となる。
【００１２】また、この発明の第２態様に係る半導体装
置の製造方法は、上記ストッパー層をエッチングする工
程の後に、上記ヒューズ上に適当な厚さの残膜が残るよ
うに上記絶縁膜をエッチングする工程をさらに含むこと
を特徴とする。これにより、ヒューズ上の絶縁膜を予め
適当な厚さで形成しておかなくても、ヒューズ上に適当
な厚さの残膜を残すことができる。
置の製造方法は、上記ストッパー層をエッチングする工
程の後に、上記ヒューズ上に適当な厚さの残膜が残るよ
うに上記絶縁膜をエッチングする工程をさらに含むこと
を特徴とする。これにより、ヒューズ上の絶縁膜を予め
適当な厚さで形成しておかなくても、ヒューズ上に適当
な厚さの残膜を残すことができる。
【００１３】また、この発明の第３態様に係る半導体装
置の製造方法は、ヒューズの上に酸化膜を形成する工程
と、この酸化膜の上に、該ヒューズの上方に位置するス
トッパーとしてのＡｌ層を形成する工程と、このＡｌ層
の上に層間膜を堆積する工程と、この層間膜の上に、該
ヒューズの上方部分が開口されたフォトレジスト膜を形
成する工程と、このフォトレジスト膜をマスクとし、該
Ａｌ層をストッパーとして、該層間膜をエッチングする
工程と、このフォトレジスト膜をマスクとして、該酸化
膜との選択比の高いＡｌエッチャーで該Ａｌ層をエッチ
ングする工程と、を具備することを特徴とする。
置の製造方法は、ヒューズの上に酸化膜を形成する工程
と、この酸化膜の上に、該ヒューズの上方に位置するス
トッパーとしてのＡｌ層を形成する工程と、このＡｌ層
の上に層間膜を堆積する工程と、この層間膜の上に、該
ヒューズの上方部分が開口されたフォトレジスト膜を形
成する工程と、このフォトレジスト膜をマスクとし、該
Ａｌ層をストッパーとして、該層間膜をエッチングする
工程と、このフォトレジスト膜をマスクとして、該酸化
膜との選択比の高いＡｌエッチャーで該Ａｌ層をエッチ
ングする工程と、を具備することを特徴とする。
【００１４】第３態様に係る半導体装置の製造方法で
は、酸化膜の上にストッパーとしてのＡｌ層を形成し、
フォトレジスト膜をマスクとして、層間膜をエッチング
する際に、Ａｌ層をストッパーとしている。このため、
層間膜の膜厚が厚くても、Ａｌ層上の層間膜をエッチン
グ除去することができる。この後、さらに、フォトレジ
スト膜をマスクとして、酸化膜との選択比の高いＡｌエ
ッチャーでＡｌ層をエッチングしているので、このとき
酸化膜はほとんどエッチングされることがない。したが
って、ヒューズ上の酸化膜を予め適当な厚さで形成して
おけば、ヒューズ上の酸化膜を適当な厚さに制御するこ
とが可能となる。つまり、ヒューズ上の層間膜の膜厚が
厚くても、Ａｌ層を設けているため、ヒューズ上の残膜
を適当な厚さに制御することができる。
は、酸化膜の上にストッパーとしてのＡｌ層を形成し、
フォトレジスト膜をマスクとして、層間膜をエッチング
する際に、Ａｌ層をストッパーとしている。このため、
層間膜の膜厚が厚くても、Ａｌ層上の層間膜をエッチン
グ除去することができる。この後、さらに、フォトレジ
スト膜をマスクとして、酸化膜との選択比の高いＡｌエ
ッチャーでＡｌ層をエッチングしているので、このとき
酸化膜はほとんどエッチングされることがない。したが
って、ヒューズ上の酸化膜を予め適当な厚さで形成して
おけば、ヒューズ上の酸化膜を適当な厚さに制御するこ
とが可能となる。つまり、ヒューズ上の層間膜の膜厚が
厚くても、Ａｌ層を設けているため、ヒューズ上の残膜
を適当な厚さに制御することができる。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施の形態について説明する。図１（ａ）〜（ｃ）
は、この発明の一実施の形態による半導体装置の製造方
法を示す断面図である。
一実施の形態について説明する。図１（ａ）〜（ｃ）
は、この発明の一実施の形態による半導体装置の製造方
法を示す断面図である。
【００１６】先ず、図１（ａ）に示すように、図示せぬ
半導体基板の上にはヒューズ(Fuse)１１が形成される。
このヒューズ１１は、不良ビットが存在するとその領域
を電気的に不活性にするためにレーザーでカットするも
のである。ヒューズ１１は、上層がＷＳｉ層１１ａ、下
層がポリシリコン層１１ｂで、側壁には酸化膜からなる
サイドウオール１１ｃが形成された構成となっている。
半導体基板の上にはヒューズ(Fuse)１１が形成される。
このヒューズ１１は、不良ビットが存在するとその領域
を電気的に不活性にするためにレーザーでカットするも
のである。ヒューズ１１は、上層がＷＳｉ層１１ａ、下
層がポリシリコン層１１ｂで、側壁には酸化膜からなる
サイドウオール１１ｃが形成された構成となっている。
【００１７】次に、ヒューズ１１の上には酸化膜１３が
形成され、この酸化膜１３の上には図示せぬ１Ａｌ配線
層及びヒューズ１１の上方に位置するストッパーとして
の１Ａｌ層１２が形成される。この際のレチクルは、１
Ａｌ配線層を形成するためのフォトレジストでヒューズ
１１上に１Ａｌ層１２が残るようにレチクルを変更した
ものを用いる。
形成され、この酸化膜１３の上には図示せぬ１Ａｌ配線
層及びヒューズ１１の上方に位置するストッパーとして
の１Ａｌ層１２が形成される。この際のレチクルは、１
Ａｌ配線層を形成するためのフォトレジストでヒューズ
１１上に１Ａｌ層１２が残るようにレチクルを変更した
ものを用いる。
【００１８】この後、この１Ａｌ層１２及び酸化膜１３
の上にはＳｉＯ2 からなる１〜２Ａｌ層間膜（１Ａｌ配
線層と２Ａｌ配線層との間の層間膜）１５が堆積され
る。次に、この１〜２Ａｌ層間膜１５の上には図示せぬ
２Ａｌ配線層が形成され、この２Ａｌ配線層及び１〜２
Ａｌ層間膜１５の上にはＳｉＯ2 からなる２〜３Ａｌ層
間膜（２Ａｌ配線層と３Ａｌ配線層との間の層間膜）１
７が堆積される。この後、この２〜３Ａｌ層間膜１７の
上には図示せぬ３Ａｌ配線層が形成される。
の上にはＳｉＯ2 からなる１〜２Ａｌ層間膜（１Ａｌ配
線層と２Ａｌ配線層との間の層間膜）１５が堆積され
る。次に、この１〜２Ａｌ層間膜１５の上には図示せぬ
２Ａｌ配線層が形成され、この２Ａｌ配線層及び１〜２
Ａｌ層間膜１５の上にはＳｉＯ2 からなる２〜３Ａｌ層
間膜（２Ａｌ配線層と３Ａｌ配線層との間の層間膜）１
７が堆積される。この後、この２〜３Ａｌ層間膜１７の
上には図示せぬ３Ａｌ配線層が形成される。
【００１９】次に、この３Ａｌ配線層及び２〜３Ａｌ層
間膜１７の上には例えばプラズマシリコン窒化膜からな
るオーバーコート１９が形成される。この後、このオー
バーコート１９の上にはヒューズ１１の上方に位置する
部分が開口されたフォトレジスト膜２１が設けられる。
間膜１７の上には例えばプラズマシリコン窒化膜からな
るオーバーコート１９が形成される。この後、このオー
バーコート１９の上にはヒューズ１１の上方に位置する
部分が開口されたフォトレジスト膜２１が設けられる。
【００２０】この後、図１（ｂ）に示すように、フォト
レジスト膜２１をマスクとして、オーバーコート１９と
Ａｌ層間膜１５、１７との選択比の高い酸化膜エッチャ
ーでオーバーコート１９をエッチングし、そしてＡｌ層
間膜１５、１７を１Ａｌ層１２をストッパーとしてエッ
チングする。これにより、ヒューズ１１の上方における
１Ａｌ層１２が露出する。このときの酸化膜エッチャー
はＡｌとの選択比が高いので、完全に１Ａｌでストッパ
ーになる。
レジスト膜２１をマスクとして、オーバーコート１９と
Ａｌ層間膜１５、１７との選択比の高い酸化膜エッチャ
ーでオーバーコート１９をエッチングし、そしてＡｌ層
間膜１５、１７を１Ａｌ層１２をストッパーとしてエッ
チングする。これにより、ヒューズ１１の上方における
１Ａｌ層１２が露出する。このときの酸化膜エッチャー
はＡｌとの選択比が高いので、完全に１Ａｌでストッパ
ーになる。
【００２１】次に、図１（ｃ）に示すように、フォトレ
ジスト膜２１をマスクとして、Ａｌエッチャーで１Ａｌ
層１２をエッチングする。このときのＡｌエッチャーは
酸化膜との選択比が高い条件を用いる。
ジスト膜２１をマスクとして、Ａｌエッチャーで１Ａｌ
層１２をエッチングする。このときのＡｌエッチャーは
酸化膜との選択比が高い条件を用いる。
【００２２】この後、ヒューズ１１上に適当な厚さ、例
えば２００〜１２００nmの厚さの残膜（酸化膜１３）を
残すように、フォトレジスト膜２１をマスクとして酸化
膜１３をエッチングする。但し、ヒューズ１１上の酸化
膜１３の厚さが予め適当な厚さ（２００〜１２００nmの
厚さ）に成膜されている場合は、この酸化膜１３をエッ
チングする工程は不要である。次に、フォトレジスト膜
２１は除去される。
えば２００〜１２００nmの厚さの残膜（酸化膜１３）を
残すように、フォトレジスト膜２１をマスクとして酸化
膜１３をエッチングする。但し、ヒューズ１１上の酸化
膜１３の厚さが予め適当な厚さ（２００〜１２００nmの
厚さ）に成膜されている場合は、この酸化膜１３をエッ
チングする工程は不要である。次に、フォトレジスト膜
２１は除去される。
【００２３】上記実施の形態によれば、酸化膜１３の上
にストッパーとしての１Ａｌ層１２を形成し、フォトレ
ジスト膜２１をマスクとして、オーバーコート１９及び
層間膜１５、１７をエッチングする際に、１Ａｌ層１２
をストッパーとしている。このため、層間膜１５、１７
の膜厚が厚くても、１Ａｌ層１２上の層間膜をエッチン
グ除去することができる。この後、さらに、フォトレジ
スト膜２１をマスクとして、酸化膜１３との選択比の高
いＡｌエッチャーで１Ａｌ層１２をエッチングしている
ので、このとき酸化膜１３はほとんどエッチングされる
ことがない。そしてこの後、ヒューズ１１上の酸化膜１
３を適当な厚さの残膜が残るようにエッチングする。こ
のときの酸化膜１３の厚さは比較的薄いので（即ち、エ
ッチングにより残膜の厚さを制御するのが容易な程度の
厚さであるので）、ヒューズ１１上の酸化膜１３の残膜
を適当な厚さに膜厚制御することが可能となる。つま
り、ヒューズ１１上の層間膜１５、１７の膜厚が厚くて
も、１Ａｌ層１２を設けているため、ヒューズ１１上の
残膜を適当な厚さに制御することができる。
にストッパーとしての１Ａｌ層１２を形成し、フォトレ
ジスト膜２１をマスクとして、オーバーコート１９及び
層間膜１５、１７をエッチングする際に、１Ａｌ層１２
をストッパーとしている。このため、層間膜１５、１７
の膜厚が厚くても、１Ａｌ層１２上の層間膜をエッチン
グ除去することができる。この後、さらに、フォトレジ
スト膜２１をマスクとして、酸化膜１３との選択比の高
いＡｌエッチャーで１Ａｌ層１２をエッチングしている
ので、このとき酸化膜１３はほとんどエッチングされる
ことがない。そしてこの後、ヒューズ１１上の酸化膜１
３を適当な厚さの残膜が残るようにエッチングする。こ
のときの酸化膜１３の厚さは比較的薄いので（即ち、エ
ッチングにより残膜の厚さを制御するのが容易な程度の
厚さであるので）、ヒューズ１１上の酸化膜１３の残膜
を適当な厚さに膜厚制御することが可能となる。つま
り、ヒューズ１１上の層間膜１５、１７の膜厚が厚くて
も、１Ａｌ層１２を設けているため、ヒューズ１１上の
残膜を適当な厚さに制御することができる。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
絶縁膜の上にストッパー層を形成し、このストッパー層
をストッパーとして、層間膜をエッチングした後、スト
ッパー層をエッチングしている。したがって、ヒューズ
上の層間膜の膜厚が厚くても、ヒューズ上の残膜を適当
な厚さに膜厚制御することができる。
絶縁膜の上にストッパー層を形成し、このストッパー層
をストッパーとして、層間膜をエッチングした後、スト
ッパー層をエッチングしている。したがって、ヒューズ
上の層間膜の膜厚が厚くても、ヒューズ上の残膜を適当
な厚さに膜厚制御することができる。
【図１】図１（ａ）〜（ｃ）は、この発明の一実施の形
態による半導体装置の製造方法を示す断面図である。
態による半導体装置の製造方法を示す断面図である。
【図２】図２（ａ）、（ｂ）は、従来の半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
１１…ヒューズ(Fuse)、１１ａ…ＷＳｉ層、１１ｂ…ポ
リシリコン層、１１ｃ…サイドウオール、１２…ストッ
パーとしての１Ａｌ層、１３…酸化膜、１５…１〜２Ａ
ｌ層間膜、１７…２〜３Ａｌ層間膜、１９…オーバーコ
ート、２１…フォトレジスト膜、１０１…ヒューズ(Fus
e)、１０１ａ…ＷＳｉ層、１０１ｂ…ポリシリコン層、
１０１ｃ…サイドウオール、１０３…酸化膜、１０５…
１〜２Ａｌ層間膜、１０７…２〜３Ａｌ層間膜、１０９
…オーバーコート、１１１…フォトレジスト膜。
リシリコン層、１１ｃ…サイドウオール、１２…ストッ
パーとしての１Ａｌ層、１３…酸化膜、１５…１〜２Ａ
ｌ層間膜、１７…２〜３Ａｌ層間膜、１９…オーバーコ
ート、２１…フォトレジスト膜、１０１…ヒューズ(Fus
e)、１０１ａ…ＷＳｉ層、１０１ｂ…ポリシリコン層、
１０１ｃ…サイドウオール、１０３…酸化膜、１０５…
１〜２Ａｌ層間膜、１０７…２〜３Ａｌ層間膜、１０９
…オーバーコート、１１１…フォトレジスト膜。
Claims (4)
- 【請求項１】 ヒューズの上に絶縁膜を形成する工程
と、 この絶縁膜の上に、該ヒューズの上方に位置するストッ
パー層を形成する工程と、 このストッパー層の上に層間膜を堆積する工程と、 該ストッパー層をストッパーとして、該ヒューズの上方
部分の該層間膜をエッチングする工程と、 このエッチング工程により露出した該ストッパー層をエ
ッチングする工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記ストッパー層をエッチングする工程
の後に、上記ヒューズ上に適当な厚さの残膜が残るよう
に上記絶縁膜をエッチングする工程をさらに含むことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記ストッパー層は、Ａｌ配線層を形成
する際に形成されたＡｌ層であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】 ヒューズの上に酸化膜を形成する工程
と、 この酸化膜の上に、該ヒューズの上方に位置するストッ
パーとしてのＡｌ層を形成する工程と、 このＡｌ層の上に層間膜を堆積する工程と、 この層間膜の上に、該ヒューズの上方部分が開口された
フォトレジスト膜を形成する工程と、 このフォトレジスト膜をマスクとし、該Ａｌ層をストッ
パーとして、該層間膜をエッチングする工程と、 このフォトレジスト膜をマスクとして、該酸化膜との選
択比の高いＡｌエッチャーで該Ａｌ層をエッチングする
工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34071696A JPH10189737A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34071696A JPH10189737A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189737A true JPH10189737A (ja) | 1998-07-21 |
Family
ID=18339636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34071696A Pending JPH10189737A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160108202A (ko) | 2015-03-06 | 2016-09-19 | 에스아이아이 세미컨덕터 가부시키가이샤 | 반도체 집적 회로 장치 및 그 제조 방법 |
-
1996
- 1996-12-20 JP JP34071696A patent/JPH10189737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160108202A (ko) | 2015-03-06 | 2016-09-19 | 에스아이아이 세미컨덕터 가부시키가이샤 | 반도체 집적 회로 장치 및 그 제조 방법 |
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