JPH10188576A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10188576A JPH10188576A JP33827496A JP33827496A JPH10188576A JP H10188576 A JPH10188576 A JP H10188576A JP 33827496 A JP33827496 A JP 33827496A JP 33827496 A JP33827496 A JP 33827496A JP H10188576 A JPH10188576 A JP H10188576A
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- memory cell
- gate
- select gate
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Abstract
(57)【要約】
【課題】選択ゲートの立上がりに依存しない、消去ベリ
ファイ動作の検出マージンを有する、高信頼性の不揮発
性半導体記憶装置を提供する。 【解決手段】セルアレイ11側とデータレジスタ／センス
アンプ13との間のビット線において、消去ベリファイ時
にのみビット線に接続することができる予備負荷容量
（Ｃ1 ）を含む予備負荷容量回路12を配備する。Ｎチャ
ネルＭＯＳトランジスタＴ1 は、スイッチ回路（ＳＷ1
）を構成する。ＮチャネルＭＯＳトランジスタＴ2
は、プリチャージ用の電圧ＶPRE 供給のスイッチ回路
（ＳＷ2 ）を構成する。制御回路10は多数の制御信号発
生のうち、信号PRE ，EVFYの発生を含む。消去ベリファ
イ動作時にビット線に予備負荷容量を加えて消去ベリフ
ァイ動作し、セルの電子注入状態に応じてビット線は放
電する。
ファイ動作の検出マージンを有する、高信頼性の不揮発
性半導体記憶装置を提供する。 【解決手段】セルアレイ11側とデータレジスタ／センス
アンプ13との間のビット線において、消去ベリファイ時
にのみビット線に接続することができる予備負荷容量
（Ｃ1 ）を含む予備負荷容量回路12を配備する。Ｎチャ
ネルＭＯＳトランジスタＴ1 は、スイッチ回路（ＳＷ1
）を構成する。ＮチャネルＭＯＳトランジスタＴ2
は、プリチャージ用の電圧ＶPRE 供給のスイッチ回路
（ＳＷ2 ）を構成する。制御回路10は多数の制御信号発
生のうち、信号PRE ，EVFYの発生を含む。消去ベリファ
イ動作時にビット線に予備負荷容量を加えて消去ベリフ
ァイ動作し、セルの電子注入状態に応じてビット線は放
電する。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置、特に浮遊ゲート等の電荷蓄積層を有するＭＩＳ
構造のトランジスタからなるセルを用いた不揮発性半導
体記憶装置に関する。
憶装置、特に浮遊ゲート等の電荷蓄積層を有するＭＩＳ
構造のトランジスタからなるセルを用いた不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】絶縁膜中に電荷蓄積層を備え、この電荷
蓄積層に電荷の注入、放出を電気的に行なう記憶手段
に、ＥＥＰＲＯＭ（electrically erasable and progra
mmable ROM）がある。ＥＥＰＲＯＭは、電気的にデータ
の書き換えが可能な不揮発性半導体メモリであり、電荷
蓄積層（浮遊ゲート）と制御ゲートの積層構造を持つＭ
ＯＳトランジスタ構造のメモリセルを用いたものが知ら
れている。浮遊ゲートに電荷を蓄積することにより、こ
のＭＯＳトランジスタのしきい電圧を変化させ、このし
きい電圧の値によってデータを記憶する。データの書き
込み及び消去は、絶縁膜に電流を流すことによって行
う。すなわち、しきい電圧の変化で、メモリセルが流す
電流が変わることで、書き込み状態か、消去状態である
かを弁別する。また、この電流により、消去または書き
込みが動作余裕を含んで成功したかどうかを検証するベ
リファイ動作を行なうものもある。これにより、セルの
しきい電圧の平均化、適正化を図る。
蓄積層に電荷の注入、放出を電気的に行なう記憶手段
に、ＥＥＰＲＯＭ（electrically erasable and progra
mmable ROM）がある。ＥＥＰＲＯＭは、電気的にデータ
の書き換えが可能な不揮発性半導体メモリであり、電荷
蓄積層（浮遊ゲート）と制御ゲートの積層構造を持つＭ
ＯＳトランジスタ構造のメモリセルを用いたものが知ら
れている。浮遊ゲートに電荷を蓄積することにより、こ
のＭＯＳトランジスタのしきい電圧を変化させ、このし
きい電圧の値によってデータを記憶する。データの書き
込み及び消去は、絶縁膜に電流を流すことによって行
う。すなわち、しきい電圧の変化で、メモリセルが流す
電流が変わることで、書き込み状態か、消去状態である
かを弁別する。また、この電流により、消去または書き
込みが動作余裕を含んで成功したかどうかを検証するベ
リファイ動作を行なうものもある。これにより、セルの
しきい電圧の平均化、適正化を図る。
【０００３】ＮＡＮＤ型セルは、ＮＯＲ型セル構成より
もセル占有面積を小さくできるメモリセル方式として知
られている。図１８（ａ），（ｂ）は、複数のメモリセ
ルをそれらのソース、ドレイン拡散層を共用して直列接
続したＮＡＮＤ型セルの構成を示す平面図とその回路図
である。図１８（ａ）における斜線は、浮遊ゲート14を
示している。また、図１９、図２０は、それぞれ図１８
（ａ）のF19 −F19 線に沿う断面図、F20 −F20 線に沿
う断面図である。
もセル占有面積を小さくできるメモリセル方式として知
られている。図１８（ａ），（ｂ）は、複数のメモリセ
ルをそれらのソース、ドレイン拡散層を共用して直列接
続したＮＡＮＤ型セルの構成を示す平面図とその回路図
である。図１８（ａ）における斜線は、浮遊ゲート14を
示している。また、図１９、図２０は、それぞれ図１８
（ａ）のF19 −F19 線に沿う断面図、F20 −F20 線に沿
う断面図である。
【０００４】セルトランジスタが直列接続された１つの
ＮＡＮＤセル群Ｍ1 〜Ｍ8 は、ビット線（ＢＬまたは1
8）方向に沿ってライン状に素子分離されており、１つ
のＮＡＮＤセル群の一端側のドレインは、選択ゲートト
ランジスタＳ1 を介してビット線に接続され、他端側の
ソースは、別の選択ゲートトランジスタＳ2 を介してソ
ース線に接続されている。ビット線コンタクトＢＣは各
ＮＡＮＤセル群毎に１つ設けられ、ソース線は素子分離
されずに各ＮＡＮＤセル群が全て共通のソース線につな
がっている。
ＮＡＮＤセル群Ｍ1 〜Ｍ8 は、ビット線（ＢＬまたは1
8）方向に沿ってライン状に素子分離されており、１つ
のＮＡＮＤセル群の一端側のドレインは、選択ゲートト
ランジスタＳ1 を介してビット線に接続され、他端側の
ソースは、別の選択ゲートトランジスタＳ2 を介してソ
ース線に接続されている。ビット線コンタクトＢＣは各
ＮＡＮＤセル群毎に１つ設けられ、ソース線は素子分離
されずに各ＮＡＮＤセル群が全て共通のソース線につな
がっている。
【０００５】上記ＮＡＮＤセル群を構成するメモリセル
の動作は、消去及び書込み共に電荷蓄積層と基板との間
の電荷の授受を利用している。データの消去は、図２１
（ａ）に示すように、制御ゲート16に０Ｖ、基板側（基
板、ウェル）に高電圧（負電圧ＶEE）を印加することに
より浮遊ゲート14から基板側へ電子が引き抜かれる。こ
れにより、浮遊ゲートが正に帯電し、メモリセルのしき
い電圧は負になる（ノーマリオン化またはデプレッショ
ン型化、データ“１”化）。また、消去状態を検証する
消去ベリファイ動作が付加され、セルのしきい電圧の適
正化、平均化を図る。
の動作は、消去及び書込み共に電荷蓄積層と基板との間
の電荷の授受を利用している。データの消去は、図２１
（ａ）に示すように、制御ゲート16に０Ｖ、基板側（基
板、ウェル）に高電圧（負電圧ＶEE）を印加することに
より浮遊ゲート14から基板側へ電子が引き抜かれる。こ
れにより、浮遊ゲートが正に帯電し、メモリセルのしき
い電圧は負になる（ノーマリオン化またはデプレッショ
ン型化、データ“１”化）。また、消去状態を検証する
消去ベリファイ動作が付加され、セルのしきい電圧の適
正化、平均化を図る。
【０００６】データの書き込み（“０”書き込み）は、
図２１（ｂ）に示すように、制御ゲート16に高電圧（正
電圧Ｖpp）、ドレインとソースに０Ｖを印加する。チャ
ネルが形成され０Ｖとなり、チャネルから浮遊ゲート14
へ電子が注入される。これにより、浮遊ゲートが負に帯
電するため、メモリセルのしきい電圧は正となる。一
方、“１”書き込みは、消去状態を保ち、浮遊ゲートへ
の電子注入が行われないように、制御ゲートにＶppを印
加したときにドレインに０ＶとＶppの中間の電位を与
え、チャネル部にもその電位を印加するようにしてい
る。ウェルに与える電圧ＶBBは、パンチスルー電流防止
用の負電圧である。また、書き込み（“０”書き込み）
状態を検証するベリファイ動作が付加され、セルのしき
い電圧の適正化、平均化を図る。
図２１（ｂ）に示すように、制御ゲート16に高電圧（正
電圧Ｖpp）、ドレインとソースに０Ｖを印加する。チャ
ネルが形成され０Ｖとなり、チャネルから浮遊ゲート14
へ電子が注入される。これにより、浮遊ゲートが負に帯
電するため、メモリセルのしきい電圧は正となる。一
方、“１”書き込みは、消去状態を保ち、浮遊ゲートへ
の電子注入が行われないように、制御ゲートにＶppを印
加したときにドレインに０ＶとＶppの中間の電位を与
え、チャネル部にもその電位を印加するようにしてい
る。ウェルに与える電圧ＶBBは、パンチスルー電流防止
用の負電圧である。また、書き込み（“０”書き込み）
状態を検証するベリファイ動作が付加され、セルのしき
い電圧の適正化、平均化を図る。
【０００７】データの読み出しは、選択されたセルの属
するビット線が適当な電圧ＶPRE にプリチャージされ、
非選択のビット線は０Ｖにされる。そして、選択された
セルの制御ゲートに０Ｖ、それ以外の非選択セルの制御
ゲートには、各セルのチャネルを連結する内部生成電圧
Ｖm が印加される。この状態で選択ゲートトランジスタ
をオンさせ、ビット線から電流が流れ込むか否かによっ
てデータ“０”／“１”を判定する。すなわち、セルが
デプレッション化していれば電流は流れるが、セルのし
きい電圧が正になっていれば電流は流れない。これによ
り、ビット線が放電するか否かによってセルデータの
“０”／“１”が判断される（図２２参照）。
するビット線が適当な電圧ＶPRE にプリチャージされ、
非選択のビット線は０Ｖにされる。そして、選択された
セルの制御ゲートに０Ｖ、それ以外の非選択セルの制御
ゲートには、各セルのチャネルを連結する内部生成電圧
Ｖm が印加される。この状態で選択ゲートトランジスタ
をオンさせ、ビット線から電流が流れ込むか否かによっ
てデータ“０”／“１”を判定する。すなわち、セルが
デプレッション化していれば電流は流れるが、セルのし
きい電圧が正になっていれば電流は流れない。これによ
り、ビット線が放電するか否かによってセルデータの
“０”／“１”が判断される（図２２参照）。
【０００８】このように、ＮＡＮＤセル群は、選択ゲー
トトランジスタ間で直列接続される構成である。データ
消去動作後は、選択ゲートトランジスタ間で直列接続さ
れた、全ての制御ゲートに接続されるＮＡＮＤセル群
（１ブロック）が負のしきい電圧を持つように制御され
ていなければならない。データ消去後の消去ベリファイ
は、ブロック毎にＮＡＮＤセル全てが負のしきい電圧に
なっているか否かを検証するものである。すなわち、図
２３に示されるように、ビット線が適当な電圧ＶPRE に
プリチャージされた後、選択ゲートトランジスタはオン
され、制御ゲートを全て０Ｖにして、ビット線電流が放
電されるか否かで、消去状態になっているか否かを判定
する。消去状態のセルはデプレッション化されているの
で、選択ゲートトランジスタ間で直列接続されるＮＡＮ
Ｄセル群の直列抵抗は極めて低い。ビット線の負荷が小
さいと、消去ベリファイ時は、選択ゲートトランジスタ
の立上がりに応じてビット線の負荷が瞬時に放電されて
しまい、セルの電子放出の度合いを調べるというより
も、選択ゲート線の配線遅延や、選択ゲートトランジス
タのしきい電圧で決まってしまう恐れがある。
トトランジスタ間で直列接続される構成である。データ
消去動作後は、選択ゲートトランジスタ間で直列接続さ
れた、全ての制御ゲートに接続されるＮＡＮＤセル群
（１ブロック）が負のしきい電圧を持つように制御され
ていなければならない。データ消去後の消去ベリファイ
は、ブロック毎にＮＡＮＤセル全てが負のしきい電圧に
なっているか否かを検証するものである。すなわち、図
２３に示されるように、ビット線が適当な電圧ＶPRE に
プリチャージされた後、選択ゲートトランジスタはオン
され、制御ゲートを全て０Ｖにして、ビット線電流が放
電されるか否かで、消去状態になっているか否かを判定
する。消去状態のセルはデプレッション化されているの
で、選択ゲートトランジスタ間で直列接続されるＮＡＮ
Ｄセル群の直列抵抗は極めて低い。ビット線の負荷が小
さいと、消去ベリファイ時は、選択ゲートトランジスタ
の立上がりに応じてビット線の負荷が瞬時に放電されて
しまい、セルの電子放出の度合いを調べるというより
も、選択ゲート線の配線遅延や、選択ゲートトランジス
タのしきい電圧で決まってしまう恐れがある。
【０００９】また、読み出し時においては、選択ゲート
トランジスタ間で“０”書き込みされているセルや
“１”書き込みされているセルが混在していることが考
えられる。これらのセルが非選択であっても導通状態に
なるように各制御ゲートの電位が十分高くないと選択セ
ルのデータを読み出すことができない。選択ゲートトラ
ンジスタ間のＮＡＮＤセル群は、これら“０”／“１”
各書き込み状態の混在するセルのチャネル及び拡散層を
連結させ読み出しを行なう必要がある。その際の直列抵
抗分は、ＣＲ時定数を大きくする。これにより、ＮＡＮ
Ｄセル群の読み出し可能なレベルに達する時間は、選択
ゲートトランジスタの立上がり時間より長くなり、所定
期間内での読み出しマージンが抑えられる。
トランジスタ間で“０”書き込みされているセルや
“１”書き込みされているセルが混在していることが考
えられる。これらのセルが非選択であっても導通状態に
なるように各制御ゲートの電位が十分高くないと選択セ
ルのデータを読み出すことができない。選択ゲートトラ
ンジスタ間のＮＡＮＤセル群は、これら“０”／“１”
各書き込み状態の混在するセルのチャネル及び拡散層を
連結させ読み出しを行なう必要がある。その際の直列抵
抗分は、ＣＲ時定数を大きくする。これにより、ＮＡＮ
Ｄセル群の読み出し可能なレベルに達する時間は、選択
ゲートトランジスタの立上がり時間より長くなり、所定
期間内での読み出しマージンが抑えられる。
【００１０】最近では、選択ゲートトランジスタの上部
に並行するように金属配線を併設し、選択ゲートの配線
と所定箇所で接続することにより、低抵抗化を図る手法
がある。これに習い、ＮＡＮＤセル群も金属配線により
低抵抗化の構造を考えるが実現は難しい。通常、より上
層にある金属線のピッチがセルの配列ピッチより緩いこ
と、及び、接続部で金属配線と制御ゲートがコンタクト
するための合わせ余裕が必要であることが条件にあげら
れる。すなわち、ＮＡＮＤセルの配列のピッチが上記条
件を許さないのである。これにより、選択ゲートトラン
ジスタの立上がり時間のみがより高速になり得る。
に並行するように金属配線を併設し、選択ゲートの配線
と所定箇所で接続することにより、低抵抗化を図る手法
がある。これに習い、ＮＡＮＤセル群も金属配線により
低抵抗化の構造を考えるが実現は難しい。通常、より上
層にある金属線のピッチがセルの配列ピッチより緩いこ
と、及び、接続部で金属配線と制御ゲートがコンタクト
するための合わせ余裕が必要であることが条件にあげら
れる。すなわち、ＮＡＮＤセルの配列のピッチが上記条
件を許さないのである。これにより、選択ゲートトラン
ジスタの立上がり時間のみがより高速になり得る。
【００１１】
【発明が解決しようとする課題】このように従来では、
ＮＡＮＤ型メモリセルの消去ベリファイ時において、ビ
ット線の負荷が小さいと、選択ゲートトランジスタの立
上がりに応じてビット線の負荷が放電されてしまい、消
去ベリファイ動作それ自体に信頼性がなくなる恐れがあ
る。
ＮＡＮＤ型メモリセルの消去ベリファイ時において、ビ
ット線の負荷が小さいと、選択ゲートトランジスタの立
上がりに応じてビット線の負荷が放電されてしまい、消
去ベリファイ動作それ自体に信頼性がなくなる恐れがあ
る。
【００１２】また、読み出し動作においては、選択ゲー
トトランジスタの立上がり時間よりも、選択ゲートトラ
ンジスタ間の直列接続されているＮＡＮＤセル群が読み
出し可能なレベルに到達するまでの時間が長い。このた
め、所定期間内での読み出しマージンが抑えられること
になり、改善の余地がある。
トトランジスタの立上がり時間よりも、選択ゲートトラ
ンジスタ間の直列接続されているＮＡＮＤセル群が読み
出し可能なレベルに到達するまでの時間が長い。このた
め、所定期間内での読み出しマージンが抑えられること
になり、改善の余地がある。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、第１に、ＮＡＮＤ型メ
モリセルの信頼性ある消去ベリファイ動作を達成する、
第２に、読み出し時間のマージンの向上を達成する不揮
発性半導体記憶装置を提供することにある。
されたものであり、その目的は、第１に、ＮＡＮＤ型メ
モリセルの信頼性ある消去ベリファイ動作を達成する、
第２に、読み出し時間のマージンの向上を達成する不揮
発性半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、電荷蓄積層を絶縁膜中に有する絶縁ゲー
ト型トランジスタで構成される不揮発性のメモリセルが
複数配列されるメモリセルアレイと、前記メモリセルの
ドレインが結合されるビット線と、前記ビット線のデー
タを伝達するデータレジスタ機能を有するセンスアンプ
と、前記センスアンプとメモリセルアレイとの間の前記
ビット線に設けられ、しきい電圧が０Ｖ未満とされるメ
モリセルの消去状態におけるベリファイ時において前記
ビット線のプリチャージと共に付加される負荷容量を含
む予備負荷容量回路とを具備したことを特徴とする。
体記憶装置は、電荷蓄積層を絶縁膜中に有する絶縁ゲー
ト型トランジスタで構成される不揮発性のメモリセルが
複数配列されるメモリセルアレイと、前記メモリセルの
ドレインが結合されるビット線と、前記ビット線のデー
タを伝達するデータレジスタ機能を有するセンスアンプ
と、前記センスアンプとメモリセルアレイとの間の前記
ビット線に設けられ、しきい電圧が０Ｖ未満とされるメ
モリセルの消去状態におけるベリファイ時において前記
ビット線のプリチャージと共に付加される負荷容量を含
む予備負荷容量回路とを具備したことを特徴とする。
【００１５】この発明では、メモリセルの消去状態（電
子の注入状態）に応じたビット線の放電がみられ、ベリ
ファイ動作マージンが向上する。また、この発明の不揮
発性半導体記憶装置は、電荷蓄積層を有するトランジス
タからなり、書き込み時にはドレインとゲートとに印加
される電位の差の絶対値に応じ、その絶対値が大きいほ
どしきい電圧が大きく変動し、そのしきい電圧に対応し
たデータを記憶する不揮発性のメモリセルトランジスタ
が直列接続され選択ゲートトランジスタ間に配列したＮ
ＡＮＤ型メモリセル群と、前記選択ゲートトランジスタ
の電流通路の一端が接続されるビット線と、前記ビット
線を所定電位にプリチャージするプリチャージ手段と、
しきい電圧が正のメモリセルを含んだプログラム状態に
おける読み出し時において、直列接続の前記メモリセル
トランジスタのチャネル及び拡散層を連結させるための
ゲート電位の供給を前記選択ゲートトランジスタのゲー
ト電位の供給より早く始める回路手段とを具備すること
を特徴とする。
子の注入状態）に応じたビット線の放電がみられ、ベリ
ファイ動作マージンが向上する。また、この発明の不揮
発性半導体記憶装置は、電荷蓄積層を有するトランジス
タからなり、書き込み時にはドレインとゲートとに印加
される電位の差の絶対値に応じ、その絶対値が大きいほ
どしきい電圧が大きく変動し、そのしきい電圧に対応し
たデータを記憶する不揮発性のメモリセルトランジスタ
が直列接続され選択ゲートトランジスタ間に配列したＮ
ＡＮＤ型メモリセル群と、前記選択ゲートトランジスタ
の電流通路の一端が接続されるビット線と、前記ビット
線を所定電位にプリチャージするプリチャージ手段と、
しきい電圧が正のメモリセルを含んだプログラム状態に
おける読み出し時において、直列接続の前記メモリセル
トランジスタのチャネル及び拡散層を連結させるための
ゲート電位の供給を前記選択ゲートトランジスタのゲー
ト電位の供給より早く始める回路手段とを具備すること
を特徴とする。
【００１６】この発明では、メモリセルトランジスタと
選択ゲートトランジスタの各ゲートの立上がり速度の差
を、見かけ上なくし、読み出し可能になる時間を早め、
読み出し動作マージンを増加させる。
選択ゲートトランジスタの各ゲートの立上がり速度の差
を、見かけ上なくし、読み出し可能になる時間を早め、
読み出し動作マージンを増加させる。
【００１７】
【発明の実施の形態】図１は、この発明の第１の実施形
態に係るＮＡＮＤ型メモリデバイスの要部を示す回路図
であり、図２は、この発明の第１の実施形態に係るＮＡ
ＮＤ型メモリデバイスの全体構成を示すブロック図であ
る。ビット線ＢＬに接続されるメモリセルアレイ11側の
ＮＡＮＤ型のメモリセル群、及びこのビット線に繋がる
データレジスタ／センスアンプ13が構成されている。こ
の発明では、セルアレイ11側とデータレジスタ／センス
アンプ13との間のビット線において、消去ベリファイ時
にのみビット線に接続することにできる予備負荷容量
（Ｃ1 ）を含む予備負荷容量回路12を配備している。
態に係るＮＡＮＤ型メモリデバイスの要部を示す回路図
であり、図２は、この発明の第１の実施形態に係るＮＡ
ＮＤ型メモリデバイスの全体構成を示すブロック図であ
る。ビット線ＢＬに接続されるメモリセルアレイ11側の
ＮＡＮＤ型のメモリセル群、及びこのビット線に繋がる
データレジスタ／センスアンプ13が構成されている。こ
の発明では、セルアレイ11側とデータレジスタ／センス
アンプ13との間のビット線において、消去ベリファイ時
にのみビット線に接続することにできる予備負荷容量
（Ｃ1 ）を含む予備負荷容量回路12を配備している。
【００１８】図１において、予備負荷容量Ｃ1 は、スイ
ッチ回路（ＳＷ1 ）を構成するＮチャネルＭＯＳトラン
ジスタＴ1 の電流通路の一端と、接地電位ＧＮＤとの間
に接続される。ＭＯＳトランジスタＴ1 の電流通路の他
端は、ビット線ＢＬに接続されている。また、スイッチ
回路（ＳＷ2 ）を構成するＮチャネルＭＯＳトランジス
タＴ2 は、その電流通路がプリチャージ用の電圧ＶPRE
とビット線ＢＬとの間に接続されている。制御回路10は
多数の制御信号発生のうち、信号PRE ，EVFYの発生を含
む。
ッチ回路（ＳＷ1 ）を構成するＮチャネルＭＯＳトラン
ジスタＴ1 の電流通路の一端と、接地電位ＧＮＤとの間
に接続される。ＭＯＳトランジスタＴ1 の電流通路の他
端は、ビット線ＢＬに接続されている。また、スイッチ
回路（ＳＷ2 ）を構成するＮチャネルＭＯＳトランジス
タＴ2 は、その電流通路がプリチャージ用の電圧ＶPRE
とビット線ＢＬとの間に接続されている。制御回路10は
多数の制御信号発生のうち、信号PRE ，EVFYの発生を含
む。
【００１９】図３は、消去動作のシーケンスを示すフロ
ーチャートである。この発明の予備負荷容量Ｃ1 は、図
３中のベリファイ読み出し（消去ベリファイ）の処理32
に機能する。図４のタイミングチャートを参照すると、
消去ベリファイ時には、スイッチ回路ＳＷ2 が導通状態
になっている（EVFYが“Ｈ”レベル）。これにより、ス
イッチ回路ＳＷ1 が所定時間導通状態になる（PRE の
“Ｈ”レベルの期間）電圧ＶPRE によるビット線のプリ
チャージと共に予備負荷容量Ｃ1 が充電される。ビット
線は、ビット線自体の負荷容量にこの予備負荷容量Ｃ1
を加えた充電状態が得られる。これにより、消去状態の
セルにおける電荷注入状態に応じて、セルの流す電流量
がビット線放電時間に確実に反映するようになる。つま
り、ビット線放電時間は、選択ゲートトランジスタの立
上がり時間より長く設定される。その後、適当なタイミ
ングでベリファイ読み出しの期間が与えられる。
ーチャートである。この発明の予備負荷容量Ｃ1 は、図
３中のベリファイ読み出し（消去ベリファイ）の処理32
に機能する。図４のタイミングチャートを参照すると、
消去ベリファイ時には、スイッチ回路ＳＷ2 が導通状態
になっている（EVFYが“Ｈ”レベル）。これにより、ス
イッチ回路ＳＷ1 が所定時間導通状態になる（PRE の
“Ｈ”レベルの期間）電圧ＶPRE によるビット線のプリ
チャージと共に予備負荷容量Ｃ1 が充電される。ビット
線は、ビット線自体の負荷容量にこの予備負荷容量Ｃ1
を加えた充電状態が得られる。これにより、消去状態の
セルにおける電荷注入状態に応じて、セルの流す電流量
がビット線放電時間に確実に反映するようになる。つま
り、ビット線放電時間は、選択ゲートトランジスタの立
上がり時間より長く設定される。その後、適当なタイミ
ングでベリファイ読み出しの期間が与えられる。
【００２０】このように、ビット線は、予備負荷容量Ｃ
1 を加えて適当な電圧ＶPRE にプリチャージされ、その
後、選択ゲートトランジスタはオンし、制御ゲートは全
て０Ｖにされて、ビット線電流が放電されるか否かで、
消去状態になっているか否かを判定する（図２３参
照）。図５は、選択ゲートトランジスタの立上がりと、
ビット線の放電を示す波形図であり、点線は従来のビッ
ト線の放電波形を示す。従来では、選択ゲートトランジ
スタの立上がりに応じてビット線の負荷が瞬時に放電さ
れてしまい、セルのベリファイ動作の検出マージンがほ
とんどない。一方、この発明を適用すれば、消去状態が
良好なら、セルの流す電流量がビット線放電時間に確実
に反映される。このようなビット線の放電は、そのＣＲ
時定数のＣが従来より大きくされているので、検出マー
ジンが広くなり、確実なベリファイ動作を実現する。
1 を加えて適当な電圧ＶPRE にプリチャージされ、その
後、選択ゲートトランジスタはオンし、制御ゲートは全
て０Ｖにされて、ビット線電流が放電されるか否かで、
消去状態になっているか否かを判定する（図２３参
照）。図５は、選択ゲートトランジスタの立上がりと、
ビット線の放電を示す波形図であり、点線は従来のビッ
ト線の放電波形を示す。従来では、選択ゲートトランジ
スタの立上がりに応じてビット線の負荷が瞬時に放電さ
れてしまい、セルのベリファイ動作の検出マージンがほ
とんどない。一方、この発明を適用すれば、消去状態が
良好なら、セルの流す電流量がビット線放電時間に確実
に反映される。このようなビット線の放電は、そのＣＲ
時定数のＣが従来より大きくされているので、検出マー
ジンが広くなり、確実なベリファイ動作を実現する。
【００２１】上述のように、消去ベリファイ時間自体を
延ばしても、消去時間（図３の処理31）の長くても１／
１００未満の時間が増減するだけなのでパフォーマンス
が落ちることにはならない。消去状態が良好であると、
そのブロックは再び消去動作は行なわない（図３の3
3）。消去状態が不十分であると、再び消去動作が行な
われる（図３の34）。
延ばしても、消去時間（図３の処理31）の長くても１／
１００未満の時間が増減するだけなのでパフォーマンス
が落ちることにはならない。消去状態が良好であると、
そのブロックは再び消去動作は行なわない（図３の3
3）。消去状態が不十分であると、再び消去動作が行な
われる（図３の34）。
【００２２】この発明の予備負荷容量Ｃ1 は、ＭＯＳキ
ャパシタ等で構成され、ビット線容量と、ベリファイに
より保証したいセルのしきい電圧によるところのセル電
流と、選択ゲートの立上がりで決定される。例えば、ビ
ット線を３Ｖにプリチャージして、１Ｖがセンスアンプ
のセンス・ポイントとすると、ビット線の放電電荷量
は、ビット線容量を０．５ｐＦとして、（３−１）×
０．５＝１［ｐＣ］であり、セル電流を１μＡで保証し
ようとすると、放電時間は概略１μｓｅｃとなる。選択
ゲートトランジスタが、０．５μｓｅｃで立上がるとす
ると、それに繋がるセル群は影響を受けてしまう。ここ
で、予備負荷容量Ｃ1 として０．５ｐＦ付加すると、放
電電荷量は、おおよそ２ｐＣ、放電時間も２μｓｅｃ弱
となり、選択ゲートトランジスタの立上がりの影響を減
らすことができる。
ャパシタ等で構成され、ビット線容量と、ベリファイに
より保証したいセルのしきい電圧によるところのセル電
流と、選択ゲートの立上がりで決定される。例えば、ビ
ット線を３Ｖにプリチャージして、１Ｖがセンスアンプ
のセンス・ポイントとすると、ビット線の放電電荷量
は、ビット線容量を０．５ｐＦとして、（３−１）×
０．５＝１［ｐＣ］であり、セル電流を１μＡで保証し
ようとすると、放電時間は概略１μｓｅｃとなる。選択
ゲートトランジスタが、０．５μｓｅｃで立上がるとす
ると、それに繋がるセル群は影響を受けてしまう。ここ
で、予備負荷容量Ｃ1 として０．５ｐＦ付加すると、放
電電荷量は、おおよそ２ｐＣ、放電時間も２μｓｅｃ弱
となり、選択ゲートトランジスタの立上がりの影響を減
らすことができる。
【００２３】図６（ａ）は、図１中のスイッチ回路ＳＷ
1 と予備負荷容量Ｃ1 の接続関係を逆にした変形例を示
す。この構成によれば、予備負荷容量Ｃ1 にはＴ1 のし
きい電圧に依存することなく電荷が充電される。
1 と予備負荷容量Ｃ1 の接続関係を逆にした変形例を示
す。この構成によれば、予備負荷容量Ｃ1 にはＴ1 のし
きい電圧に依存することなく電荷が充電される。
【００２４】図６（ｂ）は、図１中のスイッチ回路ＳＷ
1 をＰチャネルＭＯＳトランジスタＴ3 で構成した変形
例を示す。ゲートへの信号は、信号EVFYの反転信号であ
る。図１では、プリチャージ完了時、トランジスタＴ1
を常にオンさせておくとすれば、ゲート信号EVFYは、プ
リチャージ電位より大きくする必要がある。ゲート信号
EVFYをプリチャージ電位と同等にするなら、ビット線に
は、Ｔ1 が３極管動作するまでＣ1 の容量が見えない。
図６（ｂ）は、これを解消した。トランジスタＴ2 のし
きい電圧が影響してＣ1 の電荷が全て放電できなくても
問題はない。
1 をＰチャネルＭＯＳトランジスタＴ3 で構成した変形
例を示す。ゲートへの信号は、信号EVFYの反転信号であ
る。図１では、プリチャージ完了時、トランジスタＴ1
を常にオンさせておくとすれば、ゲート信号EVFYは、プ
リチャージ電位より大きくする必要がある。ゲート信号
EVFYをプリチャージ電位と同等にするなら、ビット線に
は、Ｔ1 が３極管動作するまでＣ1 の容量が見えない。
図６（ｂ）は、これを解消した。トランジスタＴ2 のし
きい電圧が影響してＣ1 の電荷が全て放電できなくても
問題はない。
【００２５】図６（ｃ）は、図１中のスイッチ回路ＳＷ
2 をＰチャネルＭＯＳトランジスタＴ4 で構成した変形
例を示す。ゲート信号は、信号PRE の反転信号である。
このような構成は、図１、図６（ａ），（ｂ）各々に適
用できる。
2 をＰチャネルＭＯＳトランジスタＴ4 で構成した変形
例を示す。ゲート信号は、信号PRE の反転信号である。
このような構成は、図１、図６（ａ），（ｂ）各々に適
用できる。
【００２６】次に、図７によって、データレジスタ／セ
ンスアンプの回路例を示し、書き込み、読み出し動作に
ついて説明する。データレジスタ／センスアンプの構成
として、強制反転型のベリファイ機能を有する回路を適
用している。説明の都合上、ビット線３本分を取り出し
て示す。制御回路10、ＮＡＮＤ型のメモリセル群からな
るメモリセルアレイ11、ビット線予備負荷容量回路12、
強制反転型のデータレジスタ／センスアンプ13、ベリフ
ァイ検出回路14、カラムゲート15を示す。
ンスアンプの回路例を示し、書き込み、読み出し動作に
ついて説明する。データレジスタ／センスアンプの構成
として、強制反転型のベリファイ機能を有する回路を適
用している。説明の都合上、ビット線３本分を取り出し
て示す。制御回路10、ＮＡＮＤ型のメモリセル群からな
るメモリセルアレイ11、ビット線予備負荷容量回路12、
強制反転型のデータレジスタ／センスアンプ13、ベリフ
ァイ検出回路14、カラムゲート15を示す。
【００２７】図７によると、１ビット線分の回路は次の
ように構成される。ビット線ＢＬ（図ではＢＬx ；x は
1 〜3 ）には、ＮＡＮＤ型メモリセル2 （図では2-x ；
xは1 〜3 ）が複数接続されている。Ｐチャネルトラン
ジスタＱ1 は、ビット線ＢＬを充電するために設けられ
ている。トランジスタＱ1 は、トランジスタＴ2 （スイ
ッチ回路ＳＷ2 ）がその機能を兼用することにすれば、
省いてもかまわない。書き込みデータを一時的に保持す
るフリップフロップ回路1 （図では1-x ；x は1 〜3 ）
は、ノードＮ（図ではＮx ；x は1 〜3 ）とノードＢＮ
（図ではＢＮx ；x は1 〜3 ）を持っており、フリップ
フロップ回路1 のノードＮとビット線ＢＬ間はＮチャネ
ルトランジスタＱ2 により導通制御される。フリップフ
ロップ回路1 のノードＢＮと０Ｖの接地電位との間にＮ
チャネルトランジスタＱ3 、Ｑ4 が直列に接続されてい
る。このトランジスタＱ4 のゲートはビット線ＢＬに接
続されている。これらトランジスタＱ3 とＱ4 は強制反
転手段（データ設定回路）を構成する。リセット機能と
して、ノードＮと０Ｖの接地電位との間にＮチャネルト
ランジスタＱ5 が設けられる。ノードＢＮにそのゲート
が接続されているＮチャネルトランジスタＱ6 は、ベリ
ファイ動作終了を検出する機能を持つ。このトランジス
タＱ6 のソースは接地され、ドレインは共通ベリファイ
線ＶＬに接続されている。このベリファイ線ＶＬと電源
との間にはベリファイ線ＶＬを充電するためのＰチャネ
ルトランジスタＱ7 が接続されている。このベリファイ
線ＶＬからインバータ3 を介してベリファイ検知信号Ｖ
ＦＹが出力される。フリップフロップ回路1 における各
端子はカラムゲート4 を介してI/O 線、 BI/O 線（I/O
の反転信号線）に接続されている。
ように構成される。ビット線ＢＬ（図ではＢＬx ；x は
1 〜3 ）には、ＮＡＮＤ型メモリセル2 （図では2-x ；
xは1 〜3 ）が複数接続されている。Ｐチャネルトラン
ジスタＱ1 は、ビット線ＢＬを充電するために設けられ
ている。トランジスタＱ1 は、トランジスタＴ2 （スイ
ッチ回路ＳＷ2 ）がその機能を兼用することにすれば、
省いてもかまわない。書き込みデータを一時的に保持す
るフリップフロップ回路1 （図では1-x ；x は1 〜3 ）
は、ノードＮ（図ではＮx ；x は1 〜3 ）とノードＢＮ
（図ではＢＮx ；x は1 〜3 ）を持っており、フリップ
フロップ回路1 のノードＮとビット線ＢＬ間はＮチャネ
ルトランジスタＱ2 により導通制御される。フリップフ
ロップ回路1 のノードＢＮと０Ｖの接地電位との間にＮ
チャネルトランジスタＱ3 、Ｑ4 が直列に接続されてい
る。このトランジスタＱ4 のゲートはビット線ＢＬに接
続されている。これらトランジスタＱ3 とＱ4 は強制反
転手段（データ設定回路）を構成する。リセット機能と
して、ノードＮと０Ｖの接地電位との間にＮチャネルト
ランジスタＱ5 が設けられる。ノードＢＮにそのゲート
が接続されているＮチャネルトランジスタＱ6 は、ベリ
ファイ動作終了を検出する機能を持つ。このトランジス
タＱ6 のソースは接地され、ドレインは共通ベリファイ
線ＶＬに接続されている。このベリファイ線ＶＬと電源
との間にはベリファイ線ＶＬを充電するためのＰチャネ
ルトランジスタＱ7 が接続されている。このベリファイ
線ＶＬからインバータ3 を介してベリファイ検知信号Ｖ
ＦＹが出力される。フリップフロップ回路1 における各
端子はカラムゲート4 を介してI/O 線、 BI/O 線（I/O
の反転信号線）に接続されている。
【００２８】すべてのトランジスタＱ1 のゲートにはφ
1 信号線が接続され、また、すべてのトランジスタＱ2
のゲートにはφ2 信号線が、Ｑ3 のゲートにはφ3 信号
線が接続される。リセット用のトランジスタＱ5 のゲー
トにはφR 信号線が接続され、トランジスタＱ7 のゲー
トにはφ4 信号線が接続される。制御回路10は制御信号
φ1 ，φ2 ，φ3 ，φ4 ，φR ，PRE ，EVFYの各信号を
所定のタイミングで駆動制御する。トランジスタＱ1 の
ソースは、書き込み動作時はＶm （０Ｖと高電圧Ｖppの
中間の電位）に、それ以外の時は電源電圧Ｖccとなる電
源に接続されている。また、フリップフロップ回路の電
源も書き込み動作時はＶm 、それ以外の時はＶccであ
る。
1 信号線が接続され、また、すべてのトランジスタＱ2
のゲートにはφ2 信号線が、Ｑ3 のゲートにはφ3 信号
線が接続される。リセット用のトランジスタＱ5 のゲー
トにはφR 信号線が接続され、トランジスタＱ7 のゲー
トにはφ4 信号線が接続される。制御回路10は制御信号
φ1 ，φ2 ，φ3 ，φ4 ，φR ，PRE ，EVFYの各信号を
所定のタイミングで駆動制御する。トランジスタＱ1 の
ソースは、書き込み動作時はＶm （０Ｖと高電圧Ｖppの
中間の電位）に、それ以外の時は電源電圧Ｖccとなる電
源に接続されている。また、フリップフロップ回路の電
源も書き込み動作時はＶm 、それ以外の時はＶccであ
る。
【００２９】上記構成のセンス系の動作を説明する。ビ
ット線電位を読み込む前に信号φRによりトランジスタ
Ｑ5 をオンさせてフリップフロップ回路1 を初期化（ノ
ードＮを“Ｌ”レベル）しておき、その後、信号φ1 に
よりビット線ＢＬをプリチャージする。信号φ2 により
トランジスタＱ2 をオンさせ、ビット線をセンス系側と
接続状態にする。ある時間経過後、信号φ3 によりトラ
ンジスタＱ3 をオン状態にする。このとき、ビット線電
位が“Ｌ”レベルになっていればフリップフロップ回路
1 の状態は初期値と同一であるが、“Ｈ”レベルになっ
ていればフリップフロップ回路1 の状態が反転し、ノー
ドＢＮ1 を“Ｈ”から“Ｌ”に設定しなおす。
ット線電位を読み込む前に信号φRによりトランジスタ
Ｑ5 をオンさせてフリップフロップ回路1 を初期化（ノ
ードＮを“Ｌ”レベル）しておき、その後、信号φ1 に
よりビット線ＢＬをプリチャージする。信号φ2 により
トランジスタＱ2 をオンさせ、ビット線をセンス系側と
接続状態にする。ある時間経過後、信号φ3 によりトラ
ンジスタＱ3 をオン状態にする。このとき、ビット線電
位が“Ｌ”レベルになっていればフリップフロップ回路
1 の状態は初期値と同一であるが、“Ｈ”レベルになっ
ていればフリップフロップ回路1 の状態が反転し、ノー
ドＢＮ1 を“Ｈ”から“Ｌ”に設定しなおす。
【００３０】上述の具体的動作を（Ａ）ノードＮが
“Ｌ”にセットされ、選択したセルに“０”データを書
き込む動作をさせた場合、（Ｂ）ノードＮが“Ｈ”にセ
ットされメモリセルに“１”データを書き込む動作、つ
まり消去状態のままに保つ動作をさせた場合に別けて説
明する。
“Ｌ”にセットされ、選択したセルに“０”データを書
き込む動作をさせた場合、（Ｂ）ノードＮが“Ｈ”にセ
ットされメモリセルに“１”データを書き込む動作、つ
まり消去状態のままに保つ動作をさせた場合に別けて説
明する。
【００３１】まず、（Ａ）の書き込み条件の場合、次の
ベリファイ時の読み出し動作において、トランジスタＱ
2 のオフ、トランジスタＱ1 のオンによるビット線のプ
リチャージ完了から一定時間を経ると次のようなセルの
状態が考えられる。 (i) 確実に“０”データとしてのしきい電圧を得たセル
はビット線のプリチャージ電位を保つ。 (ii)まだ、しきい電圧の設定が十分でない、つまり電子
が必要量注入されていないセルはオン状態に近く、ビッ
ト線のプリチャージ電位を放電させてしまう。
ベリファイ時の読み出し動作において、トランジスタＱ
2 のオフ、トランジスタＱ1 のオンによるビット線のプ
リチャージ完了から一定時間を経ると次のようなセルの
状態が考えられる。 (i) 確実に“０”データとしてのしきい電圧を得たセル
はビット線のプリチャージ電位を保つ。 (ii)まだ、しきい電圧の設定が十分でない、つまり電子
が必要量注入されていないセルはオン状態に近く、ビッ
ト線のプリチャージ電位を放電させてしまう。
【００３２】次に、上記ビット線の一定時間経過後、信
号φ3 によりトランジスタＱ3 をオン状態にする。上記
(i) の状態になっていればフリップフロップ回路1 のノ
ードＢＮは“Ｌ”となり、フリップフロップ回路1 のラ
ッチデータは反転する。これにより、このビット線につ
ながる選択セルは次の再書き込み動作から除外される。
なぜなら、次の再書き込み動作時にはノードＮは“Ｈ”
であり、ビット線に書き込みが禁止される中間電圧（Ｖ
m ）が印加されることになるからである。
号φ3 によりトランジスタＱ3 をオン状態にする。上記
(i) の状態になっていればフリップフロップ回路1 のノ
ードＢＮは“Ｌ”となり、フリップフロップ回路1 のラ
ッチデータは反転する。これにより、このビット線につ
ながる選択セルは次の再書き込み動作から除外される。
なぜなら、次の再書き込み動作時にはノードＮは“Ｈ”
であり、ビット線に書き込みが禁止される中間電圧（Ｖ
m ）が印加されることになるからである。
【００３３】上記(ii)の状態になっていれば、トランジ
スタＱ4 はオンせず、ノードＮは“Ｌ”のままであるか
ら次の再書き込み動作が行われる。この再書き込み動作
は、ベリファイ時において、上記(i) の状態を得るまで
繰り返される。
スタＱ4 はオンせず、ノードＮは“Ｌ”のままであるか
ら次の再書き込み動作が行われる。この再書き込み動作
は、ベリファイ時において、上記(i) の状態を得るまで
繰り返される。
【００３４】一方、（Ｂ）の書き込み条件ではビット線
は必然的に放電状態になるから、トランジスタＱ4 はオ
ンせず、ノードＮは“Ｈ”のままであり、次の再書き込
み時には書き込み当初と同様にビット線に書き込み禁止
の中間電圧が印加される。すなわち、フリップフロップ
回路1 のノードＮが“Ｈ”に接続されたビット線は書き
込みは起こらない。
は必然的に放電状態になるから、トランジスタＱ4 はオ
ンせず、ノードＮは“Ｈ”のままであり、次の再書き込
み時には書き込み当初と同様にビット線に書き込み禁止
の中間電圧が印加される。すなわち、フリップフロップ
回路1 のノードＮが“Ｈ”に接続されたビット線は書き
込みは起こらない。
【００３５】所定時間のベリファイ動作終了後、信号φ
4 を立ち下げ、共通ベリファイ線ＶＬをＶccにプリチャ
ージする。ここで、トランジスタＱ6-1 ，Ｑ6-2 ，Ｑ6-
3 のうち一つでもオンして導通すれば、共通ベリファイ
線ＶＬが放電される。また、トランジスタＱ6-1 からト
ランジスタＱ6-2 のすべてがオフし、非導通であれば、
共通ベリファイ線ＶＬはＶccのままである。従って、ノ
ードＮ1 〜Ｎ3 のうち、一つでも０Ｖの電位のビット線
があれば（すなわち書き込みがまだ完了していないビッ
ト線があれば）共通ベリファイ線ＶＬは放電し、出力Ｖ
ＦＹはＶccとなる。また、ベリファイ後のノードＮ1 か
らノードＮ3 のすべてがＶccとなれば（すなわち全ビッ
トに対して書き込みが終了してしれば）共通ベリファイ
線ＶＬはＶccのままであり、出力ＶＦＹは０Ｖとなる。
4 を立ち下げ、共通ベリファイ線ＶＬをＶccにプリチャ
ージする。ここで、トランジスタＱ6-1 ，Ｑ6-2 ，Ｑ6-
3 のうち一つでもオンして導通すれば、共通ベリファイ
線ＶＬが放電される。また、トランジスタＱ6-1 からト
ランジスタＱ6-2 のすべてがオフし、非導通であれば、
共通ベリファイ線ＶＬはＶccのままである。従って、ノ
ードＮ1 〜Ｎ3 のうち、一つでも０Ｖの電位のビット線
があれば（すなわち書き込みがまだ完了していないビッ
ト線があれば）共通ベリファイ線ＶＬは放電し、出力Ｖ
ＦＹはＶccとなる。また、ベリファイ後のノードＮ1 か
らノードＮ3 のすべてがＶccとなれば（すなわち全ビッ
トに対して書き込みが終了してしれば）共通ベリファイ
線ＶＬはＶccのままであり、出力ＶＦＹは０Ｖとなる。
【００３６】このように、一括ベリファイ回路を設ける
と、全ビットの書き込みが終了しているか否かを一括し
て検出できる。この結果、書き込み動作及びベリファイ
動作のサイクルをいつ停止すべきかを判定できる。信号
φ４により共通ベリファイ線ＶＬを充電するタイミング
はベリファイ読み出し中もしくはそれ以前に設定するこ
とができ、一括ベリファイ時間、書き込み時間の短縮に
寄与する。図８に書き込み動作のシーケンスを示してお
く。
と、全ビットの書き込みが終了しているか否かを一括し
て検出できる。この結果、書き込み動作及びベリファイ
動作のサイクルをいつ停止すべきかを判定できる。信号
φ４により共通ベリファイ線ＶＬを充電するタイミング
はベリファイ読み出し中もしくはそれ以前に設定するこ
とができ、一括ベリファイ時間、書き込み時間の短縮に
寄与する。図８に書き込み動作のシーケンスを示してお
く。
【００３７】この発明の第２の目的である、読み出し時
間のマージンの向上を達成する構成について説明する。
上述したように、読み出し時においては、選択ゲートト
ランジスタ間で“０”書き込みされているセルや“１”
書き込みされているセルが混在していることが考えら
れ、これら“０”“１”の混在するセルのチャネル及び
拡散層を連結させ、読み出し（ビット線が放電するか否
か）を行なわなければならない。ＮＡＮＤセル群の直列
抵抗分は、ＣＲ時定数を大きくする。
間のマージンの向上を達成する構成について説明する。
上述したように、読み出し時においては、選択ゲートト
ランジスタ間で“０”書き込みされているセルや“１”
書き込みされているセルが混在していることが考えら
れ、これら“０”“１”の混在するセルのチャネル及び
拡散層を連結させ、読み出し（ビット線が放電するか否
か）を行なわなければならない。ＮＡＮＤセル群の直列
抵抗分は、ＣＲ時定数を大きくする。
【００３８】また、選択ゲートトランジスタのゲート配
線は、低抵抗化が進んでいる。例えば、図９に示すよう
に、選択ゲートトランジスタのゲート配線の上部に金属
線を併設して、所定箇所で接続している構成を採用して
いるものがある。これにより、ＮＡＮＤセル群の制御ゲ
ートに比べ、選択ゲートトランジスタのゲート信号の伝
搬遅延は短縮されている。ＮＡＮＤセル群に対しても上
記のような低抵抗化を進める構造は考えられるが、セル
の配列のピッチが製造限界に近いため、現状では難し
い。その理由は、金属線により制御ゲートの配線を接続
しようとするなら、通常、より上層にある金属線のピッ
チがセルの配列ピッチより緩いことと、接続部で金属配
線と制御ゲートがコンタクトするための合わせ余裕とが
必要であるからである。
線は、低抵抗化が進んでいる。例えば、図９に示すよう
に、選択ゲートトランジスタのゲート配線の上部に金属
線を併設して、所定箇所で接続している構成を採用して
いるものがある。これにより、ＮＡＮＤセル群の制御ゲ
ートに比べ、選択ゲートトランジスタのゲート信号の伝
搬遅延は短縮されている。ＮＡＮＤセル群に対しても上
記のような低抵抗化を進める構造は考えられるが、セル
の配列のピッチが製造限界に近いため、現状では難し
い。その理由は、金属線により制御ゲートの配線を接続
しようとするなら、通常、より上層にある金属線のピッ
チがセルの配列ピッチより緩いことと、接続部で金属配
線と制御ゲートがコンタクトするための合わせ余裕とが
必要であるからである。
【００３９】そこで、この発明では、第２の実施形態と
して、選択ゲートトランジスタの立上がり時間にＮＡＮ
Ｄセル群の制御ゲートの立上がり時間を合わせるよう
に、制御ゲートを選択ゲートより早めに始動する構成を
提供する。
して、選択ゲートトランジスタの立上がり時間にＮＡＮ
Ｄセル群の制御ゲートの立上がり時間を合わせるよう
に、制御ゲートを選択ゲートより早めに始動する構成を
提供する。
【００４０】図１０〜１５は、この発明の第２の実施形
態に係るロウデコーダ系の回路を示している。図１０に
おいて、制御ゲートＣＧのデコーダ内に選択ゲートＳＧ
のデコード動作が行えるよう組み込まれている。ロウメ
インデコーダ901 、ロウサブデコーダ902 からなり、ロ
ウメインデコーダ901 の回路は図１１のように構成さ
れ、ロウサブデコーダ902 は図１２のように構成されて
いる。
態に係るロウデコーダ系の回路を示している。図１０に
おいて、制御ゲートＣＧのデコーダ内に選択ゲートＳＧ
のデコード動作が行えるよう組み込まれている。ロウメ
インデコーダ901 、ロウサブデコーダ902 からなり、ロ
ウメインデコーダ901 の回路は図１１のように構成さ
れ、ロウサブデコーダ902 は図１２のように構成されて
いる。
【００４１】図１２中410 はトランスファゲート回路で
あり、411 はリセット及び消去時の電位供給用のトラン
ジスタ回路である。このロウサブデコーダ902 内の各制
御ゲートＣＧは、図１３に示す制御ゲートドライバ903
に応じてその供給信号が制御される。このロウサブデコ
ーダ902 内の各選択ゲートＳＧ1 ，ＳＧ2 は、それぞれ
図１４に示す選択ゲートドライバ904 、図１５に示す選
択ゲートドライバ905に応じてその供給信号が制御され
る。
あり、411 はリセット及び消去時の電位供給用のトラン
ジスタ回路である。このロウサブデコーダ902 内の各制
御ゲートＣＧは、図１３に示す制御ゲートドライバ903
に応じてその供給信号が制御される。このロウサブデコ
ーダ902 内の各選択ゲートＳＧ1 ，ＳＧ2 は、それぞれ
図１４に示す選択ゲートドライバ904 、図１５に示す選
択ゲートドライバ905に応じてその供給信号が制御され
る。
【００４２】図１１に示すロウメインデコーダは、ＮＡ
ＮＤ束からなるメモリセルブロックのうちの１つを選択
する回路である。外部から入力されるアドレスは、図示
しないアドレスバッファ回路によって内部ロウアドレス
に変換され、この内部ロウアドレスによってメモリセル
ブロックのうちの一つを選択するため、ノードＮ1 から
図１２に示すようなロウサブデコーダに信号を供給す
る。選択されたロウサブデコーダ902 の入力ノードＮ1
の電位はＶcc、非選択のロウサブデコーダ902 の入力ノ
ードＮ1 の電位は０Ｖとなる。
ＮＤ束からなるメモリセルブロックのうちの１つを選択
する回路である。外部から入力されるアドレスは、図示
しないアドレスバッファ回路によって内部ロウアドレス
に変換され、この内部ロウアドレスによってメモリセル
ブロックのうちの一つを選択するため、ノードＮ1 から
図１２に示すようなロウサブデコーダに信号を供給す
る。選択されたロウサブデコーダ902 の入力ノードＮ1
の電位はＶcc、非選択のロウサブデコーダ902 の入力ノ
ードＮ1 の電位は０Ｖとなる。
【００４３】図１２に示すロウサブデコーダは、電源Ｖ
A ，ＶB 、選択された制御ゲートＣＧ、非選択の制御ゲ
ートＣＧ、選択ゲートＳＧ1 ，ＳＧ2 に、それぞれ読み
出し時、書き込み時、消去時の各モードにおいて、図１
６に示す電位が供給される。Ｖccは通常の電源（例え
ば、５Ｖや３．３Ｖ）、Ｖppは書き込み消去系高電圧、
Ｖm は０ＶとＶppの中間電位、ＧＮＤは０Ｖとして考え
る。図１３〜１５の各ドライバにおいて、消去時にはER
ASE 、書き込み時にはPROG、読み出し時にはREADの信号
がハイレベルにされる。デコード線DECLは選択されると
ローレベルになる。これにより、各ドライバは、図１６
における出力条件を満足する。
A ，ＶB 、選択された制御ゲートＣＧ、非選択の制御ゲ
ートＣＧ、選択ゲートＳＧ1 ，ＳＧ2 に、それぞれ読み
出し時、書き込み時、消去時の各モードにおいて、図１
６に示す電位が供給される。Ｖccは通常の電源（例え
ば、５Ｖや３．３Ｖ）、Ｖppは書き込み消去系高電圧、
Ｖm は０ＶとＶppの中間電位、ＧＮＤは０Ｖとして考え
る。図１３〜１５の各ドライバにおいて、消去時にはER
ASE 、書き込み時にはPROG、読み出し時にはREADの信号
がハイレベルにされる。デコード線DECLは選択されると
ローレベルになる。これにより、各ドライバは、図１６
における出力条件を満足する。
【００４４】この発明では、読み出し時において、例え
ば図１７の波形図に示すように、選択ゲートトランジス
タの立上がり時間にＮＡＮＤセル群の制御ゲートの立上
がり時間を合わせるように、制御ゲートＣＧを、選択ゲ
ートＳＧより例えば３μｓ早めに始動する。これによ
り、ＮＡＮＤセル群中の非選択のセルによる誤読み出し
の危険を回避しつつ、読み出し時におけるビット線ＢＬ
の放電時間が短縮される。
ば図１７の波形図に示すように、選択ゲートトランジス
タの立上がり時間にＮＡＮＤセル群の制御ゲートの立上
がり時間を合わせるように、制御ゲートＣＧを、選択ゲ
ートＳＧより例えば３μｓ早めに始動する。これによ
り、ＮＡＮＤセル群中の非選択のセルによる誤読み出し
の危険を回避しつつ、読み出し時におけるビット線ＢＬ
の放電時間が短縮される。
【００４５】何ゆえ、読み出し時間が短くなるかという
と、選択ゲートトランジスタがオフであるため、制御ゲ
ートを立上げても可能で、その間にビット線の電位をプ
リチャージできるからである。図中の破線ＣＧ0 ，ＢＬ
0 は、それぞれ従来の制御ゲートの立ち上げ波形、及び
その時のビット線放電状態を示す波形である。この発明
を適用すると、従来より読み出し可能になる時間が早く
なる。
と、選択ゲートトランジスタがオフであるため、制御ゲ
ートを立上げても可能で、その間にビット線の電位をプ
リチャージできるからである。図中の破線ＣＧ0 ，ＢＬ
0 は、それぞれ従来の制御ゲートの立ち上げ波形、及び
その時のビット線放電状態を示す波形である。この発明
を適用すると、従来より読み出し可能になる時間が早く
なる。
【００４６】この発明に係る読み出し時、図１３〜図１
５に示す各ドライバにおけるREAD信号の伝達タイミング
条件の代表例を以下に示す。 （タイプ１） READ（ＣＧ）→遅延→READ（ＳＧ2 ）→READ（ＳＧ1 ） （タイプ２） READ（ＳＧ2 ）→遅延→READ（ＣＧ）→READ（ＳＧ1 ） 上記のように、READ（ＳＧ2 ）とREAD（ＣＧ）の順番は
どちらでもよく、また、同時でもよい。また、（タイプ
１）においては、READ（ＳＧ2 ）とREAD（ＳＧ1 ）は同
時でもよい（ただし、ＳＧ2 に金属配線の併設による低
抵抗化の構造を実現していること）。
５に示す各ドライバにおけるREAD信号の伝達タイミング
条件の代表例を以下に示す。 （タイプ１） READ（ＣＧ）→遅延→READ（ＳＧ2 ）→READ（ＳＧ1 ） （タイプ２） READ（ＳＧ2 ）→遅延→READ（ＣＧ）→READ（ＳＧ1 ） 上記のように、READ（ＳＧ2 ）とREAD（ＣＧ）の順番は
どちらでもよく、また、同時でもよい。また、（タイプ
１）においては、READ（ＳＧ2 ）とREAD（ＳＧ1 ）は同
時でもよい（ただし、ＳＧ2 に金属配線の併設による低
抵抗化の構造を実現していること）。
【００４７】上記各実施の形態によれば、ＮＡＮＤ型メ
モリセルの消去ベリファイ時において、ビット線の負荷
が確実に、消去ベリファイ動作それ自体に反映するよう
になり、また、読み出し動作においては、選択ゲートト
ランジスタ間の直列接続されているＮＡＮＤセル群が読
み出し可能なレベルに到達するまでの時間が長いことか
ら、選択ゲートトランジスタの選択ゲートの立上げ始動
前に、セルの制御ゲートを立上げ始動して、比選択セル
による誤読み出しの危険を避けつつ読み出し時間の短縮
が可能になる。
モリセルの消去ベリファイ時において、ビット線の負荷
が確実に、消去ベリファイ動作それ自体に反映するよう
になり、また、読み出し動作においては、選択ゲートト
ランジスタ間の直列接続されているＮＡＮＤセル群が読
み出し可能なレベルに到達するまでの時間が長いことか
ら、選択ゲートトランジスタの選択ゲートの立上げ始動
前に、セルの制御ゲートを立上げ始動して、比選択セル
による誤読み出しの危険を避けつつ読み出し時間の短縮
が可能になる。
【００４８】
【発明の効果】以上説明したようにこの発明によれば、
ビット線に予備負荷容量を加えて消去ベリファイ動作す
ることによって、消去ベリファイの検出マージンが十分
確保できる。また、選択ゲートトランジスタの選択ゲー
トの立上げ始動前に、セルの制御ゲートを立上げ始動し
て、読み出しマージンを確保しながら読み出し時間を短
縮できる不揮発性半導体記憶装置が提供できる。
ビット線に予備負荷容量を加えて消去ベリファイ動作す
ることによって、消去ベリファイの検出マージンが十分
確保できる。また、選択ゲートトランジスタの選択ゲー
トの立上げ始動前に、セルの制御ゲートを立上げ始動し
て、読み出しマージンを確保しながら読み出し時間を短
縮できる不揮発性半導体記憶装置が提供できる。
【図１】この発明の第１の実施形態に係るＮＡＮＤ型メ
モリデバイスの要部を示す回路図。
モリデバイスの要部を示す回路図。
【図２】この発明の第１の実施形態に係るＮＡＮＤ型メ
モリデバイスの全体構成を示すブロック図。
モリデバイスの全体構成を示すブロック図。
【図３】消去動作のシーケンスを示すフローチャート。
【図４】この発明の消去ベリファイに関するタイミング
チャート。
チャート。
【図５】選択ゲートトランジスタの立上がりと、ビット
線の放電の関係を示す波形図。
線の放電の関係を示す波形図。
【図６】（ａ），（ｂ），（ｃ）は、それぞれ図１中の
一部の構成の第１の変形例、第２の変形例、第３の変形
例を示す回路図。
一部の構成の第１の変形例、第２の変形例、第３の変形
例を示す回路図。
【図７】この発明の構成に、データレジスタ／センスア
ンプの回路例を含ませた回路図。
ンプの回路例を含ませた回路図。
【図８】書き込み動作のシーケンスを示すフローチャー
ト。
ト。
【図９】選択ゲートトランジスタの配線構造を示す断面
投影図。
投影図。
【図１０】この発明の第２の実施形態に係るロウデコー
ダ系の回路を示す回路図。
ダ系の回路を示す回路図。
【図１１】図９の一部の回路図。
【図１２】図９の一部の回路図。
【図１３】図９の一部の回路図。
【図１４】図９の一部の回路図。
【図１５】図９の一部の回路図。
【図１６】図１２の回路動作のための電圧の印加例を示
す図。
す図。
【図１７】この発明の第２の実施形態に係るメモリセル
の制御ゲートと選択ゲートトランジスタの立上がり、及
びビット線の放電の関係を示す波形図。
の制御ゲートと選択ゲートトランジスタの立上がり、及
びビット線の放電の関係を示す波形図。
【図１８】（ａ），（ｂ）は、それぞれＮＡＮＤ型セル
の構成を示す平面図とその回路図。
の構成を示す平面図とその回路図。
【図１９】図１８（ａ）のF19 −F19 線に沿う断面図。
【図２０】図１８（ａ）のF20 −F20 線に沿う断面図。
【図２１】（ａ），（ｂ）は、それぞれＮＡＮＤメモリ
セルのデータ消去動作、データ書き込み動作を説明する
構成図。
セルのデータ消去動作、データ書き込み動作を説明する
構成図。
【図２２】ＮＡＮＤメモリセルの読み出し動作を説明す
る回路図。
る回路図。
【図２３】ＮＡＮＤメモリセルの消去ベリファイ動作を
説明する回路図。
説明する回路図。
10…制御回路 11…メモリセルアレイ 12…ビット線予備負荷容量回路 13…データレジスタ／センスアンプ Ｃ1 …予備負荷容量 ＳＷ1 ，ＳＷ2 …スイッチ回路
Claims (7)
- 【請求項１】 電荷蓄積層を絶縁膜中に有する絶縁ゲー
ト型トランジスタで構成される不揮発性のメモリセルが
複数配列されるメモリセルアレイと、 前記メモリセルのドレインが結合されるビット線と、 前記ビット線のデータを伝達するデータレジスタ機能を
有するセンスアンプと、 前記センスアンプとメモリセルアレイとの間の前記ビッ
ト線に設けられ、しきい電圧が０Ｖ未満とされるメモリ
セルの消去状態におけるベリファイ時において前記ビッ
ト線のプリチャージと共に付加される負荷容量を含む予
備負荷容量回路とを具備したことを特徴とする不揮発性
半導体記憶装置。 - 【請求項２】 前記予備負荷容量回路は、前記ビット線
とプリチャージ用の電源との間の経路に電流通路が接続
されるトランジスタと、前記ビット線と前記負荷容量と
の間の経路に電流通路が接続されるトランジスタとを含
むことを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】 前記予備負荷容量回路は、前記ビット線
とプリチャージ用の電源との間の経路に電流通路が接続
されるトランジスタと、一方電極が前記ビット線に繋が
る前記負荷容量の他方電極と接地電位との間の経路に電
流通路が接続されるトランジスタとを含むことを特徴と
する請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 電荷蓄積層を有するトランジスタからな
り、書き込み時にはドレインとゲートとに印加される電
位の差の絶対値に応じ、その絶対値が大きいほどしきい
電圧が大きく変動し、そのしきい電圧に対応したデータ
を記憶する不揮発性のメモリセルトランジスタが直列接
続され選択ゲートトランジスタ間に配列したＮＡＮＤ型
メモリセル群と、 前記選択ゲートトランジスタの電流通路の一端が接続さ
れるビット線と、 前記ビット線を所定電位にプリチャージするプリチャー
ジ手段と、 前記ビット線に付加され前記プリチャージ手段と共にプ
リチャージされる負荷容量とを具備し、 しきい電圧が０Ｖ未満とされるメモリセルの消去状態に
おけるベリファイ時において、前記プリチャージ手段に
より前記ビット線に負荷容量が付加された後、前記メモ
リセルトランジスタのゲートに０Ｖが印加され、前記選
択ゲートトランジスタを駆動させることにより、前記負
荷容量が付加されたビット線の放電を検出することを特
徴とする不揮発性半導体記憶装置。 - 【請求項５】 前記負荷容量が付加されたビット線容量
の放電の時定数は、前記選択ゲートトランジスタ駆動時
の立上がり時間よりも長いことを特徴とする請求項４記
載の不揮発性半導体記憶装置。 - 【請求項６】 電荷蓄積層を有するトランジスタからな
り、書き込み時にはドレインとゲートとに印加される電
位の差の絶対値に応じ、その絶対値が大きいほどしきい
電圧が大きく変動し、そのしきい電圧に対応したデータ
を記憶する不揮発性のメモリセルトランジスタが直列接
続され選択ゲートトランジスタ間に配列したＮＡＮＤ型
メモリセル群と、 前記選択ゲートトランジスタの電流通路の一端が接続さ
れるビット線と、 前記ビット線を所定電位にプリチャージするプリチャー
ジ手段と、 しきい電圧が正のメモリセルを含んだプログラム状態に
おける読み出し時において、直列接続の前記メモリセル
トランジスタのチャネル及び拡散層を連結させるための
ゲート電位の供給を前記選択ゲートトランジスタのゲー
ト電位の供給より早く始める回路手段とを具備すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項７】 電荷蓄積層を有するトランジスタからな
り、書き込み時にはドレインとゲートとに印加される電
位の差の絶対値に応じ、その絶対値が大きいほどしきい
電圧が大きく変動し、そのしきい電圧に対応したデータ
を記憶する不揮発性のメモリセルトランジスタが直列接
続され選択ゲートトランジスタ間に配列したＮＡＮＤ型
メモリセル群と、 前記選択ゲートトランジスタの電流通路の一端が接続さ
れるビット線と、 前記ビット線のデータを伝達するデータレジスタ機能を
有するセンスアンプと、 前記ビット線を所定電位にプリチャージするプリチャー
ジ手段と、 前記センスアンプとメモリセルアレイとの間の前記ビッ
ト線に設けられ、しきい電圧が０Ｖ未満とされるメモリ
セルの消去状態におけるベリファイ時において前記ビッ
ト線のプリチャージと共に付加される負荷容量を含む予
備負荷容量回路と、 しきい電圧が正のメモリセルを含んだプログラム状態に
おける読み出し時において、直列接続の前記メモリセル
トランジスタのチャネル及び拡散層を連結させるための
ゲート電位の供給を前記選択ゲートトランジスタのゲー
ト電位の供給より早く始める回路手段とを具備したこと
を特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33827496A JP3529965B2 (ja) | 1996-12-18 | 1996-12-18 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33827496A JP3529965B2 (ja) | 1996-12-18 | 1996-12-18 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10188576A true JPH10188576A (ja) | 1998-07-21 |
| JP3529965B2 JP3529965B2 (ja) | 2004-05-24 |
Family
ID=18316591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33827496A Expired - Lifetime JP3529965B2 (ja) | 1996-12-18 | 1996-12-18 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3529965B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073432A1 (fr) * | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Unite de memoire a semi-conducteurs non volatile |
| JP2011108311A (ja) * | 2009-11-16 | 2011-06-02 | Sony Corp | 不揮発性半導体メモリデバイス |
-
1996
- 1996-12-18 JP JP33827496A patent/JP3529965B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073432A1 (fr) * | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Unite de memoire a semi-conducteurs non volatile |
| US6999348B2 (en) | 2002-02-28 | 2006-02-14 | Renesas Technology Corp. | Nonvolatile semiconductor storage unit |
| JP2011108311A (ja) * | 2009-11-16 | 2011-06-02 | Sony Corp | 不揮発性半導体メモリデバイス |
| US8482950B2 (en) | 2009-11-16 | 2013-07-09 | Sony Corporation | Non-volatile semiconductor memory device that changes a load capacitance of a sense node in accordance with a logic value of read information |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3529965B2 (ja) | 2004-05-24 |
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