JPH10178182A - 半導体圧力感知装置とその製造方法 - Google Patents
半導体圧力感知装置とその製造方法Info
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- JPH10178182A JPH10178182A JP33960996A JP33960996A JPH10178182A JP H10178182 A JPH10178182 A JP H10178182A JP 33960996 A JP33960996 A JP 33960996A JP 33960996 A JP33960996 A JP 33960996A JP H10178182 A JPH10178182 A JP H10178182A
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Abstract
(57)【要約】
【課題】ＣＰＵやＤＲＡＭメモリなどが搭載されたチッ
プ上に搭載可能な、外部空気圧力等を感度良く感知する
圧力感知素子及びその製造方法を提供する。 【解決手段】基体１０に形成された半導体チャネル形成
領域に対して空隙部Ｖを介して配置され、圧力により空
隙部内にたわみ、所定の電圧が印加される圧力感知ゲー
ト電極３１と、 該圧力感知ゲート電極を支持して前記
空隙部を形成する支持絶縁膜２２ａと、前記圧力感知ゲ
ート電極の両側部に前記半導体チャネル形成領域を挟み
込むように配置され、前記圧力感知ゲート電極に印加さ
れた電圧の大きさに応じた電流を前記チャネル形成領域
に流すことが可能なソース・ドレイン拡散層１３、１４
とを有する構造とする。
プ上に搭載可能な、外部空気圧力等を感度良く感知する
圧力感知素子及びその製造方法を提供する。 【解決手段】基体１０に形成された半導体チャネル形成
領域に対して空隙部Ｖを介して配置され、圧力により空
隙部内にたわみ、所定の電圧が印加される圧力感知ゲー
ト電極３１と、 該圧力感知ゲート電極を支持して前記
空隙部を形成する支持絶縁膜２２ａと、前記圧力感知ゲ
ート電極の両側部に前記半導体チャネル形成領域を挟み
込むように配置され、前記圧力感知ゲート電極に印加さ
れた電圧の大きさに応じた電流を前記チャネル形成領域
に流すことが可能なソース・ドレイン拡散層１３、１４
とを有する構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体を用いた圧力
感知装置に関し、特に、ＭＯＳトランジスタと同一基板
上に形成することが可能な半導体圧力感知装置に関す
る。
感知装置に関し、特に、ＭＯＳトランジスタと同一基板
上に形成することが可能な半導体圧力感知装置に関す
る。
【０００２】
【従来の技術】半導体集積回路技術の微細化の進展によ
り、今まで別々の機能素子、システムとして作製されて
いたＣＰＵ、ＤＲＡＭメモリ、キャッシュメモリ、フラ
ッシュメモリ、ＤＳＰ、Ａ／Ｄコンバータ、グラフィク
スの機能等が同一チップ上に搭載されており、この傾向
は高集積化、低消費電力化、各種機器の小型、携帯化の
進化の過程で必然の傾向である。
り、今まで別々の機能素子、システムとして作製されて
いたＣＰＵ、ＤＲＡＭメモリ、キャッシュメモリ、フラ
ッシュメモリ、ＤＳＰ、Ａ／Ｄコンバータ、グラフィク
スの機能等が同一チップ上に搭載されており、この傾向
は高集積化、低消費電力化、各種機器の小型、携帯化の
進化の過程で必然の傾向である。
【０００３】従来、半導体を用いた圧力感知装置として
は、ピエゾ抵抗効果を利用したピエゾ素子などがある。
ピエゾ素子は、シリコン結晶からなるダイヤフラムの表
面の所定の位置に不純物を拡散してひずみゲージを形成
したものであり、ダイヤフラムに圧力がかかると変形
し、ピエゾ抵抗効果により変形したひずみゲージの電気
抵抗が著しく変化するので、圧力を感知するものであ
る。
は、ピエゾ抵抗効果を利用したピエゾ素子などがある。
ピエゾ素子は、シリコン結晶からなるダイヤフラムの表
面の所定の位置に不純物を拡散してひずみゲージを形成
したものであり、ダイヤフラムに圧力がかかると変形
し、ピエゾ抵抗効果により変形したひずみゲージの電気
抵抗が著しく変化するので、圧力を感知するものであ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、圧力感
知装置についても同一のチップ上に搭載することが望ま
れていたが、上記のような従来の外部空気圧力等を感度
良く感知する圧力感知装置は、工程上の違いから上記半
導体集積回路技術の微細化の進展に伴う同一チップ上へ
の搭載が困難であった。従って、ＭＯＳのＡＳＩＣプロ
セスによる同一チップ上への作製が可能な素子構造や製
造方法は知られておらず、圧力感知装置はＣＰＵやＤＲ
ＡＭメモリなどが搭載されたチップとは別のチップ上に
形成し、それらを組み合わせて使用していたため、装置
の縮小化、小型化などに弊害が生じていた。
知装置についても同一のチップ上に搭載することが望ま
れていたが、上記のような従来の外部空気圧力等を感度
良く感知する圧力感知装置は、工程上の違いから上記半
導体集積回路技術の微細化の進展に伴う同一チップ上へ
の搭載が困難であった。従って、ＭＯＳのＡＳＩＣプロ
セスによる同一チップ上への作製が可能な素子構造や製
造方法は知られておらず、圧力感知装置はＣＰＵやＤＲ
ＡＭメモリなどが搭載されたチップとは別のチップ上に
形成し、それらを組み合わせて使用していたため、装置
の縮小化、小型化などに弊害が生じていた。
【０００５】本発明は上記の問題を鑑みてなされたもの
であり、ＣＰＵやＤＲＡＭメモリなどが搭載されたチッ
プ上に搭載可能な、外部空気圧力等を感度良く感知する
圧力感知装置及びその製造方法を提供することを目的と
する。
であり、ＣＰＵやＤＲＡＭメモリなどが搭載されたチッ
プ上に搭載可能な、外部空気圧力等を感度良く感知する
圧力感知装置及びその製造方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体圧力感知装置は、基体に形成された
半導体チャネル形成領域に対して空隙部を介して配置さ
れ、圧力により空隙部内にたわみ、所定の電圧が印加さ
れる圧力感知ゲート電極と、該圧力感知ゲート電極を支
持して前記空隙部を形成する支持絶縁膜と、前記圧力感
知ゲート電極の両側部に前記半導体チャネル形成領域を
挟み込むように配置され、前記圧力感知ゲート電極に印
加された電圧の大きさに応じた電流を前記チャネル形成
領域に流すことが可能なソース・ドレイン拡散層とを有
する。
め、本発明の半導体圧力感知装置は、基体に形成された
半導体チャネル形成領域に対して空隙部を介して配置さ
れ、圧力により空隙部内にたわみ、所定の電圧が印加さ
れる圧力感知ゲート電極と、該圧力感知ゲート電極を支
持して前記空隙部を形成する支持絶縁膜と、前記圧力感
知ゲート電極の両側部に前記半導体チャネル形成領域を
挟み込むように配置され、前記圧力感知ゲート電極に印
加された電圧の大きさに応じた電流を前記チャネル形成
領域に流すことが可能なソース・ドレイン拡散層とを有
する。
【０００７】かかる構造の半導体圧力感知装置は、従来
のＭＯＳトランジスタ構造において、ゲート絶縁膜のか
わりに、空隙部を持つ構造である。この空隙部は、圧力
感知ゲート電極が支持絶縁膜により支えられることによ
り、保持される。圧力感知ゲート電極、ソース・ドレイ
ン拡散層に適当にバイアスをかけておく。圧力感知ゲー
ト電極上方より空気圧等の圧力が圧力感知装置にかかる
と、その圧力は圧力感知ゲート電極の上部にかかること
となり、圧力感知ゲート電極は下におされ、変形するこ
とによって、空隙部であるゲート膜厚が変化し、半導体
チャネル形成領域にかかる電界が変化する。この変化に
よりドレイン電流が変化し、圧力感知装置として働く。
線形領域で動作させると圧力変化に対して、電流値が敏
感に変化する。また、電流を抵抗に通して電圧変化とし
て感知することもできる。
のＭＯＳトランジスタ構造において、ゲート絶縁膜のか
わりに、空隙部を持つ構造である。この空隙部は、圧力
感知ゲート電極が支持絶縁膜により支えられることによ
り、保持される。圧力感知ゲート電極、ソース・ドレイ
ン拡散層に適当にバイアスをかけておく。圧力感知ゲー
ト電極上方より空気圧等の圧力が圧力感知装置にかかる
と、その圧力は圧力感知ゲート電極の上部にかかること
となり、圧力感知ゲート電極は下におされ、変形するこ
とによって、空隙部であるゲート膜厚が変化し、半導体
チャネル形成領域にかかる電界が変化する。この変化に
よりドレイン電流が変化し、圧力感知装置として働く。
線形領域で動作させると圧力変化に対して、電流値が敏
感に変化する。また、電流を抵抗に通して電圧変化とし
て感知することもできる。
【０００８】上記の半導体圧力感知装置は、圧力変化を
検出感度のよい電流変化や電圧変化に変換して感知でき
るので、感度が良い。また、ＭＯＳトランジスタの製造
工程とほぼ同様の工程によって製造することができるの
で、ＣＰＵやＤＲＡＭメモリ、キャッシュメモリ、フラ
ッシュメモリ、ＤＳＰ、Ａ／Ｄコンバータ、グラフィク
ス機能等の種々のＭＯＳロジックなど、ＭＯＳトランジ
スタを有する半導体チップ上に混載させることが非常に
容易であり、種々のＡＳＩＣとの組み合わせによりさら
に高機能な素子が実現可能である。さらに、他の素子と
同一チップ上に混載させることで、装置の小型化が可能
である。また、圧力を感知するドレイン電流やそれによ
る電圧変化を、オンチップ上のアンプで増幅することに
より、さらに高感度化可能である。
検出感度のよい電流変化や電圧変化に変換して感知でき
るので、感度が良い。また、ＭＯＳトランジスタの製造
工程とほぼ同様の工程によって製造することができるの
で、ＣＰＵやＤＲＡＭメモリ、キャッシュメモリ、フラ
ッシュメモリ、ＤＳＰ、Ａ／Ｄコンバータ、グラフィク
ス機能等の種々のＭＯＳロジックなど、ＭＯＳトランジ
スタを有する半導体チップ上に混載させることが非常に
容易であり、種々のＡＳＩＣとの組み合わせによりさら
に高機能な素子が実現可能である。さらに、他の素子と
同一チップ上に混載させることで、装置の小型化が可能
である。また、圧力を感知するドレイン電流やそれによ
る電圧変化を、オンチップ上のアンプで増幅することに
より、さらに高感度化可能である。
【０００９】上記半導体圧力感知装置においては、好適
には支持絶縁膜が基体面から圧力感知ゲート電極の側壁
にわたって形成されたサイドウォールである。サイドウ
ォール状の支持絶縁膜はソース・ドレイン拡散層のイオ
ン注入のマスクとして働くことができ、ゲート電極をマ
スクとしたイオン注入時にはソース・ドレイン拡散層よ
りもイオン濃度の低いＬＤＤ（lightly doped drain ）
拡散層を形成することが可能となるので、ホットエレク
トロン耐性が改善されるＬＤＤ構造とすることが容易と
なる。
には支持絶縁膜が基体面から圧力感知ゲート電極の側壁
にわたって形成されたサイドウォールである。サイドウ
ォール状の支持絶縁膜はソース・ドレイン拡散層のイオ
ン注入のマスクとして働くことができ、ゲート電極をマ
スクとしたイオン注入時にはソース・ドレイン拡散層よ
りもイオン濃度の低いＬＤＤ（lightly doped drain ）
拡散層を形成することが可能となるので、ホットエレク
トロン耐性が改善されるＬＤＤ構造とすることが容易と
なる。
【００１０】上記半導体圧力感知装置においては、好適
には前記空隙部が減圧してあり、酸素などをできるだけ
除去してある。空隙部に酸素などを含む空気などが残存
していると、半導体やゲート電極の酸化など化学変化が
起こる可能性があるが、減圧することによりその可能性
を避けることができる。また、トランジスタのゲート絶
縁膜としての絶縁性を保つことができる。
には前記空隙部が減圧してあり、酸素などをできるだけ
除去してある。空隙部に酸素などを含む空気などが残存
していると、半導体やゲート電極の酸化など化学変化が
起こる可能性があるが、減圧することによりその可能性
を避けることができる。また、トランジスタのゲート絶
縁膜としての絶縁性を保つことができる。
【００１１】上記半導体圧力感知装置においては、好適
には半導体基板上に形成された絶縁膜の上に形成されて
いる。本発明の半導体圧力感知装置を他のＡＳＩＣなど
に混載させる場合、半導体基板上に圧力感知装置のため
の領域として、半導体基板上にある素子分離絶縁膜など
の使用されていなかった絶縁膜上を利用することで、圧
力感知装置のための領域を新たに設ける必要がなくな
り、装置のさらなる縮小化、小型化が可能である。
には半導体基板上に形成された絶縁膜の上に形成されて
いる。本発明の半導体圧力感知装置を他のＡＳＩＣなど
に混載させる場合、半導体基板上に圧力感知装置のため
の領域として、半導体基板上にある素子分離絶縁膜など
の使用されていなかった絶縁膜上を利用することで、圧
力感知装置のための領域を新たに設ける必要がなくな
り、装置のさらなる縮小化、小型化が可能である。
【００１２】また、上記半導体圧力感知装置において
は、好適には半導体基板上に形成された絶縁膜の下層に
下側ゲート電極を有し、下側ゲート電極に印加された電
圧の大きさに応じた電流をチャネル形成領域に流すこと
が可能となるように構成される。ここで、下側ゲート電
極の上層にある絶縁膜は、ＭＯＳＦＥＴのゲート絶縁膜
として使用できる、例えば膜厚１０〜３０ｎｍ程度の下
側ゲート絶縁膜である。かかる構造は、一つの半導体チ
ャネル形成領域、ソース拡散層、ドレイン拡散層を、空
隙部を介した圧力感知ゲート電極及び下側ゲート絶縁膜
を介した下側ゲート電極で共有する、ダブルゲート構造
である。上部にある圧力感知ゲート電極が圧力を受けド
レイン電流の変化分となる部分を制御する電極として、
下側ゲート電極がドレイン電流の定常部分を制御する電
極としてそれぞれ働くので、圧力感知装置の動作の制御
がしやすい。
は、好適には半導体基板上に形成された絶縁膜の下層に
下側ゲート電極を有し、下側ゲート電極に印加された電
圧の大きさに応じた電流をチャネル形成領域に流すこと
が可能となるように構成される。ここで、下側ゲート電
極の上層にある絶縁膜は、ＭＯＳＦＥＴのゲート絶縁膜
として使用できる、例えば膜厚１０〜３０ｎｍ程度の下
側ゲート絶縁膜である。かかる構造は、一つの半導体チ
ャネル形成領域、ソース拡散層、ドレイン拡散層を、空
隙部を介した圧力感知ゲート電極及び下側ゲート絶縁膜
を介した下側ゲート電極で共有する、ダブルゲート構造
である。上部にある圧力感知ゲート電極が圧力を受けド
レイン電流の変化分となる部分を制御する電極として、
下側ゲート電極がドレイン電流の定常部分を制御する電
極としてそれぞれ働くので、圧力感知装置の動作の制御
がしやすい。
【００１３】また上記の目的を達成するため、本発明の
半導体圧力感知装置は、下側ゲート電極、下側ゲート絶
縁膜、半導体チャネル形成領域及びソース・ドレイン拡
散層を有する電界効果型トランジスタと、前記半導体チ
ャネル形成領域を挟んで前記下側ゲート電極と対向する
位置に前記半導体チャネル形成領域に対して空隙部を介
して配置され、圧力により空隙部内にたわみ、所定の電
圧が印加される圧力感知ゲート電極と、該圧力感知ゲー
ト電極を支持して前記空隙部を形成する支持絶縁膜とを
有する。
半導体圧力感知装置は、下側ゲート電極、下側ゲート絶
縁膜、半導体チャネル形成領域及びソース・ドレイン拡
散層を有する電界効果型トランジスタと、前記半導体チ
ャネル形成領域を挟んで前記下側ゲート電極と対向する
位置に前記半導体チャネル形成領域に対して空隙部を介
して配置され、圧力により空隙部内にたわみ、所定の電
圧が印加される圧力感知ゲート電極と、該圧力感知ゲー
ト電極を支持して前記空隙部を形成する支持絶縁膜とを
有する。
【００１４】上記の半導体圧力感知装置は、前述の圧力
感知装置同様のダブルゲート構造であり、圧力感知装置
の動作の制御がしやすい。
感知装置同様のダブルゲート構造であり、圧力感知装置
の動作の制御がしやすい。
【００１５】また、上記の目的を達成するため、本発明
の半導体圧力感知装置の製造方法は、半導体チャネル形
成領域の上層にダミー層を形成する工程と、該ダミー層
の上層に圧力感知ゲート電極を形成する工程と、該圧力
感知ゲート電極を支持する支持絶縁膜を形成する工程
と、イオン注入によりソース・ドレイン拡散層を形成す
る工程と、該ダミー層を除去することにより該半導体チ
ャネル形成領域と該圧力感知ゲート電極の間に空隙部を
形成する工程とを有する。
の半導体圧力感知装置の製造方法は、半導体チャネル形
成領域の上層にダミー層を形成する工程と、該ダミー層
の上層に圧力感知ゲート電極を形成する工程と、該圧力
感知ゲート電極を支持する支持絶縁膜を形成する工程
と、イオン注入によりソース・ドレイン拡散層を形成す
る工程と、該ダミー層を除去することにより該半導体チ
ャネル形成領域と該圧力感知ゲート電極の間に空隙部を
形成する工程とを有する。
【００１６】かかる半導体圧力感知装置の製造方法によ
れば、本発明の半導体圧力感知装置を容易に製造でき
る。また、通常の半導体装置の製造方法によって実現可
能であり、製造が容易であり、安価に製造することがで
きる。また、ＡＳＩＣ製造プロセスに容易に組み込むこ
とができ、他の素子やＣＰＵ、ＤＲＡＭメモリなどの種
々のＭＯＳロジックの機能と混載可能なので、高機能素
子が実現可能であり、また、半導体装置の小型化が可能
である。
れば、本発明の半導体圧力感知装置を容易に製造でき
る。また、通常の半導体装置の製造方法によって実現可
能であり、製造が容易であり、安価に製造することがで
きる。また、ＡＳＩＣ製造プロセスに容易に組み込むこ
とができ、他の素子やＣＰＵ、ＤＲＡＭメモリなどの種
々のＭＯＳロジックの機能と混載可能なので、高機能素
子が実現可能であり、また、半導体装置の小型化が可能
である。
【００１７】上記半導体圧力感知装置の製造方法におい
ては、好適にはダミー層の形成工程の前に、半導体基板
上に絶縁膜を形成する工程と、該絶縁膜上に半導体チャ
ネル形成領域となる半導体層を形成する工程とを有す
る。これにより、半導体基板上に形成された絶縁膜の上
に形成された半導体圧力感知装置を形成することができ
る。
ては、好適にはダミー層の形成工程の前に、半導体基板
上に絶縁膜を形成する工程と、該絶縁膜上に半導体チャ
ネル形成領域となる半導体層を形成する工程とを有す
る。これにより、半導体基板上に形成された絶縁膜の上
に形成された半導体圧力感知装置を形成することができ
る。
【００１８】また、上記半導体圧力感知装置の製造方法
においては、好適には前記絶縁膜を形成する工程の前
に、半導体基板中に下側ゲート電極を形成する工程を有
する。これにより、一つの半導体チャネル形成領域、ソ
ース拡散層及びドレイン拡散層を、空隙部を介した圧力
感知ゲート電極とゲート絶縁膜を介した下側ゲート電極
で共有している、圧力感知装置の動作の制御がしやす
い、ダブルゲート構造の半導体圧力感知装置を形成する
ことができる。
においては、好適には前記絶縁膜を形成する工程の前
に、半導体基板中に下側ゲート電極を形成する工程を有
する。これにより、一つの半導体チャネル形成領域、ソ
ース拡散層及びドレイン拡散層を、空隙部を介した圧力
感知ゲート電極とゲート絶縁膜を介した下側ゲート電極
で共有している、圧力感知装置の動作の制御がしやす
い、ダブルゲート構造の半導体圧力感知装置を形成する
ことができる。
【００１９】また、上記の目的を達成するため、本発明
の半導体圧力感知装置の製造方法は、第１半導体基板上
にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に
下側ゲート電極を形成する工程と、該下側ゲート電極の
両側部にソース・ドレイン拡散層を形成する工程と、前
記下側ゲート電極を被覆して全面に絶縁膜を形成して平
坦化する工程と、該平坦化した絶縁膜上に第２半導体基
板を張りつける工程と、前記第１半導体基板の方向か
ら、前記ソース・ドレイン拡散層が露出するまで研磨す
る工程と、前記ソース・ドレイン拡散層の間のチャネル
形成領域上にダミー層を形成した後に圧力感知ゲート電
極を形成する工程と、該圧力感知ゲート電極を支持する
支持絶縁膜を形成する工程と、前記ダミー層を除去する
工程とを有する。
の半導体圧力感知装置の製造方法は、第１半導体基板上
にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に
下側ゲート電極を形成する工程と、該下側ゲート電極の
両側部にソース・ドレイン拡散層を形成する工程と、前
記下側ゲート電極を被覆して全面に絶縁膜を形成して平
坦化する工程と、該平坦化した絶縁膜上に第２半導体基
板を張りつける工程と、前記第１半導体基板の方向か
ら、前記ソース・ドレイン拡散層が露出するまで研磨す
る工程と、前記ソース・ドレイン拡散層の間のチャネル
形成領域上にダミー層を形成した後に圧力感知ゲート電
極を形成する工程と、該圧力感知ゲート電極を支持する
支持絶縁膜を形成する工程と、前記ダミー層を除去する
工程とを有する。
【００２０】上記の半導体圧力感知装置の製造方法によ
れば、圧力感知装置の動作の制御がしやすい、ダブルゲ
ート構造の半導体圧力感知装置を形成することができ
る。特に、半導体チャネル形成領域の結晶性が良好なの
で、良好な電気特性を有する。
れば、圧力感知装置の動作の制御がしやすい、ダブルゲ
ート構造の半導体圧力感知装置を形成することができ
る。特に、半導体チャネル形成領域の結晶性が良好なの
で、良好な電気特性を有する。
【００２１】上記のように、本発明によれば、ＣＰＵや
ＤＲＡＭメモリなどが搭載されたチップ上に搭載可能
な、外部空気圧力等を感度良く感知する圧力感知装置及
びその製造方法を提供することができる。
ＤＲＡＭメモリなどが搭載されたチップ上に搭載可能
な、外部空気圧力等を感度良く感知する圧力感知装置及
びその製造方法を提供することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して以下の実施例により説明する。
て、図面を参照して以下の実施例により説明する。
【００２３】実施例１ 図１は本発明の実施例１の半導体圧力感知装置の断面図
である。ｐ型半導体基板１０表面部にｎ型の高濃度の不
純物（ｎ++）領域のソース拡散層１３、ソース拡散層側
にやや高濃度の不純物（ｎ+ ）のＬＤＤ領域１１、その
反対側にｎ型の高濃度の不純物（ｎ++）領域のドレイン
拡散層１４、およびやや高濃度の不純物（ｎ+ ）のＬＤ
Ｄ領域１２を有する。この上部に空隙部Ｃを介して、例
えばポリシリコンからなる圧力感知ゲート電極３１を有
し、そのサイドに例えばSi3N4 からなるサイドウォール
状の支持絶縁膜２２ａがあり、圧力感知ゲート電極を支
持している。空隙部は減圧された状態で保持されてい
る。
である。ｐ型半導体基板１０表面部にｎ型の高濃度の不
純物（ｎ++）領域のソース拡散層１３、ソース拡散層側
にやや高濃度の不純物（ｎ+ ）のＬＤＤ領域１１、その
反対側にｎ型の高濃度の不純物（ｎ++）領域のドレイン
拡散層１４、およびやや高濃度の不純物（ｎ+ ）のＬＤ
Ｄ領域１２を有する。この上部に空隙部Ｃを介して、例
えばポリシリコンからなる圧力感知ゲート電極３１を有
し、そのサイドに例えばSi3N4 からなるサイドウォール
状の支持絶縁膜２２ａがあり、圧力感知ゲート電極を支
持している。空隙部は減圧された状態で保持されてい
る。
【００２４】本実施例の半導体圧力感知装置の動作を説
明する。本構造は、通常のＭＯＳトランジスタのゲート
酸化膜のかわりに、空隙部を持つ構造を有する。この空
隙部は、圧力感知ゲート電極が支持絶縁膜により支えら
れることにより、保持される。
明する。本構造は、通常のＭＯＳトランジスタのゲート
酸化膜のかわりに、空隙部を持つ構造を有する。この空
隙部は、圧力感知ゲート電極が支持絶縁膜により支えら
れることにより、保持される。
【００２５】このような装置の圧力感知ゲート電極、ソ
ース・ドレイン拡散層にそれぞれ適当にバイアスをかけ
ておく。
ース・ドレイン拡散層にそれぞれ適当にバイアスをかけ
ておく。
【００２６】この状態で圧力感知ゲート電極にその上部
からの空気圧等の圧力がかかると、圧力感知ゲート電極
が下方向におされ、変形することによって、ゲート膜厚
が変化し、チャネル部にかかる電界が変化する。この変
化によりドレイン電流が変化し、圧力センサーとして働
く。
からの空気圧等の圧力がかかると、圧力感知ゲート電極
が下方向におされ、変形することによって、ゲート膜厚
が変化し、チャネル部にかかる電界が変化する。この変
化によりドレイン電流が変化し、圧力センサーとして働
く。
【００２７】本実施例の半導体圧力感知装置は、圧力変
化を検出感度のよい電流変化や電圧変化に変換して感知
できるので、感度が良く、ＭＯＳトランジスタの製造工
程とほぼ同様の工程によって製造することができるの
で、ＣＰＵやＤＲＡＭメモリなど、ＭＯＳトランジスタ
を有する半導体チップ上に混載させることが非常に容易
であり、種々のＡＳＩＣとの組み合わせによりさらに高
機能な素子が実現可能であり、そのような混載により、
装置の小型化や、オンチップ上のアンプによる圧力感知
信号の増幅でさらなる高感度化可能である。また、ＬＤ
Ｄ構造をしており、ホットエレクトロン耐性がよい。ま
た、空隙部は減圧されているので、酸素などがほとんど
残存していなく、ゲート電極などの酸化などが生じにく
い。
化を検出感度のよい電流変化や電圧変化に変換して感知
できるので、感度が良く、ＭＯＳトランジスタの製造工
程とほぼ同様の工程によって製造することができるの
で、ＣＰＵやＤＲＡＭメモリなど、ＭＯＳトランジスタ
を有する半導体チップ上に混載させることが非常に容易
であり、種々のＡＳＩＣとの組み合わせによりさらに高
機能な素子が実現可能であり、そのような混載により、
装置の小型化や、オンチップ上のアンプによる圧力感知
信号の増幅でさらなる高感度化可能である。また、ＬＤ
Ｄ構造をしており、ホットエレクトロン耐性がよい。ま
た、空隙部は減圧されているので、酸素などがほとんど
残存していなく、ゲート電極などの酸化などが生じにく
い。
【００２８】次に、本実施例の半導体圧力感知装置の製
造方法について説明する。図５及び図６は、本実施例の
半導体圧力感知装置の製造方法の製造工程を示す断面図
である。まず、図５（ａ）に至るまでの工程について説
明する。ｐ型シリコン基板１０に対して熱酸化を行い、
例えば膜厚１０〜３０ｎｍ程度のダミー層２１を形成す
る。次に、例えばポリシリコンを１００〜２００ｎｍ程
度にＣＶＤにより堆積し、レジストをパターニングして
エッチングしてゲート長０．２〜０．５μｍの圧力感知
ゲート電極３１を形成し、図５（ａ）に至る。
造方法について説明する。図５及び図６は、本実施例の
半導体圧力感知装置の製造方法の製造工程を示す断面図
である。まず、図５（ａ）に至るまでの工程について説
明する。ｐ型シリコン基板１０に対して熱酸化を行い、
例えば膜厚１０〜３０ｎｍ程度のダミー層２１を形成す
る。次に、例えばポリシリコンを１００〜２００ｎｍ程
度にＣＶＤにより堆積し、レジストをパターニングして
エッチングしてゲート長０．２〜０．５μｍの圧力感知
ゲート電極３１を形成し、図５（ａ）に至る。
【００２９】次に、図５（ｂ）に示すように、圧力感知
ゲート電極３１をマスクとしてｎ+型不純物を例えば約
１×１０18ｃｍ-3程度の濃度となるようにイオン注入
し、ＬＤＤ拡散層１１、１２を形成する。
ゲート電極３１をマスクとしてｎ+型不純物を例えば約
１×１０18ｃｍ-3程度の濃度となるようにイオン注入
し、ＬＤＤ拡散層１１、１２を形成する。
【００３０】次に、図５（ｃ）に示すように、例えばSi
3N4 を膜厚１００〜２００ｎｍ程度にＣＶＤにより堆積
し、ゲート被覆絶縁膜２２を形成する。
3N4 を膜厚１００〜２００ｎｍ程度にＣＶＤにより堆積
し、ゲート被覆絶縁膜２２を形成する。
【００３１】次に、図６（ｄ）に示すように、例えばＲ
ＩＥ（反応性イオンエッチング）などの異方性エッチン
グを行い、サイドウォール状の支持絶縁膜２２ａを形成
する。
ＩＥ（反応性イオンエッチング）などの異方性エッチン
グを行い、サイドウォール状の支持絶縁膜２２ａを形成
する。
【００３２】次に、図６（ｅ）に示すように、支持絶縁
膜２２ａをマスクにしてｎ++型不純物を例えば約１×１
０20ｃｍ-3程度の濃度となるようにイオン注入し、ソー
ス拡散層１３及びドレイン拡散層１４を形成する。
膜２２ａをマスクにしてｎ++型不純物を例えば約１×１
０20ｃｍ-3程度の濃度となるようにイオン注入し、ソー
ス拡散層１３及びドレイン拡散層１４を形成する。
【００３３】次に、図１に示すように、圧力感知ゲート
電極３１下部のダミー層を側面からのウェットエッチン
グにより除去し、圧力感知ゲート電極３１の下部の空隙
部Ｃを形成する。この後、空隙部Ｃを減圧した状態で保
護膜などを形成し、酸素などを残存させないように保持
する。
電極３１下部のダミー層を側面からのウェットエッチン
グにより除去し、圧力感知ゲート電極３１の下部の空隙
部Ｃを形成する。この後、空隙部Ｃを減圧した状態で保
護膜などを形成し、酸素などを残存させないように保持
する。
【００３４】本実施例の半導体圧力感知装置の製造方法
は、通常の半導体装置の製造方法によって実現可能であ
り、製造が容易であり、安価に製造することができる。
また、ＡＳＩＣ製造プロセスに容易に組み込むことがで
き、他の素子やＣＰＵ、ＤＲＡＭメモリなどの種々のＭ
ＯＳロジックの機能と混載可能である。
は、通常の半導体装置の製造方法によって実現可能であ
り、製造が容易であり、安価に製造することができる。
また、ＡＳＩＣ製造プロセスに容易に組み込むことがで
き、他の素子やＣＰＵ、ＤＲＡＭメモリなどの種々のＭ
ＯＳロジックの機能と混載可能である。
【００３５】実施例２ 図２は本発明の実施例２の半導体圧力感知装置の断面図
である。半導体基板１０上にＬＯＣＯＳなどの酸化膜や
Si3N4 などの絶縁膜２３があり、その上層に例えばｐ型
のポリシリコンあるいはアモルファスシリコンからなる
チャネル形成領域１５があり、その両側にｎ型の高濃度
の不純物（ｎ++）領域のソース拡散層１３、ソース拡散
層側にやや高濃度の不純物（ｎ+ ）のＬＤＤ領域１１、
その反対側にｎ型の高濃度の不純物（ｎ++）領域のドレ
イン拡散層１４、およびやや高濃度の不純物（ｎ+ ）の
ＬＤＤ領域１２を有する。この上部に空隙部Ｃを介し
て、例えばポリシリコンからなる圧力感知ゲート電極３
１を有し、そのサイドに例えばSi3N4 からなるサイドウ
ォール状の支持絶縁膜２２ａがあり、圧力感知ゲート電
極を支持している。空隙部は減圧された状態で保持され
ている。
である。半導体基板１０上にＬＯＣＯＳなどの酸化膜や
Si3N4 などの絶縁膜２３があり、その上層に例えばｐ型
のポリシリコンあるいはアモルファスシリコンからなる
チャネル形成領域１５があり、その両側にｎ型の高濃度
の不純物（ｎ++）領域のソース拡散層１３、ソース拡散
層側にやや高濃度の不純物（ｎ+ ）のＬＤＤ領域１１、
その反対側にｎ型の高濃度の不純物（ｎ++）領域のドレ
イン拡散層１４、およびやや高濃度の不純物（ｎ+ ）の
ＬＤＤ領域１２を有する。この上部に空隙部Ｃを介し
て、例えばポリシリコンからなる圧力感知ゲート電極３
１を有し、そのサイドに例えばSi3N4 からなるサイドウ
ォール状の支持絶縁膜２２ａがあり、圧力感知ゲート電
極を支持している。空隙部は減圧された状態で保持され
ている。
【００３６】本実施例の半導体圧力感知装置は、実施例
１と同様、圧力変化を検出感度のよい電流変化や電圧変
化に変換して感知できるので、感度が良い。ＭＯＳトラ
ンジスタを有する半導体チップ上に混載させることが非
常に容易であり、種々のＡＳＩＣとの組み合わせにより
さらに高機能な素子が実現可能であり、そのような混載
により、装置の小型化や、オンチップ上のアンプによる
圧力感知信号の増幅でさらなる高感度化可能であり、さ
らに素子分離絶縁膜などの使用されていなかった絶縁膜
上を利用するができるので圧力感知装置のための領域を
新たに設ける必要がなくなり、装置のさらなる縮小化、
小型化が可能である。
１と同様、圧力変化を検出感度のよい電流変化や電圧変
化に変換して感知できるので、感度が良い。ＭＯＳトラ
ンジスタを有する半導体チップ上に混載させることが非
常に容易であり、種々のＡＳＩＣとの組み合わせにより
さらに高機能な素子が実現可能であり、そのような混載
により、装置の小型化や、オンチップ上のアンプによる
圧力感知信号の増幅でさらなる高感度化可能であり、さ
らに素子分離絶縁膜などの使用されていなかった絶縁膜
上を利用するができるので圧力感知装置のための領域を
新たに設ける必要がなくなり、装置のさらなる縮小化、
小型化が可能である。
【００３７】次に、本実施例の半導体圧力感知装置の製
造方法について説明する。まず、半導体基板上にＬＯＣ
ＯＳなどの酸化膜やSi3N4 膜などの絶縁膜２３を形成す
る。その上層に、例えばｐ型のポリシリコンあるいはア
モルファスシリコンなどの半導体層をＣＶＤなどにより
堆積させ、半導体チャンル領域や、ソース・ドレイン拡
散層を形成するための半導体層を形成する。以降は、実
施例１の製造方法と同様に形成することができる。
造方法について説明する。まず、半導体基板上にＬＯＣ
ＯＳなどの酸化膜やSi3N4 膜などの絶縁膜２３を形成す
る。その上層に、例えばｐ型のポリシリコンあるいはア
モルファスシリコンなどの半導体層をＣＶＤなどにより
堆積させ、半導体チャンル領域や、ソース・ドレイン拡
散層を形成するための半導体層を形成する。以降は、実
施例１の製造方法と同様に形成することができる。
【００３８】本実施例の半導体圧力感知装置の製造方法
によれば、上記の半導体圧力感知装置を容易に製造する
ことができる。
によれば、上記の半導体圧力感知装置を容易に製造する
ことができる。
【００３９】実施例３ 図３は本発明の実施例３の半導体圧力感知装置の断面図
である。シリコン基板１０中にイオン注入などにより形
成した下側ゲート電極３２があり、下側ゲート電極３２
の上層には例えば１０〜３０ｎｍの酸化シリコンからな
る下側ゲート絶縁膜２６を介してチャネル形成領域
（ｐ、ｎ、ｉ（intrinsic ）型不純物半導体）１５があ
り、チャネル形成領域１５の両側部にｎ型の高濃度の不
純物（ｎ++）領域のソース拡散層１３及びｎ型の高濃度
の不純物（ｎ++）領域のドレイン拡散層１４を有する。
このチャネル形成領域及びソース・ドレイン拡散層は、
ポリシリコンやアモルファスシリコンで形成してもよい
し、酸化膜上の横からの横方向固層エピ成長によるシリ
コン層を用いても良い。下側ゲート電極３２、下側ゲー
ト絶縁膜２４、チャネル形成領域１５及びソース・ドレ
イン拡散層１３、１４により、通常の電界効果型トラン
ジスタを形成する。チャネル形成領域１５の上層には空
隙部Ｃを介して圧力感知ゲート電極３１があり、その両
側にある例えばSi3N4 からなるサイドウォール状の支持
絶縁膜２２ａにより支持され、これにより空隙部Ｃが保
持されており、この空隙部は減圧されている。
である。シリコン基板１０中にイオン注入などにより形
成した下側ゲート電極３２があり、下側ゲート電極３２
の上層には例えば１０〜３０ｎｍの酸化シリコンからな
る下側ゲート絶縁膜２６を介してチャネル形成領域
（ｐ、ｎ、ｉ（intrinsic ）型不純物半導体）１５があ
り、チャネル形成領域１５の両側部にｎ型の高濃度の不
純物（ｎ++）領域のソース拡散層１３及びｎ型の高濃度
の不純物（ｎ++）領域のドレイン拡散層１４を有する。
このチャネル形成領域及びソース・ドレイン拡散層は、
ポリシリコンやアモルファスシリコンで形成してもよい
し、酸化膜上の横からの横方向固層エピ成長によるシリ
コン層を用いても良い。下側ゲート電極３２、下側ゲー
ト絶縁膜２４、チャネル形成領域１５及びソース・ドレ
イン拡散層１３、１４により、通常の電界効果型トラン
ジスタを形成する。チャネル形成領域１５の上層には空
隙部Ｃを介して圧力感知ゲート電極３１があり、その両
側にある例えばSi3N4 からなるサイドウォール状の支持
絶縁膜２２ａにより支持され、これにより空隙部Ｃが保
持されており、この空隙部は減圧されている。
【００４０】本実施例の半導体圧力感知装置は実施例１
と同様、圧力変化を検出感度のよい電流変化や電圧変化
に変換して感知できるので、感度が良い。ＭＯＳトラン
ジスタを有する半導体チップ上に混載させることが非常
に容易であり、種々のＡＳＩＣとの組み合わせによりさ
らに高機能な素子が実現可能であり、そのような混載に
より、装置の小型化や、オンチップ上のアンプによる圧
力感知信号の増幅でさらなる高感度化可能である。さら
に、本実施例の半導体圧力感知装置はダブルゲート型Ｍ
ＯＳトランジスタ構造であることから、上部にある圧力
感知ゲート電極が圧力を受けドレイン電流の変化分とな
る部分を制御する電極として、下側ゲート電極がドレイ
ン電流の定常部分を制御する電極としてそれぞれ働くの
で、圧力感知装置の動作の制御がしやすいという利点が
ある。本実施例の構造は、通常の不純物制御型のトラン
ジスタも可能であり、また、空乏層制御も可能である。
と同様、圧力変化を検出感度のよい電流変化や電圧変化
に変換して感知できるので、感度が良い。ＭＯＳトラン
ジスタを有する半導体チップ上に混載させることが非常
に容易であり、種々のＡＳＩＣとの組み合わせによりさ
らに高機能な素子が実現可能であり、そのような混載に
より、装置の小型化や、オンチップ上のアンプによる圧
力感知信号の増幅でさらなる高感度化可能である。さら
に、本実施例の半導体圧力感知装置はダブルゲート型Ｍ
ＯＳトランジスタ構造であることから、上部にある圧力
感知ゲート電極が圧力を受けドレイン電流の変化分とな
る部分を制御する電極として、下側ゲート電極がドレイ
ン電流の定常部分を制御する電極としてそれぞれ働くの
で、圧力感知装置の動作の制御がしやすいという利点が
ある。本実施例の構造は、通常の不純物制御型のトラン
ジスタも可能であり、また、空乏層制御も可能である。
【００４１】次に、本実施例の半導体圧力感知装置の製
造方法について説明する。まず、半導体基板中に例えば
ｐ+ の高濃度不純物をイオン注入し、下側ゲート電極を
形成し、その上層に例えば膜厚１０〜３０ｎｍの酸化シ
リコンからなる下側ゲート絶縁膜を形成する。その上層
に、例えばｐ型のポリシリコンあるいはアモルファスシ
リコンなどの半導体層をＣＶＤなどにより堆積させ、半
導体チャンル領域や、ソース・ドレイン拡散層を形成す
るための半導体層を形成する。以降は、実施例１の製造
方法と同様に形成することができる。
造方法について説明する。まず、半導体基板中に例えば
ｐ+ の高濃度不純物をイオン注入し、下側ゲート電極を
形成し、その上層に例えば膜厚１０〜３０ｎｍの酸化シ
リコンからなる下側ゲート絶縁膜を形成する。その上層
に、例えばｐ型のポリシリコンあるいはアモルファスシ
リコンなどの半導体層をＣＶＤなどにより堆積させ、半
導体チャンル領域や、ソース・ドレイン拡散層を形成す
るための半導体層を形成する。以降は、実施例１の製造
方法と同様に形成することができる。
【００４２】本実施例の半導体圧力感知装置の製造方法
によれば、上記のダブルゲート型の半導体圧力感知装置
を容易に製造することができる。
によれば、上記のダブルゲート型の半導体圧力感知装置
を容易に製造することができる。
【００４３】実施例４ 図４は本発明の実施例４の半導体圧力感知装置の断面図
である。本実施例の半導体圧力感知装置はＳＯＩ（sili
con on insulator）型の構造をしている。半導体基板１
０上に例えば酸化シリコンからなる素子分離絶縁膜２５
や層間絶縁膜２７があり、これら絶縁膜２５、２７に埋
め込まれる形で、下側ゲート電極３２、下側ゲート絶縁
膜２６、チャネル形成領域１５及びソース・ドレイン拡
散層１３、１４があり、これらにより電界効果型トラン
ジスタが形成されている。下側ゲート電極３２は例えば
ポリシリコンからなっており、下側ゲート絶縁膜２６は
例えば酸化シリコンを膜厚１０〜３０ｎｍ程度に形成し
てなるものであり、チャネル形成領域１５は例えばｐ、
ｎ、ｉ型不純物半導体であり、ソース・ドレイン拡散層
１３、１４にはｎ型の高濃度の不純物（ｎ++）が注入さ
れている。チャネル形成領域１５の上層には空隙部Ｃを
介して圧力感知ゲート電極３１があり、その両側にある
例えばSi3N4 からなるサイドウォール状の支持絶縁膜２
２ａにより支持され、これにより空隙部Ｃが保持されて
おり、この空隙部は減圧されている。
である。本実施例の半導体圧力感知装置はＳＯＩ（sili
con on insulator）型の構造をしている。半導体基板１
０上に例えば酸化シリコンからなる素子分離絶縁膜２５
や層間絶縁膜２７があり、これら絶縁膜２５、２７に埋
め込まれる形で、下側ゲート電極３２、下側ゲート絶縁
膜２６、チャネル形成領域１５及びソース・ドレイン拡
散層１３、１４があり、これらにより電界効果型トラン
ジスタが形成されている。下側ゲート電極３２は例えば
ポリシリコンからなっており、下側ゲート絶縁膜２６は
例えば酸化シリコンを膜厚１０〜３０ｎｍ程度に形成し
てなるものであり、チャネル形成領域１５は例えばｐ、
ｎ、ｉ型不純物半導体であり、ソース・ドレイン拡散層
１３、１４にはｎ型の高濃度の不純物（ｎ++）が注入さ
れている。チャネル形成領域１５の上層には空隙部Ｃを
介して圧力感知ゲート電極３１があり、その両側にある
例えばSi3N4 からなるサイドウォール状の支持絶縁膜２
２ａにより支持され、これにより空隙部Ｃが保持されて
おり、この空隙部は減圧されている。
【００４４】実施例４の半導体圧力感知装置は、実施例
１と同様、圧力変化を検出感度のよい電流変化や電圧変
化に変換して感知できるので、感度が良い。ＭＯＳトラ
ンジスタを有する半導体チップ上に混載させることが非
常に容易であり、種々のＡＳＩＣとの組み合わせにより
さらに高機能な素子が実現可能であり、そのような混載
により、装置の小型化や、オンチップ上のアンプによる
圧力感知信号の増幅でさらなる高感度化可能である。さ
らに実施例３と同様に、本実施例の半導体圧力感知装置
はダブルゲート型ＭＯＳトランジスタ構造であることか
ら、上部にある圧力感知ゲート電極が圧力を受けドレイ
ン電流の変化分となる部分を制御する電極として、下側
ゲート電極がドレイン電流の定常部分を制御する電極と
してそれぞれ働くので、圧力感知装置の動作の制御がし
やすいという利点があり、さらに実施例３と比較して結
晶性の良好なＳｉ部分をチャネル形成領域として使える
ので、良好な電気特性を有する。本実施例の構造は、通
常の不純物制御型のトランジスタも可能であり、また、
空乏層制御も可能である。
１と同様、圧力変化を検出感度のよい電流変化や電圧変
化に変換して感知できるので、感度が良い。ＭＯＳトラ
ンジスタを有する半導体チップ上に混載させることが非
常に容易であり、種々のＡＳＩＣとの組み合わせにより
さらに高機能な素子が実現可能であり、そのような混載
により、装置の小型化や、オンチップ上のアンプによる
圧力感知信号の増幅でさらなる高感度化可能である。さ
らに実施例３と同様に、本実施例の半導体圧力感知装置
はダブルゲート型ＭＯＳトランジスタ構造であることか
ら、上部にある圧力感知ゲート電極が圧力を受けドレイ
ン電流の変化分となる部分を制御する電極として、下側
ゲート電極がドレイン電流の定常部分を制御する電極と
してそれぞれ働くので、圧力感知装置の動作の制御がし
やすいという利点があり、さらに実施例３と比較して結
晶性の良好なＳｉ部分をチャネル形成領域として使える
ので、良好な電気特性を有する。本実施例の構造は、通
常の不純物制御型のトランジスタも可能であり、また、
空乏層制御も可能である。
【００４５】次に、本実施例の半導体圧力感知装置の製
造方法について、図７及び図８を用いて説明する。ま
ず、図７（ａ）に至るまでの工程について説明する。素
子分離酸化絶縁膜２５などを形成した第１半導体基板１
６上にに対して熱酸化を行い、例えば膜厚１０〜３０ｎ
ｍ程度の下側ゲート絶縁膜２６を形成する。次に、例え
ばポリシリコンを１００〜２００ｎｍ程度にＣＶＤによ
り堆積し、レジストをパターニングしてエッチングして
ゲート長０．２〜０．５μｍの下側ゲート電極３２を形
成し、さらに下側ゲート電極３２をマスクとしてｎ+ 型
不純物を例えば約１×１０20ｃｍ-3程度の濃度となるよ
うにイオン注入し、ソース・ドレイン拡散層１３、１４
を形成して、図７（ａ）に至る。
造方法について、図７及び図８を用いて説明する。ま
ず、図７（ａ）に至るまでの工程について説明する。素
子分離酸化絶縁膜２５などを形成した第１半導体基板１
６上にに対して熱酸化を行い、例えば膜厚１０〜３０ｎ
ｍ程度の下側ゲート絶縁膜２６を形成する。次に、例え
ばポリシリコンを１００〜２００ｎｍ程度にＣＶＤによ
り堆積し、レジストをパターニングしてエッチングして
ゲート長０．２〜０．５μｍの下側ゲート電極３２を形
成し、さらに下側ゲート電極３２をマスクとしてｎ+ 型
不純物を例えば約１×１０20ｃｍ-3程度の濃度となるよ
うにイオン注入し、ソース・ドレイン拡散層１３、１４
を形成して、図７（ａ）に至る。
【００４６】次に、図７（ｂ）に示すように、例えば酸
化シリコンを全面にＣＶＤにより堆積し、リフローまた
はエッチバックにより平坦化し、層間絶縁膜２７を形成
し、さらにその上層に第２半導体基板１０を張りつけ
る。
化シリコンを全面にＣＶＤにより堆積し、リフローまた
はエッチバックにより平坦化し、層間絶縁膜２７を形成
し、さらにその上層に第２半導体基板１０を張りつけ
る。
【００４７】次に、図７（ｃ）に示すように、第１半導
体基板の方向から、ソース・ドレイン拡散層１３、１４
及びその間のチャネル形成領域１５が露出するまで研磨
する。
体基板の方向から、ソース・ドレイン拡散層１３、１４
及びその間のチャネル形成領域１５が露出するまで研磨
する。
【００４８】次に、図８（ｄ）に示すように、チャネル
形成領域１５上に例えば膜厚１０〜３０ｎｍ程度のダミ
ー層２１を形成する。次に、例えばポリシリコンを１０
０〜２００ｎｍ程度にＣＶＤにより堆積し、レジストを
パターニングしてエッチングしてゲート長０．２〜０．
５μｍの圧力感知ゲート電極３１を形成する。
形成領域１５上に例えば膜厚１０〜３０ｎｍ程度のダミ
ー層２１を形成する。次に、例えばポリシリコンを１０
０〜２００ｎｍ程度にＣＶＤにより堆積し、レジストを
パターニングしてエッチングしてゲート長０．２〜０．
５μｍの圧力感知ゲート電極３１を形成する。
【００４９】次に、図８（ｅ）に示すように、例えばSi
3N4 を膜厚１００〜２００ｎｍ程度にＣＶＤにより堆積
し、例えばＲＩＥ（反応性イオンエッチング）などの異
方性エッチングを行い、サイドウォール状の支持絶縁膜
２２ａを形成する。
3N4 を膜厚１００〜２００ｎｍ程度にＣＶＤにより堆積
し、例えばＲＩＥ（反応性イオンエッチング）などの異
方性エッチングを行い、サイドウォール状の支持絶縁膜
２２ａを形成する。
【００５０】次に、図４に示すように、圧力感知ゲート
電極３１下部のダミー層を側面からのウェットエッチン
グにより除去し、圧力感知ゲート電極３１の下部の空隙
部Ｃを形成する。この後、空隙部Ｃを減圧した状態で保
護膜などを形成し、酸素などを残存させないように保持
する。
電極３１下部のダミー層を側面からのウェットエッチン
グにより除去し、圧力感知ゲート電極３１の下部の空隙
部Ｃを形成する。この後、空隙部Ｃを減圧した状態で保
護膜などを形成し、酸素などを残存させないように保持
する。
【００５１】本実施例の半導体圧力感知装置の製造方法
によれば、上記の本実施例の半導体圧力感知装置を容易
に製造することができる。また、本実施例の製造方法に
よれば、結晶性の良好なＳｉ部分をチャネル形成領域と
して使えるので、良好な電気特性を有する半導体圧力感
知装置を得ることができる。
によれば、上記の本実施例の半導体圧力感知装置を容易
に製造することができる。また、本実施例の製造方法に
よれば、結晶性の良好なＳｉ部分をチャネル形成領域と
して使えるので、良好な電気特性を有する半導体圧力感
知装置を得ることができる。
【００５２】本発明の半導体圧力感知装置及びその製造
方法は、上記の実施形態に限定されない。例えば、ソー
ス・ドレインはＬＤＤ構造としなくてもよいが、好適に
はＬＤＤ構造とする。支持絶縁膜はサイドウォール状以
外の形をしていてもよい。パンチスルー耐圧改善や、Ｖ
ｔｈ調整のためのイオン注入は通常のＭＯＳトランジス
タ形成工程で行われている手段を使用してよい。
方法は、上記の実施形態に限定されない。例えば、ソー
ス・ドレインはＬＤＤ構造としなくてもよいが、好適に
はＬＤＤ構造とする。支持絶縁膜はサイドウォール状以
外の形をしていてもよい。パンチスルー耐圧改善や、Ｖ
ｔｈ調整のためのイオン注入は通常のＭＯＳトランジス
タ形成工程で行われている手段を使用してよい。
【００５３】また、本実施例で説明しているｎ型トラン
ジスタ構造を有する圧力感知装置は、ｎ基板の中のｐ−
ｗｅｌｌに作られてもよい。また、ｐ基板のかわりにｎ
基板中にｐ型トランジスタ構造にしてもよいし、ｐ基板
中のｎ−ｗｅｌｌ中に作製してもよい。ｎ型トランジス
タ構造の半導体圧力感知装置とｐ型トランジスタ構造の
半導体圧力感知装置ではｎ型の不純物とｐ型の不純物を
入れ替えれば良い。
ジスタ構造を有する圧力感知装置は、ｎ基板の中のｐ−
ｗｅｌｌに作られてもよい。また、ｐ基板のかわりにｎ
基板中にｐ型トランジスタ構造にしてもよいし、ｐ基板
中のｎ−ｗｅｌｌ中に作製してもよい。ｎ型トランジス
タ構造の半導体圧力感知装置とｐ型トランジスタ構造の
半導体圧力感知装置ではｎ型の不純物とｐ型の不純物を
入れ替えれば良い。
【００５４】また、圧力感知ゲート電極やダブルゲート
構造の際の下側ゲート電極は単層構造としているが、ポ
リサイドなどの２層以上としてよい。
構造の際の下側ゲート電極は単層構造としているが、ポ
リサイドなどの２層以上としてよい。
【００５５】なお、本実施例は、Ｓｉ半導体について、
実施例の構造及びその製造方法を示したが、同様に、Ｇ
ｅや化合物半導体にも適用が可能である。この他、本発
明の要旨を逸脱しない範囲で種々の変更が可能である。
実施例の構造及びその製造方法を示したが、同様に、Ｇ
ｅや化合物半導体にも適用が可能である。この他、本発
明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５６】
【発明の効果】本発明によれば、ＣＰＵやＤＲＡＭメモ
リなどが搭載されたチップ上に搭載可能な、外部空気圧
力等を感度良く感知する圧力感知装置及びその製造方法
を提供できる。
リなどが搭載されたチップ上に搭載可能な、外部空気圧
力等を感度良く感知する圧力感知装置及びその製造方法
を提供できる。
【図１】図１は本発明の半導体圧力感知装置の第１の実
施例の断面図である。
施例の断面図である。
【図２】図２は本発明の半導体圧力感知装置の第２の実
施例の断面図である。
施例の断面図である。
【図３】図３は本発明の半導体圧力感知装置の第３の実
施例の断面図である。
施例の断面図である。
【図４】図４は本発明の半導体圧力感知装置の第４の実
施例の断面図である。
施例の断面図である。
【図５】図５は本発明の半導体圧力感知装置の第１の実
施例の製造方法の製造工程を示す断面図であり、（ａ）
は圧力感知ゲート電極の形成工程まで、（ｂ）はＬＤＤ
拡散層の形成工程まで、（ｃ）はゲート被覆絶縁膜の形
成工程までを示す。
施例の製造方法の製造工程を示す断面図であり、（ａ）
は圧力感知ゲート電極の形成工程まで、（ｂ）はＬＤＤ
拡散層の形成工程まで、（ｃ）はゲート被覆絶縁膜の形
成工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、
（ｅ）はエッチングによる支持絶縁膜の形成工程までを
示す。
（ｅ）はエッチングによる支持絶縁膜の形成工程までを
示す。
【図７】図７は本発明の半導体圧力感知装置の第４の実
施例の製造方法の製造工程を示す断面図であり、（ａ）
はソース・ドレイン拡散層の形成工程まで、（ｂ）は第
２半導体基板の張りつけ工程まで、（ｃ）は第１半導体
基板の研磨工程までを示す。
施例の製造方法の製造工程を示す断面図であり、（ａ）
はソース・ドレイン拡散層の形成工程まで、（ｂ）は第
２半導体基板の張りつけ工程まで、（ｃ）は第１半導体
基板の研磨工程までを示す。
【図８】図８は図７の続きの工程を示す断面図であり、
（ｄ）は圧力感知ゲート電極の形成工程まで、（ｅ）は
支持絶縁膜の形成工程までを示す。
（ｄ）は圧力感知ゲート電極の形成工程まで、（ｅ）は
支持絶縁膜の形成工程までを示す。
１０…半導体基板、１１、１２…ＬＤＤ拡散層、１３…
ソース拡散層、１４…ドレイン拡散層、１５…チャネル
形成領域、２２ａ…支持絶縁膜、３１…ゲート電極、Ｃ
…空隙部
ソース拡散層、１４…ドレイン拡散層、１５…チャネル
形成領域、２２ａ…支持絶縁膜、３１…ゲート電極、Ｃ
…空隙部
Claims (10)
- 【請求項１】基体に形成された半導体チャネル形成領域
に対して空隙部を介して配置され、圧力により空隙部内
にたわみ、所定の電圧が印加される圧力感知ゲート電極
と、 該圧力感知ゲート電極を支持して前記空隙部を形成する
支持絶縁膜と、 前記圧力感知ゲート電極の両側部に前記半導体チャネル
形成領域を挟み込むように配置され、前記圧力感知ゲー
ト電極に印加された電圧の大きさに応じた電流を前記チ
ャネル形成領域に流すことが可能なソース・ドレイン拡
散層とを有する半導体圧力感知装置。 - 【請求項２】前記支持絶縁膜が前記基体面から前記圧力
感知ゲート電極の側壁にわたって形成されたサイドウォ
ールである請求項１記載の半導体圧力感知装置。 - 【請求項３】前記空隙部が減圧してある請求項１記載の
半導体圧力感知装置。 - 【請求項４】半導体基板上に形成された絶縁膜の上に形
成された請求項１記載の半導体圧力感知装置。 - 【請求項５】前記半導体基板上に形成された絶縁膜の下
層に下側ゲート電極を有し、 前記下側ゲート電極に印加された電圧の大きさに応じた
電流を前記チャネル形成領域に流すことが可能な請求項
４記載の半導体圧力感知装置。 - 【請求項６】下側ゲート電極、下側ゲート絶縁膜、半導
体チャネル形成領域及びソース・ドレイン拡散層を有す
る電界効果型トランジスタと、 前記半導体チャネル形成領域を挟んで前記下側ゲート電
極と対向する位置に前記半導体チャネル形成領域に対し
て空隙部を介して配置され、圧力により空隙部内にたわ
み、所定の電圧が印加される圧力感知ゲート電極と、 該圧力感知ゲート電極を支持して前記空隙部を形成する
支持絶縁膜とを有する半導体圧力感知装置。 - 【請求項７】半導体チャネル形成領域の上層にダミー層
を形成する工程と、 該ダミー層の上層に圧力感知ゲート電極を形成する工程
と、 該圧力感知ゲート電極を支持する支持絶縁膜を形成する
工程と、 イオン注入によりソース・ドレイン拡散層を形成する工
程と、 該ダミー層を除去することにより該半導体チャネル形成
領域と該圧力感知ゲート電極の間に空隙部を形成する工
程とを有する半導体圧力感知装置の製造方法。 - 【請求項８】前記ダミー層の形成工程の前に、 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜上に半導体チャネル形成領域となる半導体層を
形成する工程とを有する請求項７記載の半導体圧力感知
装置の製造方法。 - 【請求項９】前記絶縁膜を形成する工程の前に、 半導体基板中に下側ゲート電極を形成する工程を有する
請求項８記載の半導体圧力感知装置の製造方法。 - 【請求項１０】第１半導体基板上にゲート絶縁膜を形成
する工程と、 該ゲート絶縁膜上に下側ゲート電極を形成する工程と、 該下側ゲート電極の両側部にソース・ドレイン拡散層を
形成する工程と、 前記下側ゲート電極を被覆して全面に絶縁膜を形成して
平坦化する工程と、 該平坦化した絶縁膜上に第２半導体基板を張りつける工
程と、 前記第１半導体基板の方向から、前記ソース・ドレイン
拡散層が露出するまで研磨する工程と、 前記ソース・ドレイン拡散層の間のチャネル形成領域上
にダミー層を形成した後に圧力感知ゲート電極を形成す
る工程と、 該圧力感知ゲート電極を支持する支持絶縁膜を形成する
工程と、 前記ダミー層を除去する工程とを有する半導体圧力感知
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33960996A JP3460482B2 (ja) | 1996-12-19 | 1996-12-19 | 半導体圧力感知装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33960996A JP3460482B2 (ja) | 1996-12-19 | 1996-12-19 | 半導体圧力感知装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178182A true JPH10178182A (ja) | 1998-06-30 |
| JP3460482B2 JP3460482B2 (ja) | 2003-10-27 |
Family
ID=18329114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33960996A Expired - Fee Related JP3460482B2 (ja) | 1996-12-19 | 1996-12-19 | 半導体圧力感知装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3460482B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007071846A (ja) * | 2005-09-09 | 2007-03-22 | Univ Kansai | 静電容量型センサとその製造方法 |
| CN104614119A (zh) * | 2013-11-05 | 2015-05-13 | 中芯国际集成电路制造(上海)有限公司 | 压力传感器及其形成方法 |
| JP2017519369A (ja) * | 2014-08-12 | 2017-07-13 | 北京納米能源与系統研究所 | 摩擦接触帯電効果に基づくバックゲート電界効果トランジスタ |
| CN113994181A (zh) * | 2019-06-24 | 2022-01-28 | 阿尔伯特-路德维希-弗莱堡大学 | 触觉传感器和操作触觉传感器的方法 |
-
1996
- 1996-12-19 JP JP33960996A patent/JP3460482B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007071846A (ja) * | 2005-09-09 | 2007-03-22 | Univ Kansai | 静電容量型センサとその製造方法 |
| CN104614119A (zh) * | 2013-11-05 | 2015-05-13 | 中芯国际集成电路制造(上海)有限公司 | 压力传感器及其形成方法 |
| JP2017519369A (ja) * | 2014-08-12 | 2017-07-13 | 北京納米能源与系統研究所 | 摩擦接触帯電効果に基づくバックゲート電界効果トランジスタ |
| CN113994181A (zh) * | 2019-06-24 | 2022-01-28 | 阿尔伯特-路德维希-弗莱堡大学 | 触觉传感器和操作触觉传感器的方法 |
| JP2022550234A (ja) * | 2019-06-24 | 2022-12-01 | アルベルト－ルドビクス－ウニベルジテート フライブルク | 触覚センサ及び触覚センサの動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3460482B2 (ja) | 2003-10-27 |
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