JP3463489B2 - 半導体圧力感知装置及びその製造方法 - Google Patents
半導体圧力感知装置及びその製造方法Info
- Publication number
- JP3463489B2 JP3463489B2 JP34326996A JP34326996A JP3463489B2 JP 3463489 B2 JP3463489 B2 JP 3463489B2 JP 34326996 A JP34326996 A JP 34326996A JP 34326996 A JP34326996 A JP 34326996A JP 3463489 B2 JP3463489 B2 JP 3463489B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor
- insulating film
- pressure sensing
- sensing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Pressure Sensors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体を用いた圧力
感知装置に関し、特に、ＭＯＳ型半導体装置と同一基板
上に形成することが可能な半導体圧力感知装置に関す
る。
感知装置に関し、特に、ＭＯＳ型半導体装置と同一基板
上に形成することが可能な半導体圧力感知装置に関す
る。
【０００２】
【従来の技術】半導体集積回路技術の微細化の進展によ
り、今まで別々の機能素子、システムとして作製されて
いたＣＰＵ、ＤＲＡＭメモリ、キャッシュメモリ、フラ
ッシュメモリ、ＤＳＰ、Ａ／Ｄコンバータ、グラフィク
スの機能等が同一チップ上に搭載されており、この傾向
は高集積化、低消費電力化、各種機器の小型、携帯化の
進化の過程で必然の傾向である。
り、今まで別々の機能素子、システムとして作製されて
いたＣＰＵ、ＤＲＡＭメモリ、キャッシュメモリ、フラ
ッシュメモリ、ＤＳＰ、Ａ／Ｄコンバータ、グラフィク
スの機能等が同一チップ上に搭載されており、この傾向
は高集積化、低消費電力化、各種機器の小型、携帯化の
進化の過程で必然の傾向である。
【０００３】従来、半導体を用いた圧力感知装置として
は、ピエゾ抵抗効果を利用したピエゾ素子などがある。
ピエゾ素子は、シリコン結晶からなるダイヤフラムの表
面の所定の位置に不純物を拡散してひずみゲージを形成
したものであり、ダイヤフラムに圧力がかかると変形
し、ピエゾ抵抗効果により変形したひずみゲージの電気
抵抗が著しく変化するので、圧力を感知するものであ
る。
は、ピエゾ抵抗効果を利用したピエゾ素子などがある。
ピエゾ素子は、シリコン結晶からなるダイヤフラムの表
面の所定の位置に不純物を拡散してひずみゲージを形成
したものであり、ダイヤフラムに圧力がかかると変形
し、ピエゾ抵抗効果により変形したひずみゲージの電気
抵抗が著しく変化するので、圧力を感知するものであ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、圧力感
知装置についても同一のチップ上に搭載することが望ま
れていたが、上記のような従来の外部空気圧力等を感度
良く感知する圧力感知装置は、工程上の違いから上記半
導体集積回路技術の微細化の進展に伴う同一チップ上へ
の搭載が困難であった。従って、ＭＯＳのＡＳＩＣプロ
セスによる同一チップ上への作製が可能な素子構造や製
造方法は知られておらず、圧力感知装置はＣＰＵやＤＲ
ＡＭメモリなどが搭載されたチップとは別のチップ上に
形成し、それらを組み合わせて使用していたため、装置
の縮小化、小型化などに弊害が生じていた。
知装置についても同一のチップ上に搭載することが望ま
れていたが、上記のような従来の外部空気圧力等を感度
良く感知する圧力感知装置は、工程上の違いから上記半
導体集積回路技術の微細化の進展に伴う同一チップ上へ
の搭載が困難であった。従って、ＭＯＳのＡＳＩＣプロ
セスによる同一チップ上への作製が可能な素子構造や製
造方法は知られておらず、圧力感知装置はＣＰＵやＤＲ
ＡＭメモリなどが搭載されたチップとは別のチップ上に
形成し、それらを組み合わせて使用していたため、装置
の縮小化、小型化などに弊害が生じていた。
【０００５】本発明は上記の問題を鑑みてなされたもの
であり、ＣＰＵやＤＲＡＭメモリなどが搭載されたチッ
プ上に搭載可能な、外部空気圧力等を感度良く感知する
圧力感知装置及びその製造方法を提供することを目的と
する。
であり、ＣＰＵやＤＲＡＭメモリなどが搭載されたチッ
プ上に搭載可能な、外部空気圧力等を感度良く感知する
圧力感知装置及びその製造方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体圧力感知装置は、基板に形成された
第１電極と、前記第１電極と絶縁して形成された第２電
極と、前記第２電極と前記基板との間に形成された空隙
部と、前記第２電極を支持して前記空隙部を形成する支
持絶縁膜とを有し、前記第２電極が圧力により前記空隙
部内にたわむことができるように形成されており、前記
空隙部の下層に半導体層を有し、前記半導体層の下層に
絶縁膜を有し、前記絶縁膜の下層に前記第１電極が形成
されている。
め、本発明の半導体圧力感知装置は、基板に形成された
第１電極と、前記第１電極と絶縁して形成された第２電
極と、前記第２電極と前記基板との間に形成された空隙
部と、前記第２電極を支持して前記空隙部を形成する支
持絶縁膜とを有し、前記第２電極が圧力により前記空隙
部内にたわむことができるように形成されており、前記
空隙部の下層に半導体層を有し、前記半導体層の下層に
絶縁膜を有し、前記絶縁膜の下層に前記第１電極が形成
されている。
【０００７】かかる構造の半導体圧力感知装置は、空隙
部をキャパシタ膜として一対の電極を有するキャパシタ
構造である。この空隙部は、第２電極が支持絶縁膜によ
り支えられることにより、保持される。第２電極に適当
にバイアスをかけておく。第２電極上方より空気圧等の
圧力が圧力感知装置にかかると、その圧力は第２電極の
上方にかかることとなり、第２電極は下におされ、変形
することによって、キャパシタ膜厚である空隙部の厚さ
が変化し、第２電極が第１電極に及ぼす電界が変化し、
第２電極と第１電極との対により形成されるキャパシタ
の容量が変化する。この容量変化を検知することにより
圧力感知装置として働く。この容量変化を電流変化とし
て検知してもよい。線形領域で動作させると圧力変化に
対して、電流値が敏感に変化する。また、電流を抵抗に
通して電圧変化として検知することもできる。
部をキャパシタ膜として一対の電極を有するキャパシタ
構造である。この空隙部は、第２電極が支持絶縁膜によ
り支えられることにより、保持される。第２電極に適当
にバイアスをかけておく。第２電極上方より空気圧等の
圧力が圧力感知装置にかかると、その圧力は第２電極の
上方にかかることとなり、第２電極は下におされ、変形
することによって、キャパシタ膜厚である空隙部の厚さ
が変化し、第２電極が第１電極に及ぼす電界が変化し、
第２電極と第１電極との対により形成されるキャパシタ
の容量が変化する。この容量変化を検知することにより
圧力感知装置として働く。この容量変化を電流変化とし
て検知してもよい。線形領域で動作させると圧力変化に
対して、電流値が敏感に変化する。また、電流を抵抗に
通して電圧変化として検知することもできる。
【０００８】上記の半導体圧力感知装置は、圧力変化を
検出感度のよい電流変化や電圧変化に変換して感知でき
るので、感度が良い。また、ＭＯＳトランジスタの製造
工程とほぼ同様の工程によって製造することができるの
で、ＣＰＵやＤＲＡＭメモリ、キャッシュメモリ、フラ
ッシュメモリ、ＤＳＰ、Ａ／Ｄコンバータ、グラフィク
ス機能等の種々のＭＯＳロジックなど、ＭＯＳトランジ
スタを有する半導体チップ上に混載させることが非常に
容易であり、種々のＡＳＩＣとの組み合わせによりさら
に高機能な素子が実現可能である。さらに、他の素子と
同一チップ上に混載させることで、装置の小型化が可能
である。また、圧力を感知することによる電流変化やそ
れによる電圧変化を、オンチップ上のアンプで増幅する
ことにより、さらに高感度化可能である。
検出感度のよい電流変化や電圧変化に変換して感知でき
るので、感度が良い。また、ＭＯＳトランジスタの製造
工程とほぼ同様の工程によって製造することができるの
で、ＣＰＵやＤＲＡＭメモリ、キャッシュメモリ、フラ
ッシュメモリ、ＤＳＰ、Ａ／Ｄコンバータ、グラフィク
ス機能等の種々のＭＯＳロジックなど、ＭＯＳトランジ
スタを有する半導体チップ上に混載させることが非常に
容易であり、種々のＡＳＩＣとの組み合わせによりさら
に高機能な素子が実現可能である。さらに、他の素子と
同一チップ上に混載させることで、装置の小型化が可能
である。また、圧力を感知することによる電流変化やそ
れによる電圧変化を、オンチップ上のアンプで増幅する
ことにより、さらに高感度化可能である。
【０００９】上記半導体圧力感知装置は、前記空隙部の
下層に半導体層を有し、前記半導体層の下層に絶縁膜を
有し、前記絶縁膜の下層に前記第１電極が形成されてお
り、かかる構造は、一つの半導体層を、空隙部を介した
第２電極及び絶縁膜を介した第１電極で共有する、ダブ
ルゲート構造のトランジスタと同様の工程で形成するこ
とが可能である。この場合、半導体層及び絶縁膜は、第
２電極と第１電極の間のキャパシタ膜として機能する。
下層に半導体層を有し、前記半導体層の下層に絶縁膜を
有し、前記絶縁膜の下層に前記第１電極が形成されてお
り、かかる構造は、一つの半導体層を、空隙部を介した
第２電極及び絶縁膜を介した第１電極で共有する、ダブ
ルゲート構造のトランジスタと同様の工程で形成するこ
とが可能である。この場合、半導体層及び絶縁膜は、第
２電極と第１電極の間のキャパシタ膜として機能する。
【００１０】上記半導体圧力感知装置においては、好適
には、前記空隙部が減圧してある。空隙部に酸素などを
含む空気などが残存していると、半導体基板や第２電極
の酸化など化学変化が起こる可能性があるが、減圧する
ことによりその可能性を避けることができる。
には、前記空隙部が減圧してある。空隙部に酸素などを
含む空気などが残存していると、半導体基板や第２電極
の酸化など化学変化が起こる可能性があるが、減圧する
ことによりその可能性を避けることができる。
【００１１】上記半導体圧力感知装置においては、好適
には、半導体基板上に形成された絶縁膜の上に形成され
ている。本発明の半導体圧力感知装置を他のＡＳＩＣな
どに混載させる場合、半導体基板上に圧力感知装置のた
めの領域として、半導体基板上にある素子分離絶縁膜な
どの使用されていなかった絶縁膜上を利用することで、
圧力感知装置のための領域を新たに設ける必要がなくな
り、装置のさらなる縮小化、小型化が可能である。ま
た、第１電極を形成するにあたってウェルを形成する必
要がなく、工程数を減らすことができる。
には、半導体基板上に形成された絶縁膜の上に形成され
ている。本発明の半導体圧力感知装置を他のＡＳＩＣな
どに混載させる場合、半導体基板上に圧力感知装置のた
めの領域として、半導体基板上にある素子分離絶縁膜な
どの使用されていなかった絶縁膜上を利用することで、
圧力感知装置のための領域を新たに設ける必要がなくな
り、装置のさらなる縮小化、小型化が可能である。ま
た、第１電極を形成するにあたってウェルを形成する必
要がなく、工程数を減らすことができる。
【００１２】また上記の目的を達成するため、本発明の
半導体圧力感知装置の製造方法は、基板に第１電極を形
成する工程と、前記第１電極の上層に絶縁膜を形成する
工程と、前記絶縁膜の上層に半導体層を形成する工程と
前記第１電極の上方であって前記半導体層上にダミー層
を形成する工程と、前記ダミー層の側部に支持絶縁膜を
形成する工程と、前記ダミー層の上層に第２電極を形成
する工程と、前記ダミー層を除去することにより前記基
板と前記第２電極との間に空隙部を形成する工程とを有
する。
半導体圧力感知装置の製造方法は、基板に第１電極を形
成する工程と、前記第１電極の上層に絶縁膜を形成する
工程と、前記絶縁膜の上層に半導体層を形成する工程と
前記第１電極の上方であって前記半導体層上にダミー層
を形成する工程と、前記ダミー層の側部に支持絶縁膜を
形成する工程と、前記ダミー層の上層に第２電極を形成
する工程と、前記ダミー層を除去することにより前記基
板と前記第２電極との間に空隙部を形成する工程とを有
する。
【００１３】かかる半導体圧力感知装置の製造方法によ
れば、本発明の半導体圧力感知装置を容易に製造でき
る。また、通常の半導体装置の製造方法によって実現可
能であり、製造が容易であり、安価に製造することがで
きる。ＡＳＩＣ製造プロセスに容易に組み込むことがで
き、他の素子やＣＰＵ、ＤＲＡＭメモリなどの種々のＭ
ＯＳロジックの機能と混載可能なので、高機能素子が実
現可能であり、また、半導体装置の小型化が可能であ
る。
れば、本発明の半導体圧力感知装置を容易に製造でき
る。また、通常の半導体装置の製造方法によって実現可
能であり、製造が容易であり、安価に製造することがで
きる。ＡＳＩＣ製造プロセスに容易に組み込むことがで
き、他の素子やＣＰＵ、ＤＲＡＭメモリなどの種々のＭ
ＯＳロジックの機能と混載可能なので、高機能素子が実
現可能であり、また、半導体装置の小型化が可能であ
る。
【００１４】また、上記の目的を達成するため、本発明
の半導体圧力感知装置の製造方法は、第１半導体基板上
に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第
１電極を形成する工程と、前記第１電極を被覆して全面
に第２絶縁膜を形成する工程と前記第２絶縁膜を平坦化
する工程と、第２半導体基板上に前記第２絶縁膜を張り
つける工程と、前記第１半導体基板の方向から前記第１
半導体基板を研磨する工程と、前記第１半導体基板を研
磨する工程の後に、前記第１電極の上方であって前記第
１半導体基板表面上にダミー層を形成する工程と、前記
ダミー層の側部に支持絶縁膜を形成する工程と、前記ダ
ミー層の上層に第２電極を形成する工程と、前記ダミー
層を除去することにより前記第１半導体基板と前記第２
電極との間に空隙部を形成する工程とを有する。
の半導体圧力感知装置の製造方法は、第１半導体基板上
に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第
１電極を形成する工程と、前記第１電極を被覆して全面
に第２絶縁膜を形成する工程と前記第２絶縁膜を平坦化
する工程と、第２半導体基板上に前記第２絶縁膜を張り
つける工程と、前記第１半導体基板の方向から前記第１
半導体基板を研磨する工程と、前記第１半導体基板を研
磨する工程の後に、前記第１電極の上方であって前記第
１半導体基板表面上にダミー層を形成する工程と、前記
ダミー層の側部に支持絶縁膜を形成する工程と、前記ダ
ミー層の上層に第２電極を形成する工程と、前記ダミー
層を除去することにより前記第１半導体基板と前記第２
電極との間に空隙部を形成する工程とを有する。
【００１５】上記の半導体圧力感知装置の製造方法によ
れば、一つの半導体層を、空隙部を介した第２電極と絶
縁膜を介した第１電極で共有する、ダブルゲート構造の
トランジスタと同様の工程で形成することが可能であ
る。
れば、一つの半導体層を、空隙部を介した第２電極と絶
縁膜を介した第１電極で共有する、ダブルゲート構造の
トランジスタと同様の工程で形成することが可能であ
る。
【００１６】上記のように、本発明によれば、本発明の
半導体圧力感知装置を容易に製造できる。また、通常の
半導体装置の製造方法によって実現可能であり、製造が
容易であり、また、ＣＰＵやＤＲＡＭメモリなどが搭載
されたチップ上に搭載可能な、外部空気圧力等を感度良
く感知する圧力感知装置及びその製造方法を提供するこ
とができる。
半導体圧力感知装置を容易に製造できる。また、通常の
半導体装置の製造方法によって実現可能であり、製造が
容易であり、また、ＣＰＵやＤＲＡＭメモリなどが搭載
されたチップ上に搭載可能な、外部空気圧力等を感度良
く感知する圧力感知装置及びその製造方法を提供するこ
とができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して、実施例により説明する。
て、図面を参照して、実施例により説明する。
【００１８】参考例１
図１（ａ）は本参考例の半導体圧力感知装置の断面図で
ある。ｐ型半導体基板１０にｎ型ウェル１１があり、そ
の表面部にｎ型不純物を含有する第１電極１２がある。
その上方に空隙部Ｃを介して、例えばポリシリコンから
なる第２電極３０があり、その側部には例えばSi3N4 か
らなる支持絶縁膜２１があり、第２電極を支持してい
る。空隙部は減圧された状態で保持されている。支持絶
縁膜２１にはコンタクトが開孔され、第１電極１２に接
続する取り出し電極３１が埋め込まれてある。
ある。ｐ型半導体基板１０にｎ型ウェル１１があり、そ
の表面部にｎ型不純物を含有する第１電極１２がある。
その上方に空隙部Ｃを介して、例えばポリシリコンから
なる第２電極３０があり、その側部には例えばSi3N4 か
らなる支持絶縁膜２１があり、第２電極を支持してい
る。空隙部は減圧された状態で保持されている。支持絶
縁膜２１にはコンタクトが開孔され、第１電極１２に接
続する取り出し電極３１が埋め込まれてある。
【００１９】本参考例の半導体圧力感知装置の動作を説
明する。本構造は、通常のＭＯＳキャパシタ構造であ
り、キャパシタ膜の替わりに、空隙部を持つ構造を有す
る。この空隙部は、第２電極が支持絶縁膜により支えら
れることにより、保持される。このような装置の第２電
極に適当にバイアスをかけておく。
明する。本構造は、通常のＭＯＳキャパシタ構造であ
り、キャパシタ膜の替わりに、空隙部を持つ構造を有す
る。この空隙部は、第２電極が支持絶縁膜により支えら
れることにより、保持される。このような装置の第２電
極に適当にバイアスをかけておく。
【００２０】この状態で第２電極にその上方からの空気
圧等の圧力がかかると、第２電極が下方向におされ、変
形することによって、キャパシタ膜厚である空隙部の厚
さが変化し、第２電極が第１電極に及ぼす電界が変化
し、第２電極と第１電極との対により形成されるキャパ
シタの容量が変化する。この容量変化を感知することに
より圧力感知装置として働く。この容量変化を電流変化
として検知してもよい。線形領域で動作させると圧力変
化に対して、電流値が敏感に変化する。また、電流を抵
抗に通して電圧変化として検知することもできる。
圧等の圧力がかかると、第２電極が下方向におされ、変
形することによって、キャパシタ膜厚である空隙部の厚
さが変化し、第２電極が第１電極に及ぼす電界が変化
し、第２電極と第１電極との対により形成されるキャパ
シタの容量が変化する。この容量変化を感知することに
より圧力感知装置として働く。この容量変化を電流変化
として検知してもよい。線形領域で動作させると圧力変
化に対して、電流値が敏感に変化する。また、電流を抵
抗に通して電圧変化として検知することもできる。
【００２１】本参考例の半導体圧力感知装置は、圧力変
化を検出感度のよい電流変化や電圧変化に変換して感知
できるので、感度が良く、ＭＯＳトランジスタの製造工
程とほぼ同様の工程によって製造することができるの
で、ＣＰＵやＤＲＡＭメモリなど、ＭＯＳトランジスタ
を有する半導体チップ上に混載させることが非常に容易
であり、種々のＡＳＩＣとの組み合わせによりさらに高
機能な素子が実現可能であり、そのような混載により、
装置の小型化や、オンチップ上のアンプによる圧力感知
信号の増幅でさらなる高感度化可能である。また、空隙
部は減圧されているので、酸素などがほとんど残存して
いなく、基板や第２電極などの酸化などが生じにくい。
化を検出感度のよい電流変化や電圧変化に変換して感知
できるので、感度が良く、ＭＯＳトランジスタの製造工
程とほぼ同様の工程によって製造することができるの
で、ＣＰＵやＤＲＡＭメモリなど、ＭＯＳトランジスタ
を有する半導体チップ上に混載させることが非常に容易
であり、種々のＡＳＩＣとの組み合わせによりさらに高
機能な素子が実現可能であり、そのような混載により、
装置の小型化や、オンチップ上のアンプによる圧力感知
信号の増幅でさらなる高感度化可能である。また、空隙
部は減圧されているので、酸素などがほとんど残存して
いなく、基板や第２電極などの酸化などが生じにくい。
【００２２】次に、本参考例の半導体圧力感知装置の製
造方法について説明する。図３及び図４は、本参考例の
半導体圧力感知装置の製造方法の製造工程を示す断面図
である。
造方法について説明する。図３及び図４は、本参考例の
半導体圧力感知装置の製造方法の製造工程を示す断面図
である。
【００２３】まず、図３（ａ）に示すように、ｐ型シリ
コン基板１０に対してレジストをマスクとしてｎ型不純
物をイオン注入して、ｎ型ウェル１１を形成する。次
に、図３（ｂ）に示すように、ｎ型ウェル１１中に対し
てレジストをマスクとしてｎ型不純物を例えば１×１０
19ｃｍ-3程度の濃度となるようにイオン注入し、第１電
極１２を形成する。さらに、基板表面の熱酸化により第
１電極１２の上層にシリコン酸化膜のダミー層２０を例
えば１０〜２０ｎｍの膜厚で形成する。
コン基板１０に対してレジストをマスクとしてｎ型不純
物をイオン注入して、ｎ型ウェル１１を形成する。次
に、図３（ｂ）に示すように、ｎ型ウェル１１中に対し
てレジストをマスクとしてｎ型不純物を例えば１×１０
19ｃｍ-3程度の濃度となるようにイオン注入し、第１電
極１２を形成する。さらに、基板表面の熱酸化により第
１電極１２の上層にシリコン酸化膜のダミー層２０を例
えば１０〜２０ｎｍの膜厚で形成する。
【００２４】次に、図３（ｃ）に示すように、レジスト
をマスクとしてダミー層２０を空隙部とする部分を残し
てエッチング除去する。次に、図４（ｄ）に示すよう
に、ダミー層２０を被覆して全面に例えばSi3N4をＣＶ
Ｄにより堆積し、支持絶縁膜２１を形成する。
をマスクとしてダミー層２０を空隙部とする部分を残し
てエッチング除去する。次に、図４（ｄ）に示すよう
に、ダミー層２０を被覆して全面に例えばSi3N4をＣＶ
Ｄにより堆積し、支持絶縁膜２１を形成する。
【００２５】次に、図４（ｅ）に示すように、ＣＭＰな
どにより、ダミー層２０をストッパとして上面を研磨
し、ダミー層２０を露出させ、ダミー層２０と同じ高さ
となるように支持絶縁膜２１を研磨加工する。次に、図
４（ｆ）に示すように、ダミー層２０を被覆するよう
に、ポリシリコン、アモルファスシリコンあるいはアル
ミニウムなどで成膜し、第２電極３０を形成する。さら
に、支持絶縁膜２１にコンタクトを開孔して第１電極１
２を露出させ、アルミニウムなどでコンタクトを埋め込
んで取り出し電極３１を形成する。
どにより、ダミー層２０をストッパとして上面を研磨
し、ダミー層２０を露出させ、ダミー層２０と同じ高さ
となるように支持絶縁膜２１を研磨加工する。次に、図
４（ｆ）に示すように、ダミー層２０を被覆するよう
に、ポリシリコン、アモルファスシリコンあるいはアル
ミニウムなどで成膜し、第２電極３０を形成する。さら
に、支持絶縁膜２１にコンタクトを開孔して第１電極１
２を露出させ、アルミニウムなどでコンタクトを埋め込
んで取り出し電極３１を形成する。
【００２６】次に、図１（ａ）に示すように、第２電極
３０の下部のダミー層を側面からのウェットエッチング
により除去し、第２電極３０の下部の空隙部Ｃを形成す
る。この後、空隙部Ｃを減圧した状態で保護膜などを形
成し、酸素などを残存させないように保持する。
３０の下部のダミー層を側面からのウェットエッチング
により除去し、第２電極３０の下部の空隙部Ｃを形成す
る。この後、空隙部Ｃを減圧した状態で保護膜などを形
成し、酸素などを残存させないように保持する。
【００２７】本参考例の半導体圧力感知装置の製造方法
は、通常の半導体装置の製造方法によって実現可能であ
り、製造が容易であり、安価に製造することができる。
また、ＡＳＩＣ製造プロセスに容易に組み込むことがで
き、他の素子やＣＰＵ、ＤＲＡＭメモリなどの種々のＭ
ＯＳロジックの機能と混載可能である。
は、通常の半導体装置の製造方法によって実現可能であ
り、製造が容易であり、安価に製造することができる。
また、ＡＳＩＣ製造プロセスに容易に組み込むことがで
き、他の素子やＣＰＵ、ＤＲＡＭメモリなどの種々のＭ
ＯＳロジックの機能と混載可能である。
【００２８】参考例２
図１（ｂ）は本参考例の半導体圧力感知装置の断面図で
ある。半導体基板１０上にＬＯＣＯＳなどの酸化膜やSi
3N4 などの層間絶縁膜２２があり、その上層に例えばシ
リコン酸化膜などの素子分離絶縁膜２３で区切られた領
域に、ｎ型の不純物を含有するポリシリコンあるいはア
モルファスシリコンなどの第１電極１２がある。この上
方に空隙部Ｃを介して、例えばポリシリコンからなる第
２電極３０を有し、そのサイドに例えばSi3N4 からなる
の支持絶縁膜２１があり、第２電極を支持している。空
隙部は減圧された状態で保持されている。支持絶縁膜２
１にはコンタクトが開孔され、第１電極１２に接続する
取り出し電極３１が埋め込まれてある。
ある。半導体基板１０上にＬＯＣＯＳなどの酸化膜やSi
3N4 などの層間絶縁膜２２があり、その上層に例えばシ
リコン酸化膜などの素子分離絶縁膜２３で区切られた領
域に、ｎ型の不純物を含有するポリシリコンあるいはア
モルファスシリコンなどの第１電極１２がある。この上
方に空隙部Ｃを介して、例えばポリシリコンからなる第
２電極３０を有し、そのサイドに例えばSi3N4 からなる
の支持絶縁膜２１があり、第２電極を支持している。空
隙部は減圧された状態で保持されている。支持絶縁膜２
１にはコンタクトが開孔され、第１電極１２に接続する
取り出し電極３１が埋め込まれてある。
【００２９】本参考例の半導体圧力感知装置は、参考例
１と同様、圧力変化を検出感度のよい電流変化や電圧変
化に変換して感知できるので、感度が良い。ＭＯＳトラ
ンジスタを有する半導体チップ上に混載させることが非
常に容易であり、種々のＡＳＩＣとの組み合わせにより
さらに高機能な素子が実現可能であり、そのような混載
により、装置の小型化や、オンチップ上のアンプによる
圧力感知信号の増幅でさらなる高感度化可能であり、さ
らに素子分離絶縁膜などの使用されていなかった絶縁膜
上を利用するができるので圧力感知装置のための領域を
新たに設ける必要がなくなり、装置のさらなる縮小化、
小型化が可能である。また、第１電極を形成するにあた
ってウェルを形成する必要がなく、工程数を減らすこと
ができる。
１と同様、圧力変化を検出感度のよい電流変化や電圧変
化に変換して感知できるので、感度が良い。ＭＯＳトラ
ンジスタを有する半導体チップ上に混載させることが非
常に容易であり、種々のＡＳＩＣとの組み合わせにより
さらに高機能な素子が実現可能であり、そのような混載
により、装置の小型化や、オンチップ上のアンプによる
圧力感知信号の増幅でさらなる高感度化可能であり、さ
らに素子分離絶縁膜などの使用されていなかった絶縁膜
上を利用するができるので圧力感知装置のための領域を
新たに設ける必要がなくなり、装置のさらなる縮小化、
小型化が可能である。また、第１電極を形成するにあた
ってウェルを形成する必要がなく、工程数を減らすこと
ができる。
【００３０】次に、本参考例の半導体圧力感知装置の製
造方法について説明する。まず、半導体基板１０上にＬ
ＯＣＯＳなどの酸化膜やSi3N4 膜などの層間絶縁膜２２
を形成する。その上層に、例えばｎ型のポリシリコンあ
るいはアモルファスシリコンなどの半導体層をＣＶＤな
どにより堆積させ、あるいはＳＯＩ（silicon on insul
ator）などの方法により貼り合わせ、パターン加工など
を行い、第１電極１２を形成する。次に、ＴＥＯＳ（Te
tra-Ethyl-Ortho-Silicate）などのＣＶＤにより酸化シ
リコンを堆積させ、ＣＭＰなどにより研磨して、素子分
離絶縁膜２３により区切られた第１電極１２を露出させ
る。以降は、参考例１の製造方法と同様に形成すること
ができる。
造方法について説明する。まず、半導体基板１０上にＬ
ＯＣＯＳなどの酸化膜やSi3N4 膜などの層間絶縁膜２２
を形成する。その上層に、例えばｎ型のポリシリコンあ
るいはアモルファスシリコンなどの半導体層をＣＶＤな
どにより堆積させ、あるいはＳＯＩ（silicon on insul
ator）などの方法により貼り合わせ、パターン加工など
を行い、第１電極１２を形成する。次に、ＴＥＯＳ（Te
tra-Ethyl-Ortho-Silicate）などのＣＶＤにより酸化シ
リコンを堆積させ、ＣＭＰなどにより研磨して、素子分
離絶縁膜２３により区切られた第１電極１２を露出させ
る。以降は、参考例１の製造方法と同様に形成すること
ができる。
【００３１】本参考例の半導体圧力感知装置の製造方法
によれば、上記の半導体圧力感知装置を容易に製造する
ことができる。
によれば、上記の半導体圧力感知装置を容易に製造する
ことができる。
【００３２】実施例１
図２（ａ）は本実施例の半導体圧力感知装置の断面図で
ある。ｐ型半導体基板１０中にｎ型ウェル１１があり、
そのウェル内にｎ型の不純物を含有する第１電極１２が
ある。第１電極１２の上層には例えば１０〜３０ｎｍの
膜厚の酸化シリコンからなる層間絶縁膜２４があり、さ
らにその上層には素子分離絶縁膜２３で区切られた半導
体層３２があり、その上方に空隙部Ｃを介して、例えば
ポリシリコンからなる第２電極３０がある。第２電極３
０はその両側にある例えばSi3N4からなる支持絶縁膜２
１により支持され、これにより空隙部Ｃが保持されてお
り、この空隙部は減圧されている。
ある。ｐ型半導体基板１０中にｎ型ウェル１１があり、
そのウェル内にｎ型の不純物を含有する第１電極１２が
ある。第１電極１２の上層には例えば１０〜３０ｎｍの
膜厚の酸化シリコンからなる層間絶縁膜２４があり、さ
らにその上層には素子分離絶縁膜２３で区切られた半導
体層３２があり、その上方に空隙部Ｃを介して、例えば
ポリシリコンからなる第２電極３０がある。第２電極３
０はその両側にある例えばSi3N4からなる支持絶縁膜２
１により支持され、これにより空隙部Ｃが保持されてお
り、この空隙部は減圧されている。
【００３３】本実施例の半導体圧力感知装置は参考例１
と同様、圧力変化を検出感度のよい電流変化や電圧変化
に変換して感知できるので、感度が良い。ＭＯＳトラン
ジスタを有する半導体チップ上に混載させることが非常
に容易であり、種々のＡＳＩＣとの組み合わせによりさ
らに高機能な素子が実現可能であり、そのような混載に
より、装置の小型化や、オンチップ上のアンプによる圧
力感知信号の増幅でさらなる高感度化可能である。さら
に、本実施例の半導体圧力感知装置はダブルゲート型Ｍ
ＯＳトランジスタ構造と同様であり、ダブルゲート構造
のトランジスタとほぼ同じ工程で形成することが可能で
ある。この場合、半導体層３２及び層間絶縁膜２４は、
第２電極と第１電極の間のキャパシタ膜として機能す
る。
と同様、圧力変化を検出感度のよい電流変化や電圧変化
に変換して感知できるので、感度が良い。ＭＯＳトラン
ジスタを有する半導体チップ上に混載させることが非常
に容易であり、種々のＡＳＩＣとの組み合わせによりさ
らに高機能な素子が実現可能であり、そのような混載に
より、装置の小型化や、オンチップ上のアンプによる圧
力感知信号の増幅でさらなる高感度化可能である。さら
に、本実施例の半導体圧力感知装置はダブルゲート型Ｍ
ＯＳトランジスタ構造と同様であり、ダブルゲート構造
のトランジスタとほぼ同じ工程で形成することが可能で
ある。この場合、半導体層３２及び層間絶縁膜２４は、
第２電極と第１電極の間のキャパシタ膜として機能す
る。
【００３４】次に、本実施例の半導体圧力感知装置の製
造方法について説明する。まず、ｐ型シリコン基板１０
に対してレジストをマスクとしてｎ型不純物をイオン注
入して、ｎ型ウェル１１を形成する。次に、ｎ型ウェル
１１中に対してレジストをマスクとしてｎ型不純物を例
えば１×１０19ｃｍ-3程度の濃度となるようにイオン注
入し、第１電極１２を形成する。その上層に例えば膜厚
１０〜３０ｎｍの酸化シリコンからなる層間絶縁膜２４
を形成する。その上層に、例えばｐ型のポリシリコンあ
るいはアモルファスシリコンなどの半導体層をＣＶＤな
どにより堆積させ、あるいはＳＯＩなどの方法により貼
り合わせ、半導体層３２を形成する。以降は、参考例１
の製造方法と同様に形成することができる。
造方法について説明する。まず、ｐ型シリコン基板１０
に対してレジストをマスクとしてｎ型不純物をイオン注
入して、ｎ型ウェル１１を形成する。次に、ｎ型ウェル
１１中に対してレジストをマスクとしてｎ型不純物を例
えば１×１０19ｃｍ-3程度の濃度となるようにイオン注
入し、第１電極１２を形成する。その上層に例えば膜厚
１０〜３０ｎｍの酸化シリコンからなる層間絶縁膜２４
を形成する。その上層に、例えばｐ型のポリシリコンあ
るいはアモルファスシリコンなどの半導体層をＣＶＤな
どにより堆積させ、あるいはＳＯＩなどの方法により貼
り合わせ、半導体層３２を形成する。以降は、参考例１
の製造方法と同様に形成することができる。
【００３５】本実施例の半導体圧力感知装置の製造方法
によれば、上記の本実施例の半導体圧力感知装置を容易
に製造することができる。また、ダブルゲート構造のト
ランジスタと同様の工程で半導体圧力感知装置を容易に
製造することができる。
によれば、上記の本実施例の半導体圧力感知装置を容易
に製造することができる。また、ダブルゲート構造のト
ランジスタと同様の工程で半導体圧力感知装置を容易に
製造することができる。
【００３６】実施例２
図２（ｂ）は本実施例の半導体圧力感知装置の断面図で
ある。本実施例の半導体圧力感知装置はＳＯＩ型の構造
をしている。半導体基板１０上に例えば酸化シリコンか
らなる層間絶縁膜２２があり、層間絶縁膜２２に埋め込
まれる形で、例えばｎ型の不純物を含有するポリシリコ
ンあるいはアモルファスシリコンの第１電極１２があ
る。第１電極１２の上層には例えば膜厚１０〜３０ｎｍ
の酸化シリコンの層間絶縁膜２４があり、その上層には
素子分離絶縁膜２３で区切られた半導体層３２がある。
半導体層３２の上層には空隙部Ｃを介して、例えばポリ
シリコンからなる第２電極３０があり、その両側にある
例えばSi3N4 からなる支持絶縁膜２１により支持され、
これにより空隙部Ｃが保持されており、この空隙部は減
圧されている。
ある。本実施例の半導体圧力感知装置はＳＯＩ型の構造
をしている。半導体基板１０上に例えば酸化シリコンか
らなる層間絶縁膜２２があり、層間絶縁膜２２に埋め込
まれる形で、例えばｎ型の不純物を含有するポリシリコ
ンあるいはアモルファスシリコンの第１電極１２があ
る。第１電極１２の上層には例えば膜厚１０〜３０ｎｍ
の酸化シリコンの層間絶縁膜２４があり、その上層には
素子分離絶縁膜２３で区切られた半導体層３２がある。
半導体層３２の上層には空隙部Ｃを介して、例えばポリ
シリコンからなる第２電極３０があり、その両側にある
例えばSi3N4 からなる支持絶縁膜２１により支持され、
これにより空隙部Ｃが保持されており、この空隙部は減
圧されている。
【００３７】本実施例の半導体圧力感知装置は、参考例
１と同様、圧力変化を検出感度のよい電流変化や電圧変
化に変換して感知できるので、感度が良い。ＭＯＳトラ
ンジスタを有する半導体チップ上に混載させることが非
常に容易であり、種々のＡＳＩＣとの組み合わせにより
さらに高機能な素子が実現可能であり、そのような混載
により、装置の小型化や、オンチップ上のアンプによる
圧力感知信号の増幅でさらなる高感度化可能である。さ
らに実施例１と同様に、本実施例の半導体圧力感知装置
はダブルゲート型ＭＯＳトランジスタ構造であり、ダブ
ルゲート構造のトランジスタとほぼ同じ工程で形成する
ことが可能である。この場合、半導体層３２及び層間絶
縁膜２４は、第２電極と第１電極の間のキャパシタ膜と
して機能する。
１と同様、圧力変化を検出感度のよい電流変化や電圧変
化に変換して感知できるので、感度が良い。ＭＯＳトラ
ンジスタを有する半導体チップ上に混載させることが非
常に容易であり、種々のＡＳＩＣとの組み合わせにより
さらに高機能な素子が実現可能であり、そのような混載
により、装置の小型化や、オンチップ上のアンプによる
圧力感知信号の増幅でさらなる高感度化可能である。さ
らに実施例１と同様に、本実施例の半導体圧力感知装置
はダブルゲート型ＭＯＳトランジスタ構造であり、ダブ
ルゲート構造のトランジスタとほぼ同じ工程で形成する
ことが可能である。この場合、半導体層３２及び層間絶
縁膜２４は、第２電極と第１電極の間のキャパシタ膜と
して機能する。
【００３８】次に、本実施例の半導体圧力感知装置の製
造方法について、図５及び図６を用いて説明する。ま
ず、図５（ａ）に示すように、素子分離酸化絶縁膜２３
を形成した第１半導体基板３２上に対して熱酸化を行
い、例えば膜厚１０〜３０ｎｍ程度の層間絶縁膜２４を
形成する。次に、例えばポリシリコンあるいはアモルフ
ァスシリコンを１００〜２００ｎｍ程度にＣＶＤにより
堆積し、レジストをパターニングしてパターン加工し、
第１電極１２を形成する。
造方法について、図５及び図６を用いて説明する。ま
ず、図５（ａ）に示すように、素子分離酸化絶縁膜２３
を形成した第１半導体基板３２上に対して熱酸化を行
い、例えば膜厚１０〜３０ｎｍ程度の層間絶縁膜２４を
形成する。次に、例えばポリシリコンあるいはアモルフ
ァスシリコンを１００〜２００ｎｍ程度にＣＶＤにより
堆積し、レジストをパターニングしてパターン加工し、
第１電極１２を形成する。
【００３９】次に、図５（ｂ）に示すように、例えば酸
化シリコンを全面にＣＶＤにより堆積し、リフローまた
はエッチバックなどにより平坦化し、層間絶縁膜２２を
形成する。次に、図５（ｃ）に示すように、層間絶縁膜
２２の表面を第２半導体基板１０の表面に貼り合わせ
る。
化シリコンを全面にＣＶＤにより堆積し、リフローまた
はエッチバックなどにより平坦化し、層間絶縁膜２２を
形成する。次に、図５（ｃ）に示すように、層間絶縁膜
２２の表面を第２半導体基板１０の表面に貼り合わせ
る。
【００４０】次に、図６（ｄ）に示すように、第１半導
体基板３２の方向から、ＣＭＰなどにより研磨し、第１
半導体基板３２を薄く加工する。次に、図６（ｅ）に示
すように、第１半導体基板の半導体層３２の上層に例え
ば膜厚１０〜３０ｎｍ程度のシリコン酸化膜であるダミ
ー層２０を形成する。次に、ダミー層２０をパターン加
工した後に、ダミー層２０を被覆して全面に例えばSi3N
4 をＣＶＤにより堆積し、支持絶縁膜２１を形成し、Ｃ
ＭＰなどにより、ダミー層２０をストッパとして上面を
研磨し、ダミー層２０を露出させ、ダミー層２０と同じ
高さとなるように支持絶縁膜２１を加工する。
体基板３２の方向から、ＣＭＰなどにより研磨し、第１
半導体基板３２を薄く加工する。次に、図６（ｅ）に示
すように、第１半導体基板の半導体層３２の上層に例え
ば膜厚１０〜３０ｎｍ程度のシリコン酸化膜であるダミ
ー層２０を形成する。次に、ダミー層２０をパターン加
工した後に、ダミー層２０を被覆して全面に例えばSi3N
4 をＣＶＤにより堆積し、支持絶縁膜２１を形成し、Ｃ
ＭＰなどにより、ダミー層２０をストッパとして上面を
研磨し、ダミー層２０を露出させ、ダミー層２０と同じ
高さとなるように支持絶縁膜２１を加工する。
【００４１】次に、図６（ｆ）に示すように、ダミー層
２０を被覆するように、ポリシリコン、アモルファスシ
リコンあるいはアルミニウムなどで成膜し、第２電極３
０を形成する。
２０を被覆するように、ポリシリコン、アモルファスシ
リコンあるいはアルミニウムなどで成膜し、第２電極３
０を形成する。
【００４２】次に、図２（ｂ）に示すように、第２電極
３０の下部のダミー層を側面からのウェットエッチング
により除去し、第２電極３０の下部の空隙部Ｃを形成す
る。この後、空隙部Ｃを減圧した状態で保護膜などを形
成し、酸素などを残存させないように保持する。
３０の下部のダミー層を側面からのウェットエッチング
により除去し、第２電極３０の下部の空隙部Ｃを形成す
る。この後、空隙部Ｃを減圧した状態で保護膜などを形
成し、酸素などを残存させないように保持する。
【００４３】本実施例の半導体圧力感知装置の製造方法
によれば、上記の本実施例の半導体圧力感知装置を容易
に製造することができる。また、ダブルゲート構造のト
ランジスタと同様の工程で半導体圧力感知装置を容易に
製造することができる。
によれば、上記の本実施例の半導体圧力感知装置を容易
に製造することができる。また、ダブルゲート構造のト
ランジスタと同様の工程で半導体圧力感知装置を容易に
製造することができる。
【００４４】本発明の半導体圧力感知装置及びその製造
方法は、上記の実施形態に限定されない。例えば、ｐ型
半導体基板に形成されたｎ型ウェル及びｎ型第１電極を
ｎ型半導体基板に形成されたｐ型ウェル及びｐ型第１電
極などとしてよい。この場合、ｎ型不純物とｐ型不純物
を入れ換えることで形成することができる。また、支持
絶縁膜はプレート状でなくともよく、例えばサイドウォ
ール状のものとしてもよい。また、第２電極や第１電極
は単層構造としているが、ポリサイドなどの２層以上と
することもできる。半導体基板としては、シリコン半導
体基板のほか、ゲルマニウム基板や、化合物半導体基板
なども使用できる。この他、本発明の要旨を逸脱しない
範囲で種々の変更が可能である。
方法は、上記の実施形態に限定されない。例えば、ｐ型
半導体基板に形成されたｎ型ウェル及びｎ型第１電極を
ｎ型半導体基板に形成されたｐ型ウェル及びｐ型第１電
極などとしてよい。この場合、ｎ型不純物とｐ型不純物
を入れ換えることで形成することができる。また、支持
絶縁膜はプレート状でなくともよく、例えばサイドウォ
ール状のものとしてもよい。また、第２電極や第１電極
は単層構造としているが、ポリサイドなどの２層以上と
することもできる。半導体基板としては、シリコン半導
体基板のほか、ゲルマニウム基板や、化合物半導体基板
なども使用できる。この他、本発明の要旨を逸脱しない
範囲で種々の変更が可能である。
【００４５】
【発明の効果】本発明によれば、ＣＰＵやＤＲＡＭメモ
リなどが搭載されたチップ上に搭載可能な、外部空気圧
力等を感度良く感知する圧力感知装置及びその製造方法
を提供できる。
リなどが搭載されたチップ上に搭載可能な、外部空気圧
力等を感度良く感知する圧力感知装置及びその製造方法
を提供できる。
【図１】図１（ａ）は本発明の参考例１に係る半導体圧
力感知装置断面図であり、図１（ｂ）は本発明の参考例
２に係る半導体圧力感知装置断面図である。
力感知装置断面図であり、図１（ｂ）は本発明の参考例
２に係る半導体圧力感知装置断面図である。
【図２】図２（ａ）は本発明の実施例１に係る半導体圧
力感知装置断面図であり、図２（ｂ）は本発明の実施例
２に係る半導体圧力感知装置断面図である。
力感知装置断面図であり、図２（ｂ）は本発明の実施例
２に係る半導体圧力感知装置断面図である。
【図３】図３は本発明の参考例１に係る半導体圧力感知
装置の製造方法の製造工程を示す断面図であり、（ａ）
はウェルの形成工程まで、（ｂ）はダミー層の堆積の工
程まで、（ｃ）はダミー層のパターン加工工程までを示
す。
装置の製造方法の製造工程を示す断面図であり、（ａ）
はウェルの形成工程まで、（ｂ）はダミー層の堆積の工
程まで、（ｃ）はダミー層のパターン加工工程までを示
す。
【図４】図４は図３の続きの工程を示す断面図であり、
（ｄ）は支持絶縁膜の形成工程まで、（ｅ）は支持絶縁
膜の研磨工程まで、（ｆ）は第２電極及び取り出し電極
の形成工程までを示す。
（ｄ）は支持絶縁膜の形成工程まで、（ｅ）は支持絶縁
膜の研磨工程まで、（ｆ）は第２電極及び取り出し電極
の形成工程までを示す。
【図５】図５は本発明の実施例２に係る半導体圧力感知
装置の製造方法の製造工程を示す断面図であり、（ａ）
は第１電極の形成工程まで、（ｂ）は層間絶縁膜の形成
工程まで、（ｃ）は第１半導体基板と第２半導体基板の
貼り合わせの工程までを示す。
装置の製造方法の製造工程を示す断面図であり、（ａ）
は第１電極の形成工程まで、（ｂ）は層間絶縁膜の形成
工程まで、（ｃ）は第１半導体基板と第２半導体基板の
貼り合わせの工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、
（ｄ）は第１半導体基板の研磨工程まで、（ｅ）は支持
絶縁膜の研磨工程まで、（ｆ）は第２電極の形成工程ま
でを示す。
（ｄ）は第１半導体基板の研磨工程まで、（ｅ）は支持
絶縁膜の研磨工程まで、（ｆ）は第２電極の形成工程ま
でを示す。
１０…半導体基板、１１…ウェル、１２…第１電極、２
０…ダミー層、２１…支持絶縁膜、２２、２４…層間絶
縁膜、２３…素子分離絶縁膜、３０…第２電極、３１…
取り出し電極、３２…半導体層、Ｃ…空隙部
０…ダミー層、２１…支持絶縁膜、２２、２４…層間絶
縁膜、２３…素子分離絶縁膜、３０…第２電極、３１…
取り出し電極、３２…半導体層、Ｃ…空隙部
フロントページの続き
(56)参考文献 特開 平５−180866（ＪＰ，Ａ)
特開 平８−335706（ＪＰ，Ａ)
特開 平１−213531（ＪＰ，Ａ)
特開 平７−306107（ＪＰ，Ａ)
特開 平６−123628（ＪＰ，Ａ)
特開 昭62−238420（ＪＰ，Ａ)
特開 平７−30128（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/84
G01L 1/14
Claims (5)
- 【請求項１】基板に形成された第１電極と、 前記第１電極と絶縁して形成された第２電極と、 前記第２電極と前記基板との間に形成された空隙部と、 前記第２電極を支持して前記空隙部を形成する支持絶縁
膜とを有し、 前記第２電極が圧力により前記空隙部内にたわむことが
できるように形成されており、 前記空隙部の下層に半導体層を有し、 前記半導体層の下層に絶縁膜を有し、 前記絶縁膜の下層に前記第１電極が形成されている 半導
体圧力感知装置。 - 【請求項２】前記空隙部が減圧してある請求項１記載の
半導体圧力感知装置。 - 【請求項３】半導体基板上に形成された絶縁膜の上に形
成されている請求項１記載の半導体圧力感知装置。 - 【請求項４】基板に第１電極を形成する工程と、前記第１電極の上層に絶縁膜を形成する工程と、 前記絶縁膜の上層に半導体層を形成する工程と 前記第１
電極の上方であって前記半導体層上にダミー層を形成す
る工程と、 前記ダミー層の側部に支持絶縁膜を形成する工程と、 前記ダミー層の上層に第２電極を形成する工程と、 前記ダミー層を除去することにより前記基板と前記第２
電極との間に空隙部を形成する工程とを有する半導体圧
力感知装置の製造方法。 - 【請求項５】第１半導体基板上に第１絶縁膜を形成する
工程と、 前記第１絶縁膜上に第１電極を形成する工程と、 前記第１電極を被覆して全面に第２絶縁膜を形成する工
程と前記第２絶縁膜を平坦化する工程と、 第２半導体基板上に前記第２絶縁膜を張りつける工程
と、 前記第１半導体基板の方向から前記第１半導体基板を研
磨する工程と、前記第１半導体基板を研磨する工程の後に、 前記第１電
極の上方であって前記第１半導体基板表面上にダミー層
を形成する工程と、 前記ダミー層の側部に支持絶縁膜を形成する工程と、 前記ダミー層の上層に第２電極を形成する工程と、 前記ダミー層を除去することにより前記第１半導体基板
と前記第２電極との間に空隙部を形成する工程とを有す
る半導体圧力感知装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34326996A JP3463489B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体圧力感知装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34326996A JP3463489B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体圧力感知装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190004A JPH10190004A (ja) | 1998-07-21 |
| JP3463489B2 true JP3463489B2 (ja) | 2003-11-05 |
Family
ID=18360224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34326996A Expired - Fee Related JP3463489B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体圧力感知装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463489B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4528239B2 (ja) * | 2005-10-03 | 2010-08-18 | 株式会社日立製作所 | 無線ｉｃタグ |
| JP6127625B2 (ja) * | 2013-03-19 | 2017-05-17 | オムロン株式会社 | 静電容量型圧力センサ及び入力装置 |
-
1996
- 1996-12-24 JP JP34326996A patent/JP3463489B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10190004A (ja) | 1998-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5280609B2 (ja) | 半導体装置およびその製造方法 | |
| TWI629460B (zh) | MEMS pressure sensor and method of forming same | |
| US5550090A (en) | Method for fabricating a monolithic semiconductor device with integrated surface micromachined structures | |
| KR100537124B1 (ko) | 적외선 센서 및 그 제조 방법 | |
| JP3251778B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2001519915A (ja) | 半導体部材を製造する方法 | |
| TW201631301A (zh) | Ｍｅｍｓ壓力感測器及其形成方法 | |
| JP4710147B2 (ja) | 半導体圧力センサ | |
| US20070128758A1 (en) | Semiconductor device and method for fabricating the same | |
| JP5260890B2 (ja) | センサ装置およびその製造方法 | |
| JP3463489B2 (ja) | 半導体圧力感知装置及びその製造方法 | |
| JP3672516B2 (ja) | 赤外線センサ装置及びその製造方法 | |
| JP4867792B2 (ja) | ウェハレベルパッケージ構造体およびセンサ装置 | |
| JP2850558B2 (ja) | 半導体圧力センサおよびその製造方法 | |
| JPH11150185A (ja) | 半導体装置及びその製造方法 | |
| JP3460482B2 (ja) | 半導体圧力感知装置とその製造方法 | |
| US20020127822A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2002323513A (ja) | 半導体デバイスおよびその製造方法 | |
| JP2007181190A (ja) | 半導体装置およびその製造方法 | |
| CN112393806A (zh) | 异质整合的热红外线感测元件及热红外线感测器 | |
| JP3489001B2 (ja) | 半導体装置およびその製造方法 | |
| US6720635B1 (en) | Electronic component | |
| JP3175715B2 (ja) | 半導体装置及びその製造方法 | |
| JP3489090B2 (ja) | 半導体装置及びその製造方法 | |
| JP3476443B2 (ja) | 熱型センサの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |