JPH10172963A - 集積回路ウェハにおける電気的相互接続部の形成方法、エッチング方法、及びフォトレジストパターンの転写方法 - Google Patents
集積回路ウェハにおける電気的相互接続部の形成方法、エッチング方法、及びフォトレジストパターンの転写方法Info
- Publication number
- JPH10172963A JPH10172963A JP9068756A JP6875697A JPH10172963A JP H10172963 A JPH10172963 A JP H10172963A JP 9068756 A JP9068756 A JP 9068756A JP 6875697 A JP6875697 A JP 6875697A JP H10172963 A JPH10172963 A JP H10172963A
- Authority
- JP
- Japan
- Prior art keywords
- hard mask
- integrated circuit
- layer
- pattern
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229920002120 photoresistant polymer Polymers 0.000 title claims abstract description 146
- 238000000034 method Methods 0.000 title claims description 134
- 238000005530 etching Methods 0.000 title claims description 99
- 238000012546 transfer Methods 0.000 title abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 180
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 30
- 239000004020 conductor Substances 0.000 claims description 28
- 229910052802 copper Inorganic materials 0.000 claims description 28
- 239000010949 copper Substances 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 20
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 11
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- 229910052582 BN Inorganic materials 0.000 claims description 4
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 13
- 239000002210 silicon-based material Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 380
- 230000000694 effects Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 5
- 238000010849 ion bombardment Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000012467 final product Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
- H01L2221/1021—Pre-forming the dual damascene structure in a resist layer
Abstract
(57)【要約】 （修正有）
【課題】 少なくとも１つの中間厚みを有するフォトレ
ジストマスクのパターンを転写して誘電体層内に複数の
中間レベル層を形成する。 【解決手段】 誘電体層をハードマスク層とレジストマ
スクで覆う。レジストマスクパターンからハードマスク
パターンを形成する。ハードマスクパターンは少なくと
も１つの中間厚みを有する。ハードマスクパターンの開
口部を介して、誘電体層の第１の深さに達する相互接続
部が形成される。ハードマスクのうち中間厚みを有する
領域をエッチングして第２の誘電体表面領域を露出させ
る。第２の誘電体層表面領域を、第１の深さより浅い第
２の深さまでエッチングする。第１の深さまで延びるビ
アホールを形成し、且つビアホールに交差する接続線を
第２の深さに形成する。比較的薄いハードマスクパター
ンの使用は、ファセッティングによる垂直表面形状部の
劣化を減少させる。
ジストマスクのパターンを転写して誘電体層内に複数の
中間レベル層を形成する。 【解決手段】 誘電体層をハードマスク層とレジストマ
スクで覆う。レジストマスクパターンからハードマスク
パターンを形成する。ハードマスクパターンは少なくと
も１つの中間厚みを有する。ハードマスクパターンの開
口部を介して、誘電体層の第１の深さに達する相互接続
部が形成される。ハードマスクのうち中間厚みを有する
領域をエッチングして第２の誘電体表面領域を露出させ
る。第２の誘電体層表面領域を、第１の深さより浅い第
２の深さまでエッチングする。第１の深さまで延びるビ
アホールを形成し、且つビアホールに交差する接続線を
第２の深さに形成する。比較的薄いハードマスクパター
ンの使用は、ファセッティングによる垂直表面形状部の
劣化を減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造方
法に関し、特に中間誘電体層にマルチレベルフォトレジ
ストパターンを転写するためにハードマスクを用いる方
法に関する。
法に関し、特に中間誘電体層にマルチレベルフォトレジ
ストパターンを転写するためにハードマスクを用いる方
法に関する。
【０００２】
【従来の技術】より小型且つよりパワフルな電子製品に
対する要望により、より小型の集積回路（ＩＣ）及びよ
り大型の基板が必要となっている。このことはまた、よ
り高密度でＩＣ基板に回路をパッケージすることに対す
る要望を生み出している。
対する要望により、より小型の集積回路（ＩＣ）及びよ
り大型の基板が必要となっている。このことはまた、よ
り高密度でＩＣ基板に回路をパッケージすることに対す
る要望を生み出している。
【０００３】より小型のＩＣ回路に対する要望により、
部品間及び誘電体層間の相互接続部ができるだけ小さい
ことが必要となっている。そのため、接続用ビアホール
及び接続線の幅を減少させる研究が続けられている。
部品間及び誘電体層間の相互接続部ができるだけ小さい
ことが必要となっている。そのため、接続用ビアホール
及び接続線の幅を減少させる研究が続けられている。
【０００４】電気回路内の接続線及びビアホールのサイ
ズを減少させようという努力において、アルミニウムに
代えて銅を用いることは当然の選択である。銅の導電性
はアルミニウムの約２倍であり、且つタングステンの３
倍を超える。従って、アルミニウム線の半分の断面積を
有する銅線を介して、同一の電流を流すことができる。
ズを減少させようという努力において、アルミニウムに
代えて銅を用いることは当然の選択である。銅の導電性
はアルミニウムの約２倍であり、且つタングステンの３
倍を超える。従って、アルミニウム線の半分の断面積を
有する銅線を介して、同一の電流を流すことができる。
【０００５】銅は、エレクトロマイグレーション特性に
ついても、アルミニウムよりはるかに優れている。銅の
エレクトロマイグレーション特性は、アルミニウムの約
１０倍良好である。そのため、アルミニウムより幅がは
るかに小さい銅線でも、導通性をよりよく維持すること
ができる。
ついても、アルミニウムよりはるかに優れている。銅の
エレクトロマイグレーション特性は、アルミニウムの約
１０倍良好である。そのため、アルミニウムより幅がは
るかに小さい銅線でも、導通性をよりよく維持すること
ができる。
【０００６】しかし、ＩＣ加工において銅を用いること
に関して、問題点がある。銅は、ＩＣ加工に用いられる
多くの材料を汚染し、そのために、銅がマイグレートし
ないように注意が必要である。さらに、銅は、特に酸化
の影響を受けやすく、とりわけ酸素ガスを用いるプロセ
スにおける酸化の影響を受けやすい。銅の酸化物は清浄
化が困難であるため、エッチングプロセス、アニーリン
グ、及び高温を必要とするプロセス中に銅が酸素に曝さ
れないように、注意する必要がある。
に関して、問題点がある。銅は、ＩＣ加工に用いられる
多くの材料を汚染し、そのために、銅がマイグレートし
ないように注意が必要である。さらに、銅は、特に酸化
の影響を受けやすく、とりわけ酸素ガスを用いるプロセ
スにおける酸化の影響を受けやすい。銅の酸化物は清浄
化が困難であるため、エッチングプロセス、アニーリン
グ、及び高温を必要とするプロセス中に銅が酸素に曝さ
れないように、注意する必要がある。
【０００７】最近のＩＣ設計及び加工において必要とさ
れる小さいビアホール、接続線、及び相互接続部を充填
する際に用いるための、新しい堆積技術が開発されてい
る。小さい断面積を有するビアホールを充填するため
に、銅或いはアルミニウムなど金属をスパッタリングす
ることは、ほとんどの金属のギャップ充填特性が低いた
めに、実用的ではない。小さいビアホールに銅を堆積す
るために、化学蒸着（ＣＶＤ）技術が開発されている。
れる小さいビアホール、接続線、及び相互接続部を充填
する際に用いるための、新しい堆積技術が開発されてい
る。小さい断面積を有するビアホールを充填するため
に、銅或いはアルミニウムなど金属をスパッタリングす
ることは、ほとんどの金属のギャップ充填特性が低いた
めに、実用的ではない。小さいビアホールに銅を堆積す
るために、化学蒸着（ＣＶＤ）技術が開発されている。
【０００８】しかし、ＣＶＤ技術を用いても、銅は、従
来のエッチングプロセスで除去される際の問題点を残し
ている。銅のエッチング生成物は揮発度が低いために、
銅は、高温、例えば２５０℃で除去される（揮発させら
れる）ことを必要とするが、これは、フォトレジストマ
スクにとって破壊的である。銅を除去するためにプラズ
マエッチングを用いると、望ましくない酸化物ができる
ことがしばしばある。ウェットエッチングは等方性であ
り、従って、多くの応用分野において余りにも非実用的
である。
来のエッチングプロセスで除去される際の問題点を残し
ている。銅のエッチング生成物は揮発度が低いために、
銅は、高温、例えば２５０℃で除去される（揮発させら
れる）ことを必要とするが、これは、フォトレジストマ
スクにとって破壊的である。銅を除去するためにプラズ
マエッチングを用いると、望ましくない酸化物ができる
ことがしばしばある。ウェットエッチングは等方性であ
り、従って、多くの応用分野において余りにも非実用的
である。
【０００９】従って、ＩＣ加工産業は、銅をエッチング
することなくＣＶＤを用いてビアホールを形成する方法
を開発した。この方法をインレイ又はダマシンプロセス
と呼ぶ。
することなくＣＶＤを用いてビアホールを形成する方法
を開発した。この方法をインレイ又はダマシンプロセス
と呼ぶ。
【００１０】基板表面とその上に設けられる誘電体層の
表面との間にビアホールを形成するダマシンプロセス
を、以下に説明する。
表面との間にビアホールを形成するダマシンプロセス
を、以下に説明する。
【００１１】下地層である基板の表面を、まず、酸化膜
のような誘電体層で完全に覆う。次いで、パターニング
されたフォトレジストパターンを酸化膜上に形成する。
レジストパターンは、酸化膜のうち、ビアホールが形成
される領域に対応する位置に開口部又は孔を有する。酸
化膜のうちでそのまま残される他の領域は、フォトレジ
ストで覆われる。その後、フォトレジストで覆われた誘
電体層をエッチングすることにより、フォトレジストの
孔の下方にある酸化膜を除去する。フォトレジストを除
去した後、ＣＶＤ銅を用いてビアホールを充填する。こ
れにより、銅が充填されたビアホールがそこを貫通して
いる酸化膜の層が、基板表面を覆う。残留する過剰な銅
を、当該分野でよく知られているように、化学機械的研
磨（ＣＭＰ）プロセスにより除去する。
のような誘電体層で完全に覆う。次いで、パターニング
されたフォトレジストパターンを酸化膜上に形成する。
レジストパターンは、酸化膜のうち、ビアホールが形成
される領域に対応する位置に開口部又は孔を有する。酸
化膜のうちでそのまま残される他の領域は、フォトレジ
ストで覆われる。その後、フォトレジストで覆われた誘
電体層をエッチングすることにより、フォトレジストの
孔の下方にある酸化膜を除去する。フォトレジストを除
去した後、ＣＶＤ銅を用いてビアホールを充填する。こ
れにより、銅が充填されたビアホールがそこを貫通して
いる酸化膜の層が、基板表面を覆う。残留する過剰な銅
を、当該分野でよく知られているように、化学機械的研
磨（ＣＭＰ）プロセスにより除去する。
【００１２】ダマシンプロセスは、ＩＣ産業にとって比
較的新しいために、常に技術改良が行われている。１つ
の改良点は、デュアルダマシン法である。デュアルダマ
シン法においては、ビアホール、相互接続部、及び接続
線は、誘電体層内の２つの異なるレベルにおいて形成さ
れる。引き続く段落では、ダマシンプロセスの一例とし
て、デュアルダマシンプロセスにより、堆積された酸化
膜内の第１のビアホールとは深さの異なる中間レベルの
深さにおいて、第２のビアホール又は相互接続線を形成
する。すなわち、酸化膜内の２つの異なる中間レベルに
おいて、ビアホール（又は相互接続部）を形成する。
較的新しいために、常に技術改良が行われている。１つ
の改良点は、デュアルダマシン法である。デュアルダマ
シン法においては、ビアホール、相互接続部、及び接続
線は、誘電体層内の２つの異なるレベルにおいて形成さ
れる。引き続く段落では、ダマシンプロセスの一例とし
て、デュアルダマシンプロセスにより、堆積された酸化
膜内の第１のビアホールとは深さの異なる中間レベルの
深さにおいて、第２のビアホール又は相互接続線を形成
する。すなわち、酸化膜内の２つの異なる中間レベルに
おいて、ビアホール（又は相互接続部）を形成する。
【００１３】デュアルダマシンプロセスを実行する１つ
の知られた方法は、フォトレジストマスクを形成してエ
ッチングする工程を複数用いる方法である。単一レベル
のフォトレジストパターンを堆積された誘電体層上に形
成し、誘電体材料内の所定のレベルまでエッチングする
ことにより、ビアホールパターンを形成する。プロセス
のこの時点において、ビアホールは、エッチングにより
部分的に形成されているのみである。次いで、フォトレ
ジストを除去して、第２の単一層フォトレジストパター
ンを誘電体層表面上に形成する。誘電体層をエッチング
することにより、誘電体材料内の第２の中間レベルま
で、相互接続部のパターンを形成する。相互接続部の形
成のためのエッチングと同時に、第１の誘電体層エッチ
ング工程で形成されたビアホールをさらにエッチング
し、下の基板層内の接続領域に接するようにする。
の知られた方法は、フォトレジストマスクを形成してエ
ッチングする工程を複数用いる方法である。単一レベル
のフォトレジストパターンを堆積された誘電体層上に形
成し、誘電体材料内の所定のレベルまでエッチングする
ことにより、ビアホールパターンを形成する。プロセス
のこの時点において、ビアホールは、エッチングにより
部分的に形成されているのみである。次いで、フォトレ
ジストを除去して、第２の単一層フォトレジストパター
ンを誘電体層表面上に形成する。誘電体層をエッチング
することにより、誘電体材料内の第２の中間レベルま
で、相互接続部のパターンを形成する。相互接続部の形
成のためのエッチングと同時に、第１の誘電体層エッチ
ング工程で形成されたビアホールをさらにエッチング
し、下の基板層内の接続領域に接するようにする。
【００１４】この方法によると、フォトレジストパター
ンを整合させることが問題である。２つのフォトレジス
トパターンが正しく整合されないと、誘電体材料内の交
差形状部が不整合となる。すなわち、第１のフォトレジ
ストパターンに関連する導線が、第２のフォトレジスト
パターンに関連するビアホールと正確に交差しないこと
があり得る。整合エラーは、交差形状部のサイズを多少
大きめにすることにより補正できるが、このような補正
を行うと、接続線及びビアホールのサイズを減少させる
という全体的目的から外れてしまう。整合面での問題は
歩留まりを低下させ、且つＩＣ加工の費用及び複雑さを
増加させる。
ンを整合させることが問題である。２つのフォトレジス
トパターンが正しく整合されないと、誘電体材料内の交
差形状部が不整合となる。すなわち、第１のフォトレジ
ストパターンに関連する導線が、第２のフォトレジスト
パターンに関連するビアホールと正確に交差しないこと
があり得る。整合エラーは、交差形状部のサイズを多少
大きめにすることにより補正できるが、このような補正
を行うと、接続線及びビアホールのサイズを減少させる
という全体的目的から外れてしまう。整合面での問題は
歩留まりを低下させ、且つＩＣ加工の費用及び複雑さを
増加させる。
【００１５】マルチレベルフォトレジストパターンを用
いるデュアルダマシン法は、マルチレベルダマシン法と
呼ばれ、上記した複数の単一レベルレジストマスクを用
いることに関連する整合面での問題点を回避する。この
方法は、Tue Nguyen、 ShengTeng Hsu、 Jer-Shen Maa、 C
hien-Hsiung Peng、 及びBruce Dale Ulrichによって発
明され、1996年6月10日に出願された、「Method for Tr
ansferring a Multi-Level Photoresist Pattern"」と
いうタイトルの同時係属中の米国出願（出願番号第08/6
65,014号）に記載されている。マルチレベルダマシンプ
ロセスでの使用に適したマルチレベルフォトレジストパ
ターンの形成は、Bruce Dale Ulrichによって発明さ
れ、1996年6月10日に出願された、「Multiple Exposure
Masking System for Forming Multi-level Resist Pro
files」というタイトルの同時係属中の米国出願（出願
番号第08/665,013号）に記載されている。本発明におけ
る使用に適したマルチレベルフォトレジストパターンを
形成するためのレチクルは、David Russell Evans、Tue
Nguyen、及びBruce Dale Ulrichによって発明され、19
96年6月10日に出願された、「Multi-Level Reticle Sys
tem and Method for Forming Resist Profiles」という
タイトルの同時係属中の米国出願（出願番号第08/660,8
70号）に記載されている。上記３つの米国出願はすべ
て、本発明と同一の譲受人に譲渡されている。
いるデュアルダマシン法は、マルチレベルダマシン法と
呼ばれ、上記した複数の単一レベルレジストマスクを用
いることに関連する整合面での問題点を回避する。この
方法は、Tue Nguyen、 ShengTeng Hsu、 Jer-Shen Maa、 C
hien-Hsiung Peng、 及びBruce Dale Ulrichによって発
明され、1996年6月10日に出願された、「Method for Tr
ansferring a Multi-Level Photoresist Pattern"」と
いうタイトルの同時係属中の米国出願（出願番号第08/6
65,014号）に記載されている。マルチレベルダマシンプ
ロセスでの使用に適したマルチレベルフォトレジストパ
ターンの形成は、Bruce Dale Ulrichによって発明さ
れ、1996年6月10日に出願された、「Multiple Exposure
Masking System for Forming Multi-level Resist Pro
files」というタイトルの同時係属中の米国出願（出願
番号第08/665,013号）に記載されている。本発明におけ
る使用に適したマルチレベルフォトレジストパターンを
形成するためのレチクルは、David Russell Evans、Tue
Nguyen、及びBruce Dale Ulrichによって発明され、19
96年6月10日に出願された、「Multi-Level Reticle Sys
tem and Method for Forming Resist Profiles」という
タイトルの同時係属中の米国出願（出願番号第08/660,8
70号）に記載されている。上記３つの米国出願はすべ
て、本発明と同一の譲受人に譲渡されている。
【００１６】ファセッティングは、イオン衝突又はプラ
ズマフローによりＩＣの中間レベル誘電体材料をエッチ
ングすることに関連する問題である。中間レベル誘電体
層の劣化した垂直表面は、少なくとも部分的に、中間レ
ベル誘電体層をエッチングするために用いるフォトレジ
ストパターン中に形成されるファセットによって、生じ
ることがしばしばある。ファセッティングとは、ファセ
ット、すなわち水平面から測定して９０度未満の角度を
有する縦方向の側壁が形成されることである。中間レベ
ル誘電体層に転写すべき溝又はビアホールの壁などの縦
方向の形状部の角部が、まず最初にファセット化する。
なぜなら、完全に正方形の形状は、形成することが困難
だからである。フォトレジストにイオン衝突がなされて
いるときに、ファセットは角部から進行する。
ズマフローによりＩＣの中間レベル誘電体材料をエッチ
ングすることに関連する問題である。中間レベル誘電体
層の劣化した垂直表面は、少なくとも部分的に、中間レ
ベル誘電体層をエッチングするために用いるフォトレジ
ストパターン中に形成されるファセットによって、生じ
ることがしばしばある。ファセッティングとは、ファセ
ット、すなわち水平面から測定して９０度未満の角度を
有する縦方向の側壁が形成されることである。中間レベ
ル誘電体層に転写すべき溝又はビアホールの壁などの縦
方向の形状部の角部が、まず最初にファセット化する。
なぜなら、完全に正方形の形状は、形成することが困難
だからである。フォトレジストにイオン衝突がなされて
いるときに、ファセットは角部から進行する。
【００１７】フォトレジスト材料は、フォトレジスト表
面に入射する角度におけるイオン衝突による方が、イオ
ン衝突と同一の角度又はフォトレジスト表面に平行な角
度におけるイオンフローによるよりも、容易に除去され
る。このため、側壁の縦方向部が垂直のままである間
は、角部のファセットは成長し続ける。
面に入射する角度におけるイオン衝突による方が、イオ
ン衝突と同一の角度又はフォトレジスト表面に平行な角
度におけるイオンフローによるよりも、容易に除去され
る。このため、側壁の縦方向部が垂直のままである間
は、角部のファセットは成長し続ける。
【００１８】ファセットは、レジストの表面とイオンフ
ローの方向との関係に基づいた角度で成長する。ファセ
ットは概して、レジストが連続して除去されることを最
も促進すると考えられる角度で形成される。角度とエッ
チング速度との関係を、スパッタリング収率と呼ぶ。ス
パッタリング収率は、当該分野でよく知られているよう
に、材料、環境、及びエネルギーレベルにより変化す
る。
ローの方向との関係に基づいた角度で成長する。ファセ
ットは概して、レジストが連続して除去されることを最
も促進すると考えられる角度で形成される。角度とエッ
チング速度との関係を、スパッタリング収率と呼ぶ。ス
パッタリング収率は、当該分野でよく知られているよう
に、材料、環境、及びエネルギーレベルにより変化す
る。
【００１９】下地層である誘電体層が露出するまで成長
し続けるファセットにより、誘電体層が、直接に劣化す
る。露出された誘電体層の表面は、意図に反してイオン
衝突を受け、誘電体層のエッチングプロセスにおいてエ
ッチングされる。フォトレジストパターンは、レジスト
のエッチングプロセス中にファセットが誘電体層に直接
転写されることを防止するために、比較的厚く形成され
なければならない。マルチレベルレジストパターンは、
マルチレベルダマシンプロセス又は中間レベル誘電体層
に比較的深いビアホールを転写する際において必要とさ
れるように、フォトレジストを形成し中間レベル誘電体
層をエッチングする工程を複数行うために、さらに厚く
なければならない。
し続けるファセットにより、誘電体層が、直接に劣化す
る。露出された誘電体層の表面は、意図に反してイオン
衝突を受け、誘電体層のエッチングプロセスにおいてエ
ッチングされる。フォトレジストパターンは、レジスト
のエッチングプロセス中にファセットが誘電体層に直接
転写されることを防止するために、比較的厚く形成され
なければならない。マルチレベルレジストパターンは、
マルチレベルダマシンプロセス又は中間レベル誘電体層
に比較的深いビアホールを転写する際において必要とさ
れるように、フォトレジストを形成し中間レベル誘電体
層をエッチングする工程を複数行うために、さらに厚く
なければならない。
【００２０】レジストがファセットの誘電体層への直接
転写を防止するために十分厚くても、レジストのファセ
ット化した表面が、誘電体層に間接的に転写され得る。
誘電体層とレジストとの間のエッチング選択性は高くな
いため、レジスト材料は、意図に反して誘電体層のエッ
チング中に除去される。ファセット化したレジストのエ
ッジは、誘電体層のエッチング中に完全に除去されるほ
どに十分薄くなることがあり得て、そのために、誘電体
層の表面が露出されることがあり得る。露出された誘電
体層表面は、その後に、意図に反してエッチングされ
る。このようにして、ファセットはレジストから誘電体
層に転写される。
転写を防止するために十分厚くても、レジストのファセ
ット化した表面が、誘電体層に間接的に転写され得る。
誘電体層とレジストとの間のエッチング選択性は高くな
いため、レジスト材料は、意図に反して誘電体層のエッ
チング中に除去される。ファセット化したレジストのエ
ッジは、誘電体層のエッチング中に完全に除去されるほ
どに十分薄くなることがあり得て、そのために、誘電体
層の表面が露出されることがあり得る。露出された誘電
体層表面は、その後に、意図に反してエッチングされ
る。このようにして、ファセットはレジストから誘電体
層に転写される。
【００２１】ファセッティングは、誘電体材料の縦方向
形状部において、フォトレジストに起こった様式と類似
の様式で、イオンエッチングプロセス中に起こる。中間
レベル誘電体層内の垂直側壁の劣化は、レジストマスク
のファセット化したエッジが誘電体層に転写される場合
に、より深刻である。すなわち、誘電体層内でのファセ
ッティングの影響は、誘電体層のエッチングプロセスが
レジストから転写されたファセット化したエッジから開
始された場合に、より大きい。
形状部において、フォトレジストに起こった様式と類似
の様式で、イオンエッチングプロセス中に起こる。中間
レベル誘電体層内の垂直側壁の劣化は、レジストマスク
のファセット化したエッジが誘電体層に転写される場合
に、より深刻である。すなわち、誘電体層内でのファセ
ッティングの影響は、誘電体層のエッチングプロセスが
レジストから転写されたファセット化したエッジから開
始された場合に、より大きい。
【００２２】誘電体層へのレジストファセットの間接的
転写を防止するために、フォトレジストをより厚い層で
誘電体層上に形成することができる。垂直側壁全体のサ
イズに比べて小さいファセットは、概して転写されな
い。フォトレジストをより厚くすることにより、側壁全
体に対するファセットの相対的サイズは小さくなる。
転写を防止するために、フォトレジストをより厚い層で
誘電体層上に形成することができる。垂直側壁全体のサ
イズに比べて小さいファセットは、概して転写されな
い。フォトレジストをより厚くすることにより、側壁全
体に対するファセットの相対的サイズは小さくなる。
【００２３】しかし、比較的厚いフォトレジスト層を用
いることにより、マイクロローディングという別の問題
が発生し得る。マイクロローディングとは、フォトレジ
スト内の異なる形状部のエッチング速度が不均一になる
ことである。すなわち、マイクロローディングにより、
同一のエッチングプロセスにおいて、溝などの大きい形
状部からエッチングされる材料の量と狭いビアホールな
どの小さい形状部からエッチングされる材料の量とが、
異なってくる。エッチング速度は、当該分野においてよ
く知られているように、エッチングされる材料、エッチ
ング条件、及びエネルギーレベルにより異なる。マイク
ロローディングは、レジストに対する不均一なペネトレ
ーションを引き起こす。レジスト内のサイズの異なる形
状部のエッチング深さの意図に反した相違は、誘電体層
に転写され得る。
いることにより、マイクロローディングという別の問題
が発生し得る。マイクロローディングとは、フォトレジ
スト内の異なる形状部のエッチング速度が不均一になる
ことである。すなわち、マイクロローディングにより、
同一のエッチングプロセスにおいて、溝などの大きい形
状部からエッチングされる材料の量と狭いビアホールな
どの小さい形状部からエッチングされる材料の量とが、
異なってくる。エッチング速度は、当該分野においてよ
く知られているように、エッチングされる材料、エッチ
ング条件、及びエネルギーレベルにより異なる。マイク
ロローディングは、レジストに対する不均一なペネトレ
ーションを引き起こす。レジスト内のサイズの異なる形
状部のエッチング深さの意図に反した相違は、誘電体層
に転写され得る。
【００２４】マイクロローディングの影響を最小にする
ためには、薄いレジスト膜を用いることが望ましい。従
って、プロセスエンジニアは、ファセッティングの直接
的及び間接的な影響を減少させるために厚いレジスト膜
を用いるべきか、マイクロローディングの影響を減少さ
せるために薄いレジスト膜を用いるべきか、というジレ
ンマに直面する。
ためには、薄いレジスト膜を用いることが望ましい。従
って、プロセスエンジニアは、ファセッティングの直接
的及び間接的な影響を減少させるために厚いレジスト膜
を用いるべきか、マイクロローディングの影響を減少さ
せるために薄いレジスト膜を用いるべきか、というジレ
ンマに直面する。
【００２５】ファセッティングの影響を図１（ａ）〜
（ｅ）に示し、以下の「好適な実施の形態」の項でより
詳細に述べる。
（ｅ）に示し、以下の「好適な実施の形態」の項でより
詳細に述べる。
【００２６】中間レベル誘電体層へのフォトレジストパ
ターンの転写におけるファセッティングの影響のいくつ
かを緩和するために、ハードマスク層が中間媒体として
用いられてきた。本明細書においてハードマスクという
用語は、概して、隣接するＩＣ材料に対して比較的高い
エッチング選択性を有する材料を意味する。Nultyらの
米国特許第5、468、342号及びKellerの米国特許第5、346、5
86号は、中間レベル誘電体層にエッチングにより形成さ
れる溝及びビアホールの壁のパターンを改良するために
ハードマスクパターンを用いる方法を開示している。中
間レベル誘電体層をハードマスクで覆い、次いでハード
マスク層をフォトレジスト層で覆う。フォトレジストパ
ターンを形成した後、パターンを用いてハードマスクを
エッチングし、ハードマスクパターンを形成する。ハー
ドマスクパターンは、概してフォトレジストパターンの
複製である。フォトレジストを除去した後、ハードマス
クパターンを用いて誘電体層をエッチングする。誘電体
材料とハードマスクとの間の高いエッチング選択性によ
り、中間レベル誘電体層がエッチングされるときにマス
クパターンが意図に反してエッチングされることが減少
する。このようにして、パターンと中間レベル誘電体層
との両方におけるファセッティングが最小になる。
ターンの転写におけるファセッティングの影響のいくつ
かを緩和するために、ハードマスク層が中間媒体として
用いられてきた。本明細書においてハードマスクという
用語は、概して、隣接するＩＣ材料に対して比較的高い
エッチング選択性を有する材料を意味する。Nultyらの
米国特許第5、468、342号及びKellerの米国特許第5、346、5
86号は、中間レベル誘電体層にエッチングにより形成さ
れる溝及びビアホールの壁のパターンを改良するために
ハードマスクパターンを用いる方法を開示している。中
間レベル誘電体層をハードマスクで覆い、次いでハード
マスク層をフォトレジスト層で覆う。フォトレジストパ
ターンを形成した後、パターンを用いてハードマスクを
エッチングし、ハードマスクパターンを形成する。ハー
ドマスクパターンは、概してフォトレジストパターンの
複製である。フォトレジストを除去した後、ハードマス
クパターンを用いて誘電体層をエッチングする。誘電体
材料とハードマスクとの間の高いエッチング選択性によ
り、中間レベル誘電体層がエッチングされるときにマス
クパターンが意図に反してエッチングされることが減少
する。このようにして、パターンと中間レベル誘電体層
との両方におけるファセッティングが最小になる。
【００２７】一連の単一レベルのフォトレジスト又はハ
ードマスクを整合する必要なくダマシンプロセスを行う
ためには、ＩＣ誘電体層の表面下の少なくとも２つの中
間レベルに達するビアホール及び相互接続部を形成する
方法を用いることが好適である。
ードマスクを整合する必要なくダマシンプロセスを行う
ためには、ＩＣ誘電体層の表面下の少なくとも２つの中
間レベルに達するビアホール及び相互接続部を形成する
方法を用いることが好適である。
【００２８】集積回路の中間レベル誘電体層のエッチン
グを行う際に用いるためには、比較的薄いマルチレベル
マスクを用いることが好適である。なぜなら、比較的薄
いマスクは、マスクに対するマイクロローディングの影
響を減少させるからである。
グを行う際に用いるためには、比較的薄いマルチレベル
マスクを用いることが好適である。なぜなら、比較的薄
いマスクは、マスクに対するマイクロローディングの影
響を減少させるからである。
【００２９】中間レベル誘電体層に対するファセッティ
ングの影響を減少させるためには、中間レベル誘電体層
よりも高いエッチング選択性を有するマルチレベルマス
クを用いることが好適である。代表的なＩＣ材料から、
薄く且つエッチング選択性を有するハードマスクを選択
することが望ましい。
ングの影響を減少させるためには、中間レベル誘電体層
よりも高いエッチング選択性を有するマルチレベルマス
クを用いることが好適である。代表的なＩＣ材料から、
薄く且つエッチング選択性を有するハードマスクを選択
することが望ましい。
【００３０】
【発明が解決しようとする課題】集積回路の小型化のた
めにダマシンプロセスを用いると、ファセッティングに
より縦方向形状部が劣化するという問題が起こる。これ
を回避するためにレジスト膜を厚くすると、マイクロロ
ーディングにより、レジスト内のサイズの異なる形状部
のエッチング速度が異なる。これを回避するためには、
レジスト膜は薄くなければならない。
めにダマシンプロセスを用いると、ファセッティングに
より縦方向形状部が劣化するという問題が起こる。これ
を回避するためにレジスト膜を厚くすると、マイクロロ
ーディングにより、レジスト内のサイズの異なる形状部
のエッチング速度が異なる。これを回避するためには、
レジスト膜は薄くなければならない。
【００３１】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、少なくとも１つの中間厚
みを有するフォトレジストマスクのパターンを転写する
ために、ハードマスク層を用いて、ダマシンプロセス中
で、集積回路誘電体層内に複数の中間レベルを形成する
方法を提供することである。
れたものであり、その目的は、少なくとも１つの中間厚
みを有するフォトレジストマスクのパターンを転写する
ために、ハードマスク層を用いて、ダマシンプロセス中
で、集積回路誘電体層内に複数の中間レベルを形成する
方法を提供することである。
【００３２】
【課題を解決するための手段】本発明のある局面によれ
ば、表面を有する集積回路材料の複数のレベルを含む集
積回路ウェハにおいて該集積回路材料の該表面から複数
の中間レベルまでの電気的相互接続部を形成する方法が
提供される。該方法は、 ａ）該集積回路材料の該表面上に位置するように、所定
の厚みを有し且つ表面を有するハードマスク層を形成す
る工程と、 ｂ）該ハードマスクの該表面上に位置するレジストパタ
ーンであって、複数の所定の厚みを有し且つ該レジスト
パターンを貫通して第１の所定のハードマスク表面領域
を露出させる開口部を有する、レジストパターンを形成
する工程と、 ｃ）該ハードマスク層のうち、工程ｂ）で形成された該
レジストパターンの該開口部の下方にある部分を除去す
る工程と、 ｄ）該レジストパターンの所定の一部分を除去すること
により、第２の所定のハードマスク表面領域を露出させ
る開口部を形成する工程と、 ｅ）該ハードマスク層のうち、工程ｄ）で形成された該
開口部の下方にある部分を除去することにより、複数の
所定の厚みを有し且つ該ハードマスクを貫通して第１の
所定の集積回路表面領域を露出させる開口部を有する、
ハードマスクパターンを形成する工程と、 ｆ）該集積回路材料のうち、工程ｅ）で形成された該ハ
ードマスクパターンの該開口部の下方にある部分を除去
する工程と、 ｇ）該ハードマスクパターンの所定の一部分を除去する
ことにより、第２の所定の集積回路表面領域を露出させ
る開口部を形成する工程と、 ｈ）該集積回路材料のうち、工程ｇ）で形成された該開
口部の下方にある部分を除去することにより、上層の該
レジストパターンの形状を概略再現するように該集積回
路材料を除去する工程と、を包含しており、そのことに
よって上記目的が達成される。
ば、表面を有する集積回路材料の複数のレベルを含む集
積回路ウェハにおいて該集積回路材料の該表面から複数
の中間レベルまでの電気的相互接続部を形成する方法が
提供される。該方法は、 ａ）該集積回路材料の該表面上に位置するように、所定
の厚みを有し且つ表面を有するハードマスク層を形成す
る工程と、 ｂ）該ハードマスクの該表面上に位置するレジストパタ
ーンであって、複数の所定の厚みを有し且つ該レジスト
パターンを貫通して第１の所定のハードマスク表面領域
を露出させる開口部を有する、レジストパターンを形成
する工程と、 ｃ）該ハードマスク層のうち、工程ｂ）で形成された該
レジストパターンの該開口部の下方にある部分を除去す
る工程と、 ｄ）該レジストパターンの所定の一部分を除去すること
により、第２の所定のハードマスク表面領域を露出させ
る開口部を形成する工程と、 ｅ）該ハードマスク層のうち、工程ｄ）で形成された該
開口部の下方にある部分を除去することにより、複数の
所定の厚みを有し且つ該ハードマスクを貫通して第１の
所定の集積回路表面領域を露出させる開口部を有する、
ハードマスクパターンを形成する工程と、 ｆ）該集積回路材料のうち、工程ｅ）で形成された該ハ
ードマスクパターンの該開口部の下方にある部分を除去
する工程と、 ｇ）該ハードマスクパターンの所定の一部分を除去する
ことにより、第２の所定の集積回路表面領域を露出させ
る開口部を形成する工程と、 ｈ）該集積回路材料のうち、工程ｇ）で形成された該開
口部の下方にある部分を除去することにより、上層の該
レジストパターンの形状を概略再現するように該集積回
路材料を除去する工程と、を包含しており、そのことに
よって上記目的が達成される。
【００３３】ある好適な実施形態によると、工程ｂ）で
形成された前記レジストパターンが第１及び第２の厚み
を有し、該第２の厚みが該第１の厚みよりも大きく、工
程ｅ）で形成された前記ハードマスクパターンが第１及
び第２の厚みを有し、該第２の厚みが該第１の厚みより
も大きく、工程ｆ）及び工程ｈ）が、前記集積回路材料
を２つの中間レベルまで除去することを含み、該２つの
中間レベルのうちの第１の中間レベルが工程ｅ）で形成
された該ハードマスクパターンの前記開口部の下方にあ
り、第２の中間レベルが工程ｇ）で形成された該ハード
マスクパターンの前記開口部の下方にあり、従って、該
第２の中間レベルが該第１の中間レベルよりも前記集積
回路材料の前記表面に近く、それにより、２レベルを有
する該レジストパターンが該ハードマスクを介して該集
積回路材料の複数の中間レベルとして転写される。
形成された前記レジストパターンが第１及び第２の厚み
を有し、該第２の厚みが該第１の厚みよりも大きく、工
程ｅ）で形成された前記ハードマスクパターンが第１及
び第２の厚みを有し、該第２の厚みが該第１の厚みより
も大きく、工程ｆ）及び工程ｈ）が、前記集積回路材料
を２つの中間レベルまで除去することを含み、該２つの
中間レベルのうちの第１の中間レベルが工程ｅ）で形成
された該ハードマスクパターンの前記開口部の下方にあ
り、第２の中間レベルが工程ｇ）で形成された該ハード
マスクパターンの前記開口部の下方にあり、従って、該
第２の中間レベルが該第１の中間レベルよりも前記集積
回路材料の前記表面に近く、それにより、２レベルを有
する該レジストパターンが該ハードマスクを介して該集
積回路材料の複数の中間レベルとして転写される。
【００３４】さらに、工程ｆ）が、前記集積回路材料の
うち工程ｅ）で形成された前記開口部の下方にある部分
を所定の中間レベルまで除去する工程を含み得て、工程
ｈ）が、該集積回路材料のうちステップｇ）で形成され
た前記開口部の下方にある部分を前記第２の中間レベル
まで除去する工程を含み得て、工程ｈ）が、該集積回路
材料のうちステップｅ）で形成された該開口部の下方に
ある部分を、工程ｆ）の該所定の中間レベルから前記第
１の中間レベルまで更に除去する工程を含み得て、それ
により、該集積回路材料が２つの除去工程で３つの中間
レベルまで除去され得る。
うち工程ｅ）で形成された前記開口部の下方にある部分
を所定の中間レベルまで除去する工程を含み得て、工程
ｈ）が、該集積回路材料のうちステップｇ）で形成され
た前記開口部の下方にある部分を前記第２の中間レベル
まで除去する工程を含み得て、工程ｈ）が、該集積回路
材料のうちステップｅ）で形成された該開口部の下方に
ある部分を、工程ｆ）の該所定の中間レベルから前記第
１の中間レベルまで更に除去する工程を含み得て、それ
により、該集積回路材料が２つの除去工程で３つの中間
レベルまで除去され得る。
【００３５】また、工程ｃ）が、前記ハードマスクのう
ち工程ｂ）で形成された前記レジストパターンの前記開
口部の下方にある部分を所定の厚みになるまで除去する
工程を含み得て、工程ｅ）が、該ハードマスクのうち工
程ｄ）で形成された該レジストパターンの前記開口部の
下方にある部分を前記第２の厚みになるまで除去する工
程を含み得て、工程ｅ）が、該レジストパターンのうち
工程ｂ）で形成された該開口部の下方にある該部分を工
程ｃ）の該所定の厚みから前記第１の厚みになるまで更
に除去する工程を含み得て、それにより、該ハードマス
クが２つの除去工程で３つの厚みまで除去され得る。
ち工程ｂ）で形成された前記レジストパターンの前記開
口部の下方にある部分を所定の厚みになるまで除去する
工程を含み得て、工程ｅ）が、該ハードマスクのうち工
程ｄ）で形成された該レジストパターンの前記開口部の
下方にある部分を前記第２の厚みになるまで除去する工
程を含み得て、工程ｅ）が、該レジストパターンのうち
工程ｂ）で形成された該開口部の下方にある該部分を工
程ｃ）の該所定の厚みから前記第１の厚みになるまで更
に除去する工程を含み得て、それにより、該ハードマス
クが２つの除去工程で３つの厚みまで除去され得る。
【００３６】或いは、前記ウェハが、前記集積回路材料
内で３つ以上の中間レベルにおいて接続領域を有し得
て、工程ｆ）及び工程ｈ）が、該集積回路材料を４つ以
上の中間レベルまで除去する工程を含み得る。
内で３つ以上の中間レベルにおいて接続領域を有し得
て、工程ｆ）及び工程ｈ）が、該集積回路材料を４つ以
上の中間レベルまで除去する工程を含み得る。
【００３７】或いは、前記ウェハが、前記集積回路材料
内で２つの中間レベルにおいて接続領域を有し得て、工
程ｆ）及び工程ｈ）が、該集積回路材料を３つの中間レ
ベルまで除去する工程を含み得る。このとき、好ましく
は、工程ｆ）が、第２の中間レベルにおける第２の接続
領域まで延びるビアホールを形成するように前記集積回
路材料を除去する工程を含み、工程ｈ）が、該集積回路
材料のうち工程ｅ）で形成された前記開口部の下方にあ
る部分を第１の中間レベルにおける第１の接続領域まで
延びるビアホールを形成するように更に除去する工程を
含み、工程ｈ）が、工程ｇ）で形成された前記開口部の
下方にある第３の中間レベルに溝を形成するように該集
積回路材料を除去する工程を含み、それにより、２レベ
ルを有するレジストパターンを用いて前記集積回路ウェ
ハ内の３つの中間レベルまで該集積回路材料を除去す
る。
内で２つの中間レベルにおいて接続領域を有し得て、工
程ｆ）及び工程ｈ）が、該集積回路材料を３つの中間レ
ベルまで除去する工程を含み得る。このとき、好ましく
は、工程ｆ）が、第２の中間レベルにおける第２の接続
領域まで延びるビアホールを形成するように前記集積回
路材料を除去する工程を含み、工程ｈ）が、該集積回路
材料のうち工程ｅ）で形成された前記開口部の下方にあ
る部分を第１の中間レベルにおける第１の接続領域まで
延びるビアホールを形成するように更に除去する工程を
含み、工程ｈ）が、工程ｇ）で形成された前記開口部の
下方にある第３の中間レベルに溝を形成するように該集
積回路材料を除去する工程を含み、それにより、２レベ
ルを有するレジストパターンを用いて前記集積回路ウェ
ハ内の３つの中間レベルまで該集積回路材料を除去す
る。
【００３８】このとき、ある好適な実施形態によると、
工程ｅ）に続いて、前記ハードマスクの前記表面上に残
留する前記レジストパターンを除去する工程を更に含
み、さらに工程ｈ）に続いて、 ｉ）前記集積回路材料の前記表面上に残留する前記ハー
ドマスクパターンを除去する工程と、 ｊ）工程ｆ）及び工程ｈ）において該集積回路材料が除
去された前記集積回路ウェハの領域内に導電性材料を堆
積することにより、該表面から前記第１及び第２の接続
領域まで延びる電気的相互接続用ビアホールを形成し、
工程ｈ）で形成された前記溝内に導電性材料を堆積する
ことにより、前記第３の中間レベルと該表面との間の接
続線を形成する工程と、 ｋ）該表面を充填された導電性相互接続部と共に研磨す
ることにより、所定の平坦度を有する平面を形成し、そ
れにより、該集積回路ウェハ内の複数のレベルから該集
積回路ウェハの該表面まで電気的相互接続部を形成する
工程と、を包含する。好ましくは、前記導電性材料が、
銅、タングステン、アルミニウム、及びアルミニウム合
金から成る群より選択される。また好ましくは、前記導
電性材料がＣＶＤ銅である。
工程ｅ）に続いて、前記ハードマスクの前記表面上に残
留する前記レジストパターンを除去する工程を更に含
み、さらに工程ｈ）に続いて、 ｉ）前記集積回路材料の前記表面上に残留する前記ハー
ドマスクパターンを除去する工程と、 ｊ）工程ｆ）及び工程ｈ）において該集積回路材料が除
去された前記集積回路ウェハの領域内に導電性材料を堆
積することにより、該表面から前記第１及び第２の接続
領域まで延びる電気的相互接続用ビアホールを形成し、
工程ｈ）で形成された前記溝内に導電性材料を堆積する
ことにより、前記第３の中間レベルと該表面との間の接
続線を形成する工程と、 ｋ）該表面を充填された導電性相互接続部と共に研磨す
ることにより、所定の平坦度を有する平面を形成し、そ
れにより、該集積回路ウェハ内の複数のレベルから該集
積回路ウェハの該表面まで電気的相互接続部を形成する
工程と、を包含する。好ましくは、前記導電性材料が、
銅、タングステン、アルミニウム、及びアルミニウム合
金から成る群より選択される。また好ましくは、前記導
電性材料がＣＶＤ銅である。
【００３９】ある好適な実施形態によると、前記ハード
マスク層の前記第２の厚みが、前記集積回路ウェハの前
記表面と該集積回路材料の前記第１の中間レベルとの間
の距離の半分未満である。
マスク層の前記第２の厚みが、前記集積回路ウェハの前
記表面と該集積回路材料の前記第１の中間レベルとの間
の距離の半分未満である。
【００４０】ある好適な実施形態によると、前記ハード
マスク層の前記集積回路材料に対するエッチング選択性
が４：１よりも高い。好ましくは、前記ハードマスク層
の材料が、窒化シリコン、ポリシリコン、二酸化シリコ
ン、アモルファスシリコン、及び窒化ボロンから成る群
より選択される。また好ましくは、前記ハードマスク層
が、窒化チタン、チタン、タングステン、及び導電性酸
化膜から成る群より選択される。
マスク層の前記集積回路材料に対するエッチング選択性
が４：１よりも高い。好ましくは、前記ハードマスク層
の材料が、窒化シリコン、ポリシリコン、二酸化シリコ
ン、アモルファスシリコン、及び窒化ボロンから成る群
より選択される。また好ましくは、前記ハードマスク層
が、窒化チタン、チタン、タングステン、及び導電性酸
化膜から成る群より選択される。
【００４１】ある好適な実施形態によると、工程ａ）
が、少なくとも２つのハードマスク材料を用いて複数の
ハードマスク層を形成する工程を含み、各ハードマスク
層が所定の厚みを有し、互いに接するハードマスク層の
材料が異なるエッチング選択性を有し、それにより、該
複数のハードマスク層を別々のエッチングプロセスにお
いて除去することによりハードマスクパターンを形成す
る。好ましくは、工程ａ）が、前記集積回路の前記表面
上に位置するように第１のハードマスク層を形成する工
程を含み、該第１のハードマスク層が所定の厚みと表面
とを有し、工程ａ）が該第１のハードマスク層の該表面
上に位置するように、所定の厚みを有する第２のハード
マスク層を形成する工程を更に含み、工程ｅ）が、該第
２のハードマスク層のうち工程ｄ）で形成された前記開
口部の下方にある部分を除去することにより第１及び第
２の厚みを有するハードマスクパターンを形成する工程
を含み、該第２の厚みが該第１の厚みよりも大きく、工
程ｅ）が、全ハードマスク層を貫通する開口部を有して
該集積回路の前記第１の所定の表面領域を露出させるハ
ードマスクパターンを形成する工程を含み、それによ
り、複数のハードマスク層からマルチレベルハードマス
クパターンを形成する。
が、少なくとも２つのハードマスク材料を用いて複数の
ハードマスク層を形成する工程を含み、各ハードマスク
層が所定の厚みを有し、互いに接するハードマスク層の
材料が異なるエッチング選択性を有し、それにより、該
複数のハードマスク層を別々のエッチングプロセスにお
いて除去することによりハードマスクパターンを形成す
る。好ましくは、工程ａ）が、前記集積回路の前記表面
上に位置するように第１のハードマスク層を形成する工
程を含み、該第１のハードマスク層が所定の厚みと表面
とを有し、工程ａ）が該第１のハードマスク層の該表面
上に位置するように、所定の厚みを有する第２のハード
マスク層を形成する工程を更に含み、工程ｅ）が、該第
２のハードマスク層のうち工程ｄ）で形成された前記開
口部の下方にある部分を除去することにより第１及び第
２の厚みを有するハードマスクパターンを形成する工程
を含み、該第２の厚みが該第１の厚みよりも大きく、工
程ｅ）が、全ハードマスク層を貫通する開口部を有して
該集積回路の前記第１の所定の表面領域を露出させるハ
ードマスクパターンを形成する工程を含み、それによ
り、複数のハードマスク層からマルチレベルハードマス
クパターンを形成する。
【００４２】このとき、好適な実施形態によると、工程
ｅ）が、前記ハードマスクパターンの前記第１の厚みが
前記第１のハードマスク層の厚みであり且つ前記ハード
マスクパターンの前記第２の厚みが全ハードマスク層の
厚みの総計となるように、前記第２のハードマスク層の
一部分を除去することを含み、工程ｇ）が、前記第１の
ハードマスク層のうち工程ｅ）で露出された部分を除去
することにより前記第１の所定の集積回路表面領域を露
出させる開口部を形成する工程を含み、工程ｆ）及び工
程ｈ）が、２つの中間レベルまで前記集積回路材料を除
去する工程を含み、該２つの中間レベルのうち、第１の
中間レベルが工程ｅ）で形成された前記開口部の下方に
あり、第２の中間レベルが工程ｇ）で形成された該開口
部の下方にあり、従って該第２の中間レベルが該第１の
中間レベルよりも該集積回路の前記表面に近く、それに
より、該ハードマスクパターンの複数の厚みが複数のハ
ードマスク層の複数の厚みに相当する。
ｅ）が、前記ハードマスクパターンの前記第１の厚みが
前記第１のハードマスク層の厚みであり且つ前記ハード
マスクパターンの前記第２の厚みが全ハードマスク層の
厚みの総計となるように、前記第２のハードマスク層の
一部分を除去することを含み、工程ｇ）が、前記第１の
ハードマスク層のうち工程ｅ）で露出された部分を除去
することにより前記第１の所定の集積回路表面領域を露
出させる開口部を形成する工程を含み、工程ｆ）及び工
程ｈ）が、２つの中間レベルまで前記集積回路材料を除
去する工程を含み、該２つの中間レベルのうち、第１の
中間レベルが工程ｅ）で形成された前記開口部の下方に
あり、第２の中間レベルが工程ｇ）で形成された該開口
部の下方にあり、従って該第２の中間レベルが該第１の
中間レベルよりも該集積回路の前記表面に近く、それに
より、該ハードマスクパターンの複数の厚みが複数のハ
ードマスク層の複数の厚みに相当する。
【００４３】本発明の別の局面によると、表面を有する
集積回路材料をエッチングする方法が提供される。該方
法は、 ａ）該集積回路材料の該表面上に位置するように、エッ
チング選択性を有するマスクを堆積する工程と、 ｂ）該マスク内に複数の厚みを有するパターンを形成す
る工程と、 ｃ）該マスクパターンを貫通する開口部がある場合に、
該集積回路の該表面のうち、該開口部を介して露出され
た部分を、該集積回路材料に対してエッチング選択性を
有するエッチャントでエッチングする工程と、 ｄ）該マスクに対してエッチング選択性を有するエッチ
ャントで、該マスクパターンから１層分の厚みをエッチ
ングすることにより、新しい集積回路の表面領域を露出
させる工程と、 ｅ）該マスクパターンの厚みの最後の層がエッチング除
去されるまで、工程ｃ）及び工程ｄ）を反復し、それに
より、工程ｂ）で形成された該マスクパターンに概略類
似の集積回路材料のパターンをエッチングにより形成す
る工程と、を包含しており、そのことによって上記目的
が達成される。
集積回路材料をエッチングする方法が提供される。該方
法は、 ａ）該集積回路材料の該表面上に位置するように、エッ
チング選択性を有するマスクを堆積する工程と、 ｂ）該マスク内に複数の厚みを有するパターンを形成す
る工程と、 ｃ）該マスクパターンを貫通する開口部がある場合に、
該集積回路の該表面のうち、該開口部を介して露出され
た部分を、該集積回路材料に対してエッチング選択性を
有するエッチャントでエッチングする工程と、 ｄ）該マスクに対してエッチング選択性を有するエッチ
ャントで、該マスクパターンから１層分の厚みをエッチ
ングすることにより、新しい集積回路の表面領域を露出
させる工程と、 ｅ）該マスクパターンの厚みの最後の層がエッチング除
去されるまで、工程ｃ）及び工程ｄ）を反復し、それに
より、工程ｂ）で形成された該マスクパターンに概略類
似の集積回路材料のパターンをエッチングにより形成す
る工程と、を包含しており、そのことによって上記目的
が達成される。
【００４４】好ましくは、前記マスクの前記集積回路材
料に対する前記エッチング選択性が４：１よりも高い。
料に対する前記エッチング選択性が４：１よりも高い。
【００４５】ある好適な実施形態によると、工程ａ）で
堆積されたマスクが表面を有し、工程ｂ）が、 １）該マスクの該表面上に位置するように、フォトレジ
スト材料層を堆積する工程と、 ２）該フォトレジスト層内に、複数の厚みを有するパタ
ーンを形成する工程と、 ３）該フォトレジスト層を貫通する開口部がある場合
に、該マスクの該表面のうち、該フォトレジスト層の開
口部を介して露出された部分をエッチングする工程と、 ４）該フォトレジストパターンから１層分の厚みをエッ
チングすることにより、新しいマスク表面領域を露出さ
せる工程と、 ５）該フォトレジストパターンの厚みの最後の層がエッ
チング除去されるまで、工程３）及び工程４）を反復
し、それにより、工程２）で形成された該フォトレジス
トパターン概略類似の集積回路材料のパターンをエッチ
ングにより形成する工程と、を含む。
堆積されたマスクが表面を有し、工程ｂ）が、 １）該マスクの該表面上に位置するように、フォトレジ
スト材料層を堆積する工程と、 ２）該フォトレジスト層内に、複数の厚みを有するパタ
ーンを形成する工程と、 ３）該フォトレジスト層を貫通する開口部がある場合
に、該マスクの該表面のうち、該フォトレジスト層の開
口部を介して露出された部分をエッチングする工程と、 ４）該フォトレジストパターンから１層分の厚みをエッ
チングすることにより、新しいマスク表面領域を露出さ
せる工程と、 ５）該フォトレジストパターンの厚みの最後の層がエッ
チング除去されるまで、工程３）及び工程４）を反復
し、それにより、工程２）で形成された該フォトレジス
トパターン概略類似の集積回路材料のパターンをエッチ
ングにより形成する工程と、を含む。
【００４６】また好適な実施形態によると、工程ａ）で
堆積された前記マスクが層として形成された複数のマス
ク材料を含み、互いに接するマスク層がエッチング選択
可能であり、工程ｄ）で前記マスクパターンから除去さ
れた１層分の厚みが１種類のマスク材料の厚みであり、
それにより、複数のマスク材料の層を選択的にエッチン
グすることにより該マスクパターンを形成する。
堆積された前記マスクが層として形成された複数のマス
ク材料を含み、互いに接するマスク層がエッチング選択
可能であり、工程ｄ）で前記マスクパターンから除去さ
れた１層分の厚みが１種類のマスク材料の厚みであり、
それにより、複数のマスク材料の層を選択的にエッチン
グすることにより該マスクパターンを形成する。
【００４７】本発明のさらに別の局面によると、中間レ
ベル誘電体層と表面とを有する集積回路にフォトレジス
トパターンを転写する方法が提供される。該方法は、 ａ）該集積回路の該表面上に位置するように、第１の厚
みと表面とを有する第１のハードマスク層を堆積する工
程と、 ｂ）所定の厚みと表面とを有し且つ該第１のハードマス
ク層と選択的にエッチング可能である第２のハードマス
ク層を、該第１のハードマスク層の表面上に位置するよ
うに堆積する工程と、 ｃ）該第２のハードマスク層の該表面上に位置するよう
に、所定の厚みを有するフォトレジスト層を堆積する工
程と、 ｄ）該フォトレジスト層の該所定の厚みより小さい第１
の厚みと該第１の厚みより大きい第２の厚みとを有する
フォトレジストパターンであって、該フォトレジストを
貫通して該第２のハードマスク層の第１の表面領域を露
出させる開口部をも有するフォトレジストパターンを形
成する工程と、 ｅ）該第２のハードマスク層の該表面のうち工程ｄ）で
露出された領域をエッチングすることにより、該第１の
ハードマスク層の第１の表面領域を露出させる工程と、 ｆ）該第１のハードマスク層の該表面のうち工程ｅ）で
露出された領域をエッチングすることにより、該集積回
路の第１の表面領域を露出させる工程と、 ｇ）該フォトレジスト層のうち、該第１の厚みより大き
いが該第２の厚みより小さい部分をエッチングすること
により、該第２のハードマスク層の第２の表面領域を露
出させる工程と、 ｈ）該第２のハードマスク層の該表面のうち工程ｇ）で
露出された領域をエッチングすることにより、該第１の
ハードマスク層の第２の表面領域を露出させる工程と、 ｉ）該集積回路の該表面のうち工程ｆ）で露出された領
域を、所定の誘電体層中間レベルまでエッチングする工
程と、 ｊ）該第１のハードマスク層の該表面のうち工程ｈ）で
露出された領域をエッチングすることにより、該集積回
路の第２の表面領域を露出させる工程と、 ｋ）該集積回路の該表面のうち工程ｊ）で露出された領
域を所定の誘電体層中間レベルまでエッチングし、それ
により、２レベルを有するフォトレジストパターンを２
レベルを有するハードマスクとして転写し且つ該２レベ
ルを有するハードマスクを用いて該中間レベル誘電体層
内にマルチレベルパターンを形成する工程と、を包含し
ており、そのことによって上記目的が達成される。
ベル誘電体層と表面とを有する集積回路にフォトレジス
トパターンを転写する方法が提供される。該方法は、 ａ）該集積回路の該表面上に位置するように、第１の厚
みと表面とを有する第１のハードマスク層を堆積する工
程と、 ｂ）所定の厚みと表面とを有し且つ該第１のハードマス
ク層と選択的にエッチング可能である第２のハードマス
ク層を、該第１のハードマスク層の表面上に位置するよ
うに堆積する工程と、 ｃ）該第２のハードマスク層の該表面上に位置するよう
に、所定の厚みを有するフォトレジスト層を堆積する工
程と、 ｄ）該フォトレジスト層の該所定の厚みより小さい第１
の厚みと該第１の厚みより大きい第２の厚みとを有する
フォトレジストパターンであって、該フォトレジストを
貫通して該第２のハードマスク層の第１の表面領域を露
出させる開口部をも有するフォトレジストパターンを形
成する工程と、 ｅ）該第２のハードマスク層の該表面のうち工程ｄ）で
露出された領域をエッチングすることにより、該第１の
ハードマスク層の第１の表面領域を露出させる工程と、 ｆ）該第１のハードマスク層の該表面のうち工程ｅ）で
露出された領域をエッチングすることにより、該集積回
路の第１の表面領域を露出させる工程と、 ｇ）該フォトレジスト層のうち、該第１の厚みより大き
いが該第２の厚みより小さい部分をエッチングすること
により、該第２のハードマスク層の第２の表面領域を露
出させる工程と、 ｈ）該第２のハードマスク層の該表面のうち工程ｇ）で
露出された領域をエッチングすることにより、該第１の
ハードマスク層の第２の表面領域を露出させる工程と、 ｉ）該集積回路の該表面のうち工程ｆ）で露出された領
域を、所定の誘電体層中間レベルまでエッチングする工
程と、 ｊ）該第１のハードマスク層の該表面のうち工程ｈ）で
露出された領域をエッチングすることにより、該集積回
路の第２の表面領域を露出させる工程と、 ｋ）該集積回路の該表面のうち工程ｊ）で露出された領
域を所定の誘電体層中間レベルまでエッチングし、それ
により、２レベルを有するフォトレジストパターンを２
レベルを有するハードマスクとして転写し且つ該２レベ
ルを有するハードマスクを用いて該中間レベル誘電体層
内にマルチレベルパターンを形成する工程と、を包含し
ており、そのことによって上記目的が達成される。
【００４８】以上のように、本発明による、表面を有す
る集積回路材料の複数のレベルを含む集積回路ウェハに
おいて該集積回路材料中の該表面から複数の中間レベル
までの電気的相互接続部を形成する方法は、該集積回路
材料の該表面上に位置するように、所定の厚みを有し且
つ表面を有するハードマスク層を形成する工程と、該ハ
ードマスクの該表面上に位置するレジストパターンであ
って、複数の所定の厚みを有し且つ該レジストパターン
を貫通して第１の所定のハードマスク表面領域を露出さ
せる開口部を有するレジストパターンを形成する工程
と、該ハードマスク層のうち、上記で形成された該レジ
ストパターンの該開口部の下方にある部分を除去する工
程と、該レジストパターンの所定の一部分を除去するこ
とにより、第２の所定のハードマスク表面領域を露出さ
せる開口部を形成する工程と、該ハードマスク層のう
ち、上記で形成された該開口部の下方にある部分を除去
することにより、複数の所定の厚みと該ハードマスクを
貫通して第１の所定の集積回路表面領域を露出させる開
口部とを有するハードマスクパターンを形成する工程
と、該集積回路材料のうち、上記で形成された該ハード
マスクパターンの該開口部の下方にある部分を除去する
工程と、該ハードマスクパターンの所定の一部分を除去
することにより、第２の所定の集積回路表面領域を露出
させる開口部を形成する工程と、該集積回路材料のう
ち、上記で形成された該開口部の下方にある部分を除去
することにより、上層の該レジストパターンの形状を概
略再現するように該集積回路材料を除去する工程と、を
包含する。
る集積回路材料の複数のレベルを含む集積回路ウェハに
おいて該集積回路材料中の該表面から複数の中間レベル
までの電気的相互接続部を形成する方法は、該集積回路
材料の該表面上に位置するように、所定の厚みを有し且
つ表面を有するハードマスク層を形成する工程と、該ハ
ードマスクの該表面上に位置するレジストパターンであ
って、複数の所定の厚みを有し且つ該レジストパターン
を貫通して第１の所定のハードマスク表面領域を露出さ
せる開口部を有するレジストパターンを形成する工程
と、該ハードマスク層のうち、上記で形成された該レジ
ストパターンの該開口部の下方にある部分を除去する工
程と、該レジストパターンの所定の一部分を除去するこ
とにより、第２の所定のハードマスク表面領域を露出さ
せる開口部を形成する工程と、該ハードマスク層のう
ち、上記で形成された該開口部の下方にある部分を除去
することにより、複数の所定の厚みと該ハードマスクを
貫通して第１の所定の集積回路表面領域を露出させる開
口部とを有するハードマスクパターンを形成する工程
と、該集積回路材料のうち、上記で形成された該ハード
マスクパターンの該開口部の下方にある部分を除去する
工程と、該ハードマスクパターンの所定の一部分を除去
することにより、第２の所定の集積回路表面領域を露出
させる開口部を形成する工程と、該集積回路材料のう
ち、上記で形成された該開口部の下方にある部分を除去
することにより、上層の該レジストパターンの形状を概
略再現するように該集積回路材料を除去する工程と、を
包含する。
【００４９】本発明の好適な実施形態によると、ハード
マスクの厚みは、集積回路の表面と、集積回路の表面か
ら最も遠い中間レベルとの間の距離の１／２未満であ
る。また、集積回路材料に対するハードマスクのエッチ
ング選択性は、４：１よりも高い。
マスクの厚みは、集積回路の表面と、集積回路の表面か
ら最も遠い中間レベルとの間の距離の１／２未満であ
る。また、集積回路材料に対するハードマスクのエッチ
ング選択性は、４：１よりも高い。
【００５０】本発明の一実施形態によると、ハードマス
クは、少なくとも２種類のハードマスク材料を用いて形
成され、各ハードマスク層は所定の厚みを有し、互いに
接する層の材料は異なるエッチング選択性を有する。そ
れによりハードマスク層を別々のプロセスにおいて除去
することにより、ハードマスクパターンが形成される。
クは、少なくとも２種類のハードマスク材料を用いて形
成され、各ハードマスク層は所定の厚みを有し、互いに
接する層の材料は異なるエッチング選択性を有する。そ
れによりハードマスク層を別々のプロセスにおいて除去
することにより、ハードマスクパターンが形成される。
【００５１】以下、作用について説明する。
【００５２】本発明によると、ＩＣ誘電体層の表面下の
少なくとも２つの中間レベルに達するビアホール及び相
互接続部が形成される。従って、一連の単一レベルのフ
ォトレジスト又はハードマスクを整合する必要なく、ダ
マシンプロセスを行うことができる。
少なくとも２つの中間レベルに達するビアホール及び相
互接続部が形成される。従って、一連の単一レベルのフ
ォトレジスト又はハードマスクを整合する必要なく、ダ
マシンプロセスを行うことができる。
【００５３】また、本発明によると集積回路の中間レベ
ル誘電体層にエッチングを行う際に、比較的薄いマルチ
レベルマスクを用いた場合に、マスクに対するマイクロ
ローディングの影響が減少する。
ル誘電体層にエッチングを行う際に、比較的薄いマルチ
レベルマスクを用いた場合に、マスクに対するマイクロ
ローディングの影響が減少する。
【００５４】さらに、本発明によると、中間レベル誘電
体層よりも高いエッチング選択性を有するマルチレベル
マスクを用いる。従って、中間レベル誘電体層に対する
ファセッティングの影響が減少する。代表的なＩＣ材料
から、薄く且つエッチング選択性を有するハードマスク
が選択される。
体層よりも高いエッチング選択性を有するマルチレベル
マスクを用いる。従って、中間レベル誘電体層に対する
ファセッティングの影響が減少する。代表的なＩＣ材料
から、薄く且つエッチング選択性を有するハードマスク
が選択される。
【００５５】
【発明の実施の形態】図１（ａ）〜（ｅ）は、本発明が
扱うファセッティング現象を示す。図１（ａ）は、基板
４上に位置するＩＣ中間レベル誘電体層２、及び中間レ
ベル誘電体層２上に位置するフォトレジスト層５の、部
分断面図である。基板４は、典型的にはシリコン材料で
あり、中間レベル誘電体層２は、典型的には酸化膜であ
る。商業的エッチングプロセスの第１の工程は、中間レ
ベル誘電体層２をフォトレジスト層５で覆うことであ
る。
扱うファセッティング現象を示す。図１（ａ）は、基板
４上に位置するＩＣ中間レベル誘電体層２、及び中間レ
ベル誘電体層２上に位置するフォトレジスト層５の、部
分断面図である。基板４は、典型的にはシリコン材料で
あり、中間レベル誘電体層２は、典型的には酸化膜であ
る。商業的エッチングプロセスの第１の工程は、中間レ
ベル誘電体層２をフォトレジスト層５で覆うことであ
る。
【００５６】図１（ｂ）は、図１（ａ）のＩＣ中間レベ
ル誘電体層２の部分断面図において、フォトレジスト５
内に、マルチレベルパターンと、第１の誘電体層表面領
域６を露出させる開口部と、が形成された状態を示す。
フォトレジスト層５は、レチクルを介した露光によりパ
ターニングされる。マルチレベルフォトレジストパター
ンは、マルチレベルレチクルにより形成される。上記で
述べたように、マルチレベルレジストパターンの形成
は、「Multi-level Reticle System and Methodfor For
ming Multi-level Resist Profiles」というタイトル
の、同時係属中の米国特許出願の主題である。
ル誘電体層２の部分断面図において、フォトレジスト５
内に、マルチレベルパターンと、第１の誘電体層表面領
域６を露出させる開口部と、が形成された状態を示す。
フォトレジスト層５は、レチクルを介した露光によりパ
ターニングされる。マルチレベルフォトレジストパター
ンは、マルチレベルレチクルにより形成される。上記で
述べたように、マルチレベルレジストパターンの形成
は、「Multi-level Reticle System and Methodfor For
ming Multi-level Resist Profiles」というタイトル
の、同時係属中の米国特許出願の主題である。
【００５７】２レベルレジストパターン５は、先に述べ
たように、レジスト５から誘電体層２へのファセットの
直接転写を防止するために十分な所定の厚みを有する。
しかし、図１（ｃ）〜（ｅ）に見られるように、レジス
ト５は、レジスト５から誘電体層２へのファセットの間
接的転写を防止するほどには十分に厚くない。レジスト
５は、プロセスが完了するまでに、中間レベル誘電体層
２への２つの別々のエッチング工程と、レジスト５の部
分除去の１つの工程と、に耐えなければならない。
たように、レジスト５から誘電体層２へのファセットの
直接転写を防止するために十分な所定の厚みを有する。
しかし、図１（ｃ）〜（ｅ）に見られるように、レジス
ト５は、レジスト５から誘電体層２へのファセットの間
接的転写を防止するほどには十分に厚くない。レジスト
５は、プロセスが完了するまでに、中間レベル誘電体層
２への２つの別々のエッチング工程と、レジスト５の部
分除去の１つの工程と、に耐えなければならない。
【００５８】図１（ｂ）において、中間レベル誘電体層
２は、厚み約０．８マイクロメータ〜約１マイクロメー
タ（垂直方向）である。他方、レジスト５は、厚み約
１．５マイクロメータである。
２は、厚み約０．８マイクロメータ〜約１マイクロメー
タ（垂直方向）である。他方、レジスト５は、厚み約
１．５マイクロメータである。
【００５９】図１（ｃ）は、図１（ｂ）のＩＣ中間レベ
ル誘電体層２の部分断面図から、フォトレジスト５の開
口部の下に位置するＩＣ中間レベル誘電体層２の第１の
表面領域６が除去された状態を示す。マルチレベルレジ
ストパターンを用いて中間レベル誘電体層２を複数のレ
ベルにエッチングするプロセスは、上記の「Method for
Transferring a Multi-Level Photoresist Pattern」
というタイトルの同時係属中の米国出願に記載されてい
る。
ル誘電体層２の部分断面図から、フォトレジスト５の開
口部の下に位置するＩＣ中間レベル誘電体層２の第１の
表面領域６が除去された状態を示す。マルチレベルレジ
ストパターンを用いて中間レベル誘電体層２を複数のレ
ベルにエッチングするプロセスは、上記の「Method for
Transferring a Multi-Level Photoresist Pattern」
というタイトルの同時係属中の米国出願に記載されてい
る。
【００６０】レジスト５のエッジは、ファセッティング
の初期の影響を示す。中間レベル誘電体層２とレジスト
５との間のエッチング選択性は高くなく、約３：１であ
る。誘電体層２が意図的にエッチングされるため、レジ
スト５も意図に反して、より低い程度ではあるがエッチ
ングされる。
の初期の影響を示す。中間レベル誘電体層２とレジスト
５との間のエッチング選択性は高くなく、約３：１であ
る。誘電体層２が意図的にエッチングされるため、レジ
スト５も意図に反して、より低い程度ではあるがエッチ
ングされる。
【００６１】図１（ｄ）は、図１（ｃ）のＩＣ中間レベ
ル誘電体層２の部分断面図からフォトレジスト５の一部
分が除去されて、第２の中間レベル誘電体層表面領域７
が露出した状態を示す。レジスト５の劣化したエッジ８
は、ファセッティングの結果である。レジスト５のファ
セッティングは、図１（ｃ）に始まり、図１（ｄ）の状
態まで成長し続ける。プロセスのこの工程において、レ
ジスト５は、中間レベル誘電体層のエッチングに伴う意
図に反するエッチング（図１（ｃ））と、レジスト層５
の部分的なエッチング（図１（ｄ））と、に耐えてい
る。
ル誘電体層２の部分断面図からフォトレジスト５の一部
分が除去されて、第２の中間レベル誘電体層表面領域７
が露出した状態を示す。レジスト５の劣化したエッジ８
は、ファセッティングの結果である。レジスト５のファ
セッティングは、図１（ｃ）に始まり、図１（ｄ）の状
態まで成長し続ける。プロセスのこの工程において、レ
ジスト５は、中間レベル誘電体層のエッチングに伴う意
図に反するエッチング（図１（ｃ））と、レジスト層５
の部分的なエッチング（図１（ｄ））と、に耐えてい
る。
【００６２】図１（ｅ）は、図１（ｄ）のＩＣ中間レベ
ル誘電体層２の部分断面図から、誘電体層２が２つのレ
ベルを有するように除去されて、ファセット化したエッ
ジ９が露出した状態を示す。図１（ｅ）は、レジスト５
の残りが除去された後に中間レベル誘電体層が２度目に
エッチングされた結果を示す。レジストパターン５の垂
直表面はすでに劣化している（図１（ｄ）のファセット
化したエッジ８）ため、レジスト５の残りがエッチング
除去されると、誘電体層２内にファセット化したエッジ
９が間接的に形成される。
ル誘電体層２の部分断面図から、誘電体層２が２つのレ
ベルを有するように除去されて、ファセット化したエッ
ジ９が露出した状態を示す。図１（ｅ）は、レジスト５
の残りが除去された後に中間レベル誘電体層が２度目に
エッチングされた結果を示す。レジストパターン５の垂
直表面はすでに劣化している（図１（ｄ）のファセット
化したエッジ８）ため、レジスト５の残りがエッチング
除去されると、誘電体層２内にファセット化したエッジ
９が間接的に形成される。
【００６３】ファセット化したエッジ９により、基板４
に接する表面よりもレジスト５に接する（接していた）
表面に沿った幅が大きい誘電体層内ビアホールが、形成
される。このような劣化したビアホールは、導電性材料
（図示せず）で充填された後は、意図に反して周りのビ
アホール、電線、及び溝と電気的に接続するに十分なほ
ど、大きくなり得る。このような劣化又はファセッティ
ングは、中間レベル誘電体層２を貫通する小さい相互接
続ビアホールを形成するという目的に反する。
に接する表面よりもレジスト５に接する（接していた）
表面に沿った幅が大きい誘電体層内ビアホールが、形成
される。このような劣化したビアホールは、導電性材料
（図示せず）で充填された後は、意図に反して周りのビ
アホール、電線、及び溝と電気的に接続するに十分なほ
ど、大きくなり得る。このような劣化又はファセッティ
ングは、中間レベル誘電体層２を貫通する小さい相互接
続ビアホールを形成するという目的に反する。
【００６４】図２〜図１０は、本発明のマルチレベルハ
ードマスクを用いた中間レベル誘電体層相互接続部の形
成を示す。
ードマスクを用いた中間レベル誘電体層相互接続部の形
成を示す。
【００６５】図２は、ハードマスク層１２が上に設けら
れたＩＣ中間レベル誘電体層１０及びハードマスク層１
２上に位置するマルチレベルフォトレジストパターン１
４の部分断面図である。ＩＣ中間レベル誘電体層１０
は、酸化膜を含む当該分野でよく知られた多くの材料か
ら選択され、典型的には、基板層（図示せず）上に位置
する。ハードマスク１２は、窒化シリコン、ポリシリコ
ン、二酸化シリコン、アモルファスシリコン、及び窒化
ボロンからなる群より選択される。別の実施形態におい
て、ハードマスク１２は、窒化チタン、チタン、タング
ステン、及び導電性酸化膜からなる群より選択された導
電性材料である。ハードマスク材料は、下地層である誘
電体材料に対してエッチング選択性を有するように選択
される。フォトレジストパターン１４は、２つの厚みを
有しており、且つ第１のハードマスク表面領域１７を露
出させる開口部１６を有する。
れたＩＣ中間レベル誘電体層１０及びハードマスク層１
２上に位置するマルチレベルフォトレジストパターン１
４の部分断面図である。ＩＣ中間レベル誘電体層１０
は、酸化膜を含む当該分野でよく知られた多くの材料か
ら選択され、典型的には、基板層（図示せず）上に位置
する。ハードマスク１２は、窒化シリコン、ポリシリコ
ン、二酸化シリコン、アモルファスシリコン、及び窒化
ボロンからなる群より選択される。別の実施形態におい
て、ハードマスク１２は、窒化チタン、チタン、タング
ステン、及び導電性酸化膜からなる群より選択された導
電性材料である。ハードマスク材料は、下地層である誘
電体材料に対してエッチング選択性を有するように選択
される。フォトレジストパターン１４は、２つの厚みを
有しており、且つ第１のハードマスク表面領域１７を露
出させる開口部１６を有する。
【００６６】図３は、図２のＩＣ中間レベル誘電体層１
０の部分断面図から、ハードマスク層１２のうち、レジ
ストパターン１４の開口部１６の下方にある第１の表面
領域１７が除去された状態を示す。ハードマスク層１２
は、典型的には、フォトレジスト１４ではなくハードマ
スク１２に対して選択性を有するエッチャントで除去さ
れる。すなわち、ハードマスク１２を除去するために用
いられるエッチャントは、フォトレジスト１４に対して
比較的小さい影響しか及ぼさない。
０の部分断面図から、ハードマスク層１２のうち、レジ
ストパターン１４の開口部１６の下方にある第１の表面
領域１７が除去された状態を示す。ハードマスク層１２
は、典型的には、フォトレジスト１４ではなくハードマ
スク１２に対して選択性を有するエッチャントで除去さ
れる。すなわち、ハードマスク１２を除去するために用
いられるエッチャントは、フォトレジスト１４に対して
比較的小さい影響しか及ぼさない。
【００６７】図４は、図３のＩＣ中間レベル誘電体層１
０の部分断面図から、フォトレジスト１４の一部分が除
去されて第２のハードマスク表面領域１８が露出した状
態を示す。フォトレジストの除去された部分は、フォト
レジスト１４内に開口部２０を形成し、それにより第２
の表面領域１８が露出している。フォトレジスト１４を
除去するために用いられたエッチャントは、ハードマス
ク１２ではなくフォトレジスト１４に非常に選択的であ
る。すなわち、エッチャントは、ハードマスク１２に対
して比較的小さい影響しか及ぼさない。
０の部分断面図から、フォトレジスト１４の一部分が除
去されて第２のハードマスク表面領域１８が露出した状
態を示す。フォトレジストの除去された部分は、フォト
レジスト１４内に開口部２０を形成し、それにより第２
の表面領域１８が露出している。フォトレジスト１４を
除去するために用いられたエッチャントは、ハードマス
ク１２ではなくフォトレジスト１４に非常に選択的であ
る。すなわち、エッチャントは、ハードマスク１２に対
して比較的小さい影響しか及ぼさない。
【００６８】図５は、図４のＩＣ中間レベル誘電体層１
０の部分断面図から、ハードマスク層１２のうち、レジ
ストパターン１４の開口部２０の下方にある第２の表面
領域１８が除去された状態を示す。ハードマスク１２の
うち、開口部１６の下方の領域は、図２に示すように、
さらにエッチングされて開口部２２を形成し、それによ
り第１のＩＣ中間レベル誘電体層表面領域２３が露出し
ている。
０の部分断面図から、ハードマスク層１２のうち、レジ
ストパターン１４の開口部２０の下方にある第２の表面
領域１８が除去された状態を示す。ハードマスク１２の
うち、開口部１６の下方の領域は、図２に示すように、
さらにエッチングされて開口部２２を形成し、それによ
り第１のＩＣ中間レベル誘電体層表面領域２３が露出し
ている。
【００６９】図６は、図５のＩＣ中間レベル誘電体層１
０の部分断面図から、ＩＣ材料１０のうち、ハードマス
クパターン１２の開口部２２の下方にある第１の表面領
域２３が除去された状態を示す。ハードマスク１２では
なくＩＣ材料１０に対して高度に選択的なエッチャント
が用いられる。
０の部分断面図から、ＩＣ材料１０のうち、ハードマス
クパターン１２の開口部２２の下方にある第１の表面領
域２３が除去された状態を示す。ハードマスク１２では
なくＩＣ材料１０に対して高度に選択的なエッチャント
が用いられる。
【００７０】図７は、図６のＩＣ中間レベル誘電体層１
０の部分断面図からハードマスク１２の一部が除去され
て、ハードマスク層１２内に開口部２４が形成された状
態を示す。開口部２４を介して、第２のＩＣ中間レベル
誘電体層表面領域２５が露出している。
０の部分断面図からハードマスク１２の一部が除去され
て、ハードマスク層１２内に開口部２４が形成された状
態を示す。開口部２４を介して、第２のＩＣ中間レベル
誘電体層表面領域２５が露出している。
【００７１】図８は、図７のＩＣ中間レベル誘電体層１
０の部分断面図から、ＩＣ材料１０のうち、ハードマス
クパターン１２の開口部２４の下方にある第２の表面領
域２５が除去された状態を示す。ＩＣ材料１０はまた、
開口部２２の下方の領域において、第１の中間レベルま
で除去される。中間レベル誘電体層１０は、図８に示す
ように２つのレベルにエッチングされる。
０の部分断面図から、ＩＣ材料１０のうち、ハードマス
クパターン１２の開口部２４の下方にある第２の表面領
域２５が除去された状態を示す。ＩＣ材料１０はまた、
開口部２２の下方の領域において、第１の中間レベルま
で除去される。中間レベル誘電体層１０は、図８に示す
ように２つのレベルにエッチングされる。
【００７２】図９は、図８のＩＣ中間レベル誘電体層１
０の部分断面図から、ＩＣ中間レベル誘電体層１０の表
面上に残留するハードマスクパターン１２が除去された
状態を示す。
０の部分断面図から、ＩＣ中間レベル誘電体層１０の表
面上に残留するハードマスクパターン１２が除去された
状態を示す。
【００７３】図１０は、図９のＩＣ中間レベル誘電体層
１０の部分断面図において、ＩＣ材料１０が除去された
領域に導電性材料２６が堆積された状態を示す。導電性
材料２６は、中間レベル誘電体層１０の表面からＩＣ材
料中の中間レベルまでの電気的相互接続ビアホール及び
溝を充填するために用いられる。導電性材料２６を堆積
した後に、中間レベル誘電体層１０の表面は、典型的に
は、当該分野でよく知られているように化学機械的研磨
プロセスにより研磨されて、所定の平坦度を有する平面
が形成される。導電性材料２６は、銅、タングステン、
アルミニウム、及びアルミニウム合金からなる群より選
択される。本発明の好適な実施形態においては、導電性
材料２６はＣＶＤ銅である。
１０の部分断面図において、ＩＣ材料１０が除去された
領域に導電性材料２６が堆積された状態を示す。導電性
材料２６は、中間レベル誘電体層１０の表面からＩＣ材
料中の中間レベルまでの電気的相互接続ビアホール及び
溝を充填するために用いられる。導電性材料２６を堆積
した後に、中間レベル誘電体層１０の表面は、典型的に
は、当該分野でよく知られているように化学機械的研磨
プロセスにより研磨されて、所定の平坦度を有する平面
が形成される。導電性材料２６は、銅、タングステン、
アルミニウム、及びアルミニウム合金からなる群より選
択される。本発明の好適な実施形態においては、導電性
材料２６はＣＶＤ銅である。
【００７４】図１１〜図１８は、本発明のマルチレベル
ハードマスクを用いて誘電体層内の３つの中間レベルに
達する相互接続部の形成を示す。
ハードマスクを用いて誘電体層内の３つの中間レベルに
達する相互接続部の形成を示す。
【００７５】図１１は、ＩＣ中間レベル誘電体層３０の
部分断面図であり、ＩＣ中間レベル誘電体層３０は、第
１の中間レベル３３において第１の接続領域３２を有
し、且つ第２の中間レベル３５において第２の接続領域
３４を有する。ハードマスク層３６が誘電体層３０上に
設けられ、フォトレジストパターン３８がハードマスク
層３６上に設けられている。典型的には、接続領域３２
及び３４は導電性又は半導電性領域であり、中間レベル
誘電体層３０の表面と電気的にインターフェースする。
部分断面図であり、ＩＣ中間レベル誘電体層３０は、第
１の中間レベル３３において第１の接続領域３２を有
し、且つ第２の中間レベル３５において第２の接続領域
３４を有する。ハードマスク層３６が誘電体層３０上に
設けられ、フォトレジストパターン３８がハードマスク
層３６上に設けられている。典型的には、接続領域３２
及び３４は導電性又は半導電性領域であり、中間レベル
誘電体層３０の表面と電気的にインターフェースする。
【００７６】図２〜図１０に示したように、フォトレジ
ストパターン３８は２つの厚みを有するが、このプロセ
スは３つ以上の厚みでも同様に行われる。フォトレジス
トパターン３８は、第１の開口部４０と第２の開口部４
２とを有し、第１のハードマスク層表面領域４３を露出
させる。
ストパターン３８は２つの厚みを有するが、このプロセ
スは３つ以上の厚みでも同様に行われる。フォトレジス
トパターン３８は、第１の開口部４０と第２の開口部４
２とを有し、第１のハードマスク層表面領域４３を露出
させる。
【００７７】図１２は、図１１のＩＣ中間レベル誘電体
層３０の部分断面図から、ハードマスク層３６のうち、
フォトレジストパターン３８の開口部４０及び４２の下
方にある第１の表面領域４３が除去された状態を示す。
図１３は、図１２のＩＣ中間レベル誘電体層３０の部分
断面図であり、フォトレジスト３８の一部分が除去され
て、第２のハードマスク表面領域４４が露出した状態を
示す。
層３０の部分断面図から、ハードマスク層３６のうち、
フォトレジストパターン３８の開口部４０及び４２の下
方にある第１の表面領域４３が除去された状態を示す。
図１３は、図１２のＩＣ中間レベル誘電体層３０の部分
断面図であり、フォトレジスト３８の一部分が除去され
て、第２のハードマスク表面領域４４が露出した状態を
示す。
【００７８】図１４は、図１３のＩＣ中間レベル誘電体
層３０の部分断面図から、ハードマスク層３６の第２の
表面領域４４が除去された状態を示す。プロセスのこの
時点で、ハードマスク層３６内に２レベルを有するパタ
ーンが形成されている。ハードマスクパターンは、ハー
ドマスク３６が部分的に除去されている領域において第
１の厚みを有し、ハードマスク３６がまだフォトレジス
ト３８の下方にある領域において第２の厚みを有する。
さらに、ハードマスク３６内には２つの開口部４６及び
４８があり、第１のＩＣ中間レベル誘電体層表面領域４
９を露出させている。
層３０の部分断面図から、ハードマスク層３６の第２の
表面領域４４が除去された状態を示す。プロセスのこの
時点で、ハードマスク層３６内に２レベルを有するパタ
ーンが形成されている。ハードマスクパターンは、ハー
ドマスク３６が部分的に除去されている領域において第
１の厚みを有し、ハードマスク３６がまだフォトレジス
ト３８の下方にある領域において第２の厚みを有する。
さらに、ハードマスク３６内には２つの開口部４６及び
４８があり、第１のＩＣ中間レベル誘電体層表面領域４
９を露出させている。
【００７９】このプロセスは、３つ以上の厚みがフォト
レジストパターンからハードマスクに転写される場合に
も、同一の様式で行われる。プロセスのこのステップの
後に、ハードマスク層３６上に残留するフォトレジスト
３８が除去される。
レジストパターンからハードマスクに転写される場合に
も、同一の様式で行われる。プロセスのこのステップの
後に、ハードマスク層３６上に残留するフォトレジスト
３８が除去される。
【００８０】図１５は、図１４のＩＣ中間レベル誘電体
層３０の部分断面図から、ＩＣ材料３０のうち、ハード
マスクパターン３６の開口部４６及び４８の下方にある
第１の表面領域４９が除去された状態を示す。中間レベ
ル誘電体層３０を除去するために用いられるエッチャン
トは、ハードマスク３６ではなくＩＣ材料３０に対して
高度に選択的である。図１５は、ＩＣ材料３０が開口部
４６において第２の中間レベル３５までエッチングされ
た状態を示す。別の実施形態において、中間レベル誘電
体層３０は、開口部４６及び４８を介して、誘電体層３
０の表面と第２の中間レベル３５との間の所定の中間レ
ベルまでエッチングされる。
層３０の部分断面図から、ＩＣ材料３０のうち、ハード
マスクパターン３６の開口部４６及び４８の下方にある
第１の表面領域４９が除去された状態を示す。中間レベ
ル誘電体層３０を除去するために用いられるエッチャン
トは、ハードマスク３６ではなくＩＣ材料３０に対して
高度に選択的である。図１５は、ＩＣ材料３０が開口部
４６において第２の中間レベル３５までエッチングされ
た状態を示す。別の実施形態において、中間レベル誘電
体層３０は、開口部４６及び４８を介して、誘電体層３
０の表面と第２の中間レベル３５との間の所定の中間レ
ベルまでエッチングされる。
【００８１】図１６は、図１５のＩＣ中間レベル誘電体
層３０の部分断面図からハードマスク３６の一部分が除
去されて、第２の中間レベル誘電体層表面領域５０が露
出された状態を示す。
層３０の部分断面図からハードマスク３６の一部分が除
去されて、第２の中間レベル誘電体層表面領域５０が露
出された状態を示す。
【００８２】図１７は、図１６のＩＣ中間レベル誘電体
層３０の部分断面図から、ＩＣ材料３０の第２の表面領
域５０が除去された状態を示す。第２の表面領域５０
は、第３の中間レベル５１までエッチングされて溝を形
成する。図１７に示すように、開口部４８を介して開始
された中間レベル誘電体層３０へのエッチングプロセス
は、第１の接続領域３２に達するビアホールを形成する
ように続けられる。別の実施形態において、（図１６
で）中間レベル誘電体層３０が開口部４６及び４８を介
して所定の中間レベルまでエッチングされるなら、図１
７で、両方のビアホールがそれぞれ第１の接続領域３２
及び第２の接続領域３４まで延びる。
層３０の部分断面図から、ＩＣ材料３０の第２の表面領
域５０が除去された状態を示す。第２の表面領域５０
は、第３の中間レベル５１までエッチングされて溝を形
成する。図１７に示すように、開口部４８を介して開始
された中間レベル誘電体層３０へのエッチングプロセス
は、第１の接続領域３２に達するビアホールを形成する
ように続けられる。別の実施形態において、（図１６
で）中間レベル誘電体層３０が開口部４６及び４８を介
して所定の中間レベルまでエッチングされるなら、図１
７で、両方のビアホールがそれぞれ第１の接続領域３２
及び第２の接続領域３４まで延びる。
【００８３】図１８は、図１７のＩＣ中間レベル誘電体
層３０の部分断面図において、ＩＣ材料３０が除去され
た領域に導電性材料５２が堆積された状態を示す。図１
８の実施例では、導電性材料５２は、第３の中間レベル
５１における溝を介して第１の接続領域３２を第２の接
続領域３４に電気的に接続するために用いられる。或い
は、同一のプロセスを用いて３つ以上の中間レベルにお
ける接続領域を電気的にインターフェースし、中間レベ
ル誘電体層３０の表面と４つ以上の中間レベルとの接続
を形成することができる。
層３０の部分断面図において、ＩＣ材料３０が除去され
た領域に導電性材料５２が堆積された状態を示す。図１
８の実施例では、導電性材料５２は、第３の中間レベル
５１における溝を介して第１の接続領域３２を第２の接
続領域３４に電気的に接続するために用いられる。或い
は、同一のプロセスを用いて３つ以上の中間レベルにお
ける接続領域を電気的にインターフェースし、中間レベ
ル誘電体層３０の表面と４つ以上の中間レベルとの接続
を形成することができる。
【００８４】図１９〜図２７は、異なる材料の２つのハ
ードマスク層を有するマルチレベルハードマスクパター
ンを用いた、中間レベル誘電体層内の相互接続部の形成
を示す。
ードマスク層を有するマルチレベルハードマスクパター
ンを用いた、中間レベル誘電体層内の相互接続部の形成
を示す。
【００８５】図１９は、ＩＣ中間レベル誘電体層６０
を、その上に位置する第１のハードマスク層６２と第２
のハードマスク層６４、及び第２のハードマスク層６４
の上に位置するフォトレジスト層６６と共に示す部分断
面図である。
を、その上に位置する第１のハードマスク層６２と第２
のハードマスク層６４、及び第２のハードマスク層６４
の上に位置するフォトレジスト層６６と共に示す部分断
面図である。
【００８６】図２０は、図１９のＩＣ中間レベル誘電体
層６０の部分断面図において、フォトレジスト６６内に
マルチレベルパターンが形成された状態を示す。フォト
レジスト６６のパターンは２つの厚みを有しており、且
つ第２のハードマスク層６４の第１の表面領域６９を露
出する開口部６８を有する。
層６０の部分断面図において、フォトレジスト６６内に
マルチレベルパターンが形成された状態を示す。フォト
レジスト６６のパターンは２つの厚みを有しており、且
つ第２のハードマスク層６４の第１の表面領域６９を露
出する開口部６８を有する。
【００８７】図２１は、図２０のＩＣ中間レベル誘電体
層６０の部分断面図から、第２のハードマスク層６４の
うち、フォトレジスト６６の開口部６８の下方にある第
１の表面領域６９が除去された状態を示す。図２１は、
第２のハードマスク層６４のうちで開口部６８の下方の
部分が完全に除去されて、第１のハードマスク層６２の
第１の表面領域７０が露出されている状態を示す。或い
は、第２のハードマスク材料６４のより小さい部分が除
去されて、第２のハードマスク６４の第２の表面領域
（図示せず）を露出させる。このように、第２のハード
マスク層６４は、複数のステップで除去されて、複数の
厚みを有するハードマスク層を形成する。
層６０の部分断面図から、第２のハードマスク層６４の
うち、フォトレジスト６６の開口部６８の下方にある第
１の表面領域６９が除去された状態を示す。図２１は、
第２のハードマスク層６４のうちで開口部６８の下方の
部分が完全に除去されて、第１のハードマスク層６２の
第１の表面領域７０が露出されている状態を示す。或い
は、第２のハードマスク材料６４のより小さい部分が除
去されて、第２のハードマスク６４の第２の表面領域
（図示せず）を露出させる。このように、第２のハード
マスク層６４は、複数のステップで除去されて、複数の
厚みを有するハードマスク層を形成する。
【００８８】図２２は、図２１のＩＣ中間レベル誘電体
層６０の部分断面図から、第１のハードマスク層６２の
うち、第２のハードマスク層６４の開口部６８の下方に
ある第１の表面領域７０が除去された状態を示す。第１
のＩＣ中間レベル誘電体層表面領域７１が、ハードマス
ク６２及び６４の開口部を介して露出している。複数の
ハードマスク層に異なる材料を用いる１つの利点は、異
なるエッチング選択性を有する材料が選択できることで
ある。すなわち、第１のハードマスク層６２を除去する
ために用いるエッチャントは、第２のハードマスク層６
４に対して比較的影響が少なく、第２のハードマスク層
６４を除去するために用いるエッチャントは、第１のハ
ードマスク層６２に対して比較的影響が少ない。このよ
うに、マルチレベルハードマスクパターンの形成がより
容易になる。図２２において、第１のハードマスク層６
２のうちで開口部６８の下方の部分は完全に除去され
て、第１の表面領域７１が露出している。或いは、第１
のハードマスク材料６２のより小さい部分が除去され
て、第１のハードマスク６２の第２の表面領域（図示せ
ず）を露出させる。このように、第１のハードマスク層
６２は、複数のステップで除去されて、複数の厚みを有
するハードマスク層を形成する。
層６０の部分断面図から、第１のハードマスク層６２の
うち、第２のハードマスク層６４の開口部６８の下方に
ある第１の表面領域７０が除去された状態を示す。第１
のＩＣ中間レベル誘電体層表面領域７１が、ハードマス
ク６２及び６４の開口部を介して露出している。複数の
ハードマスク層に異なる材料を用いる１つの利点は、異
なるエッチング選択性を有する材料が選択できることで
ある。すなわち、第１のハードマスク層６２を除去する
ために用いるエッチャントは、第２のハードマスク層６
４に対して比較的影響が少なく、第２のハードマスク層
６４を除去するために用いるエッチャントは、第１のハ
ードマスク層６２に対して比較的影響が少ない。このよ
うに、マルチレベルハードマスクパターンの形成がより
容易になる。図２２において、第１のハードマスク層６
２のうちで開口部６８の下方の部分は完全に除去され
て、第１の表面領域７１が露出している。或いは、第１
のハードマスク材料６２のより小さい部分が除去され
て、第１のハードマスク６２の第２の表面領域（図示せ
ず）を露出させる。このように、第１のハードマスク層
６２は、複数のステップで除去されて、複数の厚みを有
するハードマスク層を形成する。
【００８９】図２３は、図２２のＩＣ中間レベル誘電体
層６０の部分断面図からフォトレジスト６６の一部が除
去されて、第２のハードマスク層６４の第２の表面領域
７２が露出された状態を示す。
層６０の部分断面図からフォトレジスト６６の一部が除
去されて、第２のハードマスク層６４の第２の表面領域
７２が露出された状態を示す。
【００９０】図２４は、図２３のＩＣ中間レベル誘電体
層６０の部分断面図から、第２のハードマスク層６４の
うち、フォトレジスト６６の開口部の下方にある第２の
表面領域７２が除去された状態を示す。第２のハードマ
スク層６４の除去された部分は、第１のハードマスク層
６２の第２の表面領域７３を露出させる。或いは、第２
のハードマスク層６４内に複数のレベルを形成する工程
中に、第２のハードマスク層６４が除去される。図２４
は、図５の単一材料によるハードマスクパターンに類似
の開口部を有する２レベルのハードマスクパターンを示
す。プロセスのこの工程の後、第２のハードマスク層６
４上に残留するフォトレジスト６６が除去される。
層６０の部分断面図から、第２のハードマスク層６４の
うち、フォトレジスト６６の開口部の下方にある第２の
表面領域７２が除去された状態を示す。第２のハードマ
スク層６４の除去された部分は、第１のハードマスク層
６２の第２の表面領域７３を露出させる。或いは、第２
のハードマスク層６４内に複数のレベルを形成する工程
中に、第２のハードマスク層６４が除去される。図２４
は、図５の単一材料によるハードマスクパターンに類似
の開口部を有する２レベルのハードマスクパターンを示
す。プロセスのこの工程の後、第２のハードマスク層６
４上に残留するフォトレジスト６６が除去される。
【００９１】図２５は、図２４のＩＣ中間レベル誘電体
層６０の部分断面図から、ＩＣ材料６０のうち、第１の
ハードマスク層６２の開口部６８の下方にある第１の表
面領域７１が除去された状態を示す。
層６０の部分断面図から、ＩＣ材料６０のうち、第１の
ハードマスク層６２の開口部６８の下方にある第１の表
面領域７１が除去された状態を示す。
【００９２】図２６は、図２５のＩＣ中間レベル誘電体
層６０の部分断面図から、第１のハードマスク層６２の
第２の表面領域７３が除去された状態を示す。第１のハ
ードマスク層６２の除去は、中間レベル誘電体層６０の
第２の表面領域７４を露出させる。或いは、第１のハー
ドマスク層６２内に複数のレベルを形成する工程中に、
第１のハードマスク層６２が除去される。
層６０の部分断面図から、第１のハードマスク層６２の
第２の表面領域７３が除去された状態を示す。第１のハ
ードマスク層６２の除去は、中間レベル誘電体層６０の
第２の表面領域７４を露出させる。或いは、第１のハー
ドマスク層６２内に複数のレベルを形成する工程中に、
第１のハードマスク層６２が除去される。
【００９３】図２７は、図２６のＩＣ中間レベル誘電体
層６０の部分断面図から、ＩＣ材料６０のうち、第１の
ハードマスク層６２の開口部の下方にある第２の表面領
域７４が除去された状態を示す。最終結果は、中間レベ
ル誘電体層６０が２つの異なる中間レベルまでエッチン
グされて、フォトレジスト６６に類似の形状となる。或
いは、このプロセスは、図２２及び図２３に示されるプ
ロセスを交換することにより、完了することができる。
すなわち、第１のハードマスク層６２のうちで開口部６
８の下方の部分を除去する前にフォトレジスト６６を除
去して、開口部を形成してもよい。
層６０の部分断面図から、ＩＣ材料６０のうち、第１の
ハードマスク層６２の開口部の下方にある第２の表面領
域７４が除去された状態を示す。最終結果は、中間レベ
ル誘電体層６０が２つの異なる中間レベルまでエッチン
グされて、フォトレジスト６６に類似の形状となる。或
いは、このプロセスは、図２２及び図２３に示されるプ
ロセスを交換することにより、完了することができる。
すなわち、第１のハードマスク層６２のうちで開口部６
８の下方の部分を除去する前にフォトレジスト６６を除
去して、開口部を形成してもよい。
【００９４】複数のレベルを有するハードマスクパター
ンを形成するために複数のハードマスク層を用いること
ができることは本発明の１つの特徴である。この実施形
態において、各ハードマスク層はハードマスクレベルに
対応する。或いは、各ハードマスクは、複数の厚みを有
するようにエッチングされてもよい。この場合、２レベ
ルハードマスクパターンは３つ以上のレベルを有し、３
つ以上の中間レベルを有するようにエッチングされた誘
電体層を形成する。互いに接するハードマスク層が高い
選択性を有することを保証するために、複数のハードマ
スク材料が用いられてもよい。あるいは、同一の効果を
達成するために、２種類の材料を交互に用いてもよい。
ンを形成するために複数のハードマスク層を用いること
ができることは本発明の１つの特徴である。この実施形
態において、各ハードマスク層はハードマスクレベルに
対応する。或いは、各ハードマスクは、複数の厚みを有
するようにエッチングされてもよい。この場合、２レベ
ルハードマスクパターンは３つ以上のレベルを有し、３
つ以上の中間レベルを有するようにエッチングされた誘
電体層を形成する。互いに接するハードマスク層が高い
選択性を有することを保証するために、複数のハードマ
スク材料が用いられてもよい。あるいは、同一の効果を
達成するために、２種類の材料を交互に用いてもよい。
【００９５】図２８は、本発明による、集積回路材料表
面から集積回路材料内の複数の中間レベルに達する電気
的相互接続部を形成する方法の工程を示すフロー図であ
る。
面から集積回路材料内の複数の中間レベルに達する電気
的相互接続部を形成する方法の工程を示すフロー図であ
る。
【００９６】ステップ１００において、表面を有する集
積回路材料の複数のレベルを含む集積回路ウェハを供給
する。ステップ１０２において、集積回路材料の表面上
に位置するように、所定の厚みを有するハードマスク層
を形成する。ハードマスクは表面を有する。
積回路材料の複数のレベルを含む集積回路ウェハを供給
する。ステップ１０２において、集積回路材料の表面上
に位置するように、所定の厚みを有するハードマスク層
を形成する。ハードマスクは表面を有する。
【００９７】ステップ１０４において、ハードマスク表
面上に位置するようにレジストパターンを形成する。レ
ジストパターンは、複数の所定の厚みを有しており、且
つレジストパターンを貫通して第１の所定のハードマス
ク表面領域を露出させる開口部を有する。プロセス中の
このステップは、概して図２に対応する。ステップ１０
６において、ハードマスク層のうち、ステップ１０４で
形成されたレジストパターンの開口部の下方にある部分
を除去する。ステップ１０６は、概して図３に対応す
る。
面上に位置するようにレジストパターンを形成する。レ
ジストパターンは、複数の所定の厚みを有しており、且
つレジストパターンを貫通して第１の所定のハードマス
ク表面領域を露出させる開口部を有する。プロセス中の
このステップは、概して図２に対応する。ステップ１０
６において、ハードマスク層のうち、ステップ１０４で
形成されたレジストパターンの開口部の下方にある部分
を除去する。ステップ１０６は、概して図３に対応す
る。
【００９８】ステップ１０８において、レジストパター
ンの所定の一部を除去することにより、第２の所定のハ
ードマスク層表面領域を露出させる開口部を形成する。
ステップ１０８は、概して図４に対応する。ステップ１
１０において、ハードマスク層のうち、ステップ１０８
で形成された開口部の下方にある部分を除去することに
より、複数の所定の厚みを有するハードマスクパターン
を形成する。ハードマスクパターンは、ハードマスクパ
ターンを貫通して第１の所定の集積回路表面領域を露出
させる開口部を有する。プロセス中のこのステップは、
概して図５に対応する。
ンの所定の一部を除去することにより、第２の所定のハ
ードマスク層表面領域を露出させる開口部を形成する。
ステップ１０８は、概して図４に対応する。ステップ１
１０において、ハードマスク層のうち、ステップ１０８
で形成された開口部の下方にある部分を除去することに
より、複数の所定の厚みを有するハードマスクパターン
を形成する。ハードマスクパターンは、ハードマスクパ
ターンを貫通して第１の所定の集積回路表面領域を露出
させる開口部を有する。プロセス中のこのステップは、
概して図５に対応する。
【００９９】ステップ１１２において、集積回路材料の
うち、ステップ１１０で形成されたハードマスクパター
ン中の開口部の下方にある部分を除去する。ステップ１
１２は、概して図６に対応する。ステップ１１４におい
て、ハードマスクパターンの所定の一部分を除去するこ
とにより、第２の所定の集積回路表面領域を露出させる
開口部を形成する。ステップ１１４は、概して図７に対
応する。
うち、ステップ１１０で形成されたハードマスクパター
ン中の開口部の下方にある部分を除去する。ステップ１
１２は、概して図６に対応する。ステップ１１４におい
て、ハードマスクパターンの所定の一部分を除去するこ
とにより、第２の所定の集積回路表面領域を露出させる
開口部を形成する。ステップ１１４は、概して図７に対
応する。
【０１００】ステップ１１６において、集積回路材料の
うち、ステップ１１４で形成された開口部の下方にある
部分を除去する。ステップ１１６は、概して図８に対応
する。ステップ１１８において、最終生成品である、上
に位置していたレジストパターンの形状を概略再現する
ように集積回路材料が除去された集積回路ウェハが完成
する。
うち、ステップ１１４で形成された開口部の下方にある
部分を除去する。ステップ１１６は、概して図８に対応
する。ステップ１１８において、最終生成品である、上
に位置していたレジストパターンの形状を概略再現する
ように集積回路材料が除去された集積回路ウェハが完成
する。
【０１０１】本発明の好適な実施形態において、ステッ
プ１０４で形成されたレジストパターンは、第１及び第
２の厚みを有し、第２の厚みは第１の厚みよりも大き
い。また、ステップ１１０で形成されたハードマスクパ
ターンは、第１及び第２の厚みを有し、第２の厚みは第
１の厚みよりも大きい。ステップ１１２及び１１６は、
さらに集積回路材料を２つの中間レベルを有するように
除去することを含み、第１の中間レベルはステップ１１
０で形成されたハードマスクの開口部の下方にあり、第
２の中間レベルはステップ１１４で形成されたハードマ
スクの開口部の下方にある。従って、第２の中間レベル
は、第１の中間レベルよりも集積回路表面に近く、その
ため２レベルフォトレジストパターンが、ハードマスク
を介して集積回路材料の中間レベルに転写される。
プ１０４で形成されたレジストパターンは、第１及び第
２の厚みを有し、第２の厚みは第１の厚みよりも大き
い。また、ステップ１１０で形成されたハードマスクパ
ターンは、第１及び第２の厚みを有し、第２の厚みは第
１の厚みよりも大きい。ステップ１１２及び１１６は、
さらに集積回路材料を２つの中間レベルを有するように
除去することを含み、第１の中間レベルはステップ１１
０で形成されたハードマスクの開口部の下方にあり、第
２の中間レベルはステップ１１４で形成されたハードマ
スクの開口部の下方にある。従って、第２の中間レベル
は、第１の中間レベルよりも集積回路表面に近く、その
ため２レベルフォトレジストパターンが、ハードマスク
を介して集積回路材料の中間レベルに転写される。
【０１０２】ステップ１１２が、集積回路材料のうちで
ステップ１１０で形成された開口部の下方にある部分を
所定の中間レベルまで除去することを含むことは、本発
明の方法の１つの特徴である。また、ステップ１１６
が、集積回路材料のうちでステップ１１４で形成された
開口部の下方にある部分を第２の中間レベルまで除去す
ることを含み、さらにステップ１１６が、集積回路材料
のうち、ステップ１１０で形成された開口部の下方にあ
る部分をステップ１１２の所定の中間レベルから更に第
１の中間レベルまで除去することを含み、それにより、
集積回路材料が２つの除去ステップで３つのレベルを有
するように除去されることは、本発明の方法の１つの特
徴である。本発明のこの特徴は、概して図１１〜図１８
に示される。
ステップ１１０で形成された開口部の下方にある部分を
所定の中間レベルまで除去することを含むことは、本発
明の方法の１つの特徴である。また、ステップ１１６
が、集積回路材料のうちでステップ１１４で形成された
開口部の下方にある部分を第２の中間レベルまで除去す
ることを含み、さらにステップ１１６が、集積回路材料
のうち、ステップ１１０で形成された開口部の下方にあ
る部分をステップ１１２の所定の中間レベルから更に第
１の中間レベルまで除去することを含み、それにより、
集積回路材料が２つの除去ステップで３つのレベルを有
するように除去されることは、本発明の方法の１つの特
徴である。本発明のこの特徴は、概して図１１〜図１８
に示される。
【０１０３】或いは、本発明の方法は、集積回路内にお
いて３つ以上の中間レベルに接続領域を有するウェハを
含む。その場合、ステップ１１２及び１１６は、集積回
路材料を４つ以上の中間レベルを有するように除去する
ことを含む。すなわち、図１１〜図１９において示され
るプロセスが、２レベルフォトレジストと２レベルハー
ドマスクパターンとを用いて、中間レベル誘電体層を２
つの別々の誘電体層エッチングステップ（１１２及び１
１６）で３つ以上の接続領域までエッチングするために
用いられる。
いて３つ以上の中間レベルに接続領域を有するウェハを
含む。その場合、ステップ１１２及び１１６は、集積回
路材料を４つ以上の中間レベルを有するように除去する
ことを含む。すなわち、図１１〜図１９において示され
るプロセスが、２レベルフォトレジストと２レベルハー
ドマスクパターンとを用いて、中間レベル誘電体層を２
つの別々の誘電体層エッチングステップ（１１２及び１
１６）で３つ以上の接続領域までエッチングするために
用いられる。
【０１０４】本発明の好適な実施形態において、ウェハ
は集積回路材料内において２つの中間レベルに接続領域
を有し、ステップ１１２及び１１６は、概して図１７に
示すように集積回路材料を３つの中間レベルまで除去す
ることを含む。ステップ１１２が集積回路材料を除去し
て第２の中間レベルにおける第２の接続領域へのビアホ
ールを形成する（図１６）ことを含むこと、及びステッ
プ１１６が、集積回路材料のうち、ステップ１１０で形
成された開口部の下方にある部分を除去して第１の中間
レベルにおける第１の接続領域へのビアホールを形成す
ることを含み、且つステップ１１６がステップ１１４で
形成された開口部の下方にある第３の中間レベルに溝を
形成するように集積回路材料を除去して（図１７）、そ
れにより２レベルフォトレジストパターンを用いて集積
回路材料を集積回路ウェハ内の３つの中間レベルまで除
去することは、このプロセスの１つの特徴である。
は集積回路材料内において２つの中間レベルに接続領域
を有し、ステップ１１２及び１１６は、概して図１７に
示すように集積回路材料を３つの中間レベルまで除去す
ることを含む。ステップ１１２が集積回路材料を除去し
て第２の中間レベルにおける第２の接続領域へのビアホ
ールを形成する（図１６）ことを含むこと、及びステッ
プ１１６が、集積回路材料のうち、ステップ１１０で形
成された開口部の下方にある部分を除去して第１の中間
レベルにおける第１の接続領域へのビアホールを形成す
ることを含み、且つステップ１１６がステップ１１４で
形成された開口部の下方にある第３の中間レベルに溝を
形成するように集積回路材料を除去して（図１７）、そ
れにより２レベルフォトレジストパターンを用いて集積
回路材料を集積回路ウェハ内の３つの中間レベルまで除
去することは、このプロセスの１つの特徴である。
【０１０５】ステップ１０６が、ハードマスクのうち、
ステップ１０４で形成されたフォトレジストの開口部の
下方にある部分を所定の厚みになるまで除去することを
含むことも、本発明の方法の１つの特徴である。ステッ
プ１１０は、ハードマスクのうち、ステップ１０８で形
成されたフォトレジストの開口部の下方にある部分を第
２の厚みになるまで除去することを含む。ステップ１１
０は、ハードマスクのうち、ステップ１０４で形成され
たフォトレジストの開口部の下方にある部分を、ステッ
プ１０６の所定の厚みから更に第１の厚みになるまで除
去することを含み、それによりハードマスクが２つの除
去ステップで３つの厚みを有するように除去される。換
言すると、ステップ１０６で除去されたハードマスク
は、複数の厚みまで除去され得るが、必ずしもハードマ
スクの第１又は第２の厚みである必要はない。
ステップ１０４で形成されたフォトレジストの開口部の
下方にある部分を所定の厚みになるまで除去することを
含むことも、本発明の方法の１つの特徴である。ステッ
プ１１０は、ハードマスクのうち、ステップ１０８で形
成されたフォトレジストの開口部の下方にある部分を第
２の厚みになるまで除去することを含む。ステップ１１
０は、ハードマスクのうち、ステップ１０４で形成され
たフォトレジストの開口部の下方にある部分を、ステッ
プ１０６の所定の厚みから更に第１の厚みになるまで除
去することを含み、それによりハードマスクが２つの除
去ステップで３つの厚みを有するように除去される。換
言すると、ステップ１０６で除去されたハードマスク
は、複数の厚みまで除去され得るが、必ずしもハードマ
スクの第１又は第２の厚みである必要はない。
【０１０６】本発明の好適な実施形態は、ステップ１１
０に続いてハードマスク表面上に残留したレジストパタ
ーンを除去するステップを含む。この方法はまた、ステ
ップ１１６に続いて、集積回路の表面上に残留したハー
ドマスクを除去するステップと、ステップ１１２及び１
１６において集積回路材料が除去されたウェハの領域内
に導電性材料を堆積することにより上記表面から第１及
び第２の接続領域への電気的相互接続部を形成するステ
ップと、ステップ１１６で形成された溝内に導電性材料
を堆積することにより第３の中間レベルと上記表面との
間の接続線を形成するステップと、表面を充填された導
電性材料を共に研磨して所定の平坦度を有する平面を形
成するステップと、を含み、それにより、ウェハ中の複
数のレベルから集積回路ウェハ表面までの電気的接続部
が形成される。このプロセスは、概して図１８に示され
る。
０に続いてハードマスク表面上に残留したレジストパタ
ーンを除去するステップを含む。この方法はまた、ステ
ップ１１６に続いて、集積回路の表面上に残留したハー
ドマスクを除去するステップと、ステップ１１２及び１
１６において集積回路材料が除去されたウェハの領域内
に導電性材料を堆積することにより上記表面から第１及
び第２の接続領域への電気的相互接続部を形成するステ
ップと、ステップ１１６で形成された溝内に導電性材料
を堆積することにより第３の中間レベルと上記表面との
間の接続線を形成するステップと、表面を充填された導
電性材料を共に研磨して所定の平坦度を有する平面を形
成するステップと、を含み、それにより、ウェハ中の複
数のレベルから集積回路ウェハ表面までの電気的接続部
が形成される。このプロセスは、概して図１８に示され
る。
【０１０７】導電性材料が銅、タングステン、アルミニ
ウム、及びアルミニウム合金からなる群より選択される
ことは、本発明の１つの特徴である。本発明の好適な実
施形態において、導電性材料はＣＶＤ銅である。
ウム、及びアルミニウム合金からなる群より選択される
ことは、本発明の１つの特徴である。本発明の好適な実
施形態において、導電性材料はＣＶＤ銅である。
【０１０８】ハードマスクの第２の厚みが集積回路ウェ
ハ表面と集積回路材料の第１の中間レベルとの間の距離
の１／２未満であることは、本発明の１つの特徴であ
る。すなわち、ハードマスクパターンの厚みは、中間レ
ベル誘電体層表面と中間レベル誘電体層表面から最も遠
い接続領域との間の距離の半分未満である。フォトレジ
ストが中間レベル誘電体層上に設けられて、誘電体層を
直接に（ハードマスクを用いることなく）エッチングす
る場合には、フォトレジストパターンの厚みは、中間レ
ベル誘電体層に達する最も長いビアホールの長さの１〜
２倍である。上記のように、ファセッティングの影響
は、このようなフォトレジストパターンの垂直エッジを
劣化させて、その結果、直接的又は間接的に中間レベル
誘電体内ビアホールの垂直エッジも劣化させる。このた
め、中間レベル誘電体層をエッチングする際には、エッ
チング選択性を有するマスクパターンが望ましい。
ハ表面と集積回路材料の第１の中間レベルとの間の距離
の１／２未満であることは、本発明の１つの特徴であ
る。すなわち、ハードマスクパターンの厚みは、中間レ
ベル誘電体層表面と中間レベル誘電体層表面から最も遠
い接続領域との間の距離の半分未満である。フォトレジ
ストが中間レベル誘電体層上に設けられて、誘電体層を
直接に（ハードマスクを用いることなく）エッチングす
る場合には、フォトレジストパターンの厚みは、中間レ
ベル誘電体層に達する最も長いビアホールの長さの１〜
２倍である。上記のように、ファセッティングの影響
は、このようなフォトレジストパターンの垂直エッジを
劣化させて、その結果、直接的又は間接的に中間レベル
誘電体内ビアホールの垂直エッジも劣化させる。このた
め、中間レベル誘電体層をエッチングする際には、エッ
チング選択性を有するマスクパターンが望ましい。
【０１０９】同様に、本発明の好適な実施形態におい
て、集積回路材料に対するハードマスク又はエッチング
選択性を有するマスクのエッチング選択性は、４：１よ
りも高い。ハードマスクの選択性とハードマスクの厚み
との間には関係がある。集積回路材料よりも高いエッチ
ング選択性を有するハードマスクを選択することによ
り、ハードマスクをより薄くすることができる。ハード
マスク材料は、窒化シリコン、ポリシリコン、二酸化シ
リコン、アモルファスシリコン、及び窒化ボロンからな
る群より選択される。別の実施形態において、ハードマ
スクは、窒化チタン、チタン、タングステン、及び導電
性酸化膜からなる群より選択される。他の上記していな
い材料の中にも、ハードマスクとしての使用に適した材
料がある。ハードマスクの選択は、中間レベル誘電体材
料及びプロセス中に用いられる他の材料に依存する。
て、集積回路材料に対するハードマスク又はエッチング
選択性を有するマスクのエッチング選択性は、４：１よ
りも高い。ハードマスクの選択性とハードマスクの厚み
との間には関係がある。集積回路材料よりも高いエッチ
ング選択性を有するハードマスクを選択することによ
り、ハードマスクをより薄くすることができる。ハード
マスク材料は、窒化シリコン、ポリシリコン、二酸化シ
リコン、アモルファスシリコン、及び窒化ボロンからな
る群より選択される。別の実施形態において、ハードマ
スクは、窒化チタン、チタン、タングステン、及び導電
性酸化膜からなる群より選択される。他の上記していな
い材料の中にも、ハードマスクとしての使用に適した材
料がある。ハードマスクの選択は、中間レベル誘電体材
料及びプロセス中に用いられる他の材料に依存する。
【０１１０】ステップ１０２が、少なくとも２つのハー
ドマスク材料を用いて複数層のハードマスクを形成する
ことは本発明の特徴である。この場合、各ハードマスク
層は所定の厚みを有し、互いに接する層の異なる材料は
異なるエッチング選択性を有する。それにより、別々の
エッチングプロセスにおいてハードマスク層を除去する
ことにより、ハードマスクパターンが形成される。ハー
ドマスクパターンの形状は、各ハードマスク層を順にエ
ッチングすることにより形成される。互いに接するハー
ドマスク層は異なるエッチング選択性を有するため、エ
ッチング制御は簡素化される。同様に、２種類の材料の
ハードマスク層を交互に設ける代わりに、各ハードマス
ク層に異なる材料を用いてもよい。例えば、３つのハー
ドマスク層から形成されるハードマスクパターンを、３
つの異なるハードマスク材料を用いて形成することがで
きる。
ドマスク材料を用いて複数層のハードマスクを形成する
ことは本発明の特徴である。この場合、各ハードマスク
層は所定の厚みを有し、互いに接する層の異なる材料は
異なるエッチング選択性を有する。それにより、別々の
エッチングプロセスにおいてハードマスク層を除去する
ことにより、ハードマスクパターンが形成される。ハー
ドマスクパターンの形状は、各ハードマスク層を順にエ
ッチングすることにより形成される。互いに接するハー
ドマスク層は異なるエッチング選択性を有するため、エ
ッチング制御は簡素化される。同様に、２種類の材料の
ハードマスク層を交互に設ける代わりに、各ハードマス
ク層に異なる材料を用いてもよい。例えば、３つのハー
ドマスク層から形成されるハードマスクパターンを、３
つの異なるハードマスク材料を用いて形成することがで
きる。
【０１１１】本発明の好適な実施形態において、ステッ
プ１０２は、集積回路表面上に位置するように第１のハ
ードマスク層を形成することを含む。第１のハードマス
ク層は、所定の厚みと表面とを有する。ステップ１０２
は、第１のハードマスクの表面上に位置するように、所
定の厚みを有する第２のハードマスク層を形成すること
を更に含む。このハードマスク構造は、概して図１９に
示される。ステップ１１０が、第２のハードマスク層の
うちでステップ１０８で形成された開口部の下方にある
部分を除去することにより、第１及び第２の厚みを有す
るハードマスクパターンを形成することも、本発明の１
つの特徴である。この場合、第２の厚みは第１の厚みよ
りも大きい。ステップ１１０は、全ハードマスク層を貫
通する開口部を有するハードマスクパターンを形成して
集積回路の第１の所定の表面領域を露出させることを含
み、それにより、複数のハードマスク層からマルチレベ
ルハードマスクパターンが形成される（図２４）。
プ１０２は、集積回路表面上に位置するように第１のハ
ードマスク層を形成することを含む。第１のハードマス
ク層は、所定の厚みと表面とを有する。ステップ１０２
は、第１のハードマスクの表面上に位置するように、所
定の厚みを有する第２のハードマスク層を形成すること
を更に含む。このハードマスク構造は、概して図１９に
示される。ステップ１１０が、第２のハードマスク層の
うちでステップ１０８で形成された開口部の下方にある
部分を除去することにより、第１及び第２の厚みを有す
るハードマスクパターンを形成することも、本発明の１
つの特徴である。この場合、第２の厚みは第１の厚みよ
りも大きい。ステップ１１０は、全ハードマスク層を貫
通する開口部を有するハードマスクパターンを形成して
集積回路の第１の所定の表面領域を露出させることを含
み、それにより、複数のハードマスク層からマルチレベ
ルハードマスクパターンが形成される（図２４）。
【０１１２】ステップ１１０が、ハードマスクパターン
の第１の厚みが第１のハードマスク層の厚みであり且つ
ハードマスクパターンの第２の厚みが全ハードマスク層
の厚みの総計となるように、第２のハードマスク層の一
部を除去することを含むこともまた、本発明の１つの特
徴である。ステップ１１４は、第１のハードマスク層の
うちでステップ１１０で露出された部分を除去すること
により、第１の所定の集積回路表面領域を露出させる開
口部を形成することを含む。ステップ１１２及び１１６
は、集積回路材料を２つの中間レベルまで除去すること
を含む。第１の中間レベルはステップ１１０で形成され
た開口部の下方にあり、第２の中間レベルはステップ１
１４で形成された開口部の下方にある。これにより、第
２の中間レベルは、第１の中間レベルよりも集積回路表
面に近く、従ってハードマスクパターンの複数の厚み
は、ハードマスク層の複数の厚みに相当する。上記の方
法は、概して図１９〜図２７に示される。
の第１の厚みが第１のハードマスク層の厚みであり且つ
ハードマスクパターンの第２の厚みが全ハードマスク層
の厚みの総計となるように、第２のハードマスク層の一
部を除去することを含むこともまた、本発明の１つの特
徴である。ステップ１１４は、第１のハードマスク層の
うちでステップ１１０で露出された部分を除去すること
により、第１の所定の集積回路表面領域を露出させる開
口部を形成することを含む。ステップ１１２及び１１６
は、集積回路材料を２つの中間レベルまで除去すること
を含む。第１の中間レベルはステップ１１０で形成され
た開口部の下方にあり、第２の中間レベルはステップ１
１４で形成された開口部の下方にある。これにより、第
２の中間レベルは、第１の中間レベルよりも集積回路表
面に近く、従ってハードマスクパターンの複数の厚み
は、ハードマスク層の複数の厚みに相当する。上記の方
法は、概して図１９〜図２７に示される。
【０１１３】図２９は、本発明による、集積回路材料を
エッチングする方法の工程を示すフロー図である。
エッチングする方法の工程を示すフロー図である。
【０１１４】ステップ１２０において、表面を有する集
積回路を供給する。ステップ１２２において、集積回路
材料の表面上に位置するように、エッチング選択性を有
するマスクを堆積する。ステップ１２４において、複数
の厚みを有するマスク内にパターンを形成する。ステッ
プ１２４は、概して図５に対応する（フォトレジスト１
４を用いない）。
積回路を供給する。ステップ１２２において、集積回路
材料の表面上に位置するように、エッチング選択性を有
するマスクを堆積する。ステップ１２４において、複数
の厚みを有するマスク内にパターンを形成する。ステッ
プ１２４は、概して図５に対応する（フォトレジスト１
４を用いない）。
【０１１５】ステップ１２６において、マスクパターン
を貫通する開口部がある場合、集積回路材料に対して選
択性を有するエッチャントで、マスクパターンの開口部
を介して露出される集積回路表面領域をエッチングす
る。ステップ１２８において、マスクパターンから１層
分の厚みをマスクに対して選択性を有するエッチャント
でエッチングすることにより、新しい集積回路の表面領
域を露出させる。ステップ１３０において、マスクパタ
ーン厚みの最後の層がエッチング除去されるまで、ステ
ップ１２６及び１２８を反復する。ステップ１２４で形
成されたマスクパターンが２つの厚みを有する場合、ス
テップ１２６、１２７及び１２８は、概して図６、７及
び８に対応する。ステップ１３２において、最終生成品
である、集積回路材料をエッチングしてステップ１２４
で形成されたマスクパターンに概略類似の形状になった
パターンが、形成される。
を貫通する開口部がある場合、集積回路材料に対して選
択性を有するエッチャントで、マスクパターンの開口部
を介して露出される集積回路表面領域をエッチングす
る。ステップ１２８において、マスクパターンから１層
分の厚みをマスクに対して選択性を有するエッチャント
でエッチングすることにより、新しい集積回路の表面領
域を露出させる。ステップ１３０において、マスクパタ
ーン厚みの最後の層がエッチング除去されるまで、ステ
ップ１２６及び１２８を反復する。ステップ１２４で形
成されたマスクパターンが２つの厚みを有する場合、ス
テップ１２６、１２７及び１２８は、概して図６、７及
び８に対応する。ステップ１３２において、最終生成品
である、集積回路材料をエッチングしてステップ１２４
で形成されたマスクパターンに概略類似の形状になった
パターンが、形成される。
【０１１６】本発明の好適な実施形態において、ステッ
プ１２２で堆積されたマスクは表面を有し、且つステッ
プ１２４は以下のステップを含む。１）マスク表面上に
位置するようにフォトレジスト材料の層を堆積するステ
ップ、２）複数の厚みを有するフォトレジスト内にパタ
ーンを形成するステップ（概して図２に対応）、３）フ
ォトレジストパターンを貫通する開口部がある場合に、
フォトレジストの開口部を介して露出するマスク表面領
域をエッチングするステップ、４）フォトレジストパタ
ーンから１層分の厚みをエッチングして新しいマスク表
面領域を露出させるステップ、及び、５）フォトレジス
トパターン厚みの最後の層がエッチング除去されるまで
ステップ３）及び４）を反復するステップ。ステップ
２）で形成されたフォトレジストパターンが２つの厚み
を有する場合には、ステップ３）〜５）は、概して図３
〜図５に対応する。
プ１２２で堆積されたマスクは表面を有し、且つステッ
プ１２４は以下のステップを含む。１）マスク表面上に
位置するようにフォトレジスト材料の層を堆積するステ
ップ、２）複数の厚みを有するフォトレジスト内にパタ
ーンを形成するステップ（概して図２に対応）、３）フ
ォトレジストパターンを貫通する開口部がある場合に、
フォトレジストの開口部を介して露出するマスク表面領
域をエッチングするステップ、４）フォトレジストパタ
ーンから１層分の厚みをエッチングして新しいマスク表
面領域を露出させるステップ、及び、５）フォトレジス
トパターン厚みの最後の層がエッチング除去されるまで
ステップ３）及び４）を反復するステップ。ステップ
２）で形成されたフォトレジストパターンが２つの厚み
を有する場合には、ステップ３）〜５）は、概して図３
〜図５に対応する。
【０１１７】ステップ１２２で堆積されたマスクが複数
の層として形成された複数のマスク材料を含み、互いに
接するマスク層がエッチング選択性を有することは（材
料の層が２層である場合には、概して図１９に対応）、
本発明の１つの特徴である。ステップ１２８でマスク層
から除去された厚みの層は、１種類のマスク材料の層で
ある。このように、マスク材料の層を選択的にエッチン
グすることにより、マスクパターンが形成される。マス
ク層間のエッチング選択性の相違により、エッチングプ
ロセスの制御性が向上し、それにより、マスクパターン
を形成するプロセスが補助される。図２４は、２つの厚
みを有するマスクパターンを形成するために２種類のマ
スク材料層を含むマスクを示す。
の層として形成された複数のマスク材料を含み、互いに
接するマスク層がエッチング選択性を有することは（材
料の層が２層である場合には、概して図１９に対応）、
本発明の１つの特徴である。ステップ１２８でマスク層
から除去された厚みの層は、１種類のマスク材料の層で
ある。このように、マスク材料の層を選択的にエッチン
グすることにより、マスクパターンが形成される。マス
ク層間のエッチング選択性の相違により、エッチングプ
ロセスの制御性が向上し、それにより、マスクパターン
を形成するプロセスが補助される。図２４は、２つの厚
みを有するマスクパターンを形成するために２種類のマ
スク材料層を含むマスクを示す。
【０１１８】図３０は、本発明による、フォトレジスト
パターンを転写することにより誘電体中間レベルと表面
とを有する集積回路を形成する方法の工程を示すフロー
図である。
パターンを転写することにより誘電体中間レベルと表面
とを有する集積回路を形成する方法の工程を示すフロー
図である。
【０１１９】ステップ１４０において、誘電体中間レベ
ルと表面とを有する集積回路を供給する。ステップ１４
２において、集積回路表面上に位置するように、第１の
厚みを有する第１のハードマスク層を堆積する。第１の
ハードマスク層は、表面を有する。ステップ１４４にお
いて、第１のハードマスク表面上に位置するように、所
定の厚みを有する第２のハードマスク層を堆積する。第
２のハードマスク層は表面を有し、第１及び第２のハー
ドマスク層は選択的エッチングが可能である。ステップ
１４６において、第２のハードマスク表面上に位置する
ように、所定の厚みを有するフォトレジスト層を堆積す
る。ステップ１４０〜１４６は、概して図１９に示され
る。
ルと表面とを有する集積回路を供給する。ステップ１４
２において、集積回路表面上に位置するように、第１の
厚みを有する第１のハードマスク層を堆積する。第１の
ハードマスク層は、表面を有する。ステップ１４４にお
いて、第１のハードマスク表面上に位置するように、所
定の厚みを有する第２のハードマスク層を堆積する。第
２のハードマスク層は表面を有し、第１及び第２のハー
ドマスク層は選択的エッチングが可能である。ステップ
１４６において、第２のハードマスク表面上に位置する
ように、所定の厚みを有するフォトレジスト層を堆積す
る。ステップ１４０〜１４６は、概して図１９に示され
る。
【０１２０】ステップ１４８において、フォトレジスト
の所定の厚み未満の第１の厚みと、第１の厚みより大き
い第２の厚みと、を有するフォトレジストパターンを形
成する。フォトレジストパターンはまた、フォトレジス
トを貫通する開口部を有し、それにより、第２のハード
マスクの第１の表面領域が露出される。ステップ１４８
は、概して図２０に示される。
の所定の厚み未満の第１の厚みと、第１の厚みより大き
い第２の厚みと、を有するフォトレジストパターンを形
成する。フォトレジストパターンはまた、フォトレジス
トを貫通する開口部を有し、それにより、第２のハード
マスクの第１の表面領域が露出される。ステップ１４８
は、概して図２０に示される。
【０１２１】ステップ１５０において、ステップ１４８
で露出された第２のハードマスク表面領域をエッチング
して、第１のハードマスクの第１の表面領域を露出させ
る。ステップ１５０は、概して図２１に対応する。ステ
ップ１５２において、ステップ１５０で露出された第１
のハードマスク表面領域をエッチングして、集積回路の
第１の表面領域を露出させる。ステップ１５２は、概し
て図２２に対応する。
で露出された第２のハードマスク表面領域をエッチング
して、第１のハードマスクの第１の表面領域を露出させ
る。ステップ１５０は、概して図２１に対応する。ステ
ップ１５２において、ステップ１５０で露出された第１
のハードマスク表面領域をエッチングして、集積回路の
第１の表面領域を露出させる。ステップ１５２は、概し
て図２２に対応する。
【０１２２】ステップ１５４において、第１の厚みより
も厚いがフォトレジストの第２の厚みよりは薄いフォト
レジスト層をエッチングして、第２のハードマスクの第
２の表面領域を露出させる。ステップ１５４は、概して
図２３に対応する。
も厚いがフォトレジストの第２の厚みよりは薄いフォト
レジスト層をエッチングして、第２のハードマスクの第
２の表面領域を露出させる。ステップ１５４は、概して
図２３に対応する。
【０１２３】ステップ１５６において、ステップ１５４
で露出された第２のハードマスク表面領域をエッチング
して、第１のハードマスクの第２の表面領域を露出させ
る。ステップ１５６は、概して図２４に対応する。ステ
ップ１５８において、ステップ１５２で露出された集積
回路表面領域を、所定の誘電体中間レベルまでエッチン
グする。ステップ１５８は、概して図２５に対応する。
で露出された第２のハードマスク表面領域をエッチング
して、第１のハードマスクの第２の表面領域を露出させ
る。ステップ１５６は、概して図２４に対応する。ステ
ップ１５８において、ステップ１５２で露出された集積
回路表面領域を、所定の誘電体中間レベルまでエッチン
グする。ステップ１５８は、概して図２５に対応する。
【０１２４】ステップ１６０において、ステップ１５６
で露出された第１のハードマスク表面領域をエッチング
して、集積回路の第２の表面領域を露出させる。ステッ
プ１６０は、概して図２６に対応する。
で露出された第１のハードマスク表面領域をエッチング
して、集積回路の第２の表面領域を露出させる。ステッ
プ１６０は、概して図２６に対応する。
【０１２５】ステップ１６２において、ステップ１６０
で露出された集積回路表面領域を、所定の誘電体中間レ
ベルまでエッチングする。ステップ１６２は、概して図
２７に対応する。まずステップ１５８でエッチングされ
た集積回路がステップ１６２で更にエッチングされるこ
とは、本発明の１つの特徴である。ステップ１６４にお
いて、生成品である、中間レベル誘電体層内にマルチレ
ベルパターンを有する集積回路を生成する。
で露出された集積回路表面領域を、所定の誘電体中間レ
ベルまでエッチングする。ステップ１６２は、概して図
２７に対応する。まずステップ１５８でエッチングされ
た集積回路がステップ１６２で更にエッチングされるこ
とは、本発明の１つの特徴である。ステップ１６４にお
いて、生成品である、中間レベル誘電体層内にマルチレ
ベルパターンを有する集積回路を生成する。
【０１２６】上記の図２〜図３０に記載の中間レベル誘
電体層へのエッチング方法は、概して、中間レベルにお
ける溝の形成、及び誘電体層の溝よりも深い中間レベル
に達するビアホール（単数又は複数）の形成、を記載し
ている。上記の誘電体層構造は、マルチレベルダマシン
プロセスに共通であるが、形成可能な唯一の誘電体層構
造ではない。本発明の方法は、ファセッティング又は垂
直表面形状の劣化を防止すべき、いずれのマルチレベル
エッチングプロセスにも、均等に適用される。本発明の
範囲内での改変及び変形は、当業者には自明である。
電体層へのエッチング方法は、概して、中間レベルにお
ける溝の形成、及び誘電体層の溝よりも深い中間レベル
に達するビアホール（単数又は複数）の形成、を記載し
ている。上記の誘電体層構造は、マルチレベルダマシン
プロセスに共通であるが、形成可能な唯一の誘電体層構
造ではない。本発明の方法は、ファセッティング又は垂
直表面形状の劣化を防止すべき、いずれのマルチレベル
エッチングプロセスにも、均等に適用される。本発明の
範囲内での改変及び変形は、当業者には自明である。
【０１２７】
【発明の効果】本発明によると、ＩＣ誘電体層の表面下
の少なくとも２つの中間レベルに達するビアホール及び
相互接続部が形成される。従って、一連の単一レベルの
フォトレジスト又はハードマスクを整合する必要なく、
ダマシンプロセスを行うことができる。
の少なくとも２つの中間レベルに達するビアホール及び
相互接続部が形成される。従って、一連の単一レベルの
フォトレジスト又はハードマスクを整合する必要なく、
ダマシンプロセスを行うことができる。
【０１２８】また、本発明によると、集積回路の中間レ
ベル誘電体層にエッチングを行う際に、比較的薄いマル
チレベルマスクを用いた場合、マスクに対するマイクロ
ローディングの影響が減少する。
ベル誘電体層にエッチングを行う際に、比較的薄いマル
チレベルマスクを用いた場合、マスクに対するマイクロ
ローディングの影響が減少する。
【０１２９】さらに、本発明によると、中間レベル誘電
体層よりもエッチング選択性の高いマルチレベルマスク
を有するマルチレベルマスクを用いている。従って、中
間レベル誘電体層に対するファセッティングの影響が減
少する。代表的なＩＣ材料から、薄く且つエッチング選
択性を有するハードマスクが選択される。
体層よりもエッチング選択性の高いマルチレベルマスク
を有するマルチレベルマスクを用いている。従って、中
間レベル誘電体層に対するファセッティングの影響が減
少する。代表的なＩＣ材料から、薄く且つエッチング選
択性を有するハードマスクが選択される。
【図１】（ａ）は、基板上に位置するＩＣ中間レベル誘
電体層及び中間レベル誘電体層上に位置するフォトレジ
スト層の部分断面図であり、（ｂ）は、（ａ）のＩＣ中
間レベル誘電体層の部分断面図において、フォトレジス
ト内にマルチレベルパターンと第１の誘電体層表面領域
を露出させる開口部とが形成された状態を示す図であ
り、（ｃ）は、（ｂ）のＩＣ中間レベル誘電体層の部分
断面図において、フォトレジストの開口部の下に位置す
るＩＣ中間レベル誘電体層の第１の表面領域が除去され
た状態を示す図であり、（ｄ）は、（ｃ）のＩＣ中間レ
ベル誘電体層の部分断面図からフォトレジストの一部分
が除去されて、第２の中間レベル誘電体層表面領域が露
出した状態を示す図であり、（ｅ）は、（ｄ）のＩＣ中
間レベル誘電体層の部分断面図から誘電体層が２つのレ
ベルを有するように除去され、ファセット化したエッジ
が露出した状態を示す図である。
電体層及び中間レベル誘電体層上に位置するフォトレジ
スト層の部分断面図であり、（ｂ）は、（ａ）のＩＣ中
間レベル誘電体層の部分断面図において、フォトレジス
ト内にマルチレベルパターンと第１の誘電体層表面領域
を露出させる開口部とが形成された状態を示す図であ
り、（ｃ）は、（ｂ）のＩＣ中間レベル誘電体層の部分
断面図において、フォトレジストの開口部の下に位置す
るＩＣ中間レベル誘電体層の第１の表面領域が除去され
た状態を示す図であり、（ｄ）は、（ｃ）のＩＣ中間レ
ベル誘電体層の部分断面図からフォトレジストの一部分
が除去されて、第２の中間レベル誘電体層表面領域が露
出した状態を示す図であり、（ｅ）は、（ｄ）のＩＣ中
間レベル誘電体層の部分断面図から誘電体層が２つのレ
ベルを有するように除去され、ファセット化したエッジ
が露出した状態を示す図である。
【図２】ハードマスク層が上に設けられたＩＣ中間レベ
ル誘電体層及びハードマスク層上に位置するマルチレベ
ルフォトレジストパターンの部分断面図である。
ル誘電体層及びハードマスク層上に位置するマルチレベ
ルフォトレジストパターンの部分断面図である。
【図３】図２のＩＣ中間レベル誘電体層の部分断面図か
ら、ハードマスク層のうち、レジストパターンの開口部
の下方にある第１の表面領域が除去された状態を示す図
である。
ら、ハードマスク層のうち、レジストパターンの開口部
の下方にある第１の表面領域が除去された状態を示す図
である。
【図４】図３のＩＣ中間レベル誘電体層の部分断面図か
らフォトレジストの一部分が除去されて、第２のハード
マスク表面領域が露出した状態を示す図である。
らフォトレジストの一部分が除去されて、第２のハード
マスク表面領域が露出した状態を示す図である。
【図５】図４のＩＣ中間レベル誘電体層の部分断面図か
ら、ハードマスク層のうち、レジストパターンの開口部
の下方にある第２の表面領域が除去された状態を示す図
である。
ら、ハードマスク層のうち、レジストパターンの開口部
の下方にある第２の表面領域が除去された状態を示す図
である。
【図６】図５のＩＣ中間レベル誘電体層の部分断面図か
ら、ＩＣ材料のうち、ハードマスクパターンの開口部の
下方にある第１の表面領域が除去された状態を示す図で
ある。
ら、ＩＣ材料のうち、ハードマスクパターンの開口部の
下方にある第１の表面領域が除去された状態を示す図で
ある。
【図７】図６のＩＣ中間レベル誘電体層の部分断面図か
らハードマスクの一部が除去されて、ハードマスク層内
に開口部が形成された状態を示す図である。
らハードマスクの一部が除去されて、ハードマスク層内
に開口部が形成された状態を示す図である。
【図８】図７のＩＣ中間レベル誘電体層の部分断面図か
ら、ＩＣ材料のうち、ハードマスクパターンの開口部の
下方にある第２の表面領域が除去された状態を示す図で
ある。
ら、ＩＣ材料のうち、ハードマスクパターンの開口部の
下方にある第２の表面領域が除去された状態を示す図で
ある。
【図９】図８のＩＣ中間レベル誘電体層の部分断面図か
ら、ＩＣ中間レベル誘電体層の表面上に残留するハード
マスクパターンが除去された状態を示す図である。
ら、ＩＣ中間レベル誘電体層の表面上に残留するハード
マスクパターンが除去された状態を示す図である。
【図１０】図９のＩＣ中間レベル誘電体層の部分断面図
において、ＩＣ材料が除去された領域に導電性材料が堆
積された状態を示す図である。
において、ＩＣ材料が除去された領域に導電性材料が堆
積された状態を示す図である。
【図１１】第１の中間レベルにおいて第１の接続領域を
有し、且つ第２の中間レベルにおいて第２の接続領域を
有する、ＩＣ中間レベル誘電体層の部分断面図である。
有し、且つ第２の中間レベルにおいて第２の接続領域を
有する、ＩＣ中間レベル誘電体層の部分断面図である。
【図１２】図１１のＩＣ中間レベル誘電体層の部分断面
図から、ハードマスク層のうち、フォトレジストパター
ンの開口部の下方にある第１の表面領域が除去された状
態を示す図である。
図から、ハードマスク層のうち、フォトレジストパター
ンの開口部の下方にある第１の表面領域が除去された状
態を示す図である。
【図１３】図１２のＩＣ中間レベル誘電体層の部分断面
図からフォトレジストの一部分が除去されて、第２のハ
ードマスク表面領域が露出した状態を示す図である。
図からフォトレジストの一部分が除去されて、第２のハ
ードマスク表面領域が露出した状態を示す図である。
【図１４】図１３のＩＣ中間レベル誘電体層の部分断面
図から、ハードマスク層のうち、フォトレジストの開口
部の下方にある第２の表面領域が除去された状態を示す
図である。
図から、ハードマスク層のうち、フォトレジストの開口
部の下方にある第２の表面領域が除去された状態を示す
図である。
【図１５】図１４のＩＣ中間レベル誘電体層の部分断面
図から、ＩＣ材料のうち、ハードマスクパターンの開口
部の下方にある第１の表面領域が除去された状態を示す
図である。
図から、ＩＣ材料のうち、ハードマスクパターンの開口
部の下方にある第１の表面領域が除去された状態を示す
図である。
【図１６】図１５のＩＣ中間レベル誘電体層の部分断面
図からハードマスクの一部分が除去されて、第２の中間
レベル誘電体層表面領域が露出された状態を示す図であ
る。
図からハードマスクの一部分が除去されて、第２の中間
レベル誘電体層表面領域が露出された状態を示す図であ
る。
【図１７】図１６のＩＣ中間レベル誘電体層の部分断面
図からＩＣ材料の第２の表面領域が除去された状態を示
す図である。
図からＩＣ材料の第２の表面領域が除去された状態を示
す図である。
【図１８】図１７のＩＣ中間レベル誘電体層の部分断面
図において、ＩＣ材料が除去された領域に導電性材料が
堆積された状態を示す図である。
図において、ＩＣ材料が除去された領域に導電性材料が
堆積された状態を示す図である。
【図１９】ＩＣ中間レベル誘電体層を、その上に位置す
る第１のハードマスク層及び第２のハードマスク層と、
第２のハードマスク層の上に位置するフォトレジスト層
と共に示す部分断面図である。
る第１のハードマスク層及び第２のハードマスク層と、
第２のハードマスク層の上に位置するフォトレジスト層
と共に示す部分断面図である。
【図２０】図１９のＩＣ中間レベル誘電体層の部分断面
図において、フォトレジスト内にマルチレベルパターン
が形成された状態を示す図である。
図において、フォトレジスト内にマルチレベルパターン
が形成された状態を示す図である。
【図２１】図２０のＩＣ中間レベル誘電体層の部分断面
図から、第２のハードマスク層のうち、フォトレジスト
の開口部の下方にある第１の表面領域が除去された状態
を示す図である。
図から、第２のハードマスク層のうち、フォトレジスト
の開口部の下方にある第１の表面領域が除去された状態
を示す図である。
【図２２】図２１のＩＣ中間レベル誘電体層の部分断面
図から、第１のハードマスク層のうち、第２のハードマ
スク層の開口部の下方にある第１の表面領域が除去され
た状態を示す図である。
図から、第１のハードマスク層のうち、第２のハードマ
スク層の開口部の下方にある第１の表面領域が除去され
た状態を示す図である。
【図２３】図２２のＩＣ中間レベル誘電体層の部分断面
図からフォトレジストの一部が除去されて、第２のハー
ドマスク層の第２の表面領域が露出された状態を示す図
である。
図からフォトレジストの一部が除去されて、第２のハー
ドマスク層の第２の表面領域が露出された状態を示す図
である。
【図２４】図２３のＩＣ中間レベル誘電体層の部分断面
図から、第２のハードマスク層のうち、フォトレジスト
の開口部の下方にある第２の表面領域が除去された状態
を示す図である。
図から、第２のハードマスク層のうち、フォトレジスト
の開口部の下方にある第２の表面領域が除去された状態
を示す図である。
【図２５】図２４のＩＣ中間レベル誘電体層の部分断面
図から、ＩＣ材料のうち、第１のハードマスク層の開口
部の下方にある第１の表面領域７１が除去された状態を
示す図である。
図から、ＩＣ材料のうち、第１のハードマスク層の開口
部の下方にある第１の表面領域７１が除去された状態を
示す図である。
【図２６】図２５のＩＣ中間レベル誘電体層の部分断面
図から第１のハードマスク層の第２の表面領域が除去さ
れた状態を示す図である。
図から第１のハードマスク層の第２の表面領域が除去さ
れた状態を示す図である。
【図２７】図２６のＩＣ中間レベル誘電体層の部分断面
図からＩＣ材料の第２の表面領域が除去された状態を示
す図である。
図からＩＣ材料の第２の表面領域が除去された状態を示
す図である。
【図２８】本発明による、ＩＣ材料表面からＩＣ材料内
の複数の中間レベルに達する電気的相互接続部を形成す
る方法の工程を示すフロー図である。
の複数の中間レベルに達する電気的相互接続部を形成す
る方法の工程を示すフロー図である。
【図２９】本発明による、集積回路材料をエッチングす
る方法の工程を示すフロー図である。
る方法の工程を示すフロー図である。
【図３０】本発明による、フォトレジストパターンの転
写により誘電体中間レベルと表面とを有する集積回路を
形成する方法の工程を示すフロー図である。
写により誘電体中間レベルと表面とを有する集積回路を
形成する方法の工程を示すフロー図である。
１０、３０、６０ 誘電体層 １１、３６、６２、６４ ハードマスク層 １２、３８、６６ フォトレジストパターン １３、２０、２２、２４、４０、４２、４６、４８、６
８ 開口部 ２６、５２ 導電性材料
８ 開口部 ２６、５２ 導電性材料
フロントページの続き (72)発明者 ツウエ ヌエン アメリカ合衆国 ワシントン 98683， バンクーバー， エスイー 171エスティ ー プレイス 1603 (72)発明者 チン−シム ペン アメリカ合衆国 ワシントン 98684， バンクーバー， エヌイー 159ティーエ イチ アベニュー 2014 (72)発明者 ブルース デール ウオーリック アメリカ合衆国 オレゴン 97008， ビ ーバートン， エスダブリュー バーロウ コート 14095
Claims (22)
- 【請求項１】 表面を有する集積回路材料の複数のレベ
ルを含む集積回路ウェハにおいて、該集積回路材料の該
表面から複数の中間レベルまでの電気的相互接続部を形
成する方法であって、 ａ）該集積回路材料の該表面上に位置するように、所定
の厚みを有し且つ表面を有するハードマスク層を形成す
る工程と、 ｂ）該ハードマスクの該表面上に位置するレジストパタ
ーンであって、複数の所定の厚みを有し且つ該レジスト
パターンを貫通して第１の所定のハードマスク表面領域
を露出させる開口部を有する、レジストパターンを形成
する工程と、 ｃ）該ハードマスク層のうち、工程ｂ）で形成された該
レジストパターンの該開口部の下方にある部分を除去す
る工程と、 ｄ）該レジストパターンの所定の一部分を除去すること
により、第２の所定のハードマスク表面領域を露出させ
る開口部を形成する工程と、 ｅ）該ハードマスク層のうち、工程ｄ）で形成された該
開口部の下方にある部分を除去することにより、複数の
所定の厚みを有し且つ該ハードマスクを貫通して第１の
所定の集積回路表面領域を露出させる開口部を有する、
ハードマスクパターンを形成する工程と、 ｆ）該集積回路材料のうち、工程ｅ）で形成された該ハ
ードマスクパターンの該開口部の下方にある部分を除去
する工程と、 ｇ）該ハードマスクパターンの所定の一部分を除去する
ことにより、第２の所定の集積回路表面領域を露出させ
る開口部を形成する工程と、 ｈ）該集積回路材料のうち、工程ｇ）で形成された該開
口部の下方にある部分を除去することにより、上層の該
レジストパターンの形状を概略再現するように該集積回
路材料を除去する工程と、を包含する、形成方法。 - 【請求項２】 工程ｂ）で形成された前記レジストパタ
ーンが第１及び第２の厚みを有し、該第２の厚みが該第
１の厚みよりも大きく、 工程ｅ）で形成された前記ハードマスクパターンが第１
及び第２の厚みを有し、該第２の厚みが該第１の厚みよ
りも大きく、 工程ｆ）及び工程ｈ）が、前記集積回路材料を２つの中
間レベルまで除去することを含み、該２つの中間レベル
のうち第１の中間レベルが工程ｅ）で形成された該ハー
ドマスクパターンの前記開口部の下方にあり、第２の中
間レベルが工程ｇ）で形成された該ハードマスクパター
ンの前記開口部の下方にあり、従って、該第２の中間レ
ベルが該第１の中間レベルよりも前記集積回路材料の前
記表面に近く、 それにより、２レベルを有する該レジストパターンが該
ハードマスクを介して該集積回路材料の複数の中間レベ
ルとして転写される、請求項１に記載の形成方法。 - 【請求項３】 工程ｆ）が、前記集積回路材料のうち工
程ｅ）で形成された前記開口部の下方にある部分を所定
の中間レベルまで除去する工程を含み、 工程ｈ）が、該集積回路材料のうちステップｇ）で形成
された前記開口部の下方にある部分を前記第２の中間レ
ベルまで除去する工程を含み、 工程ｈ）が、該集積回路材料のうちステップｅ）で形成
された該開口部の下方にある部分を、工程ｆ）の該所定
の中間レベルから前記第１の中間レベルまで更に除去す
る工程を含み、 それにより、該集積回路材料が２つの除去工程で３つの
中間レベルまで除去される、請求項２に記載の形成方
法。 - 【請求項４】 工程ｃ）が、前記ハードマスクのうち工
程ｂ）で形成された前記レジストパターンの前記開口部
の下方にある部分を、所定の厚みになるまで除去する工
程を含み、 工程ｅ）が、該ハードマスクのうち工程ｄ）で形成され
た該レジストパターンの前記開口部の下方にある部分を
前記第２の厚みになるまで除去する工程を含み、 工程ｅ）が、該レジストパターンのうち工程ｂ）で形成
された該開口部の下方にある該部分を工程ｃ）の該所定
の厚みから前記第１の厚みになるまで更に除去する工程
を含み、 それにより、該ハードマスクが２つの除去工程で３つの
厚みまで除去される、請求項３に記載の形成方法。 - 【請求項５】 前記ウェハが、前記集積回路材料内で３
つ以上の中間レベルにおいて接続領域を有しており、 工程ｆ）及び工程ｈ）が、該集積回路材料を４つ以上の
中間レベルまで除去する工程を含む、請求項３に記載の
形成方法。 - 【請求項６】 前記ウェハが、前記集積回路材料内で２
つの中間レベルにおいて接続領域を有しており、 工程ｆ）及び工程ｈ）が、該集積回路材料を３つの中間
レベルまで除去する工程を含む、請求項３に記載の形成
方法。 - 【請求項７】 工程ｆ）が、第２の中間レベルにおける
第２の接続領域まで延びるビアホールを形成するように
前記集積回路材料を除去する工程を含み、 工程ｈ）が、該集積回路材料のうち工程ｅ）で形成され
た前記開口部の下方にある部分を、第１の中間レベルに
おける第１の接続領域まで延びるビアホールを形成する
ように更に除去する工程を含み、 工程ｈ）が、工程ｇ）で形成された前記開口部の下方に
ある第３の中間レベルに溝を形成するように該集積回路
材料を除去する工程を含み、 それにより、２レベルを有するレジストパターンを用い
て前記集積回路ウェハ内の３つの中間レベルまで該集積
回路材料を除去する、請求項６に記載の形成方法。 - 【請求項８】 工程ｅ）に続いて、前記ハードマスクの
前記表面上に残留する前記レジストパターンを除去する
工程を更に含む、請求項７に記載の形成方法であって、
工程ｈ）に続いて、 ｉ）前記集積回路材料の前記表面上に残留する前記ハー
ドマスクパターンを除去する工程と、 ｊ）工程ｆ）及び工程ｈ）において該集積回路材料が除
去された前記集積回路ウェハの領域内に導電性材料を堆
積することにより、該表面から前記第１及び第２の接続
領域まで延びる電気的相互接続用ビアホールを形成し、
工程ｈ）で形成された前記溝内に導電性材料を堆積する
ことにより、前記第３の中間レベルと該表面との間の接
続線を形成する工程と、 ｋ）該表面を充填された導電性相互接続部と共に研磨す
ることにより、所定の平坦度を有する平面を形成し、そ
れにより、該集積回路ウェハ内の複数のレベルから該集
積回路ウェハの該表面まで電気的相互接続部を形成する
工程とを含む、形成方法。 - 【請求項９】 前記導電性材料が、銅、タングステン、
アルミニウム、及びアルミニウム合金から成る群より選
択される、請求項８に記載の形成方法。 - 【請求項１０】 前記導電性材料がＣＶＤ銅である、請
求項８に記載の形成方法。 - 【請求項１１】 前記ハードマスク層の前記第２の厚み
が、前記集積回路ウェハの前記表面と該集積回路材料の
前記第１の中間レベルとの間の距離の半分未満である、
請求項２に記載の形成方法。 - 【請求項１２】 前記ハードマスク層の前記集積回路材
料に対するエッチング選択性が４：１よりも高い、請求
項１に記載の形成方法。 - 【請求項１３】 前記ハードマスク層の材料が、窒化シ
リコン、ポリシリコン、二酸化シリコン、アモルファス
シリコン、及び窒化ボロンから成る群より選択される、
請求項１２に記載の形成方法。 - 【請求項１４】 前記ハードマスク層が、窒化チタン、
チタン、タングステン、及び導電性酸化膜から成る群よ
り選択される、請求項１２に記載の形成方法。 - 【請求項１５】 工程ａ）が、少なくとも２つのハード
マスク材料を用いて複数のハードマスク層を形成する工
程を含み、各ハードマスク層が所定の厚みを有し、互い
に接するハードマスク層の材料が異なるエッチング選択
性を有し、それにより、該複数のハードマスク層を別々
のエッチングプロセスにおいて除去することによりハー
ドマスクパターンを形成する、請求項１に記載の形成方
法。 - 【請求項１６】 工程ａ）が、前記集積回路の前記表面
上に位置するように第１のハードマスク層を形成する工
程を含み、該第１のハードマスク層が所定の厚みと表面
とを有し、 工程ａ）が、該第１のハードマスク層の該表面上に位置
するように、所定の厚みを有する第２のハードマスク層
を形成する工程を更に含み、工程ｅ）が該第２のハード
マスク層のうち工程ｄ）で形成された前記開口部の下方
にある部分を除去することにより第１及び第２の厚みを
有するハードマスクパターンを形成する工程を含み、該
第２の厚みが該第１の厚みよりも大きく、 工程ｅ）が、全ハードマスク層を貫通する開口部を有し
て該集積回路の前記第１の所定の表面領域を露出させる
ハードマスクパターンを形成する工程を含み、それによ
り、複数のハードマスク層からマルチレベルハードマス
クパターンを形成する、請求項１５に記載の形成方法。 - 【請求項１７】 工程ｅ）が、前記ハードマスクパター
ンの前記第１の厚みが前記第１のハードマスク層の厚み
であり且つ前記ハードマスクパターンの前記第２の厚み
が全ハードマスク層の厚みの総計となるように、前記第
２のハードマスク層の一部分を除去することを含み、 工程ｇ）が、前記第１のハードマスク層のうち工程ｅ）
で露出された部分を除去することにより前記第１の所定
の集積回路表面領域を露出させる開口部を形成する工程
を含み、 工程ｆ）及び工程ｈ）が、２つの中間レベルまで前記集
積回路材料を除去する工程を含み、該２つの中間レベル
のうち、第１の中間レベルが工程ｅ）で形成された前記
開口部の下方にあり、第２の中間レベルが工程ｇ）で形
成された該開口部の下方にあり、従って該第２の中間レ
ベルが該第１の中間レベルよりも該集積回路の前記表面
に近く、 それにより、該ハードマスクパターンの複数の厚みが複
数のハードマスク層の複数の厚みに相当する、請求項１
６に記載の形成方法。 - 【請求項１８】 表面を有する集積回路材料をエッチン
グする方法であって、 ａ）該集積回路材料の該表面上に位置するように、エッ
チング選択性を有するマスクを堆積する工程と、 ｂ）該マスク内に複数の厚みを有するパターンを形成す
る工程と、 ｃ）該マスクパターンを貫通する開口部がある場合に、
該集積回路の該表面のうち、該開口部を介して露出され
た部分を、該集積回路材料に対してエッチング選択性を
有するエッチャントでエッチングする工程と、 ｄ）該マスクに対してエッチング選択性を有するエッチ
ャントで、該マスクパターンから１層分の厚みをエッチ
ングすることにより、新しい集積回路の表面領域を露出
させる工程と、 ｅ）該マスクパターンの厚みの最後の層がエッチング除
去されるまで、工程ｃ）及び工程ｄ）を反復し、それに
より、工程ｂ）で形成された該マスクパターンに概略類
似の集積回路材料のパターンをエッチングにより形成す
る工程と、を包含する、エッチング方法。 - 【請求項１９】 前記マスクの前記集積回路材料に対す
る前記エッチング選択性が４：１よりも高い、請求項１
８に記載のエッチング方法。 - 【請求項２０】 工程ａ）で堆積されたマスクが表面を
有する、請求項１８に記載のエッチング方法であって、
工程ｂ）が、 １）該マスクの該表面上に位置するように、フォトレジ
スト材料層を堆積する工程と、 ２）該フォトレジスト層内に、複数の厚みを有するパタ
ーンを形成する工程と、 ３）該フォトレジスト層を貫通する開口部がある場合
に、該マスクの該表面のうち、該フォトレジスト層の開
口部を介して露出された部分をエッチングする工程と、 ４）該フォトレジストパターンから１層分の厚みをエッ
チングすることにより、新しいマスク表面領域を露出さ
せる工程と、 ５）該フォトレジストパターンの厚みの最後の層がエッ
チング除去されるまで、工程３）及び工程４）を反復
し、それにより、工程２）で形成された該フォトレジス
トパターン概略類似の集積回路材料のパターンをエッチ
ングにより形成する工程と、を含む、エッチング方法。 - 【請求項２１】 工程ａ）で堆積された前記マスクが、
層として形成された複数のマスク材料を含み、互いに接
するマスク層がエッチング選択可能であり、 工程ｄ）で前記マスクパターンから除去された１層分の
厚みが１種類のマスク材料の厚みであり、 それにより、複数のマスク材料の層を選択的にエッチン
グすることにより該マスクパターンを形成する、請求項
１８に記載のエッチング方法。 - 【請求項２２】 中間レベル誘電体層と表面とを有する
集積回路にフォトレジストパターンを転写する方法であ
って、 ａ）該集積回路の該表面上に位置するように、第１の厚
みと表面とを有する第１のハードマスク層を堆積する工
程と、 ｂ）所定の厚みと表面とを有し且つ該第１のハードマス
ク層と選択的にエッチング可能である第２のハードマス
ク層を、該第１のハードマスク層の表面上に位置するよ
うに堆積する工程と、 ｃ）該第２のハードマスク層の該表面上に位置するよう
に、所定の厚みを有するフォトレジスト層を堆積する工
程と、 ｄ）該フォトレジスト層の該所定の厚みより小さい第１
の厚みと該第１の厚みより大きい第２の厚みとを有する
フォトレジストパターンであって、該フォトレジストを
貫通して該第２のハードマスク層の第１の表面領域を露
出させる開口部をも有する、フォトレジストパターンを
形成する工程と、 ｅ）該第２のハードマスク層の該表面のうち工程ｄ）で
露出された領域をエッチングすることにより、該第１の
ハードマスク層の第１の表面領域を露出させる工程と、 ｆ）該第１のハードマスク層の該表面のうち工程ｅ）で
露出された領域をエッチングすることにより、該集積回
路の第１の表面領域を露出させる工程と、 ｇ）該フォトレジスト層のうち、該第１の厚みより大き
いが該第２の厚みより小さい部分をエッチングすること
により、該第２のハードマスク層の第２の表面領域を露
出させる工程と、 ｈ）該第２のハードマスク層の該表面のうち工程ｇ）で
露出された領域をエッチングすることにより、該第１の
ハードマスク層の第２の表面領域を露出させる工程と、 ｉ）該集積回路の該表面のうち工程ｆ）で露出された領
域を、所定の誘電体層中間レベルまでエッチングする工
程と、 ｊ）該第１のハードマスク層の該表面のうち工程ｈ）で
露出された領域をエッチングすることにより、該集積回
路の第２の表面領域を露出させる工程と、 ｋ）該集積回路の該表面のうち工程ｊ）で露出された領
域を所定の誘電体層中間レベルまでエッチングし、それ
により、２レベルを有するフォトレジストパターンを２
レベルを有するハードマスクとして転写し且つ該２レベ
ルを有するハードマスクを用いて該中間レベル誘電体層
内にマルチレベルパターンを形成する工程と、を包含す
る、転写方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/692,379 | 1996-08-05 | ||
| US08/692,379 US5821169A (en) | 1996-08-05 | 1996-08-05 | Hard mask method for transferring a multi-level photoresist pattern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10172963A true JPH10172963A (ja) | 1998-06-26 |
Family
ID=24780333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9068756A Pending JPH10172963A (ja) | 1996-08-05 | 1997-03-21 | 集積回路ウェハにおける電気的相互接続部の形成方法、エッチング方法、及びフォトレジストパターンの転写方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5821169A (ja) |
| JP (1) | JPH10172963A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019523A1 (en) * | 1998-09-25 | 2000-04-06 | Conexant Systems, Inc. | High-performance dual-damascene interconnect structures |
| JP2011071383A (ja) * | 2009-09-28 | 2011-04-07 | Toppan Printing Co Ltd | パターン形成方法、パターン形成体 |
| JP2013077776A (ja) * | 2011-09-30 | 2013-04-25 | Toppan Printing Co Ltd | パターン形成方法およびパターン形成体 |
| JP2016522930A (ja) * | 2013-04-30 | 2016-08-04 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチレベルマスク回路製造及び多層回路 |
Families Citing this family (78)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043164A (en) * | 1996-06-10 | 2000-03-28 | Sharp Laboratories Of America, Inc. | Method for transferring a multi-level photoresist pattern |
| US6303488B1 (en) | 1997-02-12 | 2001-10-16 | Micron Technology, Inc. | Semiconductor processing methods of forming openings to devices and substrates, exposing material from which photoresist cannot be substantially selectively removed |
| US5939334A (en) * | 1997-05-22 | 1999-08-17 | Sharp Laboratories Of America, Inc. | System and method of selectively cleaning copper substrate surfaces, in-situ, to remove copper oxides |
| US6218078B1 (en) * | 1997-09-24 | 2001-04-17 | Advanced Micro Devices, Inc. | Creation of an etch hardmask by spin-on technique |
| US6071824A (en) * | 1997-09-25 | 2000-06-06 | Advanced Micro Devices, Inc. | Method and system for patterning to enhance performance of a metal layer of a semiconductor device |
| US6140226A (en) * | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
| TW392324B (en) * | 1998-01-23 | 2000-06-01 | United Microelectronics Corp | Dual damascene process |
| TW374224B (en) * | 1998-04-03 | 1999-11-11 | United Microelectronics Corp | Dual damascene process for manufacturing low k dielectrics |
| TW383463B (en) | 1998-06-01 | 2000-03-01 | United Microelectronics Corp | Manufacturing method for dual damascene structure |
| US6680248B2 (en) | 1998-06-01 | 2004-01-20 | United Microelectronics Corporation | Method of forming dual damascene structure |
| TW377492B (en) * | 1998-06-08 | 1999-12-21 | United Microelectronics Corp | Method of manufacturing dual damascene |
| US6248429B1 (en) * | 1998-07-06 | 2001-06-19 | Micron Technology, Inc. | Metallized recess in a substrate |
| US6194321B1 (en) * | 1998-08-19 | 2001-02-27 | Micron Technology, Inc. | Semiconductor processing methods utilizing boron and nitrogen, and semiconductor wafers comprising boron and nitrogen |
| US6878635B1 (en) * | 1998-12-02 | 2005-04-12 | National Institute For Materials Science | Dry etching |
| US6200906B1 (en) | 1998-12-17 | 2001-03-13 | Micron Technology, Inc. | Stepped photoresist profile and opening formed using the profile |
| US6495468B2 (en) | 1998-12-22 | 2002-12-17 | Micron Technology, Inc. | Laser ablative removal of photoresist |
| JP3257593B2 (ja) * | 1999-02-05 | 2002-02-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| FR2791472B1 (fr) * | 1999-03-26 | 2002-07-05 | Commissariat Energie Atomique | Procede de creation de lignes de connexion et de points de contact sous-jacents dans un substrat dielectrique |
| US6890448B2 (en) * | 1999-06-11 | 2005-05-10 | Shipley Company, L.L.C. | Antireflective hard mask compositions |
| US6617098B1 (en) * | 1999-07-13 | 2003-09-09 | Input/Output, Inc. | Merged-mask micro-machining process |
| CN1192427C (zh) * | 1999-08-25 | 2005-03-09 | 因芬尼昂技术股份公司 | 制造具有至少一个金属化平面的集成电路的方法 |
| US6309962B1 (en) | 1999-09-15 | 2001-10-30 | Taiwan Semiconductor Manufacturing Company | Film stack and etching sequence for dual damascene |
| US6406999B1 (en) * | 1999-09-16 | 2002-06-18 | Agere Systems Guardian Corp. | Semiconductor device having reduced line width variations between tightly spaced and isolated features |
| US6297149B1 (en) * | 1999-10-05 | 2001-10-02 | International Business Machines Corporation | Methods for forming metal interconnects |
| US6165891A (en) | 1999-11-22 | 2000-12-26 | Chartered Semiconductor Manufacturing Ltd. | Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer |
| DE19958904C2 (de) * | 1999-12-07 | 2002-01-24 | Infineon Technologies Ag | Verfahren zur Herstellung einer Hartmaske auf einem Substrat |
| US6355399B1 (en) | 2000-01-18 | 2002-03-12 | Chartered Semiconductor Manufacturing Ltd. | One step dual damascene patterning by gray tone mask |
| US6284606B1 (en) | 2000-01-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd | Process to achieve uniform groove depth in a silicon substrate |
| US6465157B1 (en) | 2000-01-31 | 2002-10-15 | Chartered Semiconductor Manufacturing Ltd | Dual layer pattern formation method for dual damascene interconnect |
| EP1279071B1 (en) * | 2000-05-03 | 2011-03-23 | Caliper Life Sciences, Inc. | Multi depth substrate fabrication processes |
| US6544885B1 (en) | 2000-05-08 | 2003-04-08 | Advanced Micro Devices, Inc. | Polished hard mask process for conductor layer patterning |
| US6339001B1 (en) | 2000-06-16 | 2002-01-15 | International Business Machines Corporation | Formulation of multiple gate oxides thicknesses without exposing gate oxide or silicon surface to photoresist |
| WO2001099184A2 (en) * | 2000-06-21 | 2001-12-27 | Infineon Technologies North America Corp. | Dual damascene process utilizing a low-k dual dielectric |
| US6426301B1 (en) | 2000-07-31 | 2002-07-30 | Advanced Micro Devices, Inc. | Reduction of via etch charging damage through the use of a conducting hard mask |
| US6380073B1 (en) * | 2000-08-29 | 2002-04-30 | United Microelectronics Corp. | Method for forming metal interconnection structure without corner faceted |
| JP4850332B2 (ja) * | 2000-10-18 | 2012-01-11 | 東京エレクトロン株式会社 | デュアルダマシン構造のエッチング方法 |
| US6869879B1 (en) * | 2000-11-03 | 2005-03-22 | Advancedmicro Devices, Inc. | Method for forming conductive interconnects |
| US6514867B1 (en) * | 2001-03-26 | 2003-02-04 | Advanced Micro Devices, Inc. | Method of creating narrow trench lines using hard mask |
| US6514868B1 (en) | 2001-03-26 | 2003-02-04 | Advanced Micro Devices, Inc. | Method of creating a smaller contact using hard mask |
| US6534239B2 (en) | 2001-04-27 | 2003-03-18 | International Business Machines Corporation | Resist compositions with polymers having pendant groups containing plural acid labile moieties |
| US7078348B1 (en) | 2001-06-27 | 2006-07-18 | Advanced Micro Devices, Inc. | Dual layer patterning scheme to make dual damascene |
| US6905950B2 (en) | 2001-06-27 | 2005-06-14 | Advanced Micro Devices, Inc. | Growing copper vias or lines within a patterned resist using a copper seed layer |
| JP2003017465A (ja) * | 2001-06-29 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| US6696216B2 (en) | 2001-06-29 | 2004-02-24 | International Business Machines Corporation | Thiophene-containing photo acid generators for photolithography |
| US20030064582A1 (en) * | 2001-09-28 | 2003-04-03 | Oladeji Isaiah O. | Mask layer and interconnect structure for dual damascene semiconductor manufacturing |
| US6555467B2 (en) * | 2001-09-28 | 2003-04-29 | Sharp Laboratories Of America, Inc. | Method of making air gaps copper interconnect |
| US20030119305A1 (en) * | 2001-12-21 | 2003-06-26 | Huang Robert Y. S. | Mask layer and dual damascene interconnect structure in a semiconductor device |
| US6670271B1 (en) | 2002-01-17 | 2003-12-30 | Advanced Micro Devices, Inc. | Growing a dual damascene structure using a copper seed layer and a damascene resist structure |
| US6797630B1 (en) | 2002-06-28 | 2004-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Partial via hard mask open on low-k dual damascene etch with dual hard mask (DHM) approach |
| DE10240099A1 (de) * | 2002-08-30 | 2004-03-11 | Infineon Technologies Ag | Herstellungsverfahren für eine Halbleiterstruktur |
| GB2394879B (en) * | 2002-11-04 | 2005-11-23 | Electrolux Outdoor Prod Ltd | Trimmer |
| US7449407B2 (en) * | 2002-11-15 | 2008-11-11 | United Microelectronics Corporation | Air gap for dual damascene applications |
| US7138329B2 (en) * | 2002-11-15 | 2006-11-21 | United Microelectronics Corporation | Air gap for tungsten/aluminum plug applications |
| US6917109B2 (en) * | 2002-11-15 | 2005-07-12 | United Micorelectronics, Corp. | Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device |
| DE10303096B3 (de) * | 2003-01-27 | 2004-08-12 | Infineon Technologies Ag | Hartmaske und entsprechendes Herstellungsverfahren |
| JP2004356469A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7352053B2 (en) * | 2003-10-29 | 2008-04-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Insulating layer having decreased dielectric constant and increased hardness |
| US7235342B2 (en) * | 2004-01-28 | 2007-06-26 | International Business Machines Corporation | Negative photoresist composition including non-crosslinking chemistry |
| US7011923B2 (en) | 2004-04-07 | 2006-03-14 | International Business Machines Corporation | Negative photoresist and method of using thereof |
| KR100641553B1 (ko) * | 2004-12-23 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자에서 패턴 형성 방법 |
| EP1762895B1 (en) * | 2005-08-29 | 2016-02-24 | Rohm and Haas Electronic Materials, L.L.C. | Antireflective Hard Mask Compositions |
| KR100687434B1 (ko) * | 2005-12-26 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이금속 배선을 갖는 반도체 소자 |
| US20070205507A1 (en) * | 2006-03-01 | 2007-09-06 | Hui-Lin Chang | Carbon and nitrogen based cap materials for metal hard mask scheme |
| DE102006025405B4 (de) * | 2006-05-31 | 2018-03-29 | Globalfoundries Inc. | Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen |
| US20090267234A1 (en) * | 2006-06-21 | 2009-10-29 | Nxp B.V. | Semiconductor Device and Method of Manufacturing a Semiconductor Device |
| US7758763B2 (en) * | 2006-10-31 | 2010-07-20 | Applied Materials, Inc. | Plasma for resist removal and facet control of underlying features |
| US9460924B2 (en) * | 2007-03-26 | 2016-10-04 | GlobalFoundries, Inc. | Semiconductor device having structure with fractional dimension of the minimum dimension of a lithography system |
| US7503818B1 (en) * | 2007-08-23 | 2009-03-17 | James Hagan | Propulsion system for a ship or seagoing vessel |
| US7973413B2 (en) * | 2007-08-24 | 2011-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-substrate via for semiconductor device |
| US9985190B2 (en) * | 2016-05-18 | 2018-05-29 | eLux Inc. | Formation and structure of post enhanced diodes for orientation control |
| US10312137B2 (en) * | 2016-06-07 | 2019-06-04 | Applied Materials, Inc. | Hardmask layer for 3D NAND staircase structure in semiconductor applications |
| TWI680496B (zh) | 2016-09-13 | 2019-12-21 | 美商應用材料股份有限公司 | 高壓縮/拉伸的翹曲晶圓上的厚鎢硬遮罩膜沉積 |
| KR102557334B1 (ko) | 2017-02-01 | 2023-07-18 | 어플라이드 머티어리얼스, 인코포레이티드 | 하드마스크 적용들을 위한 붕소 도핑 텅스텐 탄화물 |
| US10312103B2 (en) | 2017-02-28 | 2019-06-04 | International Business Machines Corporation | Alternating hardmasks for tight-pitch line formation |
| US10103022B2 (en) | 2017-03-20 | 2018-10-16 | International Business Machines Corporation | Alternating hardmasks for tight-pitch line formation |
| TWI713961B (zh) | 2018-01-15 | 2020-12-21 | 美商應用材料股份有限公司 | 針對碳化鎢膜改善附著及缺陷之技術 |
| JP2020129654A (ja) * | 2019-01-18 | 2020-08-27 | ヘリオス バイオエレクトロニクス インコーポレイテッド | マルチレベルエッチングの方法、半導体センシングデバイス、および半導体センシングデバイスを製造するための方法 |
| US11195792B2 (en) * | 2020-01-10 | 2021-12-07 | International Business Machines Corporation | Top via stack |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916511A (en) * | 1985-05-03 | 1990-04-10 | Texas Instruments Incorporated | Trench structure and process |
| US5173442A (en) * | 1990-07-23 | 1992-12-22 | Microelectronics And Computer Technology Corporation | Methods of forming channels and vias in insulating layers |
| US5091339A (en) * | 1990-07-23 | 1992-02-25 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming vias and channels in multilayer electrical interconnects |
| US5264076A (en) * | 1992-12-17 | 1993-11-23 | At&T Bell Laboratories | Integrated circuit process using a "hard mask" |
| US5346586A (en) * | 1992-12-23 | 1994-09-13 | Micron Semiconductor, Inc. | Method for selectively etching polysilicon to gate oxide using an insitu ozone photoresist strip |
| US5468342A (en) * | 1994-04-28 | 1995-11-21 | Cypress Semiconductor Corp. | Method of etching an oxide layer |
| US5466639A (en) * | 1994-10-06 | 1995-11-14 | Micron Semiconductor, Inc. | Double mask process for forming trenches and contacts during the formation of a semiconductor memory device |
| US5632908A (en) * | 1995-02-01 | 1997-05-27 | Lucent Technologies Inc. | Method for making aligned features |
| US5567334A (en) * | 1995-02-27 | 1996-10-22 | Texas Instruments Incorporated | Method for creating a digital micromirror device using an aluminum hard mask |
-
1996
- 1996-08-05 US US08/692,379 patent/US5821169A/en not_active Expired - Lifetime
-
1997
- 1997-03-21 JP JP9068756A patent/JPH10172963A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019523A1 (en) * | 1998-09-25 | 2000-04-06 | Conexant Systems, Inc. | High-performance dual-damascene interconnect structures |
| JP2011071383A (ja) * | 2009-09-28 | 2011-04-07 | Toppan Printing Co Ltd | パターン形成方法、パターン形成体 |
| JP2013077776A (ja) * | 2011-09-30 | 2013-04-25 | Toppan Printing Co Ltd | パターン形成方法およびパターン形成体 |
| JP2016522930A (ja) * | 2013-04-30 | 2016-08-04 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチレベルマスク回路製造及び多層回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5821169A (en) | 1998-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10172963A (ja) | 集積回路ウェハにおける電気的相互接続部の形成方法、エッチング方法、及びフォトレジストパターンの転写方法 | |
| US6291137B1 (en) | Sidewall formation for sidewall patterning of sub 100 nm structures | |
| JP4094073B2 (ja) | 半導体装置を製作する方法 | |
| US6627557B2 (en) | Semiconductor device and method for manufacturing the same | |
| TWI391988B (zh) | 利用間距減縮製造裝置之方法及相關結構 | |
| US6156485A (en) | Film scheme to solve high aspect ratio metal etch masking layer selectivity and improve photo I-line PR resolution capability in quarter-micron technology | |
| TWI503863B (zh) | 包含緊密間距接點的半導體結構及其形成方法 | |
| JP3625121B2 (ja) | マルチレベルフォトレジストパターンを転写するための方法 | |
| US11676821B2 (en) | Self-aligned double patterning | |
| JP2000058536A (ja) | 半導体装置及びその製造方法 | |
| US6147005A (en) | Method of forming dual damascene structures | |
| TW200303599A (en) | Manufacturing method of semiconductor device | |
| JP3312604B2 (ja) | 半導体装置の製造方法 | |
| JP2000150632A (ja) | 半導体装置の製造方法 | |
| US7648910B2 (en) | Method of manufacturing opening and via opening | |
| US11784056B2 (en) | Self-aligned double patterning | |
| US6586324B2 (en) | Method of forming interconnects | |
| JPH1187351A (ja) | 半導体素子の絶縁膜の形成方法 | |
| TWI770117B (zh) | 半導體結構的形成方法 | |
| JP2005327873A (ja) | 半導体装置及びその製造方法 | |
| US8329522B2 (en) | Method for fabricating semiconductor device | |
| US11756790B2 (en) | Method for patterning a dielectric layer | |
| KR20090130678A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| TW442939B (en) | Contact hole formation method to increase tungsten back-filling effect | |
| TW471125B (en) | Manufacturing method of dual metal damascene |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030106 |