JPH10171545A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH10171545A JPH10171545A JP8331021A JP33102196A JPH10171545A JP H10171545 A JPH10171545 A JP H10171545A JP 8331021 A JP8331021 A JP 8331021A JP 33102196 A JP33102196 A JP 33102196A JP H10171545 A JPH10171545 A JP H10171545A
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
Abstract
(57)【要約】
【課題】 電界効果トランジスタで構成された定電圧回
路において、低電圧でも安定して起動する。 【解決手段】 電界効果トランジスタＱ１のソース又は
ドレインに抵抗Ｒ２、Ｒ１の順に直列に接続する。更に
そのソース又はドレインに抵抗Ｒ３とダイオードＤ２の
順に直列となるように接続する。抵抗Ｒ１、Ｒ２の接続
中点と、抵抗Ｒ３とダイオードＤ２の接続中点との電圧
を比較する比較手段１を設ける。比較手段１より出力さ
れる比較結果を電界効果トランジスタＱ１のゲートに印
加する。そして、起動電流Ｉ３を流す起動回路Ｒ４を前
記トランジスタＱ１の前記ソース又はドレインに接続す
る。
路において、低電圧でも安定して起動する。 【解決手段】 電界効果トランジスタＱ１のソース又は
ドレインに抵抗Ｒ２、Ｒ１の順に直列に接続する。更に
そのソース又はドレインに抵抗Ｒ３とダイオードＤ２の
順に直列となるように接続する。抵抗Ｒ１、Ｒ２の接続
中点と、抵抗Ｒ３とダイオードＤ２の接続中点との電圧
を比較する比較手段１を設ける。比較手段１より出力さ
れる比較結果を電界効果トランジスタＱ１のゲートに印
加する。そして、起動電流Ｉ３を流す起動回路Ｒ４を前
記トランジスタＱ１の前記ソース又はドレインに接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は定電圧回路に関し、
特に電界効果トランジスタを用いた定電圧回路に関す
る。
特に電界効果トランジスタを用いた定電圧回路に関す
る。
【０００２】
【従来の技術】従来のバイポーラトランジスタを用いた
定電圧回路を図４に示す。トランジスタＱ１７とＱ１８
によりカレントミラー回路が構成されており、トランジ
スタＱ１８のエミッタ側に抵抗Ｒ６が接続される。トラ
ンジスタＱ１７のベース・エミッタ間の電圧をＶＦ１７
とし、トランジスタＱ１８のベース・エミッタ間の電圧
をＶＦ１８とする。例えば、トランジスタＱ１７の能力
が１倍で、トランジスタＱ１８の能力が１０倍である。
定常状態では、トランジスタＱ１７を流れる電流Ｉ６
と、トランジスタＱ１８を流れる電流Ｉ７の大きさが等
しくなるように抵抗Ｒ６を設定する。抵抗Ｒ６に与えら
れる電圧は次式で表される。
定電圧回路を図４に示す。トランジスタＱ１７とＱ１８
によりカレントミラー回路が構成されており、トランジ
スタＱ１８のエミッタ側に抵抗Ｒ６が接続される。トラ
ンジスタＱ１７のベース・エミッタ間の電圧をＶＦ１７
とし、トランジスタＱ１８のベース・エミッタ間の電圧
をＶＦ１８とする。例えば、トランジスタＱ１７の能力
が１倍で、トランジスタＱ１８の能力が１０倍である。
定常状態では、トランジスタＱ１７を流れる電流Ｉ６
と、トランジスタＱ１８を流れる電流Ｉ７の大きさが等
しくなるように抵抗Ｒ６を設定する。抵抗Ｒ６に与えら
れる電圧は次式で表される。
【０００３】
【数１】
【０００４】但し、ＶT＝ｋＴ／ｑ（ｋ：ボルツマン定
数、Ｔ：絶対温度、ｑ：電子の電荷量）である。また、
ＩSはトランジスタＱ１７の飽和電流である。これによ
り、抵抗Ｒ６に流れる電流Ｉ７’は近似的に次式で表さ
れる。
数、Ｔ：絶対温度、ｑ：電子の電荷量）である。また、
ＩSはトランジスタＱ１７の飽和電流である。これによ
り、抵抗Ｒ６に流れる電流Ｉ７’は近似的に次式で表さ
れる。
【０００５】
【数２】
【０００６】トランジスタＱ１６及びＱ１９の能力が１
倍であるとき、電流Ｉ７と同じ大きさの電流Ｉ８が抵抗
Ｒ７及びダイオードＤ５に流れる。ダイオードＤ５の順
方向電圧をＶＦ５で表すと、電圧Ｖｏｕｔは次式で表さ
れる。
倍であるとき、電流Ｉ７と同じ大きさの電流Ｉ８が抵抗
Ｒ７及びダイオードＤ５に流れる。ダイオードＤ５の順
方向電圧をＶＦ５で表すと、電圧Ｖｏｕｔは次式で表さ
れる。
【０００７】
【数３】
【０００８】電圧Ｖｏｕｔは抵抗Ｒ６、Ｒ７の比とトラ
ンジスタＱ１７とＱ１８の能力の比で決定される。尚、
起動回路１６は起動時にトランジスタＱ１７、Ｑ１８を
オンするために電流を供給する回路である。
ンジスタＱ１７とＱ１８の能力の比で決定される。尚、
起動回路１６は起動時にトランジスタＱ１７、Ｑ１８を
オンするために電流を供給する回路である。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の定電圧回路はバイポーラトランジスタで構成されて
おり、電界効果トランジスタで同じ回路を構成すること
ができなかった。
来の定電圧回路はバイポーラトランジスタで構成されて
おり、電界効果トランジスタで同じ回路を構成すること
ができなかった。
【００１０】本発明は上記課題を解決するために、電界
効果トランジスタで構成された定電圧回路を提供するこ
とを目的とする。
効果トランジスタで構成された定電圧回路を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の構成では、電界効果トランジスタの
ソース又はドレインに第１の抵抗及び第２の抵抗を直列
に接続し、前記ソース又はドレインに更に第３の抵抗及
びダイオードを直列となるように接続し、前記第１及び
第２の抵抗の接続中点と、前記第３の抵抗と前記ダイオ
ードの接続中点との電圧を比較する比較手段を設け、前
記比較手段より出力される比較結果を前記電界効果トラ
ンジスタのゲートに印加するとともに、起動電流を流す
起動回路を前記ソース又はドレインに接続している。
に、本発明の第１の構成では、電界効果トランジスタの
ソース又はドレインに第１の抵抗及び第２の抵抗を直列
に接続し、前記ソース又はドレインに更に第３の抵抗及
びダイオードを直列となるように接続し、前記第１及び
第２の抵抗の接続中点と、前記第３の抵抗と前記ダイオ
ードの接続中点との電圧を比較する比較手段を設け、前
記比較手段より出力される比較結果を前記電界効果トラ
ンジスタのゲートに印加するとともに、起動電流を流す
起動回路を前記ソース又はドレインに接続している。
【００１２】このような構成では、起動回路により起動
電流が定電圧回路に流れる。起動時のようにトランジス
タがオフしている場合、この起動電流により比較手段に
オフセットが与えられる。このオフセットをコンパレー
タ等の比較手段で比較し、比較結果をトランジスタのゲ
ートに印加する。これにより、トランジスタがオンす
る。一旦トランジスタがオンすると、定電圧回路は帰還
制御により定電圧を出力する。
電流が定電圧回路に流れる。起動時のようにトランジス
タがオフしている場合、この起動電流により比較手段に
オフセットが与えられる。このオフセットをコンパレー
タ等の比較手段で比較し、比較結果をトランジスタのゲ
ートに印加する。これにより、トランジスタがオンす
る。一旦トランジスタがオンすると、定電圧回路は帰還
制御により定電圧を出力する。
【００１３】また、本発明の第２の構成では、電界効果
トランジスタのソース又はドレインに第１の抵抗及び第
２の抵抗を直列に接続し、前記ソース又はドレインに更
に第３の抵抗及びダイオードを直列となるように接続
し、前記第１及び第２の抵抗の接続中点と、前記第３の
抵抗と前記ダイオードの接続中点との電圧を比較する比
較手段を設け、前記比較手段より出力される比較結果を
前記電界効果トランジスタのゲートに印加するととも
に、前記比較手段の出力側にプリドライバ回路を設け、
定電圧回路に印加する電源電圧が所定の電圧以下のとき
に、前記プリドライバ回路で前記電界効果トランジスタ
をオンさせるようにしている。
トランジスタのソース又はドレインに第１の抵抗及び第
２の抵抗を直列に接続し、前記ソース又はドレインに更
に第３の抵抗及びダイオードを直列となるように接続
し、前記第１及び第２の抵抗の接続中点と、前記第３の
抵抗と前記ダイオードの接続中点との電圧を比較する比
較手段を設け、前記比較手段より出力される比較結果を
前記電界効果トランジスタのゲートに印加するととも
に、前記比較手段の出力側にプリドライバ回路を設け、
定電圧回路に印加する電源電圧が所定の電圧以下のとき
に、前記プリドライバ回路で前記電界効果トランジスタ
をオンさせるようにしている。
【００１４】このような構成によると、起動時のように
電源電圧が低いとき、定電圧回路は例えばプリドライバ
回路の能力バランスによって電解効果トランジスタをオ
ンさせる。これにより、帰還制御が正常に行われるよう
になるので定電圧回路の動作が不安定になりにくい。
電源電圧が低いとき、定電圧回路は例えばプリドライバ
回路の能力バランスによって電解効果トランジスタをオ
ンさせる。これにより、帰還制御が正常に行われるよう
になるので定電圧回路の動作が不安定になりにくい。
【００１５】
＜第１の実施形態＞本発明の第１の実施形態について図
１を用いて説明する。図１は本実施形態の定電圧回路の
回路図である。ｎチャネル型のＭＯＳ（metal-oxide-se
miconductor）電界効果トランジスタＱ１により、後述
するように電圧Ｖｏｕｔが一定に保持される。トランジ
スタＱ１のソース側から順に抵抗Ｒ２及び抵抗Ｒ１とダ
イオードＤ１が直列に接続される。更に並列にトランジ
スタＱ１のソース側に抵抗Ｒ３及びダイオードＤ２が直
列となるように接続される。
１を用いて説明する。図１は本実施形態の定電圧回路の
回路図である。ｎチャネル型のＭＯＳ（metal-oxide-se
miconductor）電界効果トランジスタＱ１により、後述
するように電圧Ｖｏｕｔが一定に保持される。トランジ
スタＱ１のソース側から順に抵抗Ｒ２及び抵抗Ｒ１とダ
イオードＤ１が直列に接続される。更に並列にトランジ
スタＱ１のソース側に抵抗Ｒ３及びダイオードＤ２が直
列となるように接続される。
【００１６】抵抗Ｒ２と抵抗Ｒ１との接続点及び抵抗Ｒ
３とダイオードＤ２との接続点は、それぞれコンパレー
タ回路１の反転入力（−）及び非反転入力（＋）にそれ
ぞれ接続されている。また、ダイオードＤ１及びＤ２は
ダイオード構成に接続されたトランジスタにより形成さ
れている。
３とダイオードＤ２との接続点は、それぞれコンパレー
タ回路１の反転入力（−）及び非反転入力（＋）にそれ
ぞれ接続されている。また、ダイオードＤ１及びＤ２は
ダイオード構成に接続されたトランジスタにより形成さ
れている。
【００１７】抵抗Ｒ２及びＲ３の抵抗値は等しい。電圧
Ｖｏｕｔが定電圧回路より出力したい設定値であるとき
に、電流Ｉ１とＩ２が等しくなるように抵抗Ｒ１が設定
されている。そのとき、コンパレータ回路１の反転入力
（−）の電圧ＶAと非反転入力（＋）の電圧ＶBが等しく
なる。コンパレータ回路１で電圧ＶAとＶBを比較した結
果をプリドライバ回路２でトランジスタＱ１のゲートに
印加することにより、帰還制御する。
Ｖｏｕｔが定電圧回路より出力したい設定値であるとき
に、電流Ｉ１とＩ２が等しくなるように抵抗Ｒ１が設定
されている。そのとき、コンパレータ回路１の反転入力
（−）の電圧ＶAと非反転入力（＋）の電圧ＶBが等しく
なる。コンパレータ回路１で電圧ＶAとＶBを比較した結
果をプリドライバ回路２でトランジスタＱ１のゲートに
印加することにより、帰還制御する。
【００１８】ダイオードＤ１の順方向電圧をＶＦ１と
し、ダイオードＤ２の順方向電圧をＶＦ２とする。例え
ば、ダイオードＤ１の能力がダイオードＤ２の能力の１
０倍であれば、抵抗Ｒ１の両端に与えられる電圧は次式
で与えられる。
し、ダイオードＤ２の順方向電圧をＶＦ２とする。例え
ば、ダイオードＤ１の能力がダイオードＤ２の能力の１
０倍であれば、抵抗Ｒ１の両端に与えられる電圧は次式
で与えられる。
【００１９】
【数４】
【００２０】これにより、抵抗Ｒ１に流れる電流Ｉ１が
次式で表される。
次式で表される。
【００２１】
【数５】
【００２２】定常状態ではＩ１＝Ｉ２なので、電圧Ｖｏ
ｕｔは次式で表される。
ｕｔは次式で表される。
【００２３】
【数６】
【００２４】このように、電圧ＶｏｕｔはダイオードＤ
１及びＤ２の能力の比と、抵抗Ｒ１、Ｒ２の比によって
決定される。尚、ダイオードＤ１とＤ２の能力は電圧Ｖ
ｏｕｔの設定値に応じて適当に設定することができる。
１及びＤ２の能力の比と、抵抗Ｒ１、Ｒ２の比によって
決定される。尚、ダイオードＤ１とＤ２の能力は電圧Ｖ
ｏｕｔの設定値に応じて適当に設定することができる。
【００２５】電圧Ｖｏｕｔが設定値よりも低くなった場
合、電流Ｉ１及びＩ２が小さくなる。順方向電圧ＶＦ１
及びＶＦ２は電流の変化に対して変動が小さく、一方、
抵抗Ｒ１による電圧降下は電流Ｉ１に比例するため、電
圧ＶAがＶBよりも低くなる。これにより、コンパレータ
回路１はハイレベル側に比較結果を出力し、プリドライ
バ回路２によりトランジスタＱ１を更にオンする。これ
により、電圧Ｖｏｕｔが設定値に保持される。電圧Ｖｏ
ｕｔが設定値よりも高くなった場合においても、同様に
帰還制御により設定値に保持される。
合、電流Ｉ１及びＩ２が小さくなる。順方向電圧ＶＦ１
及びＶＦ２は電流の変化に対して変動が小さく、一方、
抵抗Ｒ１による電圧降下は電流Ｉ１に比例するため、電
圧ＶAがＶBよりも低くなる。これにより、コンパレータ
回路１はハイレベル側に比較結果を出力し、プリドライ
バ回路２によりトランジスタＱ１を更にオンする。これ
により、電圧Ｖｏｕｔが設定値に保持される。電圧Ｖｏ
ｕｔが設定値よりも高くなった場合においても、同様に
帰還制御により設定値に保持される。
【００２６】起動回路１７は抵抗Ｒ４から成る。もし起
動回路１７がない場合、電源電圧Ｖｄｄが初めて印加さ
れた起動時にトランジスタＱ１がオフしたままになるこ
とがあり、このような場合には電圧Ｖｏｕｔは不定とな
る。
動回路１７がない場合、電源電圧Ｖｄｄが初めて印加さ
れた起動時にトランジスタＱ１がオフしたままになるこ
とがあり、このような場合には電圧Ｖｏｕｔは不定とな
る。
【００２７】起動時には抵抗Ｒ４により起動電流Ｉ３を
流すことによってトランジスタＱ１がオフ状態でも電圧
ＶAがＶBよりも小さくなるように、オフセットが与えら
れる。コンパレータ回路１でこのオフセットを比較する
ことにより、トランジスタＱ１をオンする。これによ
り、電圧Ｖｏｕｔが設定値に保持される。ところで、起
動電流Ｉ３が余りにも大きいと、帰還制御を行っても電
圧ＶAがＶBに対して高くなったままの状態となってしま
う。そのため、起動電流Ｉ３は次式のように制限され
る。 Ｉ３＜２×Ｉ１（但し、Ｉ１は定常状態での電流であ
る）
流すことによってトランジスタＱ１がオフ状態でも電圧
ＶAがＶBよりも小さくなるように、オフセットが与えら
れる。コンパレータ回路１でこのオフセットを比較する
ことにより、トランジスタＱ１をオンする。これによ
り、電圧Ｖｏｕｔが設定値に保持される。ところで、起
動電流Ｉ３が余りにも大きいと、帰還制御を行っても電
圧ＶAがＶBに対して高くなったままの状態となってしま
う。そのため、起動電流Ｉ３は次式のように制限され
る。 Ｉ３＜２×Ｉ１（但し、Ｉ１は定常状態での電流であ
る）
【００２８】これにより、電源投入時や瞬断時等の動作
環境においても、定電圧回路の動作が安定する。
環境においても、定電圧回路の動作が安定する。
【００２９】基準電圧源として定電圧回路が必要となる
Ｄ／Ａコンバータや電圧を検出して出力がセットかリセ
ットかを決めるリセットＩＣ（integrated circuit）等
のＩＣに本実施形態の定電圧回路を利用することができ
る。
Ｄ／Ａコンバータや電圧を検出して出力がセットかリセ
ットかを決めるリセットＩＣ（integrated circuit）等
のＩＣに本実施形態の定電圧回路を利用することができ
る。
【００３０】図１において、Ｑ１をｐチャネル型のＭＯ
Ｓトランジスタに変更した場合、ｐチャネル型のＭＯＳ
トランジスタについてのソースをＶｄｄに接続し、ドレ
インを抵抗Ｒ２の側に接続するとともにコンパレータ回
路１の反転入力（−）にＶBを印加し、非反転入力
（＋）にＶAを印加するようにする。
Ｓトランジスタに変更した場合、ｐチャネル型のＭＯＳ
トランジスタについてのソースをＶｄｄに接続し、ドレ
インを抵抗Ｒ２の側に接続するとともにコンパレータ回
路１の反転入力（−）にＶBを印加し、非反転入力
（＋）にＶAを印加するようにする。
【００３１】＜第２の実施形態＞本発明の第２の実施形
態について図２を用いて説明する。図２はＭＯＳで構成
した定電圧回路の回路図であり、上記第１の実施形態
（図１）と以下に説明する部分以外は同様の構成となっ
ている。定電圧回路は電源電圧Ｖｄｄとグランドレベル
Ｖｓｓが与えられることによりトランジスタＱ２を帰還
制御して設定された電圧Ｖｏｕｔを出力する。
態について図２を用いて説明する。図２はＭＯＳで構成
した定電圧回路の回路図であり、上記第１の実施形態
（図１）と以下に説明する部分以外は同様の構成となっ
ている。定電圧回路は電源電圧Ｖｄｄとグランドレベル
Ｖｓｓが与えられることによりトランジスタＱ２を帰還
制御して設定された電圧Ｖｏｕｔを出力する。
【００３２】起動回路１２として例えばいくつかのトラ
ンジスタを直列接続して抵抗値を数百ｋΩとする。起動
回路１２に直接抵抗を設けるよりもトランジスタのオン
抵抗を用いた抵抗を設ける方が面積が小さくなる。起動
回路１２により起動電流Ｉ４が流される。抵抗部１５は
トランジスタＱ２のソース側に接続されており、抵抗図
１において抵抗Ｒ２とＲ３に対応するものである。
ンジスタを直列接続して抵抗値を数百ｋΩとする。起動
回路１２に直接抵抗を設けるよりもトランジスタのオン
抵抗を用いた抵抗を設ける方が面積が小さくなる。起動
回路１２により起動電流Ｉ４が流される。抵抗部１５は
トランジスタＱ２のソース側に接続されており、抵抗図
１において抵抗Ｒ２とＲ３に対応するものである。
【００３３】そして、抵抗部１５に流れる電流は２つに
分けられ、一方の電流Ｉ５は抵抗Ｒ５とダイオードＤ３
に流れ、他方の電流Ｉ６はダイオードＤ４に流れる。ダ
イオードＤ３及びＤ４はダイオード構成に接続されたト
ランジスタにより形成されている。
分けられ、一方の電流Ｉ５は抵抗Ｒ５とダイオードＤ３
に流れ、他方の電流Ｉ６はダイオードＤ４に流れる。ダ
イオードＤ３及びＤ４はダイオード構成に接続されたト
ランジスタにより形成されている。
【００３４】コンパレータ回路１０は主にトランジスタ
Ｑ８、Ｑ９から成る差動増幅回路であり、抵抗部１５と
抵抗Ｒ５の接続点の電圧ＶCと、抵抗部１５とダイオー
ドＤ４の接続点の電圧ＶDを比較する。この差動増幅回
路を動作させるため、電源電圧Ｖｄｄ側にトランジスタ
Ｑ３と、グランドレベルＶｓｓ側にトランジスタＱ５、
Ｑ６から成るカレントミラー回路が設けられている。ト
ランジスタＱ９のソース側からプリドライバ回路１１に
信号が送られる。コンデンサ部１３は帰還制御による発
振を防止するために設けられている。また、コンデンサ
部１３にコンデンサを１つだけ設けてもよい。
Ｑ８、Ｑ９から成る差動増幅回路であり、抵抗部１５と
抵抗Ｒ５の接続点の電圧ＶCと、抵抗部１５とダイオー
ドＤ４の接続点の電圧ＶDを比較する。この差動増幅回
路を動作させるため、電源電圧Ｖｄｄ側にトランジスタ
Ｑ３と、グランドレベルＶｓｓ側にトランジスタＱ５、
Ｑ６から成るカレントミラー回路が設けられている。ト
ランジスタＱ９のソース側からプリドライバ回路１１に
信号が送られる。コンデンサ部１３は帰還制御による発
振を防止するために設けられている。また、コンデンサ
部１３にコンデンサを１つだけ設けてもよい。
【００３５】プリドライバ回路１１は主にトランジスタ
Ｑ４とＱ７を用いてコンパレータ回路１０からの信号に
よりトランジスタＱ２を制御する。トランジスタＱ１３
はダイオードの役割を担っている。プリドライバ回路１
１はトランジスタＱ２を帰還制御することにより電圧Ｖ
ｏｕｔを設定値に保持する。尚、トランジスタＱ１０は
トランジスタＱ３、Ｑ４を駆動するために設けられてお
り、抵抗部１４を介してグランドレベルＶｓｓに接続さ
れる。
Ｑ４とＱ７を用いてコンパレータ回路１０からの信号に
よりトランジスタＱ２を制御する。トランジスタＱ１３
はダイオードの役割を担っている。プリドライバ回路１
１はトランジスタＱ２を帰還制御することにより電圧Ｖ
ｏｕｔを設定値に保持する。尚、トランジスタＱ１０は
トランジスタＱ３、Ｑ４を駆動するために設けられてお
り、抵抗部１４を介してグランドレベルＶｓｓに接続さ
れる。
【００３６】起動時にトランジスタＱ２がオンしていな
い場合、起動回路１２がないと正常な帰還制御が行われ
ないが、起動回路１２からの起動電流Ｉ４により抵抗部
１５を介してダイオードＤ３、Ｄ４にそれぞれ電流Ｉ
５、Ｉ６が流れる。そして、コンパレータ回路１０を構
成するトランジスタＱ８及びＱ９の各ゲートに電圧ＶC
とＶDの電圧が与えられ、比較されることにより、正常
な動作を開始できるようになっている。
い場合、起動回路１２がないと正常な帰還制御が行われ
ないが、起動回路１２からの起動電流Ｉ４により抵抗部
１５を介してダイオードＤ３、Ｄ４にそれぞれ電流Ｉ
５、Ｉ６が流れる。そして、コンパレータ回路１０を構
成するトランジスタＱ８及びＱ９の各ゲートに電圧ＶC
とＶDの電圧が与えられ、比較されることにより、正常
な動作を開始できるようになっている。
【００３７】例えば、ダイオードＤ３の能力がダイオー
ドＤ４の能力の１０倍であるとすると、電流Ｉ５は上記
第１の実施形態と同様に次式のように表される。
ドＤ４の能力の１０倍であるとすると、電流Ｉ５は上記
第１の実施形態と同様に次式のように表される。
【００３８】
【数７】
【００３９】起動回路１２における電流Ｉ４の条件は上
記第１の実施形態の場合と同様に次式で表される。 Ｉ４＜２×Ｉ５
記第１の実施形態の場合と同様に次式で表される。 Ｉ４＜２×Ｉ５
【００４０】次に、電圧Ｖｏｕｔの起動特性を図３に示
す。図３は電圧Ｖｏｕｔを１．２Ｖに設定したときの電
源電圧Ｖｄｄと電圧Ｖｏｕｔの特性図である。電源電圧
Ｖｄｄが０Ｖから２Ｖ程度まで増大するに従って電圧Ｖ
ｏｕｔは直線的に増加する。更に、電源電圧Ｖｄｄが増
大すると、電圧Ｖｏｕｔは設定値に保持される。
す。図３は電圧Ｖｏｕｔを１．２Ｖに設定したときの電
源電圧Ｖｄｄと電圧Ｖｏｕｔの特性図である。電源電圧
Ｖｄｄが０Ｖから２Ｖ程度まで増大するに従って電圧Ｖ
ｏｕｔは直線的に増加する。更に、電源電圧Ｖｄｄが増
大すると、電圧Ｖｏｕｔは設定値に保持される。
【００４１】このように電源電圧Ｖｄｄが低電圧であっ
ても安定して動作し、２Ｖ程度の低い電源電圧Ｖｄｄの
ときから設定した電圧の出力ができるようになってい
る。尚、起動回路１２には単一のＭＯＳトランジスタや
抵抗素子によって形成してもよい。また、抵抗１４はＭ
ＯＳトランジスタによるオン抵抗を用いても構わない
し、バイアス回路２０は他の構成であっても構わない。
ても安定して動作し、２Ｖ程度の低い電源電圧Ｖｄｄの
ときから設定した電圧の出力ができるようになってい
る。尚、起動回路１２には単一のＭＯＳトランジスタや
抵抗素子によって形成してもよい。また、抵抗１４はＭ
ＯＳトランジスタによるオン抵抗を用いても構わない
し、バイアス回路２０は他の構成であっても構わない。
【００４２】尚、起動回路１２が設けられていない場合
には、電源電圧Ｖｄｄが低電圧の領域ではノイズ等によ
りトランジスタＱ２がオンしなければ帰還制御が行われ
ないので動作が不安定となる。例えば、電源電圧Ｖｄｄ
が０Ｖから３Ｖまで電圧Ｖｏｕｔは不定のままで、電源
電圧Ｖｄｄが３Ｖになったときに電圧Ｖｏｕｔが急に設
定値となるような特性を示す。
には、電源電圧Ｖｄｄが低電圧の領域ではノイズ等によ
りトランジスタＱ２がオンしなければ帰還制御が行われ
ないので動作が不安定となる。例えば、電源電圧Ｖｄｄ
が０Ｖから３Ｖまで電圧Ｖｏｕｔは不定のままで、電源
電圧Ｖｄｄが３Ｖになったときに電圧Ｖｏｕｔが急に設
定値となるような特性を示す。
【００４３】＜第３の実施形態＞本発明の第３の実施形
態について図２を用いて説明する。本実施形態は回路の
簡略化のため起動回路１２を省略するとともにプリドラ
イバ回路１１のトランジスタ能力を上記第２の実施形態
とは異なった設定とした構成である。このような構成で
は、起動時のようにトランジスタＱ２がオンしていない
場合、電圧ＶCとＶDは等しくなる場合が多い。トランジ
スタＱ３から電流Ｉが送られると、トランジスタＱ５及
びＱ６を通過する電流はそれぞれＩ／２となる。
態について図２を用いて説明する。本実施形態は回路の
簡略化のため起動回路１２を省略するとともにプリドラ
イバ回路１１のトランジスタ能力を上記第２の実施形態
とは異なった設定とした構成である。このような構成で
は、起動時のようにトランジスタＱ２がオンしていない
場合、電圧ＶCとＶDは等しくなる場合が多い。トランジ
スタＱ３から電流Ｉが送られると、トランジスタＱ５及
びＱ６を通過する電流はそれぞれＩ／２となる。
【００４４】トランジスタＱ３、Ｑ４、Ｑ６、Ｑ７の能
力をそれぞれＱ３、Ｑ４、Ｑ６、Ｑ７で表し、トランジ
スタＱ３を流れる電流がトランジスタＱ６、Ｑ７を流れ
る電流の２倍であることを考慮しながら、トランジスタ
Ｑ３、Ｑ４、Ｑ６、Ｑ７に次式の条件を満たすように能
力比を設定する。
力をそれぞれＱ３、Ｑ４、Ｑ６、Ｑ７で表し、トランジ
スタＱ３を流れる電流がトランジスタＱ６、Ｑ７を流れ
る電流の２倍であることを考慮しながら、トランジスタ
Ｑ３、Ｑ４、Ｑ６、Ｑ７に次式の条件を満たすように能
力比を設定する。
【００４５】
【数８】
【００４６】上式に示す関係の各トランジスタの内、ト
ランジスタＱ４の能力が大きくなるように設定すれば、
トランジスタＱ２のゲート電圧ＶEが起動時でも高くす
ることができるようになる。これにより、トランジスタ
Ｑ２がオンするので、正常な帰還制御に推移しやすくな
る。このように、起動回路１２を設けなくても、比較的
低い電源電圧から動作を安定させることができる。尚、
その他の部分については上記第２の実施形態と同様であ
るので、説明を省略する。
ランジスタＱ４の能力が大きくなるように設定すれば、
トランジスタＱ２のゲート電圧ＶEが起動時でも高くす
ることができるようになる。これにより、トランジスタ
Ｑ２がオンするので、正常な帰還制御に推移しやすくな
る。このように、起動回路１２を設けなくても、比較的
低い電源電圧から動作を安定させることができる。尚、
その他の部分については上記第２の実施形態と同様であ
るので、説明を省略する。
【００４７】
＜請求項１の効果＞電界効果トランジスタを使用し、安
定に動作する定電圧回路を実現する。特に、起動時のよ
うに低電源電圧時においても動作させたいＭＯＳＩＣの
基準電圧源としても使用することができる。
定に動作する定電圧回路を実現する。特に、起動時のよ
うに低電源電圧時においても動作させたいＭＯＳＩＣの
基準電圧源としても使用することができる。
【００４８】＜請求項２の効果＞起動回路が省略されて
いるため回路が簡略化されているが、例えばプリドライ
バ回路の能力バランスにより安定した動作に推移しやす
くなっている。
いるため回路が簡略化されているが、例えばプリドライ
バ回路の能力バランスにより安定した動作に推移しやす
くなっている。
【図１】 本発明の第１の実施形態の回路図。
【図２】 本発明の第２の実施形態の回路図。
【図３】 その電圧Ｖｏｕｔの起動特性図。
【図４】 従来の定電圧回路の回路図。
１ コンパレータ回路 ２ プリドライバ回路 １２ 起動回路 １７ 起動回路 Ｄ１〜Ｄ４ ダイオード Ｒ１〜Ｒ５ 抵抗 Ｑ１〜Ｑ１４ ＭＯＳ電界効果トランジスタ
Claims (2)
- 【請求項１】 電界効果トランジスタのソース又はドレ
インに第１の抵抗及び第２の抵抗を直列に接続し、前記
ソース又はドレインに更に第３の抵抗及びダイオードを
直列となるように接続し、前記第１及び第２の抵抗の接
続中点と、前記第３の抵抗と前記ダイオードの接続中点
との電圧を比較する比較手段を設け、前記比較手段より
出力される比較結果を前記電界効果トランジスタのゲー
トに印加するとともに、起動電流を流す起動回路を前記
ソース又はドレインに接続したことを特徴とする定電圧
回路。 - 【請求項２】 電界効果トランジスタのソース又はドレ
インに第１の抵抗及び第２の抵抗を直列に接続し、前記
ソース又はドレインに更に第３の抵抗及びダイオードを
直列となるように接続し、前記第１及び第２の抵抗の接
続中点と、前記第３の抵抗と前記ダイオードの接続中点
との電圧を比較する比較手段を設け、前記比較手段より
出力される比較結果を前記電界効果トランジスタのゲー
トに印加するとともに、前記比較手段の出力側にプリド
ライバ回路を設け、定電圧回路に印加する電源電圧が所
定の電圧以下のときに、前記プリドライバ回路で前記電
界効果トランジスタをオンさせるようにしたことを特徴
とする定電圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33102196A JP3554123B2 (ja) | 1996-12-11 | 1996-12-11 | 定電圧回路 |
| US08/988,468 US6091285A (en) | 1996-12-11 | 1997-12-10 | Constant voltage output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33102196A JP3554123B2 (ja) | 1996-12-11 | 1996-12-11 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10171545A true JPH10171545A (ja) | 1998-06-26 |
| JP3554123B2 JP3554123B2 (ja) | 2004-08-18 |
Family
ID=18238945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33102196A Expired - Fee Related JP3554123B2 (ja) | 1996-12-11 | 1996-12-11 | 定電圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6091285A (ja) |
| JP (1) | JP3554123B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215183B2 (en) | 2004-07-07 | 2007-05-08 | Seiko Epson Corporation | Reference voltage generator circuit |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000330655A (ja) * | 1999-05-14 | 2000-11-30 | Mitsubishi Electric Corp | 定電圧回路 |
| JP3831894B2 (ja) * | 2000-08-01 | 2006-10-11 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6661279B2 (en) * | 2001-04-11 | 2003-12-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage |
| JP2003273657A (ja) * | 2002-03-18 | 2003-09-26 | Mitsubishi Electric Corp | バイアス回路及びａｄコンバータ |
| US6853238B1 (en) * | 2002-10-23 | 2005-02-08 | Analog Devices, Inc. | Bandgap reference source |
| US6844711B1 (en) * | 2003-04-15 | 2005-01-18 | Marvell International Ltd. | Low power and high accuracy band gap voltage circuit |
| US7019584B2 (en) * | 2004-01-30 | 2006-03-28 | Lattice Semiconductor Corporation | Output stages for high current low noise bandgap reference circuit implementations |
| KR20060091060A (ko) * | 2005-02-11 | 2006-08-18 | 삼성전자주식회사 | 스타트-업 실패가 발생하지 않는 밴드갭 기준전압 생성장치 |
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| US20070080740A1 (en) * | 2005-10-06 | 2007-04-12 | Berens Michael T | Reference circuit for providing a temperature independent reference voltage and current |
| US7514987B2 (en) | 2005-11-16 | 2009-04-07 | Mediatek Inc. | Bandgap reference circuits |
| JP2008117215A (ja) * | 2006-11-06 | 2008-05-22 | Toshiba Corp | 基準電位発生回路 |
| WO2010026674A1 (ja) * | 2008-09-05 | 2010-03-11 | パナソニック株式会社 | 基準電圧発生回路 |
| JP2012108087A (ja) * | 2010-10-28 | 2012-06-07 | Seiko Instruments Inc | 温度検知装置 |
| US9030186B2 (en) * | 2012-07-12 | 2015-05-12 | Freescale Semiconductor, Inc. | Bandgap reference circuit and regulator circuit with common amplifier |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4380706A (en) * | 1980-12-24 | 1983-04-19 | Motorola, Inc. | Voltage reference circuit |
| US4795961A (en) * | 1987-06-10 | 1989-01-03 | Unitrode Corporation | Low-noise voltage reference |
| US4857823A (en) * | 1988-09-22 | 1989-08-15 | Ncr Corporation | Bandgap voltage reference including a process and temperature insensitive start-up circuit and power-down capability |
| JPH0782404B2 (ja) * | 1989-07-11 | 1995-09-06 | 日本電気株式会社 | 基準電圧発生回路 |
| GB9417267D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Current generator circuit |
| GB9423033D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage reference circuit |
| US5867056A (en) * | 1997-11-14 | 1999-02-02 | Fluke Corporation | Voltage reference support circuit |
| US5867013A (en) * | 1997-11-20 | 1999-02-02 | Cypress Semiconductor Corporation | Startup circuit for band-gap reference circuit |
-
1996
- 1996-12-11 JP JP33102196A patent/JP3554123B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-10 US US08/988,468 patent/US6091285A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215183B2 (en) | 2004-07-07 | 2007-05-08 | Seiko Epson Corporation | Reference voltage generator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3554123B2 (ja) | 2004-08-18 |
| US6091285A (en) | 2000-07-18 |
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