JPH10163415A - 半導体装置およびモジュール - Google Patents
半導体装置およびモジュールInfo
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- JPH10163415A JPH10163415A JP9190031A JP19003197A JPH10163415A JP H10163415 A JPH10163415 A JP H10163415A JP 9190031 A JP9190031 A JP 9190031A JP 19003197 A JP19003197 A JP 19003197A JP H10163415 A JPH10163415 A JP H10163415A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 実装密度を向上することが可能なバンプ電極
を有する半導体装置および実装密度の向上されたモジュ
−ルを提供する。 【解決手段】 バンプ電極を有する半導体装置であっ
て、上面および下面を有するパッケ−ジ100と、上面
および下面に突出して形成されたバンプ電極3とを備え
たことを特徴とする。
を有する半導体装置および実装密度の向上されたモジュ
−ルを提供する。 【解決手段】 バンプ電極を有する半導体装置であっ
て、上面および下面を有するパッケ−ジ100と、上面
および下面に突出して形成されたバンプ電極3とを備え
たことを特徴とする。
Description
【0001】
【発明の属する技術分野】この発明は半導体装置および
モジュ−ルに係わり、特にバンプ電極を有する半導体装
置および半導体装置が高密度実装されたモジュ−ルに関
する。
モジュ−ルに係わり、特にバンプ電極を有する半導体装
置および半導体装置が高密度実装されたモジュ−ルに関
する。
【0002】
【従来の技術】図22は、例えば特開平5−82582
号公報(以下、これを従来技術1と称する。)に開示さ
れた従来のバンプ電極を有する半導体装置を示す部分断
面図である。この図22において、1001は半導体基
板、1002は半導体基板1001上に配置されたボン
ディングパッド、1003はボンディングパッド100
2上に形成されたバンプ電極、また、1004はモ−ル
ド樹脂である。この従来のバンプ電極を有する半導体装
置では、外部回路と接続されるバンプ電極1003が半
導体基板1001に配置されたボンディングパッド10
02の鉛直上に形成され、半導体装置の外形寸法を半導
体基板1001の寸法程度まで小さくすることができ
る。尚、本明細書において、「半導体装置」とは、基本
的には、「半導体チップ及び電気的に配線された電極
(例えばバンプ電極)等を樹脂封止し、パッケージング
して形成される1個の電子部品」を指し、「モジュー
ル」とは、基本的には、「1個または複数個の電子部品
が基板に実装された後の実装完了製品」指すものとす
る。また、「パッケージ」とは、基本的には、「1個の
電子部品の形成方法または形成されたそのものの形態」
を言うものとする。
号公報(以下、これを従来技術1と称する。)に開示さ
れた従来のバンプ電極を有する半導体装置を示す部分断
面図である。この図22において、1001は半導体基
板、1002は半導体基板1001上に配置されたボン
ディングパッド、1003はボンディングパッド100
2上に形成されたバンプ電極、また、1004はモ−ル
ド樹脂である。この従来のバンプ電極を有する半導体装
置では、外部回路と接続されるバンプ電極1003が半
導体基板1001に配置されたボンディングパッド10
02の鉛直上に形成され、半導体装置の外形寸法を半導
体基板1001の寸法程度まで小さくすることができ
る。尚、本明細書において、「半導体装置」とは、基本
的には、「半導体チップ及び電気的に配線された電極
(例えばバンプ電極)等を樹脂封止し、パッケージング
して形成される1個の電子部品」を指し、「モジュー
ル」とは、基本的には、「1個または複数個の電子部品
が基板に実装された後の実装完了製品」指すものとす
る。また、「パッケージ」とは、基本的には、「1個の
電子部品の形成方法または形成されたそのものの形態」
を言うものとする。
【0003】そして、上述のようなバンプ電極を備えた
半導体装置(例えば図23参照)を実装基板に搭載する
場合、例えば図24に示すように、実装基板1100上
に配置されたボンディングパッド1152に対して、バ
ンプ電極1153をそれぞれ例えば半田付け等により接
合する(以下、これを従来技術2と称する。)のが、従
来、一般的である。この場合には、半導体装置1150
は実装基板1100の表面に直接に搭載されるので、半
導体装置を1個ずつ、リード端子を介して基板上に実装
する場合に比べて、実装密度を高めることができる。
半導体装置(例えば図23参照)を実装基板に搭載する
場合、例えば図24に示すように、実装基板1100上
に配置されたボンディングパッド1152に対して、バ
ンプ電極1153をそれぞれ例えば半田付け等により接
合する(以下、これを従来技術2と称する。)のが、従
来、一般的である。この場合には、半導体装置1150
は実装基板1100の表面に直接に搭載されるので、半
導体装置を1個ずつ、リード端子を介して基板上に実装
する場合に比べて、実装密度を高めることができる。
【0004】一方、例えば特開平6−188362号公
報(以下、これを従来技術3と称する。)では、2個の
半導体装置を重ね合わせて接合し、この一体化された2
個の半導体装置をリード端子を介して実装基板に固定す
ることにより、実装密度を高めるようにした半導体装置
の実装構造が開示されている。この従来技術3によれ
ば、1個の半導体装置を実装するのに要する面積で2個
の半導体装置を実装することができる。
報(以下、これを従来技術3と称する。)では、2個の
半導体装置を重ね合わせて接合し、この一体化された2
個の半導体装置をリード端子を介して実装基板に固定す
ることにより、実装密度を高めるようにした半導体装置
の実装構造が開示されている。この従来技術3によれ
ば、1個の半導体装置を実装するのに要する面積で2個
の半導体装置を実装することができる。
【0005】また、例えば特開平6−5778号公報
(以下、これを従来技術4と称する。)では、複数の半
導体チップを立体的に配置した半導体装置において、金
属バンプを用いることにより、絶縁性、放熱性および接
合強度を向上させるとともに、各半導体チップの位置合
わせを容易に行うことができるようにしたものが、開示
されている。
(以下、これを従来技術4と称する。)では、複数の半
導体チップを立体的に配置した半導体装置において、金
属バンプを用いることにより、絶縁性、放熱性および接
合強度を向上させるとともに、各半導体チップの位置合
わせを容易に行うことができるようにしたものが、開示
されている。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来技術1,2及び4ではいずれも、実装基板上での半導
体装置の実装密度の向上については、基本的には、バン
プ電極を用いることによる一般的な効果について記載さ
れているのみで、バンプ電極を有する半導体装置の実装
密度をより一層向上させる構成については、何ら開示さ
れていない。すなわち、上記上記従来技術1では、バン
プ電極を用いることによって半導体装置の外形寸法を小
さくできること、また、従来技術2では、バンプ電極を
用いることにより半導体装置を実装基板に対し直接に搭
載できること、更に、従来技術4では、バンプ電極を用
いた半導体チップの立体的な配置構造が、それぞれ開示
されているだけである。
来技術1,2及び4ではいずれも、実装基板上での半導
体装置の実装密度の向上については、基本的には、バン
プ電極を用いることによる一般的な効果について記載さ
れているのみで、バンプ電極を有する半導体装置の実装
密度をより一層向上させる構成については、何ら開示さ
れていない。すなわち、上記上記従来技術1では、バン
プ電極を用いることによって半導体装置の外形寸法を小
さくできること、また、従来技術2では、バンプ電極を
用いることにより半導体装置を実装基板に対し直接に搭
載できること、更に、従来技術4では、バンプ電極を用
いた半導体チップの立体的な配置構造が、それぞれ開示
されているだけである。
【0007】また、従来技術3の場合には、実装基板上
に2個の半導体装置を重ね合わせて搭載することによ
り、確かに、基板の単位面積当たりの半導体装置の実装
密度をある程度向上させることができるものの、それ以
上の高密度化を達成することはできず、また、2個の半
導体装置はリード端子を介して宙吊り状態で基板の上方
に保持されるので、基板上方により高く張り出すことと
なり、モジュールの小型化を図る上で不利になるという
難点もある。
に2個の半導体装置を重ね合わせて搭載することによ
り、確かに、基板の単位面積当たりの半導体装置の実装
密度をある程度向上させることができるものの、それ以
上の高密度化を達成することはできず、また、2個の半
導体装置はリード端子を介して宙吊り状態で基板の上方
に保持されるので、基板上方により高く張り出すことと
なり、モジュールの小型化を図る上で不利になるという
難点もある。
【0008】そこで、この発明は、実装密度を向上する
ことが可能なバンプ電極を有する半導体装置および実装
密度の向上されたモジュ−ルを得ることを目的としてな
されたものである。
ことが可能なバンプ電極を有する半導体装置および実装
密度の向上されたモジュ−ルを得ることを目的としてな
されたものである。
【0009】
【課題を解決するための手段】このため、この発明の第
1の態様に係る半導体装置は、上面および下面を有する
パッケ−ジと、上面および下面に突出して形成されたバ
ンプ電極と、を備えたものである。
1の態様に係る半導体装置は、上面および下面を有する
パッケ−ジと、上面および下面に突出して形成されたバ
ンプ電極と、を備えたものである。
【0010】また、本願発明の第2の態様に係る半導体
装置は、上面に突出して形成されたバンプ電極が複数存
在し、下面に突出して形成されたバンプ電極は上面に突
出して形成された複数のバンプ電極と鏡面対称に配置さ
れていることを特徴としたものである。
装置は、上面に突出して形成されたバンプ電極が複数存
在し、下面に突出して形成されたバンプ電極は上面に突
出して形成された複数のバンプ電極と鏡面対称に配置さ
れていることを特徴としたものである。
【0011】更に、本願発明の第3の態様に係るモジュ
ールは、上面および下面を有するパッケ−ジと、上面に
突出して形成された複数の第1のバンプ電極と、下面に
突出して形成され、第1のバンプ電極と鏡面対称に配置
された複数の第2のバンプ電極とを有する第1および第
2の半導体装置と、第1の半導体装置の第1のバンプ電
極に接続される第1の実装基板と、一方および他方の主
面と一方および他方の主面の間に形成されたスル−ホ−
ルを有し、一方の主面側に第1の半導体装置の第2のバ
ンプ電極が接続されるとともに他方の主面側に第2の半
導体装置の第1のバンプ電極が接続され、第1の半導体
装置の第2のバンプ電極と第2の半導体装置の第1のバ
ンプ電極のうちの同じ信号を受ける対応した電極どうし
がスル−ホ−ルを介して接続される第2の実装基板と、
第2の半導体装置の第2のバンプ電極に接続される第3
の実装基板と、を備えたものである。
ールは、上面および下面を有するパッケ−ジと、上面に
突出して形成された複数の第1のバンプ電極と、下面に
突出して形成され、第1のバンプ電極と鏡面対称に配置
された複数の第2のバンプ電極とを有する第1および第
2の半導体装置と、第1の半導体装置の第1のバンプ電
極に接続される第1の実装基板と、一方および他方の主
面と一方および他方の主面の間に形成されたスル−ホ−
ルを有し、一方の主面側に第1の半導体装置の第2のバ
ンプ電極が接続されるとともに他方の主面側に第2の半
導体装置の第1のバンプ電極が接続され、第1の半導体
装置の第2のバンプ電極と第2の半導体装置の第1のバ
ンプ電極のうちの同じ信号を受ける対応した電極どうし
がスル−ホ−ルを介して接続される第2の実装基板と、
第2の半導体装置の第2のバンプ電極に接続される第3
の実装基板と、を備えたものである。
【0012】また、更に、本願発明の第4の態様に係る
半導体装置は、第1および第2の主面を有するパッケ−
ジと、第1および第2の主面に突出して形成されたバン
プ電極と、パッケ−ジ内に形成され、一方および他方の
主面を有し、一方の主面にパッケ−ジの第1の主面に突
出したバンプ電極に接続される内部回路を有する第1の
半導体基板と、パッケ−ジ内に形成され、一方および他
方の主面を有し、他方の主面が第1の半導体基板の他方
の主面に接合され、一方の主面に前記パッケ−ジの第2
の主面に突出したバンプ電極に接続される内部回路を有
する第2の半導体基板とを備えたものである。
半導体装置は、第1および第2の主面を有するパッケ−
ジと、第1および第2の主面に突出して形成されたバン
プ電極と、パッケ−ジ内に形成され、一方および他方の
主面を有し、一方の主面にパッケ−ジの第1の主面に突
出したバンプ電極に接続される内部回路を有する第1の
半導体基板と、パッケ−ジ内に形成され、一方および他
方の主面を有し、他方の主面が第1の半導体基板の他方
の主面に接合され、一方の主面に前記パッケ−ジの第2
の主面に突出したバンプ電極に接続される内部回路を有
する第2の半導体基板とを備えたものである。
【0013】また、更に、本願発明の第5の態様に係る
モジュールは、上面および下面を有し、上面および下面
にバンプ電極が突出して形成された半導体装置と、上面
に突出したバンプ電極に接続される第1の実装基板と、
下面に突出したバンプ電極に接続される第2の実装基板
とを備えたものである。
モジュールは、上面および下面を有し、上面および下面
にバンプ電極が突出して形成された半導体装置と、上面
に突出したバンプ電極に接続される第1の実装基板と、
下面に突出したバンプ電極に接続される第2の実装基板
とを備えたものである。
【0014】また、更に、本願発明の第6の態様に係る
モジュールは、モジュ−ルがICカ−ドを含み、第1の
実装基板はICカ−ドにおけるパネルとしたものであ
る。
モジュールは、モジュ−ルがICカ−ドを含み、第1の
実装基板はICカ−ドにおけるパネルとしたものであ
る。
【0015】また、更に、本願発明の第7の態様に係る
半導体装置は、パッケ−ジが、さらに第1の主面を含む
面および第2の主面を含む面と交わる面に含まれる側面
を有し、側面に突出して形成されたバンプ電極と、パッ
ケ−ジ内に形成され、パッケ−ジの側面に突出したバン
プ電極に接続される内部回路が形成された主面を有する
第3の半導体基板と、をさらに備えたものである。
半導体装置は、パッケ−ジが、さらに第1の主面を含む
面および第2の主面を含む面と交わる面に含まれる側面
を有し、側面に突出して形成されたバンプ電極と、パッ
ケ−ジ内に形成され、パッケ−ジの側面に突出したバン
プ電極に接続される内部回路が形成された主面を有する
第3の半導体基板と、をさらに備えたものである。
【0016】また、更に、本願発明の第8の態様に係る
モジュールは、一主面からつながる対向した第1および
第2の側面を含む凹部を有する実装基板と、第1の側面
に接続される第1の電極および第2の側面に接続される
第2の電極を有する半導体装置と、を備えたものであ
る。
モジュールは、一主面からつながる対向した第1および
第2の側面を含む凹部を有する実装基板と、第1の側面
に接続される第1の電極および第2の側面に接続される
第2の電極を有する半導体装置と、を備えたものであ
る。
【0017】また、更に、本願発明の第9の態様に係る
半導体装置は、実装基板上の凹部に挿入するための凸部
が形成された一主面を有するパッケ−ジと、該パッケ−
ジの一主面に突出して形成されたバンプ電極とを備えた
ものである。
半導体装置は、実装基板上の凹部に挿入するための凸部
が形成された一主面を有するパッケ−ジと、該パッケ−
ジの一主面に突出して形成されたバンプ電極とを備えた
ものである。
【0018】また、更に、本願発明の第10の態様に係
るモジュールは、凹部が形成された主面を有する実装基
板と、実装基板の主面に実装され、凹部に挿入される凸
部が形成された一主面を有するパッケ−ジと、該パッケ
−ジの一主面に突出して形成され、実装基板上の一主面
に接続されるバンプ電極と、を有する半導体装置を備え
たものである。
るモジュールは、凹部が形成された主面を有する実装基
板と、実装基板の主面に実装され、凹部に挿入される凸
部が形成された一主面を有するパッケ−ジと、該パッケ
−ジの一主面に突出して形成され、実装基板上の一主面
に接続されるバンプ電極と、を有する半導体装置を備え
たものである。
【0019】また、更に、本願発明の第11の態様に係
るモジュールは、所定の半導体装置を収納し得る穴部が
設けられた実装基板と、パッケージの一主面に突出して
形成されたバンプ電極および該バンプ電極に電気的に接
続されたリード端子を有する第1の半導体装置と、該第
1の半導体装置のバンプ電極と組み合わされるバンプ電
極を有し前記穴部に収納可能な第2の半導体装置とを備
え、該第2の半導体装置が前記穴部に収納される一方、
前記第1の半導体装置は、そのバンプ電極が第2の半導
体装置のバンプ電極に対応して重なる位置で、前記リー
ド端子を介して前記実装基板に支持されており、前記両
半導体装置のバンプ電極どうしが通電可能に接合されて
いることを特徴としたものである。
るモジュールは、所定の半導体装置を収納し得る穴部が
設けられた実装基板と、パッケージの一主面に突出して
形成されたバンプ電極および該バンプ電極に電気的に接
続されたリード端子を有する第1の半導体装置と、該第
1の半導体装置のバンプ電極と組み合わされるバンプ電
極を有し前記穴部に収納可能な第2の半導体装置とを備
え、該第2の半導体装置が前記穴部に収納される一方、
前記第1の半導体装置は、そのバンプ電極が第2の半導
体装置のバンプ電極に対応して重なる位置で、前記リー
ド端子を介して前記実装基板に支持されており、前記両
半導体装置のバンプ電極どうしが通電可能に接合されて
いることを特徴としたものである。
【0020】また、更に、本願発明の第12の態様に係
るモジュールは、所定の半導体装置を収納し得る穴部が
設けられた実装基板と、パッケージの上面および下面に
突出して形成された上下のバンプ電極とこれらバンプ電
極に電気的に接続されたリード端子とを有する第1の半
導体装置と、該第1の半導体装置の上下のバンプ電極の
いずれか一方と組み合わされるバンプ電極を有し前記穴
部に収納可能な第2の半導体装置と、前記第1の半導体
装置の上下のバンプ電極のいずれか他方と組み合わされ
るバンプ電極を有する第3の半導体装置とを備え、前記
第2の半導体装置が前記穴部に収納される一方、前記第
1の半導体装置は前記一方のバンプ電極が第2の半導体
装置のバンプ電極に対応して重なる位置で前記リード端
子を介して前記実装基板に支持され、前記第3の半導体
装置はそのバンプ電極が第1の半導体装置の他方のバン
プ電極に対応して重なる位置に配置されており、前記第
1の半導体装置の一方のバンプ電極と第2の半導体装置
のバンプ電極および第1の半導体装置の他方のバンプ電
極と第3の半導体装置のバンプ電極が、それぞれ通電可
能に互いに接合されていることを特徴としたものであ
る。
るモジュールは、所定の半導体装置を収納し得る穴部が
設けられた実装基板と、パッケージの上面および下面に
突出して形成された上下のバンプ電極とこれらバンプ電
極に電気的に接続されたリード端子とを有する第1の半
導体装置と、該第1の半導体装置の上下のバンプ電極の
いずれか一方と組み合わされるバンプ電極を有し前記穴
部に収納可能な第2の半導体装置と、前記第1の半導体
装置の上下のバンプ電極のいずれか他方と組み合わされ
るバンプ電極を有する第3の半導体装置とを備え、前記
第2の半導体装置が前記穴部に収納される一方、前記第
1の半導体装置は前記一方のバンプ電極が第2の半導体
装置のバンプ電極に対応して重なる位置で前記リード端
子を介して前記実装基板に支持され、前記第3の半導体
装置はそのバンプ電極が第1の半導体装置の他方のバン
プ電極に対応して重なる位置に配置されており、前記第
1の半導体装置の一方のバンプ電極と第2の半導体装置
のバンプ電極および第1の半導体装置の他方のバンプ電
極と第3の半導体装置のバンプ電極が、それぞれ通電可
能に互いに接合されていることを特徴としたものであ
る。
【0021】また、更に、本願発明の第13の態様に係
るモジュールは、前記第1および第2の半導体装置の少
なくともいずれか一方が、パッケージの上面および下面
に突出して形成された上下のバンプ電極を有しており、
更に少なくとも一つの他の半導体装置が積み重ねて実装
されていることを特徴としたものである。
るモジュールは、前記第1および第2の半導体装置の少
なくともいずれか一方が、パッケージの上面および下面
に突出して形成された上下のバンプ電極を有しており、
更に少なくとも一つの他の半導体装置が積み重ねて実装
されていることを特徴としたものである。
【0022】
実施の形態1.以下、この発明の実施の形態1に係る半
導体装置について説明する。図1は、本実施の形態に係
る、例えば偶数個のバンプ電極を設置した半導体装置の
部分断面斜視図である。図1に示すように、この半導体
装置は半導体基板1aと、後述するように、これと信号
的に鏡面対称に設定したリバ−ス型の半導体基板1bを
有し、各々の半導体基板1a,1b上に偶数個のボンデ
ィングパッド2が配置されている。そして、この偶数個
のボンディングパッド2の上に、それぞれバンプ電極3
を設置して、これらの一部を露出するように全体を樹脂
でモ−ルドした構造となっている。尚、偶数個のバンプ
電極3の内にはダミ−としての役割に使用されるものが
あってもよい。
導体装置について説明する。図1は、本実施の形態に係
る、例えば偶数個のバンプ電極を設置した半導体装置の
部分断面斜視図である。図1に示すように、この半導体
装置は半導体基板1aと、後述するように、これと信号
的に鏡面対称に設定したリバ−ス型の半導体基板1bを
有し、各々の半導体基板1a,1b上に偶数個のボンデ
ィングパッド2が配置されている。そして、この偶数個
のボンディングパッド2の上に、それぞれバンプ電極3
を設置して、これらの一部を露出するように全体を樹脂
でモ−ルドした構造となっている。尚、偶数個のバンプ
電極3の内にはダミ−としての役割に使用されるものが
あってもよい。
【0023】図2は、上記図1に示された半導体装置を
上面から見た図である。この図2において、パッケ−ジ
100の上面に配置されたバンプ電極3a〜3jは、半
導体基板1aの内部回路からの正規の信号に対応するよ
うに設定されている。このときパッケ−ジ100の上面
に配置されたバンプ電極3a〜3jの信号をA〜Jとす
る。また、図3は、上記図1に示された半導体装置を下
面から見た図である。図3において、パッケ−ジ100
の下面に配置されたバンプ電極3a〜3jを、半導体基
板1bの内部回路からの信号に対応させて、半導体基板
1aと鏡面対称であるリバ−ス型に設定している。すな
わち、半導体基板1bのバンプ電極3a〜3jは、半導
体基板1aのバンプ電極3a〜3jに対応して、平面視
で重なるように位置設定されている。そして、このとき
パッケ−ジ100の下面に配置されたバンプ電極3a〜
3jの信号は正規の信号Aに対してAとなり、BはB
に、以下順次、JはJにそれぞれ対応している。
上面から見た図である。この図2において、パッケ−ジ
100の上面に配置されたバンプ電極3a〜3jは、半
導体基板1aの内部回路からの正規の信号に対応するよ
うに設定されている。このときパッケ−ジ100の上面
に配置されたバンプ電極3a〜3jの信号をA〜Jとす
る。また、図3は、上記図1に示された半導体装置を下
面から見た図である。図3において、パッケ−ジ100
の下面に配置されたバンプ電極3a〜3jを、半導体基
板1bの内部回路からの信号に対応させて、半導体基板
1aと鏡面対称であるリバ−ス型に設定している。すな
わち、半導体基板1bのバンプ電極3a〜3jは、半導
体基板1aのバンプ電極3a〜3jに対応して、平面視
で重なるように位置設定されている。そして、このとき
パッケ−ジ100の下面に配置されたバンプ電極3a〜
3jの信号は正規の信号Aに対してAとなり、BはB
に、以下順次、JはJにそれぞれ対応している。
【0024】次に、図4は上述の半導体基板1a及び1
bの部分回路図である。この図4に示すように、半導体
基板1a及び1bには、内部回路9a,9bと、内部回
路9aの信号を取り込むトランスファゲ−ト8a,8b
と、内部回路9bの信号を取り込むトランスファゲ−ト
8c,8dが設けられ、トランスファゲ−ト8a,8c
の出力信号は、例えばボンディングパッド2aに出力さ
れるように設置され、トランスファゲ−ト8b,8dの
出力信号は、例えばボンディングパッド2jに出力され
るように設置されている。また、トランスファゲ−ト8
a,8bのゲ−トの一方はノ−ドBで接続し、トランス
ファゲ−ト8c,8dのゲ−トの一方はノ−ドCで接続
している。これら、ノ−ドB,Cには、インバ−タ回路
7bを介して信号が入力される。更に、トランスファゲ
−ト8a,8cのゲ−トの他方およびトランスファゲ−
ト8b,8dのゲ−トの他方はノ−ドAで接続し、イン
バ−タ回路7aを介して信号が入力される。一方、イン
バ−タ回路7a,7bも互いに接続し、さらにインバ−
タ回路7aはボンディングパッド2dに接続されてい
る。このボンディングパッド2dにアセンブリ工程等で
導電層が形成され、ワイヤリングできる電源電位Vcc
が与えられた電源パッド2eまたは接地電位GNDが与
えられた接地パッド2fが設けられている。
bの部分回路図である。この図4に示すように、半導体
基板1a及び1bには、内部回路9a,9bと、内部回
路9aの信号を取り込むトランスファゲ−ト8a,8b
と、内部回路9bの信号を取り込むトランスファゲ−ト
8c,8dが設けられ、トランスファゲ−ト8a,8c
の出力信号は、例えばボンディングパッド2aに出力さ
れるように設置され、トランスファゲ−ト8b,8dの
出力信号は、例えばボンディングパッド2jに出力され
るように設置されている。また、トランスファゲ−ト8
a,8bのゲ−トの一方はノ−ドBで接続し、トランス
ファゲ−ト8c,8dのゲ−トの一方はノ−ドCで接続
している。これら、ノ−ドB,Cには、インバ−タ回路
7bを介して信号が入力される。更に、トランスファゲ
−ト8a,8cのゲ−トの他方およびトランスファゲ−
ト8b,8dのゲ−トの他方はノ−ドAで接続し、イン
バ−タ回路7aを介して信号が入力される。一方、イン
バ−タ回路7a,7bも互いに接続し、さらにインバ−
タ回路7aはボンディングパッド2dに接続されてい
る。このボンディングパッド2dにアセンブリ工程等で
導電層が形成され、ワイヤリングできる電源電位Vcc
が与えられた電源パッド2eまたは接地電位GNDが与
えられた接地パッド2fが設けられている。
【0025】次に、動作について説明する。まず、ボン
ディングパッド2dを接地電位GNDが与えられる接地
パッド2fにアセンブリ工程で導電層を形成し、ワイヤ
リングした半導体基板1aの場合、ロウレベルの電位が
インバ−タ回路7a,7bを介して、ノ−ドB,Cに与
えられると、トランスファゲ−ト8a,8bのゲ−トの
一方およびトランスファゲ−ト8c,8dのゲ−トの一
方はロウレベルとなる。また、ノ−ドAを介して、トラ
ンスファゲ−ト8a,8bのゲ−トの他方およびトラン
スファゲ−ト8c,8dのゲ−トの他方はハイレベルと
なる。このときトランスファゲ−ト8a,8dは導通状
態となり、トランスファゲ−ト8b,8cは非導通状態
となる。そして、内部回路9aの信号はトランスファゲ
−ト8aを介してボンディングパッド2aに出力され、
内部回路9bの信号はトランスファゲ−ト8dを介して
ボンディングパッド2jに出力される。
ディングパッド2dを接地電位GNDが与えられる接地
パッド2fにアセンブリ工程で導電層を形成し、ワイヤ
リングした半導体基板1aの場合、ロウレベルの電位が
インバ−タ回路7a,7bを介して、ノ−ドB,Cに与
えられると、トランスファゲ−ト8a,8bのゲ−トの
一方およびトランスファゲ−ト8c,8dのゲ−トの一
方はロウレベルとなる。また、ノ−ドAを介して、トラ
ンスファゲ−ト8a,8bのゲ−トの他方およびトラン
スファゲ−ト8c,8dのゲ−トの他方はハイレベルと
なる。このときトランスファゲ−ト8a,8dは導通状
態となり、トランスファゲ−ト8b,8cは非導通状態
となる。そして、内部回路9aの信号はトランスファゲ
−ト8aを介してボンディングパッド2aに出力され、
内部回路9bの信号はトランスファゲ−ト8dを介して
ボンディングパッド2jに出力される。
【0026】また、ボンディングパッド2dを電源電位
Vccが与えられる電源パッド2eにアセンブリ工程等
で導電層を形成し、ワイヤリングした半導体基板1bの
場合ではハイレベルの電位がインバ−タ回路7a,7b
を介して、ノ−ドB,Cに与えられると、トランスファ
ゲ−ト8a,8bのゲ−トの一方およびトランスファゲ
−ト8c,8dのゲ−トの一方はハイレベルとなる。ま
た、ノ−ドAを介し、トランスファゲ−ト8a,8bの
ゲ−トの他方およびトランスファゲ−ト8c,8dのゲ
−トの他方はロウレベルとなる。このときトランスファ
ゲ−ト8a,8dは非導通状態となり、トランスファゲ
−ト8b,8cは導通状態となる。そして、内部回路9
aの信号はトランスファゲ−ト8bを介してボンディン
グパッド2jに出力され、内部回路9bの信号はトラン
スファゲ−ト8cを介してボンディングパッド2aに出
力される。従って、内部回路からの正規の信号とは逆の
信号をボンディングパッドに出力することができる。
Vccが与えられる電源パッド2eにアセンブリ工程等
で導電層を形成し、ワイヤリングした半導体基板1bの
場合ではハイレベルの電位がインバ−タ回路7a,7b
を介して、ノ−ドB,Cに与えられると、トランスファ
ゲ−ト8a,8bのゲ−トの一方およびトランスファゲ
−ト8c,8dのゲ−トの一方はハイレベルとなる。ま
た、ノ−ドAを介し、トランスファゲ−ト8a,8bの
ゲ−トの他方およびトランスファゲ−ト8c,8dのゲ
−トの他方はロウレベルとなる。このときトランスファ
ゲ−ト8a,8dは非導通状態となり、トランスファゲ
−ト8b,8cは導通状態となる。そして、内部回路9
aの信号はトランスファゲ−ト8bを介してボンディン
グパッド2jに出力され、内部回路9bの信号はトラン
スファゲ−ト8cを介してボンディングパッド2aに出
力される。従って、内部回路からの正規の信号とは逆の
信号をボンディングパッドに出力することができる。
【0027】次に、図5は、図2におけるV−V線に沿っ
た部分断面図である。これはアセンブリ工程等によって
図4におけるボンディングパッド2dと接地パッド2f
をワイヤリングした状態を表す。図5に示すように、半
導体基板1a上のボンディングパッド2dと接地パッド
2fの間およびボンディングパッド2dと電源パッド2
eの間に絶縁層10を配置する。ボンディングパッド2
dと接地パッド2fの絶縁層10上に導電層11aを形
成し、ボンディングパッド2dと接続する。そして導電
層11a上に導電層12を形成する。また、ボンディン
グパッド2dと電源パッド2eの間の絶縁層10上にも
導電層12を形成する。さらに、それぞれの導電層12
上に導電層13を形成して、その導電層13上にバンプ
電極3a〜3jを形成する。そして、全体を樹脂4でモ
−ルドする。即ち、導電層11aによってボンディング
パッド2dと接地パッド2fはワイヤリングされてい
る。
た部分断面図である。これはアセンブリ工程等によって
図4におけるボンディングパッド2dと接地パッド2f
をワイヤリングした状態を表す。図5に示すように、半
導体基板1a上のボンディングパッド2dと接地パッド
2fの間およびボンディングパッド2dと電源パッド2
eの間に絶縁層10を配置する。ボンディングパッド2
dと接地パッド2fの絶縁層10上に導電層11aを形
成し、ボンディングパッド2dと接続する。そして導電
層11a上に導電層12を形成する。また、ボンディン
グパッド2dと電源パッド2eの間の絶縁層10上にも
導電層12を形成する。さらに、それぞれの導電層12
上に導電層13を形成して、その導電層13上にバンプ
電極3a〜3jを形成する。そして、全体を樹脂4でモ
−ルドする。即ち、導電層11aによってボンディング
パッド2dと接地パッド2fはワイヤリングされてい
る。
【0028】また、図6は、図3におけるVI−VI線に沿
った部分断面図である。これはアセンブリ工程等によっ
て図4におけるボンディングパッド2dと電源パッド2
eをワイヤリングした状態を表す。図6に示すように、
半導体基板1b上のボンディングパッド2dと接地パッ
ド2fの間およびボンディングパッド2dと電源パッド
2eの間に絶縁層10が配置されている。ボンディング
パッド2dと電源パッド2eの絶縁層10上に導電層1
1aを形成し、ボンディングパッド2dと接続する。そ
して、導電層11a上に導電層12を形成する。また、
ボンディングパッド2dと接地パッド2fの間の絶縁層
10上にも導電層12を形成する。さらに、それぞれの
導電層12上に導電層13を形成して、その導電層13
上にバンプ電極3a,3jを形成する。そして、全体を
樹脂4でモ−ルドする。即ち、導電層11aによってボ
ンディングパッド2dと電源パッド2eはワイヤリング
されている。
った部分断面図である。これはアセンブリ工程等によっ
て図4におけるボンディングパッド2dと電源パッド2
eをワイヤリングした状態を表す。図6に示すように、
半導体基板1b上のボンディングパッド2dと接地パッ
ド2fの間およびボンディングパッド2dと電源パッド
2eの間に絶縁層10が配置されている。ボンディング
パッド2dと電源パッド2eの絶縁層10上に導電層1
1aを形成し、ボンディングパッド2dと接続する。そ
して、導電層11a上に導電層12を形成する。また、
ボンディングパッド2dと接地パッド2fの間の絶縁層
10上にも導電層12を形成する。さらに、それぞれの
導電層12上に導電層13を形成して、その導電層13
上にバンプ電極3a,3jを形成する。そして、全体を
樹脂4でモ−ルドする。即ち、導電層11aによってボ
ンディングパッド2dと電源パッド2eはワイヤリング
されている。
【0029】次に、図7はこの発明に係る、例えば奇数
個のバンプ電極を設置した半導体装置の部分断面斜視図
である。図7に示すように、半導体基板201aおよ
び、これと信号的に鏡面対称に設定したリバ−ス型の半
導体基板201bが備えられ、各々の半導体基板201
a,201b上に単数あるいは複数のボンディングパッ
ド202が配置されている。この単数あるいは複数のボ
ンディングパッド202の上に、奇数個のバンプ電極2
03を設置して、これらの一部を露出するように全体を
樹脂でモ−ルドした構造である。尚、奇数個のバンプ電
極203の内にはダミ−としての役割に使用されるもの
があってもよい。
個のバンプ電極を設置した半導体装置の部分断面斜視図
である。図7に示すように、半導体基板201aおよ
び、これと信号的に鏡面対称に設定したリバ−ス型の半
導体基板201bが備えられ、各々の半導体基板201
a,201b上に単数あるいは複数のボンディングパッ
ド202が配置されている。この単数あるいは複数のボ
ンディングパッド202の上に、奇数個のバンプ電極2
03を設置して、これらの一部を露出するように全体を
樹脂でモ−ルドした構造である。尚、奇数個のバンプ電
極203の内にはダミ−としての役割に使用されるもの
があってもよい。
【0030】図8は、図7に示されたパッケ−ジ200
の上面から見た図である。図8において、パッケ−ジ2
00の上面に配置されたバンプ電極203a〜203o
は、半導体基板1aの内部回路からの正規の信号に対応
するように設定されている。このときパッケ−ジ200
の上面に配置されたバンプ電極203a〜203oの信
号をA〜Oとする。また、図9は図7に示されたパッケ
−ジ200を下面から見た図である。図9において、パ
ッケ−ジ200の下面に配置されたバンプ電極203a
〜203oを、半導体基板201bの内部回路からの信
号に対応させて、半導体基板201aと信号的に鏡面対
称であるリバ−ス型に設定している。すなわち、半導体
基板201bのバンプ電極203a〜203oは、半導
体基板201aのバンプ電極203a〜203oに対応
して、平面視で重なる位置となるように設定されてい
る。そして、このときパッケ−ジ100の下面に配置さ
れたバンプ電極203a〜203oの信号は正規の信号
Aに対してAとなり、BはBに、以下順次、0は0にそ
れぞれ対応している。
の上面から見た図である。図8において、パッケ−ジ2
00の上面に配置されたバンプ電極203a〜203o
は、半導体基板1aの内部回路からの正規の信号に対応
するように設定されている。このときパッケ−ジ200
の上面に配置されたバンプ電極203a〜203oの信
号をA〜Oとする。また、図9は図7に示されたパッケ
−ジ200を下面から見た図である。図9において、パ
ッケ−ジ200の下面に配置されたバンプ電極203a
〜203oを、半導体基板201bの内部回路からの信
号に対応させて、半導体基板201aと信号的に鏡面対
称であるリバ−ス型に設定している。すなわち、半導体
基板201bのバンプ電極203a〜203oは、半導
体基板201aのバンプ電極203a〜203oに対応
して、平面視で重なる位置となるように設定されてい
る。そして、このときパッケ−ジ100の下面に配置さ
れたバンプ電極203a〜203oの信号は正規の信号
Aに対してAとなり、BはBに、以下順次、0は0にそ
れぞれ対応している。
【0031】また、図10は、半導体基板201aおよ
び201bの部分回路図である。この図10に示すよう
に、半導体基板201aおよび201bは、内部回路2
09a,209bの信号を取り込むトランスファゲ−ト
208a,208bを有し、内部回路209a,209
bの出力信号は、例えばボンディングパッド202aに
出力されるように設置されている。また、トランスファ
ゲ−ト208a,208bのゲ−トの一方はノ−ドBで
接続し、また、ノ−ドBはインバ−タ回路207bを介
して信号が入力される。また、トランスファゲ−ト20
8a,208bのゲ−トの他方はノ−ドAで接続し、イ
ンバ−タ回路207aを介して信号が入力される。ま
た、インバ−タ回路207a,207bも互いに接続
し、さらにインバ−タ回路207aはボンディングパッ
ド202dに接続され、このボンディングパッド202
dとアセンブリ工程等で導電層を形成し、ワイヤリング
できる電源電位Vccが与えられる電源パッド202e
または接地電位GNDが与えられる接地パッド202f
を備えている。
び201bの部分回路図である。この図10に示すよう
に、半導体基板201aおよび201bは、内部回路2
09a,209bの信号を取り込むトランスファゲ−ト
208a,208bを有し、内部回路209a,209
bの出力信号は、例えばボンディングパッド202aに
出力されるように設置されている。また、トランスファ
ゲ−ト208a,208bのゲ−トの一方はノ−ドBで
接続し、また、ノ−ドBはインバ−タ回路207bを介
して信号が入力される。また、トランスファゲ−ト20
8a,208bのゲ−トの他方はノ−ドAで接続し、イ
ンバ−タ回路207aを介して信号が入力される。ま
た、インバ−タ回路207a,207bも互いに接続
し、さらにインバ−タ回路207aはボンディングパッ
ド202dに接続され、このボンディングパッド202
dとアセンブリ工程等で導電層を形成し、ワイヤリング
できる電源電位Vccが与えられる電源パッド202e
または接地電位GNDが与えられる接地パッド202f
を備えている。
【0032】次に、動作について説明する。まず、ボン
ディングパッド202dを接地電位GNDが与えられる
接地パッド202fにアセンブリ工程等で導電層を形成
し、ワイヤリングした半導体基板201aの場合、ロウ
レベルの電位がインバ−タ回路207a,207bを介
して、ノ−ドBに与えられると、トランスファゲ−ト2
08a,208bのゲ−トの一方はロウレベルとなる。
また、ノ−ドAを介して、トランスファゲ−ト208
a,208bのゲ−トの他方はハイレベルとなる。この
ときトランスファゲ−ト208bは導通状態となる。そ
して、内部回路209bの信号はトランスファゲ−ト2
08bを介してボンディングパッド202aに出力され
る。
ディングパッド202dを接地電位GNDが与えられる
接地パッド202fにアセンブリ工程等で導電層を形成
し、ワイヤリングした半導体基板201aの場合、ロウ
レベルの電位がインバ−タ回路207a,207bを介
して、ノ−ドBに与えられると、トランスファゲ−ト2
08a,208bのゲ−トの一方はロウレベルとなる。
また、ノ−ドAを介して、トランスファゲ−ト208
a,208bのゲ−トの他方はハイレベルとなる。この
ときトランスファゲ−ト208bは導通状態となる。そ
して、内部回路209bの信号はトランスファゲ−ト2
08bを介してボンディングパッド202aに出力され
る。
【0033】また、ボンディングパッド202dを電源
電位Vccが与えられる電源パッド202eにアセンブ
リ工程等で導電層を形成し、ワイヤリングした半導体基
板201bの場合、ハイレベルの電位がインバ−タ回路
207a,207bを介して、ノ−ドBに与えられる
と、トランスファゲ−ト208a,208bのゲ−トの
一方はハイレベルとなる。また、ノ−ドAを介して、ト
ランスファゲ−ト208a,208bのゲ−トの他方は
ロウレベルとなる。このときトランスファゲ−ト208
aは導通状態となる。そして、内部回路209aの信号
はトランスファゲ−ト208aを介してボンディングパ
ッド202aに出力される。従って、内部回路からの正
規の信号とは逆の信号をボンディングパッドに出力する
ことができる。さらに、アセンブリ工程等で導電層を形
成し、接地パッドあるいは電源パッドをワイヤリングし
た状態は図5、図6と同様である。
電位Vccが与えられる電源パッド202eにアセンブ
リ工程等で導電層を形成し、ワイヤリングした半導体基
板201bの場合、ハイレベルの電位がインバ−タ回路
207a,207bを介して、ノ−ドBに与えられる
と、トランスファゲ−ト208a,208bのゲ−トの
一方はハイレベルとなる。また、ノ−ドAを介して、ト
ランスファゲ−ト208a,208bのゲ−トの他方は
ロウレベルとなる。このときトランスファゲ−ト208
aは導通状態となる。そして、内部回路209aの信号
はトランスファゲ−ト208aを介してボンディングパ
ッド202aに出力される。従って、内部回路からの正
規の信号とは逆の信号をボンディングパッドに出力する
ことができる。さらに、アセンブリ工程等で導電層を形
成し、接地パッドあるいは電源パッドをワイヤリングし
た状態は図5、図6と同様である。
【0034】この実施の形態1によると、従来の正規の
信号に対応した半導体装置とリバ−ス型の半導体装置を
別々に、重ねて設けるよりはコンパクトで薄型、また、
剛性が高く、実装密度を向上することが可能な半導体装
置を得ることができる。
信号に対応した半導体装置とリバ−ス型の半導体装置を
別々に、重ねて設けるよりはコンパクトで薄型、また、
剛性が高く、実装密度を向上することが可能な半導体装
置を得ることができる。
【0035】実施の形態2.図11は、この発明の実施
の形態2を示すモジュ−ルである。図11を参照して、
パッケ−ジ100の上面に存在し、半導体基板の内部回
路からの正規の信号に対応させるように設定した偶数個
のバンプ電極3を実装基板50aの裏面に実装し、その
パッケ−ジ100の下面に存在し、半導体基板の内部回
路からの正規の信号に対して鏡面対称に設定した偶数個
のバンプ電極3を他の実装基板50bの表面に実装す
る。また、実装基板50bの裏面に上述同様の、他の半
導体装置を実装する。
の形態2を示すモジュ−ルである。図11を参照して、
パッケ−ジ100の上面に存在し、半導体基板の内部回
路からの正規の信号に対応させるように設定した偶数個
のバンプ電極3を実装基板50aの裏面に実装し、その
パッケ−ジ100の下面に存在し、半導体基板の内部回
路からの正規の信号に対して鏡面対称に設定した偶数個
のバンプ電極3を他の実装基板50bの表面に実装す
る。また、実装基板50bの裏面に上述同様の、他の半
導体装置を実装する。
【0036】即ち、パッケ−ジ100の上面に存在し、
半導体基板の内部回路からの正規の信号に対応させるよ
うに設定した偶数個のバンプ電極3を実装基板50bの
裏面に実装し、そのパッケ−ジ100の下面に存在し、
半導体基板の内部回路からの正規の信号に対して鏡面対
称に設定した偶数個のバンプ電極3を他の実装基板50
cの表面に実装する。さらに、実装基板50bは表面か
ら裏面に繋がる、バンプ電極303の数に応じたスル−
ホ−ル51を有し、その表面に実装される一方のパッケ
−ジ100の下面に存在し、半導体基板の内部回路から
の正規の信号に対して鏡面対称に設定した偶数個のバン
プ電極3と、実装基板50bの裏面に実装される他方の
パッケ−ジ100の上面に存在し、半導体基板の内部回
路からの正規の信号に対応させるように設定した偶数個
のバンプ電極3を電気的に接続している。この実施例で
はパッケ−ジ100を使って説明したが、パッケ−ジ2
00でも同様である。
半導体基板の内部回路からの正規の信号に対応させるよ
うに設定した偶数個のバンプ電極3を実装基板50bの
裏面に実装し、そのパッケ−ジ100の下面に存在し、
半導体基板の内部回路からの正規の信号に対して鏡面対
称に設定した偶数個のバンプ電極3を他の実装基板50
cの表面に実装する。さらに、実装基板50bは表面か
ら裏面に繋がる、バンプ電極303の数に応じたスル−
ホ−ル51を有し、その表面に実装される一方のパッケ
−ジ100の下面に存在し、半導体基板の内部回路から
の正規の信号に対して鏡面対称に設定した偶数個のバン
プ電極3と、実装基板50bの裏面に実装される他方の
パッケ−ジ100の上面に存在し、半導体基板の内部回
路からの正規の信号に対応させるように設定した偶数個
のバンプ電極3を電気的に接続している。この実施例で
はパッケ−ジ100を使って説明したが、パッケ−ジ2
00でも同様である。
【0037】この実施の形態2によると多段実装が可能
なモジュ−ルが得られ、また、実装基板のスル−ホ−ル
でパッケ−ジ間の電気的導通がとれるので、半導体基板
の容量が倍になるとともに配線引き回し領域に要する面
積が少なくてすみ、実装密度が向上し、ノイズの影響を
受けにくいモジュ−ルを得ることができる。
なモジュ−ルが得られ、また、実装基板のスル−ホ−ル
でパッケ−ジ間の電気的導通がとれるので、半導体基板
の容量が倍になるとともに配線引き回し領域に要する面
積が少なくてすみ、実装密度が向上し、ノイズの影響を
受けにくいモジュ−ルを得ることができる。
【0038】実施の形態3.図12は、この発明の実施
の形態3を示す半導体装置の部分断面斜視図である。図
12を参照して、この半導体装置は表面および裏面を有
し、どちらが表面になってもよいパッケ−ジ300と、
そのパッケ−ジ300の表面から突出した単数あるいは
複数のバンプ電極303と、表面および裏面を有する各
々の半導体基板301aで構成する。また、各々の半導
体基板301aの表面には単数あるいは複数のボンディ
ングパッド302が配置されている。このボンディング
パッド302は半導体基板301aの内部回路と接続さ
れ、この上に単数あるいは複数のバンプ電極303が設
置される。そして、各々の半導体基板301aの裏面は
例えば銀エポキシやはんだ等で接合されている。さら
に、これら単数あるいは複数のバンプ電極303の一部
を露出するように全体を樹脂でモ−ルドした構造となっ
ている。尚、単数あるいは複数のバンプ電極303の内
にはダミ−としての役割に使用されるものがあってもよ
い。
の形態3を示す半導体装置の部分断面斜視図である。図
12を参照して、この半導体装置は表面および裏面を有
し、どちらが表面になってもよいパッケ−ジ300と、
そのパッケ−ジ300の表面から突出した単数あるいは
複数のバンプ電極303と、表面および裏面を有する各
々の半導体基板301aで構成する。また、各々の半導
体基板301aの表面には単数あるいは複数のボンディ
ングパッド302が配置されている。このボンディング
パッド302は半導体基板301aの内部回路と接続さ
れ、この上に単数あるいは複数のバンプ電極303が設
置される。そして、各々の半導体基板301aの裏面は
例えば銀エポキシやはんだ等で接合されている。さら
に、これら単数あるいは複数のバンプ電極303の一部
を露出するように全体を樹脂でモ−ルドした構造となっ
ている。尚、単数あるいは複数のバンプ電極303の内
にはダミ−としての役割に使用されるものがあってもよ
い。
【0039】この実施の形態3では、実施の形態1にお
ける信号的に鏡面対称に設定した半導体基板が必要ない
ので、同一半導体基板で製造が可能である。また、パッ
ケ−ジ300に設置されたバンプ電極303がパッケ−
ジ300の表面および裏面とも信号的に同一なので、実
装する場合パッケ−ジ300の表面で行ってもよく、反
転させて裏面で行ってもよい。その他は実施の形態1と
同様の効果である。
ける信号的に鏡面対称に設定した半導体基板が必要ない
ので、同一半導体基板で製造が可能である。また、パッ
ケ−ジ300に設置されたバンプ電極303がパッケ−
ジ300の表面および裏面とも信号的に同一なので、実
装する場合パッケ−ジ300の表面で行ってもよく、反
転させて裏面で行ってもよい。その他は実施の形態1と
同様の効果である。
【0040】実施の形態4.図13は、この発明の実施
の形態4を示すモジュ−ルである。図13を参照して、
パッケ−ジ300の表面から突出し、一方の半導体基板
の内部回路からの正規の信号に対応させるように設定し
た単数あるいは複数のバンプ電極303を実装基板35
0aの裏面に実装する。また、そのパッケ−ジ300の
裏面から突出し、他方の半導体基板の内部回路からの正
規の信号に対応させるように設定した単数あるいは複数
のバンプ電極303を他の実装基板350bの表面に実
装した構造となっている。この実施の形態4では、モジ
ュ−ル自体を薄型にでき、かつ、剛性を高くすることが
できる。
の形態4を示すモジュ−ルである。図13を参照して、
パッケ−ジ300の表面から突出し、一方の半導体基板
の内部回路からの正規の信号に対応させるように設定し
た単数あるいは複数のバンプ電極303を実装基板35
0aの裏面に実装する。また、そのパッケ−ジ300の
裏面から突出し、他方の半導体基板の内部回路からの正
規の信号に対応させるように設定した単数あるいは複数
のバンプ電極303を他の実装基板350bの表面に実
装した構造となっている。この実施の形態4では、モジ
ュ−ル自体を薄型にでき、かつ、剛性を高くすることが
できる。
【0041】実施の形態5.図14は、この発明の実施
の形態5を示すICカ−ドの部分側面図である。この実
施の形態5は、実施の形態4におけるモジュ−ルをIC
カ−ドに応用したものである。図14を参照して、パッ
ケ−ジ300の表面から突出し、一方の半導体基板の内
部回路からの正規の信号に対応させるように設定した単
数あるいは複数のバンプ電極303を、電気的配線処理
したパネル330aの裏面に実装する。また、そのパッ
ケ−ジ300の裏面から突出し、他方の半導体基板の内
部回路からの正規の信号に対応させるように設定した単
数あるいは複数のバンプ電極303を他の電気的配線処
理したパネル330bの表面に実装し、カ−ド筐体31
0に取り付けた構造となっている。この実施の形態5で
は、限られた空間を有効に利用することが可能となり、
実装密度が向上し、かつ薄型化できる。
の形態5を示すICカ−ドの部分側面図である。この実
施の形態5は、実施の形態4におけるモジュ−ルをIC
カ−ドに応用したものである。図14を参照して、パッ
ケ−ジ300の表面から突出し、一方の半導体基板の内
部回路からの正規の信号に対応させるように設定した単
数あるいは複数のバンプ電極303を、電気的配線処理
したパネル330aの裏面に実装する。また、そのパッ
ケ−ジ300の裏面から突出し、他方の半導体基板の内
部回路からの正規の信号に対応させるように設定した単
数あるいは複数のバンプ電極303を他の電気的配線処
理したパネル330bの表面に実装し、カ−ド筐体31
0に取り付けた構造となっている。この実施の形態5で
は、限られた空間を有効に利用することが可能となり、
実装密度が向上し、かつ薄型化できる。
【0042】実施の形態6.図15は、この発明の実施
の形態6を示す半導体装置の部分断面斜視図である。こ
の実施の形態6は、実施の形態3において、パッケ−ジ
500の側面にバンプ電極503を形成したものであ
る。図15を参照して、この半導体装置は表面と裏面お
よび側面を有するパッケ−ジ500と、そのパッケ−ジ
500の各面から突出した単数あるいは複数のバンプ電
極503と、表面および裏面を有する各々の半導体基板
501aと、それらの相対向する側面に設けた各々の半
導体基板501bと501cで構成する。
の形態6を示す半導体装置の部分断面斜視図である。こ
の実施の形態6は、実施の形態3において、パッケ−ジ
500の側面にバンプ電極503を形成したものであ
る。図15を参照して、この半導体装置は表面と裏面お
よび側面を有するパッケ−ジ500と、そのパッケ−ジ
500の各面から突出した単数あるいは複数のバンプ電
極503と、表面および裏面を有する各々の半導体基板
501aと、それらの相対向する側面に設けた各々の半
導体基板501bと501cで構成する。
【0043】また、各々の半導体基板501a,501
b,501cの表面には単数あるいは複数のボンディン
グパッド502が配置されている。これらのボンディン
グパッド502は各々半導体基板501a,501b,
501cの内部回路と接続され、この上に単数あるいは
複数のバンプ電極503が設置される。そして、各々の
半導体基板501aの裏面および501b,501cは
例えば銀エポキシやはんだ等で接合されている。この実
施の形態6の効果は実施の形態3とほぼ同様であるが、
異なる点は、パッケ−ジの任意の面にバンプ電極を設置
することが可能であるため、任意の面を用いて実装がで
きることである。
b,501cの表面には単数あるいは複数のボンディン
グパッド502が配置されている。これらのボンディン
グパッド502は各々半導体基板501a,501b,
501cの内部回路と接続され、この上に単数あるいは
複数のバンプ電極503が設置される。そして、各々の
半導体基板501aの裏面および501b,501cは
例えば銀エポキシやはんだ等で接合されている。この実
施の形態6の効果は実施の形態3とほぼ同様であるが、
異なる点は、パッケ−ジの任意の面にバンプ電極を設置
することが可能であるため、任意の面を用いて実装がで
きることである。
【0044】実施の形態7.図16は、この発明の実施
の形態7を示すモジュ−ルの部分断面図である。図16
を参照して、実装基板550の表面に溝部550aを設
ける。この溝部550aの対向する両側面に電気的配線
551を形成している。そして、この電気的配線551
にパッケ−ジ500から突出した単数あるいは複数のバ
ンプ電極503が電気的に繋がるように実装されてい
る。この実施の形態7では、片面だけに溝部を設けた実
装基板を使用することが可能である。また、溝部550
aがバンプ電極503の位置ずれを防止する役目をして
いるのでテストあるいは実装が行い易くなる。さらに、
溝部の中に半導体装置を入れるので、モジュ−ル自体を
薄型化できる。
の形態7を示すモジュ−ルの部分断面図である。図16
を参照して、実装基板550の表面に溝部550aを設
ける。この溝部550aの対向する両側面に電気的配線
551を形成している。そして、この電気的配線551
にパッケ−ジ500から突出した単数あるいは複数のバ
ンプ電極503が電気的に繋がるように実装されてい
る。この実施の形態7では、片面だけに溝部を設けた実
装基板を使用することが可能である。また、溝部550
aがバンプ電極503の位置ずれを防止する役目をして
いるのでテストあるいは実装が行い易くなる。さらに、
溝部の中に半導体装置を入れるので、モジュ−ル自体を
薄型化できる。
【0045】実施の形態8.図17は、この発明の実施
の形態8を示すモジュ−ルの部分断面斜視図である。図
17を参照して、実装基板550の表面に溝部550a
を設ける。この溝部550aの対向する両側面に電気的
配線551を形成している。また、溝部550aの中
に、パッケ−ジ510の縦横の寸法比を変化させた半導
体装置を設置する。そして、この電気的配線551にパ
ッケ−ジ510から突出した単数あるいは複数のバンプ
電極513が電気的に繋がるように実装する。この実施
の形態8では溝部550aの幅を狭く形成できるので、
さらにバンプ電極513の位置ずれを防止することが可
能となる。その他の効果は実施の形態7と同様である。
の形態8を示すモジュ−ルの部分断面斜視図である。図
17を参照して、実装基板550の表面に溝部550a
を設ける。この溝部550aの対向する両側面に電気的
配線551を形成している。また、溝部550aの中
に、パッケ−ジ510の縦横の寸法比を変化させた半導
体装置を設置する。そして、この電気的配線551にパ
ッケ−ジ510から突出した単数あるいは複数のバンプ
電極513が電気的に繋がるように実装する。この実施
の形態8では溝部550aの幅を狭く形成できるので、
さらにバンプ電極513の位置ずれを防止することが可
能となる。その他の効果は実施の形態7と同様である。
【0046】実施の形態9.図18は、この発明の実施
の形態9による半導体装置を示す部分断面斜視図であ
る。図18を参照して、この半導体装置はパッケ−ジ6
00のある面に単数あるいは複数のバンプ電極603を
設け、その一部を露出するように全体を樹脂でモ−ルド
し、さらにバンプ電極の取り付け面において、半導体装
置の角部に、位置決め用の突部630を互いに対抗し合
う方向に設けている。一般にバンプ電極は球形状であ
り、接触は点接触で不安定である。また、バンプ電極の
高さは均一ではなく、コプラナリティを保ち難い場合が
ある。そのようなとき、この実施の形態9によると、位
置ずれが生じ難い半導体装置を得ることができる。ま
た、実装時において、半導体装置の上面からはバンプ電
極と実装基板との接触状況が目視できないため、このよ
うな位置決めが必要である。尚、位置決め用の突部63
0の形状および、本数については半導体装置自体が位置
ずれを起こさなければ目的を達するので、この実施の形
態に限らない。
の形態9による半導体装置を示す部分断面斜視図であ
る。図18を参照して、この半導体装置はパッケ−ジ6
00のある面に単数あるいは複数のバンプ電極603を
設け、その一部を露出するように全体を樹脂でモ−ルド
し、さらにバンプ電極の取り付け面において、半導体装
置の角部に、位置決め用の突部630を互いに対抗し合
う方向に設けている。一般にバンプ電極は球形状であ
り、接触は点接触で不安定である。また、バンプ電極の
高さは均一ではなく、コプラナリティを保ち難い場合が
ある。そのようなとき、この実施の形態9によると、位
置ずれが生じ難い半導体装置を得ることができる。ま
た、実装時において、半導体装置の上面からはバンプ電
極と実装基板との接触状況が目視できないため、このよ
うな位置決めが必要である。尚、位置決め用の突部63
0の形状および、本数については半導体装置自体が位置
ずれを起こさなければ目的を達するので、この実施の形
態に限らない。
【0047】実施の形態10.図19は、この発明の実
施の形態10を示すモジュ−ルの部分断面図である。こ
の図19を参照して、実装基板650の表面に溝部65
1を設け、半導体装置600に設置した位置決め用の突
部630を、その溝部651に挿入して実装する。この
実施の形態10によれば、モジュ−ルのテスト時あるい
は実装時において、上記半導体装置600に設けた単数
あるいは複数のバンプ電極603と実装基板650との
位置ずれを防止することができ、テストあるいは実装が
行いやすくなる。
施の形態10を示すモジュ−ルの部分断面図である。こ
の図19を参照して、実装基板650の表面に溝部65
1を設け、半導体装置600に設置した位置決め用の突
部630を、その溝部651に挿入して実装する。この
実施の形態10によれば、モジュ−ルのテスト時あるい
は実装時において、上記半導体装置600に設けた単数
あるいは複数のバンプ電極603と実装基板650との
位置ずれを防止することができ、テストあるいは実装が
行いやすくなる。
【0048】実施の形態11.図20は、本発明の実施
の形態10を示すモジュ−ルの部分断面図である。この
図に示すように、本実施の形態に係るモジュールは、所
定の半導体装置(第2の半導体装置760)を収納し得
る穴部701aが設けられた実装基板701と、パッケ
ージの一主面に突出して形成されたバンプ電極753お
よび該バンプ電極753に電気的に接続された少なくと
も一対のリード端子707を有する第1の半導体装置7
50と、該第1の半導体装置750のバンプ電極753
と組み合わされるバンプ電極763を有し前記穴部70
1aに収納可能な第2の半導体装置760とを備えてい
る。
の形態10を示すモジュ−ルの部分断面図である。この
図に示すように、本実施の形態に係るモジュールは、所
定の半導体装置(第2の半導体装置760)を収納し得
る穴部701aが設けられた実装基板701と、パッケ
ージの一主面に突出して形成されたバンプ電極753お
よび該バンプ電極753に電気的に接続された少なくと
も一対のリード端子707を有する第1の半導体装置7
50と、該第1の半導体装置750のバンプ電極753
と組み合わされるバンプ電極763を有し前記穴部70
1aに収納可能な第2の半導体装置760とを備えてい
る。
【0049】そして、まず、第1および第2の半導体装
置750,760のバンプ電極753,763どうしを、
例えばはんだ付けにより通電可能に接合する。このバン
プ電極753,763どうしの接合に際しては、より好
ましくは、各バンプ電極753,763の球面の頂部を
ある程度平坦にした上で、例えば、フラックス性を有す
る接着剤を用いて仮止めし、その後に、はんだ付けが行
われる。次に、第1の半導体装置750を前記穴部70
1aに対応する例えば上方に配置する。これにより、第
2の半導体装置760が穴部701aに収納される。
置750,760のバンプ電極753,763どうしを、
例えばはんだ付けにより通電可能に接合する。このバン
プ電極753,763どうしの接合に際しては、より好
ましくは、各バンプ電極753,763の球面の頂部を
ある程度平坦にした上で、例えば、フラックス性を有す
る接着剤を用いて仮止めし、その後に、はんだ付けが行
われる。次に、第1の半導体装置750を前記穴部70
1aに対応する例えば上方に配置する。これにより、第
2の半導体装置760が穴部701aに収納される。
【0050】次に、この状態で、第1の半導体装置75
0の各リード端子707を実装基板701上の各ランド
706にそれぞれ接合することにより、第1の半導体装
置750がリード端子707を介して実装基板701に
支持される。この場合、各リード端子707と各ランド
706とは、例えばはんだ付けにより通電可能に接合さ
れる。このとき、第2の半導体装置760は、バンプ電
極753,763どうしが接合されているので、穴部7
01aに収納された状態で、第1の半導体装置750に
よって支持される。尚、各リード端子の実装基板への接
合工程と各バンプ電極どうしの接合工程とを、逆の順序
で行うようにしてもよい。
0の各リード端子707を実装基板701上の各ランド
706にそれぞれ接合することにより、第1の半導体装
置750がリード端子707を介して実装基板701に
支持される。この場合、各リード端子707と各ランド
706とは、例えばはんだ付けにより通電可能に接合さ
れる。このとき、第2の半導体装置760は、バンプ電
極753,763どうしが接合されているので、穴部7
01aに収納された状態で、第1の半導体装置750に
よって支持される。尚、各リード端子の実装基板への接
合工程と各バンプ電極どうしの接合工程とを、逆の順序
で行うようにしてもよい。
【0051】このように、第1および第2の半導体装置
750,760のバンプ電極753,763どうしが通電
可能に接合されているので、第2の半導体装置760は
第1の半導体装置750によって支持される。そして、
第1の半導体装置750を穴部701aに対応した位置
に配置し、各リード端子707を介して該第1の半導体
装置750を実装基板701に支持することにより、第
2の半導体装置760を穴部701a内に収納した状態
で、その上方に第1の半導体装置750を実装すること
ができる。つまり、実装基板701の肉厚を利用して二
段重ねで半導体装置750,760を実装することがで
き、比較的コンパクトで、かつ、実装密度がより高いモ
ジュールを得ることができるのである。
750,760のバンプ電極753,763どうしが通電
可能に接合されているので、第2の半導体装置760は
第1の半導体装置750によって支持される。そして、
第1の半導体装置750を穴部701aに対応した位置
に配置し、各リード端子707を介して該第1の半導体
装置750を実装基板701に支持することにより、第
2の半導体装置760を穴部701a内に収納した状態
で、その上方に第1の半導体装置750を実装すること
ができる。つまり、実装基板701の肉厚を利用して二
段重ねで半導体装置750,760を実装することがで
き、比較的コンパクトで、かつ、実装密度がより高いモ
ジュールを得ることができるのである。
【0052】実施の形態12.図21は、本発明の実施
の形態11を示すモジュ−ルの部分断面図である。この
図に示すように、本実施の形態に係るモジュールは、所
定の半導体装置(第2の半導体装置860)を収納し得
る穴部801aが設けられた実装基板801と、パッケ
ージの上面および下面に突出して形成された上下のバン
プ電極853A,853Bとこれらバンプ電極853A,
853Bの少なくともいずれか一方に電気的に接続され
た少なくとも一対のリード端子807とを有する第1の
半導体装置850とを備えている。この第1の半導体装
置850は、バンプ電極853Aに電気的に接続された
半導体基板851Aと、バンプ電極853Bに電気的に
接続された半導体基板851Bとを有している。また、
上記モジュールは、第1の半導体装置850の上下のバ
ンプ電極853A,853Bのいずれか一方(本実施の
形態では下側のバンプ電極853B)と組み合わされる
バンプ電極863を有し、前記穴部801aに収納可能
な第2の半導体装置860と、第1の半導体装置850
の上下のバンプ電極853A,853Bのいずれか他方
(本実施の形態では上側のバンプ電極853A)と組み
合わされるバンプ電極873を有する第3の半導体装置
870とを備えている。
の形態11を示すモジュ−ルの部分断面図である。この
図に示すように、本実施の形態に係るモジュールは、所
定の半導体装置(第2の半導体装置860)を収納し得
る穴部801aが設けられた実装基板801と、パッケ
ージの上面および下面に突出して形成された上下のバン
プ電極853A,853Bとこれらバンプ電極853A,
853Bの少なくともいずれか一方に電気的に接続され
た少なくとも一対のリード端子807とを有する第1の
半導体装置850とを備えている。この第1の半導体装
置850は、バンプ電極853Aに電気的に接続された
半導体基板851Aと、バンプ電極853Bに電気的に
接続された半導体基板851Bとを有している。また、
上記モジュールは、第1の半導体装置850の上下のバ
ンプ電極853A,853Bのいずれか一方(本実施の
形態では下側のバンプ電極853B)と組み合わされる
バンプ電極863を有し、前記穴部801aに収納可能
な第2の半導体装置860と、第1の半導体装置850
の上下のバンプ電極853A,853Bのいずれか他方
(本実施の形態では上側のバンプ電極853A)と組み
合わされるバンプ電極873を有する第3の半導体装置
870とを備えている。
【0053】そして、まず、第1の半導体装置850の
下側のバンプ電極853Bと第2の半導体装置860の
バンプ電極863どうし、および第1の半導体装置85
0の上側のバンプ電極853Aと第3の半導体装置87
0のバンプ電極873どうしを、例えばはんだ付けによ
りそれぞれ通電可能に接合する。このバンプ電極どうし
の接合に際しては、より好ましくは、各バンプ電極85
3A,853B,863,873の球面の頂部をある程度
平坦にした上で、例えば、フラックス性を有する接着剤
を用いて仮止めし、その後に、はんだ付けが行われる。
下側のバンプ電極853Bと第2の半導体装置860の
バンプ電極863どうし、および第1の半導体装置85
0の上側のバンプ電極853Aと第3の半導体装置87
0のバンプ電極873どうしを、例えばはんだ付けによ
りそれぞれ通電可能に接合する。このバンプ電極どうし
の接合に際しては、より好ましくは、各バンプ電極85
3A,853B,863,873の球面の頂部をある程度
平坦にした上で、例えば、フラックス性を有する接着剤
を用いて仮止めし、その後に、はんだ付けが行われる。
【0054】次に、第1の半導体装置850を前記穴部
801aに対応する例えば上方に配置する。これによ
り、第2の半導体装置860が穴部801aに収納され
る。そして、この状態で、第1の半導体装置850の各
リード端子807を実装基板801上の各ランド806
にそれぞれ接合することにより、第1の半導体装置85
0がリード端子807を介して実装基板801に支持さ
れる。この場合、各リード端子807と各ランド806
とは、例えばはんだ付けにより通電可能に接合される。
このとき、第2の半導体装置860は、バンプ電極85
3B,863どうしが接合されているので、前記穴部8
01aに収納された状態で、第1の半導体装置850に
よって支持される。また、第3の半導体装置870は、
バンプ電極853A,873どうしが接合されているの
で、第1の半導体装置850によってその上方に支持さ
れる。尚、各リード端子の実装基板への接合工程と各バ
ンプ電極どうしの接合工程とを、逆の順序で行うように
してもよい。
801aに対応する例えば上方に配置する。これによ
り、第2の半導体装置860が穴部801aに収納され
る。そして、この状態で、第1の半導体装置850の各
リード端子807を実装基板801上の各ランド806
にそれぞれ接合することにより、第1の半導体装置85
0がリード端子807を介して実装基板801に支持さ
れる。この場合、各リード端子807と各ランド806
とは、例えばはんだ付けにより通電可能に接合される。
このとき、第2の半導体装置860は、バンプ電極85
3B,863どうしが接合されているので、前記穴部8
01aに収納された状態で、第1の半導体装置850に
よって支持される。また、第3の半導体装置870は、
バンプ電極853A,873どうしが接合されているの
で、第1の半導体装置850によってその上方に支持さ
れる。尚、各リード端子の実装基板への接合工程と各バ
ンプ電極どうしの接合工程とを、逆の順序で行うように
してもよい。
【0055】このように、第1の半導体装置850の一
方のバンプ電極853Bと第2の半導体装置860のバ
ンプ電極863および第1の半導体装置850の他方の
バンプ電極853Aと第3の半導体装置870のバンプ
電極873がそれぞれ通電可能に互いに接合されている
ので、第2および第3の半導体装置860,870は共
に第1の半導体装置850によって支持される。そし
て、第1の半導体装置850を穴部801aに対応した
位置に配置し、各リード端子807を介して該第1の半
導体装置850を実装基板801に支持することによ
り、第2の半導体装置860を穴部801a内に収納し
た状態で、その上方に第1の半導体装置850を、更に
その上に第3の半導体装置870を実装することができ
る。つまり、実装基板801の肉厚を利用して三段重ね
で半導体装置850,860,870を実装することがで
き、比較的コンパクトで、かつ、実装密度がより一層高
いモジュールを得ることができるのである。
方のバンプ電極853Bと第2の半導体装置860のバ
ンプ電極863および第1の半導体装置850の他方の
バンプ電極853Aと第3の半導体装置870のバンプ
電極873がそれぞれ通電可能に互いに接合されている
ので、第2および第3の半導体装置860,870は共
に第1の半導体装置850によって支持される。そし
て、第1の半導体装置850を穴部801aに対応した
位置に配置し、各リード端子807を介して該第1の半
導体装置850を実装基板801に支持することによ
り、第2の半導体装置860を穴部801a内に収納し
た状態で、その上方に第1の半導体装置850を、更に
その上に第3の半導体装置870を実装することができ
る。つまり、実装基板801の肉厚を利用して三段重ね
で半導体装置850,860,870を実装することがで
き、比較的コンパクトで、かつ、実装密度がより一層高
いモジュールを得ることができるのである。
【0056】また、この実施の形態12において、前記
第2および第3の半導体装置860,870の少なくと
もいずれか一方を、パッケージの上面および下面に突出
して形成された上下のバンプ電極を有する半導体装置と
し、更に少なくとも一つの他の半導体装置を積み重ねて
実装するようにすることもできる。この場合には、更に
一層高い実装密度を達成することができる。
第2および第3の半導体装置860,870の少なくと
もいずれか一方を、パッケージの上面および下面に突出
して形成された上下のバンプ電極を有する半導体装置と
し、更に少なくとも一つの他の半導体装置を積み重ねて
実装するようにすることもできる。この場合には、更に
一層高い実装密度を達成することができる。
【0057】尚、本発明は、以上の実施の形態に限定さ
れるものではなく、その要旨を逸脱しない範囲におい
て、種々の改良あるいは設計上の変更等を行い得るもの
であることは、言うまでもない。
れるものではなく、その要旨を逸脱しない範囲におい
て、種々の改良あるいは設計上の変更等を行い得るもの
であることは、言うまでもない。
【0058】
【発明の効果】本願の請求項1の発明によれば、上面お
よび下面を有するパッケ−ジと、上面および下面に突出
して形成されたバンプ電極とを備えたことにより、コン
パクトで薄型の半導体装置を得ることができる。
よび下面を有するパッケ−ジと、上面および下面に突出
して形成されたバンプ電極とを備えたことにより、コン
パクトで薄型の半導体装置を得ることができる。
【0059】また、本願の請求項2の発明によれば、基
本的には、請求項1の発明と同様の効果を奏することが
できる。その上、上面に突出して形成されたバンプ電極
が複数存在し、下面に突出して形成されたバンプ電極
は、上面に突出して形成された複数のバンプ電極と鏡面
対称に配置されているので、コンパクトで薄型、しかも
剛性が高く、また、実装密度を向上することが可能な半
導体装置を得ることができる。
本的には、請求項1の発明と同様の効果を奏することが
できる。その上、上面に突出して形成されたバンプ電極
が複数存在し、下面に突出して形成されたバンプ電極
は、上面に突出して形成された複数のバンプ電極と鏡面
対称に配置されているので、コンパクトで薄型、しかも
剛性が高く、また、実装密度を向上することが可能な半
導体装置を得ることができる。
【0060】更に、本願の請求項3の発明によれば、上
面および下面を有するパッケ−ジと、上面に突出して形
成された複数の第1のバンプ電極と、下面に突出して形
成され、第1のバンプ電極と鏡面対称に配置された複数
の第2のバンプ電極とを有する第1および第2の半導体
装置と、第1の半導体装置の第1のバンプ電極に接続さ
れる第1の実装基板と、一方および他方の主面と一方お
よび他方の主面の間に形成されたスル−ホ−ルを有し、
一方の主面側に第1の半導体装置の第2のバンプ電極が
接続されるとともに他方の主面側に第2の半導体装置の
第1のバンプ電極が接続され、第1の半導体装置の第2
のバンプ電極と第2の半導体装置の第1のバンプ電極の
うちの同じ信号を受ける対応した電極どうしがスル−ホ
−ルを介して接続される第2の実装基板と、第2の半導
体装置の第2のバンプ電極に接続される第3の実装基板
とを備えるモジュ−ルとしたことにより、実装密度が高
く、ノイズの影響を受けにくいモジュ−ルを得ることが
できる。
面および下面を有するパッケ−ジと、上面に突出して形
成された複数の第1のバンプ電極と、下面に突出して形
成され、第1のバンプ電極と鏡面対称に配置された複数
の第2のバンプ電極とを有する第1および第2の半導体
装置と、第1の半導体装置の第1のバンプ電極に接続さ
れる第1の実装基板と、一方および他方の主面と一方お
よび他方の主面の間に形成されたスル−ホ−ルを有し、
一方の主面側に第1の半導体装置の第2のバンプ電極が
接続されるとともに他方の主面側に第2の半導体装置の
第1のバンプ電極が接続され、第1の半導体装置の第2
のバンプ電極と第2の半導体装置の第1のバンプ電極の
うちの同じ信号を受ける対応した電極どうしがスル−ホ
−ルを介して接続される第2の実装基板と、第2の半導
体装置の第2のバンプ電極に接続される第3の実装基板
とを備えるモジュ−ルとしたことにより、実装密度が高
く、ノイズの影響を受けにくいモジュ−ルを得ることが
できる。
【0061】また更に、本願の請求項4の発明によれ
ば、第1および第2の主面を有するパッケ−ジと、第1
および第2の主面に突出して形成されたバンプ電極と、
パッケ−ジ内に形成され、一方および他方の主面を有
し、一方の主面にパッケ−ジの第1の主面に突出したバ
ンプ電極に接続される内部回路を有する第1の半導体基
板と、パッケ−ジ内に形成され、一方および他方の主面
を有し、他方の主面が第1の半導体基板の他方の主面に
接合され、一方の主面に前記パッケ−ジの第2の主面に
突出したバンプ電極に接続される内部回路を有する第2
の半導体基板を備える半導体装置としたことにより、パ
ッケ−ジのどちらの主面を下に向けても実装ができる半
導体装置を得ることができる。
ば、第1および第2の主面を有するパッケ−ジと、第1
および第2の主面に突出して形成されたバンプ電極と、
パッケ−ジ内に形成され、一方および他方の主面を有
し、一方の主面にパッケ−ジの第1の主面に突出したバ
ンプ電極に接続される内部回路を有する第1の半導体基
板と、パッケ−ジ内に形成され、一方および他方の主面
を有し、他方の主面が第1の半導体基板の他方の主面に
接合され、一方の主面に前記パッケ−ジの第2の主面に
突出したバンプ電極に接続される内部回路を有する第2
の半導体基板を備える半導体装置としたことにより、パ
ッケ−ジのどちらの主面を下に向けても実装ができる半
導体装置を得ることができる。
【0062】また更に、本願の請求項5の発明によれ
ば、上面および下面を有し、上面および下面にバンプ電
極が突出して形成された半導体装置と、上面に突出した
バンプ電極に接続される第1の実装基板と、下面に突出
したバンプ電極に接続される第2の実装基板とを備える
モジュ−ルとしたことにより、薄型にでき、かつ、剛性
の高いモジュ−ルを得ることができる。
ば、上面および下面を有し、上面および下面にバンプ電
極が突出して形成された半導体装置と、上面に突出した
バンプ電極に接続される第1の実装基板と、下面に突出
したバンプ電極に接続される第2の実装基板とを備える
モジュ−ルとしたことにより、薄型にでき、かつ、剛性
の高いモジュ−ルを得ることができる。
【0063】また更に、本願の請求項6の発明によれ
ば、基本的には、請求項5の発明と同様の効果を奏する
ことができる。特に、上記モジュ−ルはICカ−ドを含
み、第1の実装基板はICカ−ドにおけるパネルとした
ことにより、限られた空間を有効に利用でき、実装密度
が向上し、かつ薄型のICカ−ドを得ることができる。
ば、基本的には、請求項5の発明と同様の効果を奏する
ことができる。特に、上記モジュ−ルはICカ−ドを含
み、第1の実装基板はICカ−ドにおけるパネルとした
ことにより、限られた空間を有効に利用でき、実装密度
が向上し、かつ薄型のICカ−ドを得ることができる。
【0064】また更に、本願の請求項7の発明によれ
ば、基本的には、請求項4の発明と同様の効果を奏する
ことができる。その上、前記パッケ−ジは、さらに第1
の主面を含む面および第2の主面を含む面と交わる面に
含まれる側面を有し、側面に突出して形成されたバンプ
電極と、パッケ−ジ内に形成され、パッケ−ジの側面に
突出したバンプ電極に接続される内部回路が形成された
主面を有する第3の半導体基板をさらに備える半導体装
置としたことにより、任意の面を用いて実装ができる半
導体装置を得ることができる。
ば、基本的には、請求項4の発明と同様の効果を奏する
ことができる。その上、前記パッケ−ジは、さらに第1
の主面を含む面および第2の主面を含む面と交わる面に
含まれる側面を有し、側面に突出して形成されたバンプ
電極と、パッケ−ジ内に形成され、パッケ−ジの側面に
突出したバンプ電極に接続される内部回路が形成された
主面を有する第3の半導体基板をさらに備える半導体装
置としたことにより、任意の面を用いて実装ができる半
導体装置を得ることができる。
【0065】また更に、本願の請求項8の発明によれ
ば、一主面からつながる対向した第1および第2の側面
を含む凹部を有する実装基板と、第1の側面に接続され
る第1の電極および第2の側面に接続される第2の電極
とを有する半導体装置を備えるモジュ−ルとしたことに
より、薄型のモジュ−ルを得ることができる。
ば、一主面からつながる対向した第1および第2の側面
を含む凹部を有する実装基板と、第1の側面に接続され
る第1の電極および第2の側面に接続される第2の電極
とを有する半導体装置を備えるモジュ−ルとしたことに
より、薄型のモジュ−ルを得ることができる。
【0066】また更に、本願の請求項9の発明によれ
ば、実装基板上の凹部に挿入するための凸部を有する一
主面をもつパッケ−ジと、パッケ−ジの一主面に突出し
て形成されたバンプ電極とを備える半導体装置としたこ
とにより、位置ずれが生じ難い半導体装置を得ることが
できる。
ば、実装基板上の凹部に挿入するための凸部を有する一
主面をもつパッケ−ジと、パッケ−ジの一主面に突出し
て形成されたバンプ電極とを備える半導体装置としたこ
とにより、位置ずれが生じ難い半導体装置を得ることが
できる。
【0067】また更に、本願の請求項10の発明によれ
ば、凹部が形成された主面を有する実装基板と、該実装
基板の主面に実装され、凹部に挿入された凸部が形成さ
れた一主面を有するパッケ−ジと、該パッケ−ジの一主
面に突出して形成され、実装基板上の一主面に接続され
るバンプ電極とを有する半導体装置とを備えるモジュ−
ルとしたことにより、テストあるいは実装がしやすいモ
ジュ−ルを得ることができる。
ば、凹部が形成された主面を有する実装基板と、該実装
基板の主面に実装され、凹部に挿入された凸部が形成さ
れた一主面を有するパッケ−ジと、該パッケ−ジの一主
面に突出して形成され、実装基板上の一主面に接続され
るバンプ電極とを有する半導体装置とを備えるモジュ−
ルとしたことにより、テストあるいは実装がしやすいモ
ジュ−ルを得ることができる。
【0068】また更に、本願の請求項11の発明によれ
ば、第1および第2の半導体装置のバンプ電極どうしが
通電可能に接合されているので、第2の半導体装置は第
1の半導体装置によって支持される。そして、第1の半
導体装置を穴部に対応した位置に配置し、リード端子を
介して該第1の半導体装置を実装基板に支持することに
より、第2の半導体装置を穴部内に収納した状態で、そ
の上方に第1の半導体装置を実装することができる。つ
まり、実装基板の肉厚を利用して二段重ねで半導体装置
を実装することができ、比較的コンパクトで、かつ、実
装密度がより高いモジュールを得ることができる。
ば、第1および第2の半導体装置のバンプ電極どうしが
通電可能に接合されているので、第2の半導体装置は第
1の半導体装置によって支持される。そして、第1の半
導体装置を穴部に対応した位置に配置し、リード端子を
介して該第1の半導体装置を実装基板に支持することに
より、第2の半導体装置を穴部内に収納した状態で、そ
の上方に第1の半導体装置を実装することができる。つ
まり、実装基板の肉厚を利用して二段重ねで半導体装置
を実装することができ、比較的コンパクトで、かつ、実
装密度がより高いモジュールを得ることができる。
【0069】また更に、本願の請求項12の発明によれ
ば、第1の半導体装置の一方のバンプ電極と第2の半導
体装置のバンプ電極および第1の半導体装置の他方のバ
ンプ電極と第3の半導体装置のバンプ電極がそれぞれ通
電可能に互いに接合されているので、第2および第3の
半導体装置は共に第1の半導体装置によって支持され
る。そして、第1の半導体装置を穴部に対応した位置に
配置し、リード端子を介して該第1の半導体装置を実装
基板に支持することにより、第2の半導体装置を穴部内
に収納した状態で、その上方に第1の半導体装置を、更
にその上に第3の半導体装置を実装することができる。
つまり、実装基板の肉厚を利用して三段重ねで半導体装
置を実装することができ、比較的コンパクトで、かつ、
実装密度がより一層高いモジュールを得ることができ
る。
ば、第1の半導体装置の一方のバンプ電極と第2の半導
体装置のバンプ電極および第1の半導体装置の他方のバ
ンプ電極と第3の半導体装置のバンプ電極がそれぞれ通
電可能に互いに接合されているので、第2および第3の
半導体装置は共に第1の半導体装置によって支持され
る。そして、第1の半導体装置を穴部に対応した位置に
配置し、リード端子を介して該第1の半導体装置を実装
基板に支持することにより、第2の半導体装置を穴部内
に収納した状態で、その上方に第1の半導体装置を、更
にその上に第3の半導体装置を実装することができる。
つまり、実装基板の肉厚を利用して三段重ねで半導体装
置を実装することができ、比較的コンパクトで、かつ、
実装密度がより一層高いモジュールを得ることができ
る。
【0070】また更に、本願の請求項13の発明によれ
ば、基本的には、請求項12の発明と同様の効果を奏す
ることができる。その上、前記第2および第3の半導体
装置の少なくともいずれか一方が、パッケージの上面お
よび下面に突出して形成された上下のバンプ電極を有し
ており、更に少なくとも一つの他の半導体装置が積み重
ねて実装されているので、更に一層高い実装密度を達成
することができる。
ば、基本的には、請求項12の発明と同様の効果を奏す
ることができる。その上、前記第2および第3の半導体
装置の少なくともいずれか一方が、パッケージの上面お
よび下面に突出して形成された上下のバンプ電極を有し
ており、更に少なくとも一つの他の半導体装置が積み重
ねて実装されているので、更に一層高い実装密度を達成
することができる。
【図1】 この発明の実施の形態1を示す偶数個のバン
プ電極を設置した半導体装置の部分断面斜視図である。
プ電極を設置した半導体装置の部分断面斜視図である。
【図2】 上記実施の形態1を示す偶数個のバンプ電極
を設置した半導体装置を上面から見た図である。
を設置した半導体装置を上面から見た図である。
【図3】 上記実施の形態1を示す偶数個のバンプ電極
を設置した半導体装置を下面から見た図である。
を設置した半導体装置を下面から見た図である。
【図4】 上記実施の形態1を示す偶数個のバンプ電極
を設置した半導体装置における半導体基板の部分回路図
である。
を設置した半導体装置における半導体基板の部分回路図
である。
【図5】 図2におけるV−V線に沿った部分断面図であ
る。
る。
【図6】 図3におけるVI−VI線に沿った部分断面図で
ある。
ある。
【図7】 上記実施の形態1を示す奇数個のバンプ電極
を設置した半導体装置の部分断面斜視図である。
を設置した半導体装置の部分断面斜視図である。
【図8】 上記実施の形態1を示す奇数個のバンプ電極
を設置した半導体装置を上面から見た図である。
を設置した半導体装置を上面から見た図である。
【図9】 上記実施の形態1を示す奇数個のバンプ電極
を設置した半導体装置を下面から見た図である。
を設置した半導体装置を下面から見た図である。
【図10】 上記実施の形態1を示す奇数個のバンプ電
極を設置した半導体装置における半導体基板の部分回路
図である。
極を設置した半導体装置における半導体基板の部分回路
図である。
【図11】 この発明の実施の形態2を示すモジュ−ル
の部分断面図である。
の部分断面図である。
【図12】 この発明の実施の形態3を示す半導体装置
の部分断面斜視図である。
の部分断面斜視図である。
【図13】 この発明の実施の形態4を示すモジュ−ル
の部分断面図である。
の部分断面図である。
【図14】 この発明の実施の形態5を示すICカ−ド
の部分断面斜視図である。
の部分断面斜視図である。
【図15】 この発明の実施の形態6を示す半導体装置
の部分断面斜視図である。
の部分断面斜視図である。
【図16】 この発明の実施の形態7を示すモジュ−ル
の部分断面図である。
の部分断面図である。
【図17】 この発明の実施の形態8を示すモジュ−ル
の部分断面斜視図である。
の部分断面斜視図である。
【図18】 この発明の実施の形態9を示す半導体装置
の斜視図である。
の斜視図である。
【図19】 この発明の実施の形態10を示すモジュ−
ルの部分断面図である。
ルの部分断面図である。
【図20】 この発明の実施の形態11を示すモジュ−
ルの部分断面図である。
ルの部分断面図である。
【図21】 この発明の実施の形態12を示すモジュ−
ルの部分断面図である。
ルの部分断面図である。
【図22】 従来の半導体装置の部分断面図である。
【図23】 従来の半導体装置の側面図である。
【図24】 従来の半導体装置の実装基板への搭載状態
を示す部分断面図である。
を示す部分断面図である。
1a,1b,201a,201b,301a,501a,50
1b,501c 半導体基板、3,203,303,50
3,513,603,753,763,853A,853B,
863,873 バンプ電極、50a,50b,50c,3
50a,350b,550,650,701,801 実装
基板、51 スル−ホ−ル、100,200,300,5
00,510,600 パッケ−ジ、330a,330b
パネル、550a,651 溝部、551 電気的配
線、630 突部、701a,801a 穴部、707,
807 リード端子、750,760,850,860,8
70半導体装置。
1b,501c 半導体基板、3,203,303,50
3,513,603,753,763,853A,853B,
863,873 バンプ電極、50a,50b,50c,3
50a,350b,550,650,701,801 実装
基板、51 スル−ホ−ル、100,200,300,5
00,510,600 パッケ−ジ、330a,330b
パネル、550a,651 溝部、551 電気的配
線、630 突部、701a,801a 穴部、707,
807 リード端子、750,760,850,860,8
70半導体装置。
Claims (13)
- 【請求項1】 上面および下面を有するパッケ−ジと、
前記上面および下面に突出して形成されたバンプ電極
と、を備えたことを特徴とする半導体装置。 - 【請求項2】 上面に突出して形成されたバンプ電極が
複数存在し、下面に突出して形成されたバンプ電極は前
記上面に突出して形成された複数のバンプ電極と鏡面対
称に配置されていることを特徴とする請求項1記載の半
導体装置。 - 【請求項3】 上面および下面を有するパッケ−ジと、
前記上面に突出して形成された複数の第1のバンプ電極
と、前記下面に突出して形成され、前記第1のバンプ電
極と鏡面対称に配置された複数の第2のバンプ電極とを
有する第1および第2の半導体装置と、 前記第1の半導体装置の第1のバンプ電極に接続される
第1の実装基板と、 一方および他方の主面とこれら一方および他方の主面の
間に形成されたスル−ホ−ルを有し、一方の主面側に前
記第1の半導体装置の第2のバンプ電極が接続されると
ともに他方の主面側に前記第2の半導体装置の第1のバ
ンプ電極が接続され、前記第1の半導体装置の第2のバ
ンプ電極と前記第2の半導体装置の第1のバンプ電極の
うちの同じ信号を受ける対応した電極どうしが前記スル
−ホ−ルを介して接続される第2の実装基板と、 前記第2の半導体装置の第2のバンプ電極に接続される
第3の実装基板と、を備えたことを特徴とするモジュ−
ル。 - 【請求項4】 第1および第2の主面を有するパッケ−
ジと、 前記第1および第2の主面に突出して形成されたバンプ
電極と、 前記パッケ−ジ内に形成され、一方および他方の主面を
有し、一方の主面に前記パッケ−ジの第1の主面に突出
したバンプ電極に接続される内部回路を有する第1の半
導体基板と、 前記パッケ−ジ内に形成され、一方および他方の主面を
有し、他方の主面が前記第1の半導体基板の他方の主面
に接合され、一方の主面に前記パッケ−ジの第2の主面
に突出したバンプ電極に接続される内部回路を有する第
2の半導体基板と、を備えたことを特徴とする半導体装
置。 - 【請求項5】 上面および下面を有し、前記上面および
下面にバンプ電極が突出して形成された半導体装置と、 前記上面に突出したバンプ電極に接続される第1の実装
基板と、 前記下面に突出したバンプ電極に接続される第2の実装
基板と、を備えたことを特徴とするモジュ−ル。 - 【請求項6】 前記モジュ−ルはICカ−ドを含み、前
記第1の実装基板は前記ICカ−ドにおけるパネルであ
ることを特徴とする請求項5記載のモジュ−ル。 - 【請求項7】 第1および第2の主面を有するパッケ−
ジと、 前記第1および第2の主面に突出して形成されたバンプ
電極と、 前記パッケ−ジ内に形成され、一方および他方の主面を
有し、一方の主面に前記パッケ−ジの第1の主面に突出
したバンプ電極に接続される内部回路を有する第1の半
導体基板と、 前記パッケ−ジ内に形成され、一方および他方の主面を
有し、他方の主面が前記第1の半導体基板の他方の主面
に接合され、一方の主面に前記パッケ−ジの第2の主面
に突出したバンプ電極に接続される内部回路を有する第
2の半導体基板と、を備え 前記パッケ−ジは、前記第1の主面を含む面および第2
の主面を含む面と交わる面に含まれる側面を有し、 該側面に突出して形成されたバンプ電極と、 前記パッケ−ジ内に形成され、前記パッケ−ジの側面に
突出したバンプ電極に接続される内部回路が形成された
主面を有する第3の半導体基板と、をさらに備えたこと
を特徴とする半導体装置。 - 【請求項8】 一主面に、該主面からつながる対向した
第1および第2の側面を含む凹部を有する実装基板と、 前記第1の側面に接続される第1の電極と、前記第2の
側面に接続される第2の電極とを有する半導体装置と、
を備えたことを特徴とするモジュ−ル。 - 【請求項9】 実装基板上の凹部に挿入するための凸部
が形成された一主面を有するパッケ−ジと、該パッケ−
ジの前記一主面に突出して形成されたバンプ電極と、を
備えたことを特徴とする半導体装置。 - 【請求項10】 凹部が形成された主面を有する実装基
板と、 該実装基板の主面に実装され、前記凹部に挿入される凸
部が形成された一主面を有するパッケ−ジと、該パッケ
−ジの前記一主面に突出して形成され、前記実装基板上
の一主面に接続されるバンプ電極とを有する半導体装置
と、を備えたことを特徴とするモジュ−ル。 - 【請求項11】 所定の半導体装置を収納し得る穴部が
設けられた実装基板と、 パッケージの一主面に突出して形成されたバンプ電極お
よび該バンプ電極に電気的に接続されたリード端子を有
する第1の半導体装置と、 該第1の半導体装置のバンプ電極と組み合わされるバン
プ電極を有し前記穴部に収納可能な第2の半導体装置と
を備え、 該第2の半導体装置が前記穴部に収納される一方、前記
第1の半導体装置は、そのバンプ電極が第2の半導体装
置のバンプ電極に対応して重なる位置で、前記リード端
子を介して前記実装基板に支持されており、前記両半導
体装置のバンプ電極どうしが通電可能に接合されている
ことを特徴とするモジュール。 - 【請求項12】 所定の半導体装置を収納し得る穴部が
設けられた実装基板と、 パッケージの上面および下面に突出して形成された上下
のバンプ電極とこれらバンプ電極に電気的に接続された
リード端子とを有する第1の半導体装置と、 該第1の半導体装置の上下のバンプ電極のいずれか一方
と組み合わされるバンプ電極を有し前記穴部に収納可能
な第2の半導体装置と、 前記第1の半導体装置の上下のバンプ電極のいずれか他
方と組み合わされるバンプ電極を有する第3の半導体装
置とを備え、 前記第2の半導体装置が前記穴部に収納される一方、前
記第1の半導体装置は前記一方のバンプ電極が第2の半
導体装置のバンプ電極に対応して重なる位置で前記リー
ド端子を介して前記実装基板に支持され、前記第3の半
導体装置はそのバンプ電極が第1の半導体装置の他方の
バンプ電極に対応して重なる位置に配置されており、前
記第1の半導体装置の一方のバンプ電極と第2の半導体
装置のバンプ電極および第1の半導体装置の他方のバン
プ電極と第3の半導体装置のバンプ電極が、それぞれ通
電可能に互いに接合されていることを特徴とするモジュ
ール。 - 【請求項13】 前記第2および第3の半導体装置の少
なくともいずれか一方が、パッケージの上面および下面
に突出して形成された上下のバンプ電極を有しており、
更に少なくとも一つの他の半導体装置が積み重ねて実装
されていることを特徴とする請求項12記載のモジュー
ル。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9190031A JPH10163415A (ja) | 1996-10-04 | 1997-07-15 | 半導体装置およびモジュール |
TW086114258A TW388112B (en) | 1996-10-04 | 1997-09-30 | Semiconductor device and module |
US08/991,485 US5949135A (en) | 1997-07-15 | 1997-12-16 | Module mounted with semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8-264352 | 1996-10-04 | ||
JP26435296 | 1996-10-04 | ||
JP9190031A JPH10163415A (ja) | 1996-10-04 | 1997-07-15 | 半導体装置およびモジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10163415A true JPH10163415A (ja) | 1998-06-19 |
Family
ID=26505822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9190031A Pending JPH10163415A (ja) | 1996-10-04 | 1997-07-15 | 半導体装置およびモジュール |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH10163415A (ja) |
TW (1) | TW388112B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017195708A (ja) * | 2016-04-20 | 2017-10-26 | 株式会社村田製作所 | Icチップ実装基板 |
-
1997
- 1997-07-15 JP JP9190031A patent/JPH10163415A/ja active Pending
- 1997-09-30 TW TW086114258A patent/TW388112B/zh active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017195708A (ja) * | 2016-04-20 | 2017-10-26 | 株式会社村田製作所 | Icチップ実装基板 |
Also Published As
Publication number | Publication date |
---|---|
TW388112B (en) | 2000-04-21 |
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