JPH10162514A - 符号復号装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換回路を用いずに、低コストで、か
つ高速に、ビットエラーレートを向上させることができ
るようにする。 【解決手段】 コンパレータ４は、ディスクからの再生
信号を、所定の基準レベルと比較し、２値化して、メモ
リ１２に出力する。違反長検出回路５は、１と１の間
に、連続して配置される０の数を示す連続長が、予め規
定されている規定長である３Ｔより短い違反長２Ｔであ
る場合、これを検出する。パターン検出回路１１は、違
反長２Ｔの前の連続長が３Ｔであり、後の連続長が４Ｔ
以上であるパターン、または違反長２Ｔの次の連続長が
３Ｔであり、前の連続長が４Ｔ以上であるパターンを検
出する。補正位置検出回路６は、３Ｔ−２Ｔ−４Ｔ以上
のパターンが検出されたとき、２Ｔの直後のビットを補
正位置として指定し、４Ｔ以上−２Ｔ−３Ｔのパターン
が検出されたとき、２Ｔの直前のビットを補正位置とし
て指定する。補正処理回路７は、補正位置として指定さ
れたビットの論理を反転して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、RLL（Run Lengt
h Limited）符号を用いて情報を記録した記録媒体から
読み出した再生ＲＦ信号を、少なくとも１つの基準レベ
ルに基づいて復号して、チャネルビットデータを出力す
る符号復号装置および方法に関し、特にチャネルビット
データ中に同一シンボルの最小連続長または最大連続長
の条件を満足しない箇所がある場合は、付加された情報
に基づいてビットエラーである確率の高いビットを選定
し、選定したビットを補正して、同一シンボルの最小連
続長または最大連続長の条件を満足するチャネルビット
データを出力するようにした符号復号装置および方法に
関する。

【０００２】

【従来の技術】データを所定の伝送路に伝送したり、例
えば磁気ディスク、光ディスク、光磁気ディスク等の記
録媒体に記録する際に、伝送や記録に適するようにデー
タの変調が行われる。このような変調方法の１つとして
ブロック符号が知られている。このブロック符号は、デ
ータ列をｍ×ｉビットからなる単位（以下データ語とい
う）にブロック化し、このデータ語を適当な符号則に従
ってｎ×ｉビットからなる符号語に変換するものであ
る。そしてこのブロック符号は、ｉ＝１のときには固定
長符号となり、またｉが複数個選べるとき、すなわちｉ
を２以上で、最大のｉであるｉmax＝ｒとしたときには
可変長符号となる。このブロック符号化された符号は可
変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。ここでｉ
は拘束長であり、ｒは最大拘束長である。また、ｄとｋ
は、それぞれ符号系列内の一方のシンボルである”１”
と”１”の間に連続して配置される他方のシンボルであ
る”０”の最小連続個数と最大連続個数である。

【０００３】具体例としてコンパクトディスク（ＣＤ）
の変調方式を説明する。コンパクトディスクでは、EFM
（Eight to Fourteen Modulation）が用いられている。
８ビットのデータ語は１４ビットの符号語（チャネルビ
ット）へパターン変換された後に、ＥＦＭ変調後の直流
成分を低減させるための３ビットのマージンビットが付
加され、さらにＮＲＺＩ変調されてディスク上に記録さ
れている。この場合、符号系列内の”１”と”１”の間
に連続して配置される”０”の最小連続個数（規定長）
が２、”０”の最大連続個数（規定長）が１０の条件を
満足するように、８ビットから１４ビットへの変換、な
らびに、マージンビットの付加が行われる。従って、こ
のＥＦＭ変調による可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）
のパラメータは、（２，１０；８，１７；１）となる。
チャネルビット列（記録波形列）のビット間隔をＴとす
ると、最小反転間隔Ｔmin（規定長）は、３（＝２＋
１）Ｔとなる。また、最大反転間隔Ｔmax（規定長）
は、１１（＝１０＋１）Ｔとなる。さらに、データ列の
データ間隔をＴｄａｔａとすると、検出窓幅Ｔｗは、
（ｍ／ｎ）×Ｔｄａｔａで表わされ、その値は０．４７
（＝８／１７）Ｔｄａｔａとなる。

【０００４】また、ＥＦＭのＮＲＺＩ変調後の同一シン
ボルの最小連続長ｄ’は３（＝ｄ＋１＝２＋１）とな
り、ＮＲＺＩ変調後の同一シンボルの最大連続長ｋ’は
１１（＝ｋ＋１＝１０＋１）となる。

【０００５】前記コンパクトディスクにおいて、ピット
を線速方向に縮小すれば記録密度を高くすることができ
る。この場合、最小反転間隔Ｔminに対応した最小ピッ
トの長さが短くなる。この最小ピットがこれを読み出す
レーザービームのスポットサイズよりも小さくなり過ぎ
ると、ピットの検出が困難になり、エラー発生の原因と
なる。

【０００６】さらに、ディスクの再生において、ディス
クの再生面に対してスキューが加わるとエラーレートが
悪化する。ディスクのスキューは、ディスクと再生用の
レーザービームの光軸の傾きが、ディスクの進行方向に
平行な面内のタンジェンシャル（tangential）方向と、
垂直な面内のラジアル（radial）方向に分けられる。こ
のうちの特にタンジェンシャル方向にディスクのスキュ
ーが発生すると、比較的早めにエラーレートに悪影響が
現れる。従って、このようなディスクのスキューは、シ
ステムの設計に当り、エラーレートに対するマージンを
減少させる要因となる。

【０００７】また、同一シンボルの連続の長さの誤りの
分布を、スキューのそれぞれの方向に対して調べたとこ
ろ、タンジェンシャル方向のスキューに起因するエラー
は、主に同一シンボルの連続長が短い場合に発生してい
ること、すなわち、Ｔmin（ｄ’）の長さがＴmin−１
（ｄ’−１）の長さに復号されるために、エラーレート
が悪化することがわかった。例えば、ＥＦＭ変調方式に
おいては、タンジェンシャル方向にスキューが発生した
場合、記録波形列のビット間隔をＴとすると、最小反転
間隔Ｔminである３Ｔ（規定長）がさらに短い間隔２Ｔ
（規定に違反する違反長）として復号されることによる
エラーの発生が多いことになる。

【０００８】一方、光ディスクにおいては、その製造に
おいてディスクのアシンメトリのマージンがある程度許
されており、センターレベルに対して再生波形が上下非
対称になる場合も考慮する必要がある。

【０００９】従来より、エラーレートの悪化を信号処理
により補正する方法として、ビタビ復号法が知られてい
る。ビタビ復号法は、符号誤りを小さくして幾何学的距
離の最も短いパスを探索する最尤復号法の１つで、可能
性のないパスを捨てることにより、確からしい値の探索
を簡略化して復号する方法である。さらに、ビタビ復号
法は、その内部に最小反転間隔Ｔminを補償するアルゴ
リズムを付加することができる。

【００１０】しかしながら、ビタビ復号法は、その回路
が複雑でハードウエアの規模が大きくなるという欠点を
有している。また、ビタビ復号法で復号を行うには、ア
シンメトリを取り除く必要があり、光ディスクのような
アシンメトリの許容される系では、アシンメトリに対す
る最適化が必要となり、回路がさらに複雑になる。

【００１１】そこで、本出願人は、例えば特願平８−２
２５３０号において、より簡単な回路でエラーレートの
悪化を信号処理により補正する方法として、Run-Detect
or法を提案した。

【００１２】図２４は、この先の提案における符号復号
装置の構成例を示している。図２４において、波形等化
回路１は入力されたアナログ信号の波形を整形する。Ｐ
ＬＬ回路２は整形されたアナログ波形をもとにビットク
ロックを生成する。Ａ／Ｄ変換回路３は入力されたアナ
ログ信号を所定の分解能でディジタル信号に変換する。
Ａ／Ｄ変換されたディジタルデータは、コンパレータ４
でセンター（ゼロ）レベルを基準として１または０のビ
ット列（２値化データ）に変換される。

【００１３】違反長検出回路５は規定長としての最小反
転間隔Ｔminより短い間隔（違反長）があったときこれ
を検出する。例えば（ｄ，ｋ）符号がＥＦＭ変調符号で
あれば、記録波形列のビット間隔をＴとすると、Ｔmin
である３Ｔ（規定長）を誤って２Ｔ（違反長）のビット
列（２値化データ）に変換された部分が検出されること
になる。次に補正位置検出回路６では、違反長が検出さ
れた位置をもとに、違反長に対応する違反ビット列の直
前のビットを補正するか、直後のビットを補正するかを
判定する。すなわち、違反長２Ｔを有する違反ビット列
の直前と直後のビットにおけるＡ／Ｄ変換回路３の出力
する信号のレベルの大きさが比較され、ゼロレベルに近
い大きさの信号に対応するビットが誤っているビットと
して補正位置に指定される。そして補正処理回路７で
は、チャネルビット列における補正位置として指定され
たビットの補正を行い、補正された後のチャネルビット
列データを出力する。

【００１４】

【発明が解決しようとする課題】しかしながら、図２４
に示した先の提案においては、装置内にＡ／Ｄ変換回路
３を設け、再生信号のレベル（振幅方向の情報）を用い
ることにより、補正を行うようにしている。従って、例
えば、データストレージ機器のように、Ａ／Ｄ変換回路
が基本的に不要なシステムにおいては、補正のために、
Ａ／Ｄ変換回路を設けなければならず、構成が複雑とな
り、コスト高となる課題があった。

【００１５】本発明はこのような状況に鑑みてなされた
ものであり、Ａ／Ｄ変換回路等の付加回路を用いずに、
より簡単な構成で、エラーレートの悪化した信号を、信
号処理により補正するようにするものである。

【００１６】

【課題を解決するための手段】請求項１に記載の符号復
号装置は、伝送符号の同一のシンボルの連続長が、規定
に違反している違反長の長さであることを検出する違反
長検出手段と、違反長のシンボルにより構成される違反
ビット列を含む伝送符号のビット列のパターンを検出す
るパターン検出手段と、パターン検出手段の検出結果に
対応して、違反ビット列を含む伝送符号の補正位置を指
定する指定手段と、違反長が規定長となるように、指定
手段の指定する補正位置の伝送符号のビットを補正する
補正手段とを備えることを特徴とする。

【００１７】請求項２０に記載の符号復号方法は、伝送
符号の同一のシンボルの連続長が、規定に違反している
違反長の長さであることを検出する違反長検出ステップ
と、違反長のシンボルにより構成される違反ビット列を
含む伝送符号のビット列のパターンを検出するパターン
検出ステップと、パターン検出ステップの検出結果に対
応して、違反ビット列を含む伝送符号の補正位置を指定
する指定ステップと、違反長が規定長となるように、指
定ステップの指定する補正位置の伝送符号のビットを補
正する補正ステップとを備えることを特徴とする。

【００１８】請求項１に記載の符号復号装置および請求
項２０に記載の符号復号方法においては、伝送符号の同
一のシンボルの連続長が、違反長の長さであることが検
出されると、その違反長が規定長となるように、所定の
補正位置のビットの補正が行われる。この補正位置は、
ビット列のパターンに対応して指定される。

【００１９】

【発明の実施の形態】以下、この発明の実施の形態につ
いて添付図面に基づいて説明する。なお、記録媒体とし
て光ディスクを用い、記録符号としては、連続する”
１”の間に入る”０”の最小連続長（最小連続個数）
（規定長）ｄが２で、かつ連続する”１”の間に入る”
０”の最大連続長（最大連続個数）（規定長）ｋが１０
である２値レベルの（ｄ，ｋ）記録符号を用い、この２
値レベルの（ｄ，ｋ）記録符号がＮＲＺＩ変調によって
記録された光ディスクから、ＮＲＺＩ変調されたチャネ
ルビットデータ列を再生する装置を代表例として、発明
の実施の形態を説明する。ここで、（ｄ，ｋ）記録符号
は、エッジを表す符号となり、ＮＲＺＩ変調後のチャネ
ルビット列は、ピットの形に相当するレベルを表す符号
になる。また、ＮＲＺＩ変調後の同一シンボルの最小連
続長（規定長）ｄ’は３（＝ｄ＋１＝２＋１）であり、
同一シンボルの最大連続長（規定長）ｋ’は１１（＝ｋ
＋１＝１０＋１）である。

【００２０】図１は、この発明に係る符号復号装置の構
成を示すブロック図である。図１において、波形等化回
路１には、符号系列内の”１”と”１”の間に連続して
配置される”０”の最小連続長がｄである記録符号をＮ
ＲＺＩ変調した後の、同一のシンボルの最小連続長が
ｄ’（＝ｄ＋１）（ｄ≧１）である記録符号が記録され
た、図示せぬ光ディスク（記録媒体）から読み出された
再生ＲＦ信号が入力されるようになされている。波形等
化回路１は、入力された再生ＲＦ信号を波形等化した
後、ＰＬＬ回路２とコンパレータ４に出力している。Ｐ
ＬＬ回路２は、入力された波形等化後のＲＦ信号からビ
ットクロックを生成し、コンパレータ４の他、各部に出
力するようになされている。コンパレータ４（比較手
段）は、ＰＬＬ回路２より入力されたビットクロックに
対応して、波形等化回路１より入力された波形等化後の
ＲＦ信号を、所定の基準レベルと比較し、ＲＦ信号のレ
ベルが基準レベルより大きいとき、論理１を、基準レベ
ルより小さいとき、論理０を、復号判定結果（２値化デ
ータ）としてそれぞれ出力するようになされている。

【００２１】コンパレータ４により２値化されたデータ
は、縦属接続された複数のレジスタ（図５を参照して後
述する）により構成されるメモリ１２に供給され、記憶
されるようになされている。メモリ１２より読み出され
たデータは、補正処理回路７、違反長検出回路５、パタ
ーン検出回路１１、および補正位置検出回路６に供給さ
れている。違反長検出回路５（違反長検出手段）は、メ
モリ１２より読み出されたデータに２Ｔおよび１Ｔの違
反長（違反ビット列）が存在するとき、これを検出し、
検出信号を、補正位置検出回路６に出力している。パタ
ーン検出回路１１（パターン検出手段）は、メモリ１２
より読み出された２値化データのパターンを検出し、そ
の検出結果に対応するフラグを補正位置検出回路６に出
力している。

【００２２】パターン検出回路１１は、メモリ１２より
読み出された２値化データから、チャネルビット列のビ
ット間隔をＴとすると、（３Ｔ−２Ｔ−ｘＴ）または
（ｘＴ−２Ｔ−３Ｔ）（ｘ≧４）のパターンを検出す
る。すなわち、２Ｔの連続長（違反長）を有するビット
列の前に、３Ｔの連続長を有するビット列が存在し、か
つ、その後に、ｘＴの連続長が存在するとき、または、
２Ｔの連続長（違反長）のビット列の前にｘＴの連続長
が存在し、かつ、その後に３Ｔの連続長のビット列が存
在するとき、それぞれ後方または前方のビット列を補正
ビット列として指定するフラグを出力する。

【００２３】メモリ６Ａを内蔵する補正位置検出回路６
（指定手段）は、違反長検出回路５とパターン検出回路
１１の出力の供給を受け、メモリ１２より読み出された
２値化データのビットの補正位置に対応する信号（補正
位置データ）を生成し、補正処理回路７に出力してい
る。補正処理回路７（補正手段）は、メモリ１２より読
み出された２値化データのうち、補正位置検出回路６に
より指定される補正位置のビットを補正し、補正後のデ
ータをチャネルクロックに同期して出力するようになさ
れている。

【００２４】次に図２のフローチャート、並びに図３と
図４のタイミングチャートを参照して、その動作につい
て説明する。

【００２５】最初にステップＳ１において、入力される
データが終了したか否かが判定される。入力データが終
了していない場合、ステップＳ２に進み、データ読み込
み処理とコンパレート処理が実行される。すなわち、波
形等化回路１は、図示せぬ光ディスクから再生された、
再生ＲＦ信号の入力を受け、波形等化処理を施した後、
コンパレータ４とＰＬＬ回路２に出力する。ＰＬＬ回路
２は、入力された波形等化回路１の出力するＲＦ信号
（図３（Ａ））に同期したチャネルクロック（図３
（Ｂ））を生成し、コンパレータ４に出力する。コンパ
レータ４は、このチャネルクロックに同期して、波形等
化回路１より供給される再生ＲＦ信号（図３（Ａ））を
所定の基準レベルＲ（例えばゼロレベル）と比較し、Ｒ
Ｆ信号のレベルが基準レベルＲより大きいとき、論理１
を出力し、小さいとき、論理０を出力する（図３
（Ｃ））。

【００２６】次に、ステップＳ３に進み、データ記憶処
理が実行される。すなわち、コンパレータ４の出力（図
３（Ｃ））は、少なくとも１０チャネルクロック分のデ
ータを保持する（利用可能とする）メモリ１２に供給さ
れ、記憶される。

【００２７】さらにステップＳ４に進み、メモリ１２に
記憶されたビット列中に２Ｔ（違反長）の長さの連続長
があるか否かが判定される。すなわち、違反長検出回路
５は、メモリ１２に記憶されたデータを読み出し、２Ｔ
の違反長の有無を判定する。２Ｔの違反長（図３
（Ｇ））が検出されたとき、違反長検出回路５は、検出
信号を、補正位置検出回路６に出力する。

【００２８】いまの場合、規定されている最小連続長
（規定値）は３Ｔであるから、それより短い２Ｔの連続
長は、規定に違反している違反長となる。本来、このよ
うな違反長のデータは存在しないはずであり、このよう
な違反長のビット列を有する違反ビット列が存在すると
いうことは、エラーが発生したことを意味する。そこ
で、この場合においては、エラーを補正する処理を行う
のであるが、補正を行うビットを指定する処理が、ステ
ップＳ５乃至Ｓ９において行われる。

【００２９】ステップＳ４において、２Ｔの違反長が検
出されたとき、ステップＳ５に進み、パターン検出回路
１１は、３Ｔ−２Ｔ−ｘＴ（ｘ≧４）のパターンがある
か否かを判定する。すなわち、違反長検出回路５で検出
された違反長２Ｔを有する違反ビット列の、時間的に前
側のビット列の連続長が３Ｔであり、後ろ側の連続長が
４Ｔか、それ以上の長さのパターンの有無を判定する。
図３の例の場合、符号が３Ｔ−２Ｔ−４Ｔの連続長のパ
ターンを有するため、これがパターン検出回路１１で検
出される（図３（Ｅ））。このとき、ステップＳ６に進
み、パターン検出回路１１は、違反ビット列の後ろ側の
ビット列（４Ｔの連続長を有するビット列）に対応して
フラグ（図３（Ｆ））を補正位置検出回路６に出力す
る。すなわち、違反ビット列の直後のビット列を補正ビ
ット列として指定するフラグを、補正位置検出回路６に
出力する。

【００３０】一方、ステップＳ５において、３Ｔ−２Ｔ
−ｘＴ（ｘ≧４）のパターンが検出されなかったと判定
された場合、ステップＳ７に進み、ｘＴ（ｘ≧４）−２
Ｔ−３Ｔのパターンが存在するか否かが、パターン検出
回路１１により検出される。パターン検出回路１１は、
違反長検出回路５で検出された２Ｔの違反長を有する違
反ビット列の時間的に前に４Ｔ以上の連続長を有するビ
ット列が存在し、かつ、後ろ側に連続長が３Ｔであるビ
ット列が存在するパターンが検出された場合、ステップ
Ｓ８において、違反ビット列の前側のビット列（ｘＴの
連続長を有するビット列）に対応して、フラグを補正位
置検出回路６に出力する。すなわち、違反ビット列の直
前のビット列を補正ビット列として指定するフラグを補
正位置検出回路６に出力する。

【００３１】なお、パターン検出回路１１により検出す
るパターンを、３Ｔ−２Ｔ−ｘＴ，ｘＴ−２Ｔ−３Ｔと
したのは、タンジェンシャルスキュー発生時、このエラ
ーのパターンが最も多く発生するからである。

【００３２】ステップＳ６またはＳ８において、フラグ
が設定されたとき、補正位置検出回路６は、メモリ１２
に記憶されているビット列データを読み出し、フラグに
対応するビット列のビットのうち、違反ビット列に最も
近いビットに対応して”１”の補正位置を表す補正位置
データ（図３（Ｈ））を生成し、補正処理回路７に出力
する。すなわち、図３に示すように、違反ビット列の後
ろ側のビット列が、補正ビット列として指定された場
合、そのビット列の最初のビット（違反ビット列の直後
のビット）が補正位置として指定される（図３
（Ｈ））。これに対して、違反ビット列の前側のビット
列が補正ビット列して指定されたとき、そのビット列の
最後のビット（違反ビット列の直前のビット）が、補正
位置として指定される。

【００３３】ステップＳ６またはＳ８において、このよ
うにしてフラグが生成されたとき、次にステップＳ１０
に進み、ステップＳ４で違反長検出回路５により検出さ
れた違反長２Ｔを規定長３Ｔに補正する処理が、補正処
理回路７において行われる。すなわち、補正処理回路７
は、メモリ１２より読み出されたデータ（図３（Ｉ））
と、補正位置検出回路６より供給された補正位置データ
（図３（Ｈ））の排他的論理和を演算し、その演算結果
（図３（Ｊ））を、補正後のデータとする。補正位置デ
ータが論理０であるとき、メモリ１２より読み出された
データは、実質的にそのままとされる（補正されな
い）。これに対して、補正位置データが論理１であると
き、メモリ１２より読み出されたデータが、実質的に反
転される。図３の例においては、２Ｔの違反長の違反ビ
ット列の直後の４Ｔの連続長のビット列のうちの最初の
ビットが、論理１から論理０に反転される。このため、
３Ｔ−２Ｔ−４Ｔのパターンが、３Ｔ−３Ｔ−３Ｔのパ
ターンに補正されることになる。

【００３４】ステップＳ１０の補正処理が行われた後、
ステップＳ１１に進み、補正位置検出回路６は、内蔵す
るメモリ６Ａに、パターン検出回路１１より供給を受け
たフラグを記憶させる。そして、補正位置検出回路６
は、違反長検出回路５により違反長が検出された場合に
おいて、パターン検出回路１１よりフラグが供給されな
い場合においては、メモリ６Ａに記憶されているフラグ
（直前の違反長検出時におけるフラグ）に対応する補正
位置データを生成し、補正処理回路７に出力する。

【００３５】すなわち、ステップＳ４において、２Ｔの
違反長が検出されたが、ステップＳ５において、３Ｔ−
２Ｔ−ｘＴのパターンが検出されず、かつ、ステップＳ
７において、ｘＴ−２Ｔ−３Ｔのパターンも検出されな
いと判定された場合、パターン検出回路１１はフラグを
出力しない。このときステップＳ９に進み、補正位置検
出回路６は、内蔵するメモリ６Ａに記憶されているフラ
グに対応して補正位置データを生成する。例えば、直前
のフラグが後方のビット列を補正ビット列として指定し
ている場合には、後方のビット列を補正ビット列として
指定するフラグが入力されたものとして補正位置データ
を生成し、また、そのフラグが違反ビット列の前方のビ
ット列を補正ビット列として指定するフラグである場合
においては、前方のビット列を補正ビット列として補正
位置データを生成する。そして、そのフラグに対応する
補正位置データが、補正位置検出回路６から補正処理回
路７に出力される。

【００３６】そして、補正処理回路７においては、ステ
ップＳ１０において、その補正位置データに対応する補
正処理が行われる。さらにステップＳ１１において、ス
テップＳ９で使用されたフラグが、再びメモリ６Ａに記
憶される。

【００３７】なお、ステップＳ９では、予め定められて
いる方のフラグを常に出力するようにしてもよい。

【００３８】図４のタイミングチャートはこの場合の例
を表している。この例のビット列は、４Ｔ−２Ｔ−４Ｔ
のパターン（図４（Ｃ））を有している。このようなパ
ターンは、ステップＳ５，Ｓ７のいずれにおいても検出
されないので、このときパターン検出回路１１はフラグ
を出力しない。しかしながら、違反長検出回路５は、２
Ｔ（図４（Ｇ））の違反長を検出している。このような
場合、補正位置検出回路６は、メモリ６Ａに記憶されて
いるフラグに対応して、補正位置データ（図４（Ｈ））
を生成し、補正処理回路７に出力する。図４の例の場
合、違反ビット列の直後のビットが補正位置として指定
されている。

【００３９】補正処理回路７は、メモリ１２より読み出
されたデータ（図４（Ｉ））と、補正位置検出回路６よ
り供給された補正位置データ（図４（Ｈ））との排他的
論理和を演算し、その演算結果を補正データとする（図
４（Ｊ））。

【００４０】一方、ステップＳ４において、２Ｔの違反
長が検出されなかったと判定された場合、ステップＳ１
２に進み、違反長検出回路５は、１Ｔの違反長が存在す
るか否かを判定する。違反長検出回路５は、１Ｔの違反
長を検出した場合、その検出結果を補正位置検出回路６
とパターン検出回路１１に出力する。１Ｔの違反長が検
出されたとき、パターン検出回路１１は、ステップＳ１
３において、違反ビット列の前側と後ろ側の両方のビッ
ト列を、補正ビット列とするフラグを生成し、補正位置
検出回路６に出力する。補正位置検出回路６は、このと
き、１Ｔの違反ビット列の直前のビット列と直後のビッ
ト列の両方を補正位置として指定する補正位置データを
生成し、補正処理回路７に出力する。補正処理回路７
は、ステップＳ１４において、補正処理を実行する。こ
れにより、補正ビット列の直前のビットと直後のビット
の両方が論理０に反転される。

【００４１】すなわち、このように違反長が２Ｔよりさ
らに悪化した１Ｔになった場合においては、違反ビット
列の前後のパターンに拘らず、直ちに、その前後のビッ
トを補正し、連続長が３Ｔとなるように補正する。

【００４２】ステップＳ１２において、１Ｔの違反長が
検出されなかったと判定された場合、ステップＳ１５に
進み、データ出力処理が行われる。すなわち、この場合
においては、実際にはエラーが発生していたとしても、
補正処理回路７において、実質的に補正処理が行われ
ず、メモリ１２より読み出されたデータが、そのまま出
力される。また、ステップＳ１１またはステップＳ１４
の処理の次に、ステップＳ１５に進み、データ出力処理
が行われる場合においては、２Ｔまたは１Ｔの違反長
を、規定長３Ｔに補正したデータが、補正処理回路７か
ら出力される。

【００４３】次にステップＳ１６に進み、データ順送り
処理が、メモリ１２において行われる。すなわち、新た
に入力される１チャネルクロック分のデータのために、
データの順送り処理が行われる。そしてステップＳ１に
戻り、再生データが終了すると判定されるまで、同様の
処理が繰り返し実行される。

【００４４】図５は、メモリ１２と違反長検出回路５の
構成例を表している。図５に示すように、メモリ１２に
おいては、９個のレジスタ１２−１乃至１２−９が縦属
接続されている。これらのレジスタ１２−１乃至１２−
９が、入力された１ビットのデータを順次チャネルクロ
ックに同期して後段に転送するので、このメモリ１２に
合計１０ビットのデータｄｔ［０］乃至ｄｔ［９］が保
持される（利用可能な状態とされる）（図３（Ｄ）、図
４（Ｄ））。

【００４５】違反長検出回路５は、排他的論理和回路５
−１，５−２，５−４と、アンド回路５−３，５−５に
より構成されている。排他的論理和回路５−１は、レジ
スタ１２−６の入出力のデータｄｔ［５］とｄｔ［６］
の排他的論理和を演算し、演算結果をアンド回路５−３
に出力している。また、排他的論理和回路５−２は、レ
ジスタ１２−４の入出力のデータｄｔ［３］とｄｔ
［４］の排他的論理和を演算し、演算結果をアンド回路
５−３に出力している。この排他的論理和回路５−１，
５−２とアンド回路５−３により、違反長２Ｔが検出さ
れるようになされている。

【００４６】また、レジスタ１２−５の入出力のデータ
ｄｔ［４］とｄｔ［５］の排他的論理和が、排他的論理
和回路５−４により演算され、演算結果がアンド回路５
−５に供給されている。アンド回路５−５の他方の入力
には、排他的論理和回路５−２の出力が供給されてい
る。排他的論理和回路５−２，５−４とアンド回路５−
５により、違反長１Ｔが検出されるようになされてい
る。

【００４７】排他的論理和回路５−２は、データｄｔ
［３］とｄｔ［４］の一方が０であり他方が１であると
きだけ、論理１を出力する。同様に、排他的論理和回路
５−１は、データｄｔ［５］とｄｔ［６］の一方が論理
１であり他方が論理０であるときにおいてのみ、論理１
を出力する。従って、アンド回路５−３の出力は、ｄｔ
［６］，ｄｔ［５］，ｄｔ［４］，ｄｔ［３］が、”０
１１０”または”１００１”であるときに論理１を出力
する。”０１０１”や”１０１０”の場合にも、アンド
回路５−３の出力は論理１となるが、規定上、このよう
なビット列は存在しないことになっている。従って、排
他的論理和回路５−１，５−２とアンド回路５−３によ
り、２Ｔの違反長を検出することができる。

【００４８】同様に、アンド回路５−５は、データｄｔ
［５］，ｄｔ［４］，ｄｔ［３］が、”１０１”また
は”０１０”のときにおいてのみ、論理１を出力する。
これにより、１Ｔの違反長が検出されることになる。

【００４９】図６は、パターン検出回路１１の構成例を
示している。この構成例においては、アンド回路１１−
１が、データｄｔ［０］乃至ｄｔ［３］の論理積を演算
し、演算結果をオア回路１１−７に入力している。同様
に、データｄｔ［０］乃至ｄｔ［３］を、それぞれイン
バータ１１−２乃至１１−５で反転したデータの論理積
をアンド回路１１−６が演算し、オア回路１１−７に出
力している。従って、オア回路１１−７は、データｄｔ
［３］，ｄｔ［２］，ｄｔ［１］，ｄｔ［０］が、”１
１１１”であるか、または”００００”であるとき、論
理１を出力する。

【００５０】アンド回路１１−９は、データｄｔ［９］
をインバータ１１−８で反転したデータと、データｄｔ
［８］，ｄｔ［７］，ｄｔ［６］の論理積を演算し、オ
ア回路１１−１０に出力している。また、アンド回路１
１−１５は、データｄｔ［６］，ｄｔ［７］，ｄｔ
［８］の論理を、インバータ１１−１１，１１−１２，
１１−１３で、それぞれ反転した結果と、インバータ１
１−８の出力をインバータ１１−１４で反転したデータ
（すなわちデータｄｔ［９］と同一のデータ）の論理積
を演算し、演算結果をオア回路１１−１０に出力してい
る。従って、オア回路１１−１０は、データｄｔ
［９］，ｄｔ［８］，ｄｔ［７］，ｄｔ［６］が、”０
１１１”または”１０００”であるとき、論理１を出力
する。

【００５１】図６の実施の形態の場合、アンド回路１１
−１６には、図５の違反長検出回路５のアンド回路５−
３の出力する２Ｔ検出信号も入力されている。アンド回
路１１−１６は、オア回路１１−７、オア回路１１−１
０、およびアンド回路５−３の出力の論理積を演算して
いる。すなわち、アンド回路１１−１６の出力は、デー
タｄｔ［９］乃至ｄｔ［０］が、”０１１１００１１１
１”であるとき、または、”１０００１１００００”で
あるとき、論理１を出力する。従って、アンド回路１１
−１６は、３Ｔ−２Ｔ−ｘＴ（ｘ≧４）のパターンが検
出されたとき、論理１（違反ビット列の後のビット列を
補正ビット列として指定するフラグ）を出力することに
なる。

【００５２】一方、アンド回路１１−２２は、データｄ
ｔ［０］をインバータ１１−２１で反転したデータと、
データｄｔ［３］，ｄｔ［２］，ｄｔ［１］の論理積を
演算し、演算結果をオア回路１１−２３に出力してい
る。アンド回路１１−２５は、データｄｔ［１］，ｄｔ
［２］，ｄｔ［３］を、インバータ１１−３，１１−
４，１１−５で反転したデータと、インバータ１１−２
の出力をインバータ１１−２４で反転したデータ（すな
わちデータｄｔ［０］と同一のデータ）の論理積を演算
し、演算結果をオア回路１１−２３に出力している。従
って、オア回路１１−７は、データｄｔ［３］，ｄｔ
［２］，ｄｔ［１］，ｄｔ［０］が、”１１１０”また
は”０００１”であるとき、論理１を出力する。

【００５３】アンド回路１１−２６は、データｄｔ
［９］乃至ｄｔ［６］の論理積を演算し、演算結果をオ
ア回路１１−２７に出力している。これらのデータｄｔ
［６］乃至ｄｔ［９］は、インバータ１１−１１，１１
−１２，１１−１３，１１−２８により、それぞれ反転
された後、アンド回路１１−２９に入力されている。ア
ンド回路１１−２９は、これらの入力の論理積を演算
し、演算結果をオア回路１１−２７に出力している。従
って、オア回路１１−２７は、データｄｔ［９］，ｄｔ
［８］，ｄｔ［７］，ｄｔ［６］が、”１１１１”また
は”００００”であるとき、論理１を出力する。

【００５４】アンド回路１１−３０には、アンド回路１
１−１６と同様に、図５の違反長検出回路５のアンド回
路５−３の出力する２Ｔ検出信号が入力されている。ア
ンド回路１１−３０は、オア回路１１−２３の出力、オ
ア回路１１−２７の出力、およびアンド回路５−３の出
力の論理積を演算している。従って、アンド回路１１−
３０は、データｄｔ［９］乃至ｄｔ［０］が、”１１１
１００１１１０”または”００００１１０００１”のと
き、すなわち、ｘＴ−２Ｔ−３Ｔ（ｘ≧４）のパターン
を検出したとき、論理１（違反ビット列の前のビット列
を補正ビット列として指定するフラグ）を出力すること
になる。

【００５５】図６にはまた、補正位置検出回路６内のメ
モリ６Ａ（記憶手段）の構成例が示されている。この実
施の形態においては、ラッチ６Ａ−１またはラッチ６Ａ
−２が、３Ｔ−２Ｔ−ｘＴまたはｘＴ−２Ｔ−３Ｔが検
出された区間において、それぞれアンド回路１１−１６
またはアンド回路１１−３０の出力する信号をラッチす
る。オア回路６Ａ−３は、アンド回路１１−１６とアン
ド回路１１−３０の出力の論理和を演算し、ラッチクロ
ックとしてラッチ６Ａ−１とラッチ６Ａ−２に出力して
いる。こうすることによって、ラッチ６Ａ−１の出力信
号はフラグ後方を指示する前情報記憶信号となり、ラッ
チ６Ａ−２の出力信号はフラグ前方を指示する前情報記
憶信号となる。

【００５６】３Ｔ−２Ｔ−ｘＴが検出されたときは、ラ
ッチ６Ａ−１の出力は論理１となり、次のクロックから
は論理１を出力する。またこのときラッチ６Ａ−２の出
力は論理０となっている。ラッチ６Ａ−１の出力はフラ
グ後方指示信号となる。また、ｘＴ−２Ｔ−３Ｔが検出
されたとき、ラッチ６Ａ−２の出力は論理１となり、次
のクロックからは論理１を出力する。このときラッチ６
Ａ−１の出力は論理０となっている。ラッチ６Ａ−２の
出力はフラグ前方指示信号となる。ラッチ６Ａ−１とラ
ッチ６Ａ−２の出力は互いに背反な関係となる。

【００５７】２Ｔ検出時でも上記パターン以外の時に
は、ラッチ６Ａ−１とラッチ６Ａ−２は、ともにラッチ
されていないので、論理レベルは変化しない。すなわ
ち、前情報としてどちらかのフラグ方向が記憶されてい
ることになる。この結果、ラッチ６Ａ−１とラッチ６Ａ
−２を用いれば、予め定められているパターン以外の２
Ｔの補正が、直前に行われた補正方向を用いて行われる
ことになる。

【００５８】図７は、補正位置検出回路６と補正処理回
路７の構成例を表している。この実施の形態において
は、排他的論理和回路６−３の一方の入力に、メモリ１
２のレジスタ１２−４の出力するデータｄｔ［４］が入
力されている。アンド回路６−１５は、違反長検出回路
５のアンド回路５−３が出力する２Ｔの検出信号と、ラ
ッチ６Ａ−１が出力するフラグ後方指示信号の論理積を
演算している。オア回路６−１は、アンド回路６−１５
の出力と、違反長検出回路５のアンド回路５−５が出力
する１Ｔの検出信号（違反ビット列の後のビット列を補
正ビット列として指定するフラグ）の論理和を演算して
いる。オア回路６−１の出力はレジスタ６−２を介して
排他的論理和回路６−３の他方の入力に供給されてい
る。

【００５９】排他的論理和回路６−３の出力は、レジス
タ６−４を介して排他的論理和回路６−５の一方に入力
され、排他的論理和回路６−５の他方の入力には、違反
長検出回路５のアンド回路５−５が出力する１Ｔ検出信
号（違反ビット列の前のビット列を補正ビット列として
指定するフラグ）が入力されている。

【００６０】排他的論理和回路６−５の出力は、２段の
レジスタ６−６，６−７を介して排他的論理和回路６−
８の一方の入力に入力されている。違反長検出回路５の
アンド回路５−３が出力する２Ｔの検出信号と、ラッチ
６Ａ−２が出力するフラグ前方指示信号の論理積がアン
ド回路６−１６により演算され、この演算結果が、レジ
スタ６−１０を介して排他的論理和回路６−８の他方の
入力に入力されている。排他的論理和回路６−８の出力
は、レジスタ６−９を介して出力されるようになされて
いる。

【００６１】図８は、レジスタ６−２にオア回路６−１
の出力が保持されるタイミングを表している。すなわ
ち、例えば、アンド回路１１−１６により、３Ｔ−２Ｔ
−ｘＴのパターンが検出されたとすると、アンド回路５
−３は、そのパターンの中央に含まれる２Ｔの検出信号
を出力する。ラッチ６Ａ−１は、アンド回路１１−１６
の出力する３Ｔ−２Ｔ−ｘＴの検出信号に同期して、高
レベルの信号をラッチし、出力する。これに対して、ラ
ッチ６Ａ−２は、アンド回路１１−３０が、ｘＴ−２Ｔ
−３Ｔの検出信号を出力していないので、３Ｔ−２Ｔ−
ｘＴの検出信号のエッジに同期して、低レベルの信号を
ラッチし、出力する。

【００６２】アンド回路６−１５は、ラッチ６Ａ−１の
出力と、アンド回路５−３の出力する２Ｔの検出信号の
論理積を演算するので、その演算結果が、オア回路６−
１を介して、レジスタ６−２に供給される。しかしなが
ら、レジスタ６−２は、クロックＣＬＫの立ち上がりエ
ッジに同期して動作するので、このアンド回路６−１５
の出力は、そのレベルが高レベルに反転した直後に発生
するクロックＣＬＫの立ち上がりエッジに同期して、保
持される。

【００６３】次に、図９を参照して、より具体的なその
動作について説明する。上述したように、データｄｔ
［６］乃至ｄｔ［３］が、”１００１”または”０１１
０”であるとき、データｄｔ［５］，ｄｔ［４］が違反
長２Ｔ（（ｄ’−１）＝２）として検出される（図９
（Ａ）または（Ｂ））。そして、この違反ビット列の時
間的に前のデータｄｔ［９］乃至ｄｔ［６］が、”０１
１１”または”１０００”であるとき、３Ｔ（ｄ’＝
３）の連続長が検出され、違反ビット列の後のデータｄ
ｔ［３］乃至ｄｔ［０］が、”１１１１”または”００
００”であるとき、短くとも４Ｔ（（ｄ’＋１）＝４）
の連続長が検出される。そしてこのとき、３Ｔ−２Ｔ−
４Ｔのパターン検出信号が出力される（図９（Ａ））。

【００６４】３Ｔ−２Ｔ−４Ｔのパターン検出信号が出
力されたとき、ラッチ６Ａ−１を介して、アンド回路６
−１５から信号が出力される。そしてこの信号がオア回
路６−１を介してレジスタ６−２に出力されたとき、レ
ジスタ１２−４からデータｄｔ［４］が出力され、排他
的論理和回路６−３を介してレジスタ６−４にデータｄ
ｔｏｕｔ［４］として供給されている。このときレジス
タ６−４は、直前に供給されていたデータｄｔｏｕｔ
［５］を排他的論理和回路６−５を介してレジスタ６−
６に出力し、レジスタ６−６は、データｄｔｏｕｔ
［６］を出力し、レジスタ６−７は、データｄｔｏｕｔ
［７］を排他的論理和回路６−８を介してレジスタ６−
９に出力し、レジスタ６−９は、データｄｔｏｕｔ
［８］を出力している。

【００６５】この状態において、次のクロックが入力さ
れると、メモリ１２のレジスタ１２−４は、次のデータ
ｄｔ［３］を保持し、出力する。また、レジスタ６−２
は、３Ｔ−２Ｔ−ｘＴの検出信号を出力する。その結
果、排他的論理和回路６−３により、データｄｔ［３］
が反転され、データｄｔｏｕｔ［３］としてレジスタ６
−４に供給される。

【００６６】そして以後、クロックが供給されるごと
に、レジスタ６−４乃至６−９に保持されたデータが、
順次、後段に出力される。このようにして、違反長２Ｔ
の直後の１ビット（ｄｔ［３］）の論理が反転されて補
正処理が行われ、補正後のデータがレジスタ６−９から
出力される。すなわち、図９（Ａ）に示すように、デー
タ”０１１１００１１１１”または”１０００１１００
００”が入力されたとき、データ”０１１１０００１１
１”または”１０００１１１０００”が出力される。

【００６７】一方、違反ビット列の前方のデータｄｔ
［９］乃至ｄｔ［６］が、”１１１１”または”０００
０”であるとき、短くとも４Ｔ（（ｄ’＋１）＝４）の
連続長が検出され、違反ビット列の後方のデータｄｔ
［３］乃至ｄｔ［０］が、”１１１０”または”０００
１”であるとき、３Ｔ（ｄ’＝３）の連続長が検出され
る。そしてこのとき、４Ｔ−２Ｔ−３Ｔのパターン検出
信号が出力される（図９（Ｂ））。

【００６８】この４Ｔ−２Ｔ−３Ｔのパターン検出信号
が出力されたとき、ラッチ６Ａ−２を介して、アンド回
路６−１６から信号が出力される。そしてこの信号がレ
ジスタ６−１０に供給されているとき、レジスタ６−７
は、データｄｔｏｕｔ［７］を出力している。従って、
次のクロック供給されたとき、レジスタ６−７は、デー
タｄｔｏｕｔ［６］を保持、出力し、レジスタ６−１０
は、４Ｔ−２Ｔ−３Ｔのパターン検出信号を出力する。
その結果、排他的論理和回路６−８が、レジスタ６−７
から供給されるデータｄｔｏｕｔ［６］の論理を反転
し、レジスタ６−９に出力する。このように、この場
合、データｄｔ［６］の論理が反転されて補正処理が行
われる。すなわち、図９（Ｂ）に示すように、データ”
１１１１００１１１０”または”００００１１０００
１”が入力されたとき、データ”１１１０００１１１
０”または”０００１１１０００１”が出力される。

【００６９】また、データｄｔ［５］乃至ｄｔ［３］の
ビット列が、”１０１”または”０１０”であるとき、
データｄｔ［４］が１Ｔ（（ｄ’−２）＝１）の違反長
のビット列として検出される（図９（Ｃ））。違反長１
Ｔの検出信号が、オア回路６−１と排他的論理和回路６
−５に入力されたとき、レジスタ６−４は、データｄｔ
ｏｕｔ［５］を出力し、レジスタ１２−４は、データｄ
ｔ［４］を出力している。従って、レジスタ６−４の出
力するデータｄｔｏｕｔ［５］は、その論理が排他的論
理和回路６−５により反転され、レジスタ６−６に供給
される。

【００７０】そして、次のクロックが入力されると、レ
ジスタ６−６は、論理の反転されたデータｄｔｏｕｔ
［５］を保持し、後段のレジスタ６−７に出力する。ま
た、このとき、レジスタ６−２はオア回路６−１より入
力されていた１Ｔの検出信号を保持し、排他的論理和回
路６−３に出力する。

【００７１】さらに、レジスタ６−４は、データｄｔｏ
ｕｔ［５］を出力している状態において、次のクロック
が入力されると、排他的論理和回路６−３を介してレジ
スタ１２−４より供給されているデータｄｔ［４］をデ
ータｄｔｏｕｔ［４］として保持し、排他的論理和回路
６−５を介してレジスタ６−６に出力する。

【００７２】そしてこのとき、レジスタ１２−４は、次
のデータｄｔ［３］を保持し、排他的論理和回路６−３
の一方の入力に供給するとともに、レジスタ６−２は、
１Ｔの違反検出信号を排他的論理和回路６−３に出力す
る。従って、排他的論理和回路６−３は、このとき、デ
ータｄｔ［３］の論理を反転し、データｄｔｏｕｔ
［３］としてレジスタ６−４に供給する。従って、さら
に次のクロックが入力されると、この論理の反転された
データｄｔｏｕｔ［３］がレジスタ６−４に保持され、
排他的論理和回路６−５を介してレジスタ６−６に供給
される。

【００７３】各レジスタに保持されたデータは、クロッ
クが供給されるごとに、順次、後段に転送される。この
ようにして、この場合、データｄｔ［３］，ｄｔ［５］
の論理が反転され、補正処理が行われる。すなわち、図
９（Ｃ）に示すように、データ”１１１１１０１１１
１”または”０００００１００００”が入力されたと
き、データ”１１１１０００１１１”または”００００
１１１０００”が出力される。

【００７４】なお、図９において、○印は補正ビットを
示している。

【００７５】図１０は、補正位置検出回路６および補正
処理回路７の他の構成例を表している。この構成例にお
いては、違反長検出回路５のアンド回路５−３が出力す
る２Ｔの検出信号と、ラッチ６Ａ−１が出力するフラグ
後方指示信号の論理積を演算するアンド回路６−１５の
出力が、レジスタ６−２に入力され、その出力がオア回
路６−１の一方の入力に供給されている。オア回路６−
１の他方の入力には、１Ｔの検出信号がレジスタ６−１
１を介して入力されている。オア回路６−１の出力は、
排他的論理和回路６−３の一方に入力され、排他的論理
和回路６−３の他方の入力には、メモリ１２のレジスタ
１２−４の出力が供給されている。

【００７６】排他的論理和回路６−３の出力は、レジス
タ６−４，６−６を介して、排他的論理和回路６−５の
一方の入力に供給されている。排他的論理和回路６−５
の他方の入力には、レジスタ６−１１を介して１Ｔの検
出信号が入力されている。排他的論理和回路６−５の出
力は、レジスタ６−７を介して排他的論理和回路６−８
の一方の入力に供給され、排他的論理和回路６−８の他
方の入力には、違反長検出回路５のアンド回路５−３が
出力する２Ｔの検出信号と、ラッチ６Ａ−２が出力する
フラグ前方指示信号の論理積を演算するアンド回路６−
１６の出力が、レジスタ６−１０を介して、入力されて
いる。排他的論理和回路６−８の出力は、レジスタ６−
９を介して出力されている。

【００７７】次に、その動作について説明する。３Ｔ−
２Ｔ−ｘＴのパターン検出信号が出力されたとき、ラッ
チ６Ａ−１を介して、アンド回路６−１５から信号が出
力される。そしてこの信号がレジスタ６−２に入力され
たとき、メモリ１２のレジスタ１２−４は、データｄｔ
［４］を出力し、排他的論理和回路６−３を介してデー
タｄｔｏｕｔ［４］として、レジスタ６−４に供給して
いる。この状態において、次のクロックが入力される
と、レジスタ６−２は、アンド回路６−１５の出力する
検出信号を保持し、オア回路６−１を介して排他的論理
和回路６−３の一方の入力に供給する。また、このと
き、排他的論理和回路６−３の他方の入力には、レジス
タ１２−４により保持された次のデータｄｔ［３］が入
力されている。その結果、排他的論理和回路６−３は、
このデータｄｔ［３］を、その論理を反転してデータｄ
ｔｏｕｔ［３］としてレジスタ６−４に出力する。

【００７８】そして、次のクロックが入力されると、排
他的論理和回路６−３の出力していたデータｄｔｏｕｔ
［３］が、レジスタ６−４に保持され、後段のレジスタ
６−６に出力される。このようにして、図９（Ａ）に示
すような補正処理が行われる。

【００７９】一方、アンド回路１１−３０よりｘＴ−２
Ｔ−３Ｔのパターン検出信号が出力されたとき、この信
号は、ラッチ６Ａ−２を介して、アンド回路６−１６に
出力される。そしてこのときレジスタ６−７は、データ
ｄｔｏｕｔ［７］を出力している。そして、次のクロッ
クが入力されたとき、レジスタ６−１０は、アンド回路
６−１６の出力信号を保持し、排他的論理和回路６−８
の一方の入力に供給する。排他的論理和回路６−８の他
方の入力には、レジスタ６−７により保持された、次の
データｄｔｏｕｔ［６］が入力される。その結果、排他
的論理和回路６−８により、データｄｔｏｕｔ［６］の
論理が反転されて、レジスタ６−９に出力される。この
ようにして、図９（Ｂ）に示すような補正が行われる。

【００８０】さらに１Ｔの検出信号がレジスタ６−１１
に入力されたとき、レジスタ６−６は、データｄｔｏｕ
ｔ［６］を出力している。また、レジスタ１２−４は、
データｄｔ［４］を出力している。この状態において、
次のクロックが入力されると、レジスタ６−１１は、１
Ｔの検出信号を保持し、排他的論理和回路６−５の一方
の入力に供給するとともに、オア回路６−１を介して排
他的論理和回路６−３の他方の入力に供給する。このと
き、レジスタ６−６は、次のデータｄｔｏｕｔ［５］を
保持し、排他的論理和回路６−５の他方の入力に供給す
るので、その論理が反転され、レジスタ６−７に供給さ
れる。また、レジスタ１２−４は、次のデータｄｔ
［３］を保持し、出力するので、排他的論理和回路６−
３は、このデータｄｔ［３］の論理を反転して、データ
ｄｔｏｕｔ［３］として、レジスタ６−４に出力する。
このようにして、図９（Ｃ）に示すような補正処理が行
われる。

【００８１】図１１は、補正位置検出回路６内のメモリ
６Ａの他の構成例を示している。この構成例において
は、アンド回路１１−１６の出力する３Ｔ−２Ｔ−ｘＴ
の検出信号がオア回路６Ａ−１２の一方の入力に供給さ
れているとともに、インバータ６Ａ−１３を介してアン
ド回路６Ａ−１５の１つの入力に供給されている。アン
ド回路６Ａ−１５にはまた、アンド回路１１−３０の出
力するｘＴ−２Ｔ−３Ｔの検出信号がインバータ６Ａ−
１４を介して入力されている。さらに、このアンド回路
６Ａ−１５には、アンド回路５−３の出力する２Ｔ検出
信号が入力されているとともに、ラッチ６Ａ−１１の出
力Ｒｃ１が入力されている。そして、アンド回路６Ａ−
１５の出力が、オア回路６Ａ−１２の他方の入力に供給
されている。

【００８２】オア回路６Ａ−１２の出力は、ラッチ６Ａ
−１１に供給されるとともに、オア回路６−１の一方の
入力に供給されている。オア回路６−１の他方の入力に
は、アンド回路５−５の出力する１Ｔ検出信号が入力さ
れている。オア回路６−１の出力は、レジスタ６−２を
介して図７の排他的論理和回路６−３の一方の入力に供
給されるようになされている。

【００８３】オア回路６Ａ−２２の一方の入力には、ア
ンド回路１１−３０の出力するｘＴ−２Ｔ−３Ｔの検出
信号が入力されている。このｘＴ−２Ｔ−３Ｔの検出信
号はまた、インバータ６Ａ−２３を介してアンド回路６
Ａ−２５に入力されている。アンド回路６Ａ−２５には
また、アンド回路１１−１６の出力する３Ｔ−２Ｔ−ｘ
Ｔの検出信号がインバータ６Ａ−２４を介して入力され
ている。アンド回路６Ａ−２５にはさらに、アンド回路
５−３の出力する２Ｔ検出信号とラッチ６Ａ−２１の出
力Ｒｃ２が入力されている。アンド回路６Ａ−２５の出
力は、オア回路６Ａ−２２の他方の入力に供給されてい
る。オア回路６Ａ−２２の出力は、ラッチ６Ａ−２１に
入力されるとともに、レジスタ６−１０を介して図７の
排他的論理和回路６−８の一方の入力に供給されてい
る。

【００８４】次に、その動作について、図１２のタイミ
ングチャートを参照して説明する。例えば、３Ｔ−２Ｔ
−４Ｔのパターン、４Ｔ−２Ｔ−４Ｔのパターン、また
は４Ｔ−２Ｔ−３Ｔのパターンが所定の間隔で出現した
とすると、アンド回路５−３は、それぞれのパターンの
中央の２Ｔを検出し、その検出信号を出力する。アンド
回路１１−１６は、これらのパターンのうち、３Ｔ−２
Ｔ−ｘＴのパターンが発生したとき、検出信号を出力す
る。アンド回路１１−３０は、ｘＴ−２Ｔ−３Ｔのパタ
ーンが発生したとき、検出信号を出力する。

【００８５】３Ｔ−２Ｔ−ｘＴの検出信号と、ｘＴ−２
Ｔ−３Ｔの検出信号がいずれも低レベルであるとき、イ
ンバータ６Ａ−１３と６Ａ−１４の出力は高レベルとな
る。従って、ラッチ６Ａ−１１が高レベルの出力Ｒｃ１
を出力している場合において、アンド回路５−３が２Ｔ
の検出信号を出力すると、アンド回路６Ａ−１５は、高
レベルを出力する。

【００８６】また、アンド回路１１−１６が、３Ｔ−２
Ｔ−ｘＴの検出信号を出力したとき、この検出信号が入
力されるので、その間、オア回路６Ａ−１２の出力は、
高レベルになる。

【００８７】３Ｔ−２Ｔ−４Ｔのパターン検出時におい
ては、ラッチ６Ａ−２１の出力Ｒｃ２が低レベルである
ので、アンド回路６Ａ−２５の出力は、２Ｔが検出され
た場合にも、低レベルのままとなる。このとき、ｘＴ−
２Ｔ−３Ｔは検出されないので、オア回路６Ａ−２２の
出力は、低レベルのままとなる。

【００８８】ラッチ６Ａ−１１とラッチ６Ａ−２１に
は、２Ｔの検出信号が発生されている期間に発生された
クロックＣＬＫが供給され、その立ち上がりエッジに同
期して、入力がラッチされる。従って、ラッチ６Ａ−１
１では高レベルが、ラッチ６Ａ−２１では低レベルが、
それぞれラッチされる。

【００８９】このことは、４Ｔ−２Ｔ−４Ｔのパターン
が発生した場合にも同様である。

【００９０】これに対して、４Ｔ−２Ｔ−３Ｔのパター
ンがアンド回路１１−３０で検出された場合には、イン
バータ６Ａ−１４の出力が低レベルとなるため、アンド
回路６Ａ−１５、従ってオア回路６Ａ−１２の出力は、
低レベルになっている。その結果、ラッチ６Ａ−１１
は、低レベルをラッチし、その出力Ｒｃ１は、高レベル
から低レベルに遷移する。

【００９１】また、４Ｔ−２Ｔ−３Ｔの検出信号が発生
されたとき、オア回路６Ａ−２２の出力は高レベルとな
るので、ラッチ６Ａ−２１は、この高レベルをラッチ
し、その出力Ｒｃ２は、低レベルから高レベルに遷移す
る。

【００９２】以上の原理は、同一のシンボルの最大連続
長がｋ’として規定されている場合に、（ｋ’＋１）の
連続長のチャネルビットデータを補正する場合にも適用
することができる。この場合における処理は、図１３の
フローチャートに示すようになる。その基本的な処理
は、図２における場合と同様であるが、ステップＳ２
４，Ｓ２５，Ｓ２７，Ｓ３０，Ｓ３２，Ｓ３４における
処理が、図２におけるステップＳ４，Ｓ５，Ｓ７，Ｓ１
０，Ｓ１２，Ｓ１４の処理と異なっている。

【００９３】すなわち、ステップＳ２４においては、１
２Ｔ（（ｋ’＋１）＝１２）の違反長が、またステップ
Ｓ３２においては、１３Ｔ（（ｋ’＋２）＝１３）の違
反長が、それぞれ違反長検出回路５で検出される。これ
に対応して、ステップＳ３０とステップＳ３４において
は、補正処理回路７により、１２Ｔのデータまたは１３
Ｔのデータが、１１Ｔ（ｋ’＝１１）の規定長のデータ
に補正される。

【００９４】ステップＳ２５とＳ２７においては、パタ
ーン検出回路１１により、１１Ｔ−１２Ｔ−ｘＴのパタ
ーン、または、ｘＴ−１２Ｔ−１１Ｔのパターンが検出
される。そして、ここにおけるｘは、１０以下の値とさ
れる。

【００９５】また、メモリ１２には、ｘ＝１０とすると
き、データｄｔ［０］乃至ｄｔ［３５］が利用できるよ
うに、少なくとも３４個のレジスタが設けられる。

【００９６】図１４は、図１３のフローチャートの違反
長検出、パターン検出、および補正の例を表している。
図１４（Ａ）に示すように、データｄｔ［２４］乃至ｄ
ｔ［１１］が、”１００００００００００００１”また
は”０１１１１１１１１１１１１０”であるとき、デー
タｄｔ［２３］乃至ｄｔ［１２］が、１２Ｔ（（ｋ’＋
１）＝１２）の違反長として検出される。そして、この
違反ビット列の前方のデータｄｔ［３４］乃至ｄｔ［２
３］が、”１１１１１１１１１１１０”の否定、また
は”０００００００００００１”の否定の出力を取ると
き、１０Ｔ（（ｋ’−１）＝１０）以下の連続長が検出
され、違反ビット列の後方のデータｄｔ［１２］乃至ｄ
ｔ［０］が、”０１１１１１１１１１１１０”または”
１０００００００００００１”であるとき、１１Ｔ
（ｋ’＝１１）の連続長が検出される。そしてこのと
き、１０Ｔ以下−１２Ｔ−１１Ｔのパターンが検出され
る。この場合、ｄｔ［２３］の論理が反転されて、補正
が行われる。

【００９７】同様に、図１４（Ｂ）に示すように、違反
ビット列の前方のデータｄｔ［３５］乃至ｄｔ［２３］
が、”０１１１１１１１１１１１０”または”１０００
００００００００１”であるとき、１１Ｔ（ｋ’＝１
１）の連続長が検出され、違反ビット列の後方のデータ
ｄｔ［１２］乃至ｄｔ［１］が、”０１１１１１１１１
１１１”の否定、または”１０００００００００００”
の否定の出力を取るとき、１０Ｔ（（ｋ’−１）＝１
０）以下の連続長が検出される。そしてこのとき、１１
Ｔ−１２Ｔ−１０Ｔ以下のパターンが検出される。この
場合、ｄｔ［１２］の論理が反転されて、補正が行われ
る。

【００９８】さらに、図１４（Ｃ）に示すように、デー
タｄｔ［２５］乃至ｄｔ［１１］が、”１００００００
０００００００１”または”０１１１１１１１１１１１
１１０”であるとき、データｄｔ［２４］乃至ｄｔ［１
２］が１３Ｔ（（ｋ’＋２）＝１３）の違反長として検
出される。この場合、ｄｔ［２４］，ｄｔ［１２］の論
理が反転されて、補正が行われる。

【００９９】さらに、上記発明の実施の形態において
は、コンパレータ４において、再生ＲＦ信号を１つの基
準レベルＲと比較して”１”と”０”の２値化データに
変換するようにしたが、例えば図１５に示すように、２
つの基準レベルＨ，Ｌを設け、再生ＲＦ信号のレベルが
２つの基準レベルＨとＬの間の大きさであるとき、論理
１を出力するようにし、より大きい方の基準レベルＨよ
り大きいとき、またはより小さい方の基準レベルＬより
小さいとき、論理０を出力することで、再生ＲＦ信号を
２値化することができる。本明細書においては、この２
値化処理を逆ＮＲＺＩ変調と称し、そのデータをエッジ
データと称する。そして、これと対比するために、１つ
の基準レベルＲと再生ＲＦ信号を比較して得たデータ
を、レベルデータと称する。なお、エッジデータは、再
生ＲＦ信号を基準レベルＲで２値化した結果を、さら
に、１から０、または０から１へ変化するとき１、変化
しないとき０に符号変換することでも得ることができ
る。

【０１００】図２に示す、同一シンボルの連続長が
（ｄ’−１）であるチャネルビットデータを補正する処
理を、コンパレータ４で逆ＮＲＺＩ変調した符号に対し
て行うときは、図１６に示すような処理が行われる。

【０１０１】図１６に示す処理は、基本的に、図２に示
す処理と同様であるが、ステップＳ４２，Ｓ４４，Ｓ４
５，Ｓ４７，Ｓ５２の検出処理、およびステップＳ５
０，Ｓ５４の補正処理が、図２におけるステップＳ２，
Ｓ４，Ｓ５，Ｓ７，Ｓ１２における検出処理、およびス
テップＳ１０，Ｓ１４の補正処理と異なっている。

【０１０２】すなわち、図２に示す処理の場合と、図１
６に示す逆ＮＲＺＩ変調による処理の場合のいずれにお
いても、ステップＳ４，Ｓ１２またはステップＳ４４，
Ｓ５２における違反長は、２Ｔまたは１Ｔと規定され、
ステップＳ５，Ｓ７またはステップＳ４５，Ｓ４７にお
けるパターンは、３Ｔ−２Ｔ−ｘＴまたはｘＴ−２Ｔ−
３Ｔと表される（ｘ≧４）。しかしながら、図２の処理
における２Ｔ，１Ｔの検出は、（ｄ’−１）＝２，
（ｄ’−２）＝１の検出となるのに対し、図１６の２Ｔ
の検出は、（ｄ−１）＝１，（ｄ−２）＝０の検出とな
る。

【０１０３】また、図２の処理における３Ｔ−２Ｔ−ｘ
Ｔ、またはｘＴ−２Ｔ−３Ｔのパターン検出は、（ｄ’
＝３）−（（ｄ’−１）＝２）−（（ｄ’＋（ｘ−
３））＝３＋（ｘ−３））または（（ｄ’＋（ｘ−
３））＝３＋（ｘ−３））−（（ｄ’−１）＝２）−
（ｄ’＝３）の検出となるのに対して、図１６のパター
ン検出は、（ｄ＝２）−（（ｄ−１）＝１）−（（ｄ＋
（ｘ−３））＝２＋（ｘ−３））または（（ｄ＋（ｘ−
３））＝２＋（ｘ−３））−（（ｄ−１）＝１）−（ｄ
＝２）の検出となる。

【０１０４】さらに図２のステップＳ１０，Ｓ１４にお
ける違反長２Ｔ，１Ｔの規定長３Ｔへの補正は、（ｄ’
−１）＝２，（ｄ’−２）＝１のｄ’＝３への補正であ
るが、図１６のステップＳ５０，Ｓ５４における違反長
２Ｔ，１Ｔの規定長３Ｔへの補正は、（ｄ−１）＝１，
（ｄ−２）＝０のｄ＝２への補正となる。

【０１０５】ステップＳ４４，Ｓ５２における違反長２
Ｔ，１Ｔの検出は、図１７に示す違反長検出回路５によ
り、次のように行われる。

【０１０６】すなわち、違反長検出回路５においては、
データｄｔ［３］，ｄｔ［５］と、インバータ５−１１
によりデータｄｔ［４］を反転したデータの論理積が、
アンド回路５−１２により演算される。アンド回路５−
１２は、データｄｔ［５］，ｄｔ［３］が論理１であ
り、かつ、データｄｔ［４］が論理０であるとき、すな
わち、データｄｔ［５］，ｄｔ［４］，ｄｔ［３］が”
１０１”であるとき論理１を２Ｔ検出信号として出力す
る（なお、レジスタ１２−４の出力はアンド回路５−１
２でモニタしないようにしても、２Ｔの違反長を検出す
ることが可能である）。また、アンド回路５−１３は、
データｄｔ［３］とデータｄｔ［４］の論理積を演算
し、演算結果を１Ｔ検出信号として出力する。アンド回
路５−１３の出力は、データｄｔ［４］，ｄｔ［３］
が”１１”であるとき、論理１となる。

【０１０７】ステップＳ４５とステップＳ４７の３Ｔ−
２Ｔ−ｘＴまたはｘＴ−２Ｔ−３Ｔ（ｘ≧４）のパター
ンは、図１８に示すパターン検出回路１１により検出さ
れる。

【０１０８】すなわち、このパターン検出回路１１にお
いては、アンド回路１１−４２が、データｄｔ［０］の
論理をインバータ１１−４１で反転したデータと、デー
タｄｔ［３］，ｄｔ［５］，ｄｔ［８］の論理積を演算
している。また、データｄｔ［８］の論理をインバータ
１１−４３で反転したデータと、データｄｔ［０］，ｄ
ｔ［３］，ｄｔ［５］が、アンド回路１１−４４に入力
されている。アンド回路１１−４４は、これらの入力の
論理積を演算している。

【０１０９】エラーが発生していない限り、”０”は最
小でも２個連続しているので、アンド回路１１−４２の
出力は、データｄｔ［８］＝ｄｔ［５］＝ｄｔ［３］＝
１であり、かつ、ｄｔ［７］＝ｄｔ［６］＝ｄｔ［４］
＝ｄｔ［２］＝ｄｔ［１］＝ｄｔ［０］＝０であると
き、パターン３Ｔ−２Ｔ−ｘＴが検出されたものとし
て、論理１となる。一方、アンド回路１１−４４は、ｄ
ｔ［５］＝ｄｔ［３］＝ｄｔ［０］＝１であり、かつ、
ｄｔ［８］＝ｄｔ［７］＝ｄｔ［６］＝ｄｔ［４］＝ｄ
ｔ［２］＝ｄｔ［１］＝０のとき、ｘＴ−２Ｔ−３Ｔの
パターンを検出したものとして、論理１を出力する。

【０１１０】図１８にはまた、メモリ６Ａの構成例が示
されている。この構成例においては、ラッチ６Ａ−４１
がアンド回路１１−４２の出力をラッチし、ラッチ６Ａ
−４２がアンド回路１１−４４の出力をラッチするよう
になされている。そして、オア回路６Ａ−４３は、アン
ド回路１１−４２と１１−４４の出力の論理和を演算
し、その演算結果をラッチ６Ａ−４１とラッチ６Ａ−４
２にクロックとして供給し、そのラッチを制御するよう
になされている。すなわち、この場合においても、図６
のメモリ６Ａにおける場合と同様の処理を行うことがで
きる。

【０１１１】図１９は、図１６のステップＳ５０，Ｓ５
４において、エッジデータを処理する場合の補正位置検
出回路６と補正処理回路７の構成例を表している。排他
的論理和回路６−２１には、メモリ１２のレジスタ１２
−３より出力されたデータｄｔ［３］が、データｄｔｏ
ｕｔ［３］として入力されている。排他的論理和回路６
−２１の他方の入力には、パターン検出回路１１のアン
ド回路１１−４２が出力する３Ｔ−２Ｔ−ｘＴのパター
ン検出信号をラッチ６Ａ−４１でラッチした信号と、ア
ンド回路５−１２からの２Ｔ検出信号との論理積を演算
するアンド回路６Ａ−４４からの出力信号、または図１
７の違反長検出回路５のアンド回路５−１３が出力する
１Ｔ検出信号が、オア回路６−２２とレジスタ６−２３
を介して入力されている。排他的論理和回路６−２１の
出力は、レジスタ６−２４に入力され、レジスタ６−２
４の出力は、排他的論理和回路６−２５に入力されてい
る。排他的論理和回路６−２５の他方の入力には、レジ
スタ６−２３の出力が供給されている。

【０１１２】排他的論理和回路６−２５の出力は、レジ
スタ６−２６に、レジスタ６−２６の出力はレジスタ６
−２７に、レジスタ６−２７の出力は排他的論理和回路
６−２８に、それぞれ入力されている。排他的論理和回
路６−２８の他方の入力には、オア回路６−３０の出力
が、レジスタ６−３１を介して供給されている。

【０１１３】オア回路６−３０の一方の入力には、パタ
ーン検出回路１１のアンド回路１１−４４が出力するｘ
Ｔ−２Ｔ−３Ｔのパターン検出信号をラッチ６Ａ−４２
でラッチした信号と、アンド回路５−１２からの２Ｔ検
出信号との論理積を演算するアンド回路６Ａ−４５から
の出力信号が供給されており、他方の入力には、図１７
の違反長検出回路５のアンド回路５−１３が出力する１
Ｔ検出信号が、レジスタ６−２９を介して供給されてい
る。

【０１１４】排他的論理和回路６−２８の出力は、レジ
スタ６−３２に入力され、レジスタ６−３２の出力が排
他的論理和回路６−３３に入力されている。排他的論理
和回路６−３３の他方の入力には、レジスタ６−３１の
出力が供給されている。排他的論理和回路６−３３の出
力は、レジスタ６−３４を介して出力されるようなされ
ている。

【０１１５】次に、その動作について説明する。アンド
回路１１−４２より３Ｔ−２Ｔ−ｘＴのパターン検出信
号が出力されたとき、ラッチ６Ａ−４１とアンド回路６
Ａ−４４を介して検出信号が出力される。そして、オア
回路６−２２を介してレジスタ６−２３に入力されたと
き、メモリ１２のレジスタ１２−３は、データｄｔ
［３］を出力している。従って、データｄｔ［３］が排
他的論理和回路６−２１を介してデータｄｔｏｕｔ
［３］として、レジスタ６−２４に供給されている。そ
してこのとき、レジスタ６−２４は、データｄｔｏｕｔ
［４］を保持しており、このデータを排他的論理和回路
６−２５を介してレジスタ６−２６に出力している。レ
ジスタ６−２６と６−２７は、それぞれデータｄｔｏｕ
ｔ［５］またはｄｔｏｕｔ［６］を出力している。ま
た、レジスタ６−３２と６−３４は、それぞれデータｄ
ｔｏｕｔ［７］とｄｔｏｕｔ［８］を出力している。

【０１１６】このような状態においてクロックが入力さ
れると、各レジスタには前段のレジスタからのデータが
転送される。すなわち、メモリ１２のレジスタ１２−３
は、データｄｔ［２］を保持、出力し、このデータｄｔ
［２］は排他的論理和回路６−２１に出力され、レジス
タ６−２４は、それまで供給されていたデータｄｔｏｕ
ｔ［３］を保持し、排他的論理和回路６−２５に出力す
る。また、レジスタ６−２３は、オア回路６−２２より
供給されていた後ろフラグ検出信号を排他的論理和回路
６−２１と６−２５に出力する。その結果、排他的論理
和回路６−２１は、レジスタ１２−３より供給されるデ
ータｄｔ［２］を、その論理を反転してデータｄｔｏｕ
ｔ［２］として、レジスタ６−２４に出力する。また、
排他的論理和回路６−２５は、レジスタ６−２４から出
力されているデータｄｔｏｕｔ［３］の論理を反転して
レジスタ６−２６に出力する。

【０１１７】次のクロックが入力されると、レジスタ６
−２６は、それまで供給されていたデータｄｔ［３］の
論理を反転したデータｄｔｏｕｔ［３］を保持し、レジ
スタ６−２７に出力する。また、レジスタ６−２４は、
それまで供給されていたデータｄｔ［２］の論理を反転
したデータｄｔｏｕｔ［２］を保持し、排他的論理和回
路６−２５を介してレジスタ６−２６に出力する。

【０１１８】これらのデータは、以後、クロックが入力
されるごとに、順次、後段のレジスタに転送され、出力
される。このようにして、３Ｔ−２Ｔ−ｘＴのパターン
が検出されたとき、データｄｔ［３］，ｄｔ［２］の論
理が反転されて、補正処理が行われる。

【０１１９】また、パターン検出回路１１のアンド回路
１１−４４が、ｘＴ−２Ｔ−３Ｔのパターン検出信号を
出力し、この検出信号を、ラッチ６Ａ−４２とアンド回
路６Ａ−４５、さらにオア回路６−３０を介してレジス
タ６−３１に出力したとき、レジスタ６−２７には、デ
ータｄｔ［６］がデータｄｔｏｕｔ［６］として保持さ
れ、出力されている。レジスタ６−３２は、データｄｔ
ｏｕｔ［７］を保持し、出力している。

【０１２０】このような状態においてクロックが入力さ
れると、レジスタ６−２７は、それまでレジスタ６−２
６から供給されていたデータｄｔｏｕｔ［５］を保持
し、排他的論理和回路６−２８に出力する。また、レジ
スタ６−３１は、それまでオア回路６−３０より供給さ
れていた前フラグ検出信号を保持し、排他的論理和回路
６−２８と排他的論理和回路６−３３に出力する。レジ
スタ６−３２は、それまで供給されていたデータｄｔｏ
ｕｔ［６］を保持し、排他的論理和回路６−３３に出力
する。

【０１２１】従って、排他的論理和回路６−２８は、レ
ジスタ６−２７より供給されるデータｄｔｏｕｔ［５］
の論理を反転して、レジスタ６−３２に供給する。ま
た、排他的論理和回路６−３３は、レジスタ６−３２に
保持され、出力されたデータｄｔｏｕｔ［６］を、その
論理を反転して、レジスタ６−３４に出力する。これら
のデータは、次のクロックが入力されると、それぞれ後
段のレジスタに、順次、転送される。このようにして、
ｘＴ−２Ｔ−３Ｔのパターンが検出されたとき、データ
ｄｔ［６］，ｄｔ［５］の論理が反転されて補正処理が
行われる。

【０１２２】一方、図１７の違反長検出回路５のアンド
回路５−１３が、１Ｔの検出信号を出力し、オア回路６
−２２を介してレジスタ６−２３に供給されるととも
に、レジスタ６−２９に供給したとき、メモリ１２のレ
ジスタ１２−３は、データｄｔ［３］を保持し、排他的
論理和回路６−２１に出力している。レジスタ６−２４
は、データｄｔｏｕｔ［４］を保持し、出力している。
同様に、レジスタ６−２７は、データｄｔｏｕｔ［６］
を保持し、レジスタ６−３２は、データｄｔｏｕｔ
［７］を保持している。

【０１２３】このような状態において、次にクロックが
入力されると、レジスタ６−２３は、オア回路６−２２
が出力していた１Ｔの検出信号を保持し、排他的論理和
回路６−２１と６−２５に出力する。また、このとき、
排他的論理和回路６−２１には、レジスタ１２−３か
ら、データｄｔ［２］が供給される。さらに、レジスタ
６−２４は、それまで供給されていたデータｄｔｏｕｔ
［３］を保持し、排他的論理和回路６−２５に出力す
る。従って、排他的論理和回路６−２１は、データｄｔ
［２］の論理を反転して、レジスタ６−２４に出力し、
排他的論理和回路６−２５は、レジスタ６−２４から供
給されているデータｄｔｏｕｔ［３］の論理を反転し
て、レジスタ６−２６に出力する。

【０１２４】同様に、レジスタ６−２９が、アンド回路
５−１３より供給される１Ｔの検出信号を保持し、オア
回路６−３０を介してレジスタ６−３１に出力したと
き、レジスタ６−２７は、それまで供給されていたデー
タｄｔｏｕｔ［５］を出力し、レジスタ６−３２は、そ
れまで供給されていたデータｄｔｏｕｔ［６］を保持
し、出力する。

【０１２５】このような状態において、さらに次のクロ
ックが入力されると、すでに論理が反転されて入力され
ているデータｄｔｏｕｔ［３］が、レジスタ６−２６に
保持され、出力されるとともに、レジスタ６−２４にデ
ータｄｔｏｕｔ［２］が保持され、出力される。また、
このとき、レジスタ６−３１が、オア回路６−３０より
供給されていた１Ｔの検出信号を、排他的論理和回路６
−２８と６−３３に出力する。従って、排他的論理和回
路６−２８は、レジスタ６−２７より供給されるデータ
ｄｔｏｕｔ［４］の論理を反転して、レジスタ６−３２
に出力する。また、排他的論理和回路６−３３は、レジ
スタ６−３２より供給されるデータｄｔｏｕｔ［５］の
論理を反転して、レジスタ６−３４に出力する。

【０１２６】これらのレジスタに保持されたデータは、
その後クロックが入力されるごとに、順次、後段のレジ
スタに伝送される。このようにして、１Ｔの違反長が検
出された場合においては、データｄｔ［５］乃至ｄｔ
［２］の論理が反転されて補正処理が行われる。

【０１２７】図２０は、エッジデータを処理する補正位
置検出回路６と補正処理回路７の他の構成例を示してい
る。この例においては、パターン検出回路１１のアンド
回路１１−４２が出力する３Ｔ−２Ｔ−ｘＴの検出信号
が、ラッチ６Ａ−４１を介してアンド回路６Ａ−４４に
入力され２Ｔ検出信号と論理積されるようになされてい
る。アンド回路６Ａ−４４の出力は、レジスタ６−２３
を介してオア回路６−２２の一方の入力に供給されてい
る。オア回路６−２２の他方の入力には、１Ｔの検出信
号がレジスタ６−３５を介して入力されている。オア回
路６−２２の出力は、排他的論理和回路６−２１と６−
２５の一方の入力にそれぞれ供給されている。排他的論
理和回路６−２１の他方の入力には、メモリ１２のレジ
スタ１２−３の出力が供給されている。

【０１２８】排他的論理和回路６−２１の出力は、レジ
スタ６−２４を介して排他的論理和回路６−２５の他方
の入力に供給されている。排他的論理和回路６−２５の
出力は、レジスタ６−２６，６−２７を介して、排他的
論理和回路６−２８の一方の入力に供給されている。

【０１２９】排他的論理和回路６−２８の他方の入力に
は、パターン検出回路１１のアンド回路１１−４４が出
力するｘＴ−２Ｔ−３Ｔの検出信号をラッチ６Ａ−４２
でラッチした信号と、アンド回路５−１２からの２Ｔ検
出信号との論理積をアンド回路６Ａ−４５で演算した結
果が、レジスタ６−３６とオア回路６−３０を介して入
力されている。また、１Ｔの検出信号がレジスタ６−３
５，６−２９とオア回路６−３０を介して排他的論理和
回路６−２８の他方の入力に入力されている。

【０１３０】排他的論理和回路６−２８の出力は、レジ
スタ６−３２を介して排他的論理和回路６−３３の一方
の入力に供給されており、排他的論理和回路６−３３の
他方の入力には、オア回路６−３０の出力が供給されて
いる。排他的論理和回路６−３３の出力は、レジスタ６
−３４を介して出力されている。

【０１３１】次に、その動作について説明する。パター
ン検出回路１１のアンド回路１１−４２が、３Ｔ−２Ｔ
−ｘＴの検出信号を出力したとき、ラッチ６Ａ−４１に
よるそのラッチ信号が、アンド回路５−１２からの２Ｔ
検出信号と、アンド回路６Ａ−４４で論理積演算され
る。その演算結果は、レジスタ６−２３に保持された
後、さらにオア回路６−２２を介して排他的論理和回路
６−２１と６−２５に供給される。このとき、排他的論
理和回路６−２１の他方の入力には、レジスタ１２−３
からデータｄｔ［２］が入力されているので、排他的論
理和回路６−２１は、その論理を反転して、データｄｔ
ｏｕｔ［２］として、レジスタ６−２４に出力する。ま
た、このとき、レジスタ６−２４は、データｄｔｏｕｔ
［３］を排他的論理和回路６−２５の他方の入力に供給
しているので、排他的論理和回路６−２５は、このデー
タｄｔｏｕｔ［３］の論理を反転して、レジスタ６−２
６に出力する。このようにして、３Ｔ−２Ｔ−ｘＴのパ
ターンが検出されたとき、ｄｔ［３］，ｄｔ［２］の論
理が反転され、補正処理が行われる。

【０１３２】一方、パターン検出回路１１のアンド回路
１１−４４が、ｘＴ−２Ｔ−３Ｔのパターン検出信号を
出力すると、ラッチ６Ａ−４２でこれがラッチされ、ア
ンド回路５−１２からの２Ｔ検出信号と、アンド回路６
Ａ−４５で論理積される。この論理積がレジスタ６−３
６とオア回路６−３０を介して排他的論理和回路６−２
８と６−３３に入力されたとき、レジスタ６−２７は、
データｄｔｏｕｔ［５］を保持し、レジスタ６−３２
は、データｄｔｏｕｔ［６］を保持している。従って、
排他的論理和回路６−２８は、データｄｔｏｕｔ［５］
の論理を反転してレジスタ６−３２に出力し、排他的論
理和回路６−３３は、データｄｔｏｕｔ［６］を、その
論理を反転してレジスタ６−３４に出力する。このよう
に、ｘＴ−２Ｔ−３Ｔのパターンが検出された場合に
は、データｄｔ［６］，ｄｔ［５］の論理が反転されて
補正処理が行われる。

【０１３３】さらに、１Ｔの検出信号が、レジスタ６−
３５に保持され、オア回路６−２２を介して排他的論理
和回路６−２１と６−２５に入力されたとき、レジスタ
１２−３は、データｄｔ［２］を保持し、レジスタ６−
２４は、データｄｔｏｕｔ［３］を保持している。従っ
て、排他的論理和回路６−２１は、データｄｔｏｕｔ
［２］の論理を反転して、レジスタ６−２４に出力し、
排他的論理和回路６−２５は、データｄｔｏｕｔ［３］
の論理を反転して、レジスタ６−２６に出力する。

【０１３４】そして、次のクロックが入力されると、レ
ジスタ６−２９は、レジスタ６−３５より供給されてい
る１Ｔの検出信号を保持し、オア回路６−３０を介し
て、排他的論理和回路６−２８と６−３３に出力する。
このとき、レジスタ６−２７は、データｄｔｏｕｔ
［４］を保持し、レジスタ６−３２は、データｄｔｏｕ
ｔ［５］を保持している。従って、排他的論理和回路６
−２８は、データｄｔｏｕｔ［４］の論理を反転して、
レジスタ６−３２に出力し、排他的論理和回路６−３３
は、データｄｔｏｕｔ［５］の論理を反転して、レジス
タ６−３４に出力する。このようにして、１Ｔの検出信
号が検出されたとき、データｄｔ［５］乃至ｄｔ［２］
の論理が反転されて補正処理が行われる。

【０１３５】図２１は、図１６のフローチャートにおけ
る違反長検出、パターン検出、および補正処理の例を表
している。図２１（Ａ）に示すように、データｄｔ
［５］乃至ｄｔ［３］が”１０１”であるとき、データ
ｄｔ［４］が違反長２Ｔ（（ｄ−１）＝１）として検出
される。そして、この違反ビット列の前方のデータｄｔ
［８］乃至ｄｔ［５］が”１００１”であるとき、３Ｔ
（ｄ＝２）の連続長が検出され、また、データｄｔ
［３］乃至ｄｔ［０］が”１０００”であるとき、短く
とも４Ｔ（（ｄ＋１）＝３）の連続長が検出される。こ
れにより、３Ｔ−２Ｔ−４Ｔのパターンが検出される。
この場合、ｄｔ［３］，ｄｔ［２］の論理が反転され
て、補正が行われる。

【０１３６】また、図２１（Ｂ）に示すように、データ
ｄｔ［８］乃至ｄｔ［５］が”０００１”であるとき、
短くとも４Ｔ（（ｄ＋１）＝３）の連続長が検出され、
また、データｄｔ［３］乃至ｄｔ［０］が”１００１”
であるとき、３Ｔ（ｄ＝２）の連続長が検出される。従
って、このとき、４Ｔ−２Ｔ−３Ｔのパターンが検出さ
れる。この場合、ｄｔ［６］，ｄｔ［５］の論理が反転
されて、補正が行われる。

【０１３７】さらに、図２１（Ｃ）に示すように、デー
タｄｔ［４］＝ｄｔ［３］＝１であるとき、１Ｔ（（ｄ
−２）＝０）の違反長が検出される。この場合、ｄｔ
［５］，ｄｔ［４］，ｄｔ［３］，ｄｔ［２］の論理が
反転されて、補正が行われる。

【０１３８】コンパレータ４により逆ＮＲＺＩ変調を行
った場合において、同一シンボルの最大連続長がｋより
大きい（ｋ＋１）であるチャネルビットデータを補正す
る場合の処理は、図２２のフローチャートに示すように
なる。

【０１３９】その基本的処理は、図１３に示した場合と
同様であるが、ステップＳ６４，Ｓ６５，Ｓ６７，Ｓ７
２，における検出処理、およびステップＳ７０，Ｓ７４
の補正処理が、図１３におけるステップＳ２４，Ｓ２
５，Ｓ２７，Ｓ３２における検出処理、およびステップ
Ｓ３０，Ｓ３４の補正処理と異なっている。

【０１４０】すなわち、図２２の処理の場合、データが
逆ＮＲＺＩ変調されているため、ステップＳ６４，Ｓ７
２における１２Ｔ，１３Ｔの違反長の検出処理が、（ｋ
＋１）＝１１または（ｋ＋２）＝１２の検出処理として
行われる。ステップＳ６５，Ｓ６７における１１Ｔ−１
２Ｔ−ｘＴのパターンまたはｘＴ−１２Ｔ−１１Ｔのパ
ターンの検出処理は、（ｋ＝１０）−（（ｋ＋１）＝１
１）−（（ｋ−（ｘ−９））＝１０−（ｘ−９））、ま
たは（（ｋ−（ｘ−９））＝１０−（ｘ−９））−
（（ｋ＋１）＝１１）−（ｋ＝１０）の検出処理とされ
る。ステップＳ７０，Ｓ７４における補正は、（ｋ＋
１）＝１１，（ｋ＋２）＝１２のｋ＝１０への補正とな
る。

【０１４１】すなわち、図１６の処理を図２の処理と比
較して説明した場合と同様に、エッジデータを処理する
場合には、違反長またはパターンの検出対象となるビッ
トが、レベルデータを処理する場合に較べて、１ビット
分少なくなる。

【０１４２】図２３は、図２２のフローチャートにおけ
る違反長とパターンの検出、および補正の例を表してい
る。図２３（Ａ）に示すように、データｄｔ［２３］乃
至ｄｔ［１１］が”１０００００００００００１”であ
るとき、データｄｔ［２２］乃至ｄｔ［１２］が１２Ｔ
（（ｋ＋１）＝１１）の違反長として検出される。ま
た、この違反長の前方のデータｄｔ［３３］乃至ｄｔ
［２３］が、”００００００００００１”以外であると
き、１０Ｔ（（ｋ−１）＝９）以下の連続長が検出さ
れ、違反長の後方のデータｄｔ［１１］乃至ｄｔ［０］
が、”１００００００００００１”であるとき、１１Ｔ
（ｋ＝１０）の連続長が検出される。すなわち、これに
より、１０Ｔ以下−１２Ｔ−１１Ｔのパターンが検出さ
れる。この場合、ｄｔ［２２］，ｄｔ［２３］の論理が
反転されて、補正が行われる。

【０１４３】また、図２３（Ｂ）に示すように、１２Ｔ
の違反長の前方のデータｄｔ［３４］乃至ｄｔ［２３］
が”１００００００００００１”であるとき、１１Ｔ
（ｋ＝１０）の連続長が検出され、違反長の後方のデー
タｄｔ［１１］乃至ｄｔ［１］が”１００００００００
００”以外であるとき、１０Ｔ（（ｋ−１）＝９）以下
の連続長が検出される。従って、これにより、１１Ｔ−
１２Ｔ−１０Ｔ以下のパターンが検出される。この場
合、ｄｔ［１２］，ｄｔ［１１］の論理が反転されて、
補正が行われる。

【０１４４】さらに、図２３（Ｃ）に示すように、デー
タｄｔ［２４］乃至ｄｔ［１１］が”１０００００００
０００００１”であるとき、１３Ｔ（（ｋ＋２）＝１
２）の違反長が検出される。この場合、ｄｔ［２４］，
ｄｔ［２３］とｄｔ［１２］，ｄｔ［１１］の論理が反
転されて、補正が行われる。

【０１４５】なお、最小ランｄ＝２であり、最小連続長
が３Ｔの可変長符号には、ＥＦＭ変調方式の他、例えば
ＥＦＭプラス変調方式、ＲＬＬ（２−７）方式などがあ
る。

【０１４６】次に、図２のフローチャートに基づいて行
ったテストの結果について説明する。スキューがゼロの
時はエラーがゼロであった光ディスクを再生し、その再
生ＲＦ信号を、所定の基準レベルで２値化したものをオ
リジナルのデータと比較して、タンジェンシャル方向に
スキューを加えていったとき発生するエラーを観察し
た。

【０１４７】補正処理回路７を設けない場合、タンジェ
ンシャルスキュー角度を約０．４７度としたとき、テス
トを行った装置での誤り訂正可能な最大のビットエラー
レートとなった。このタンジェンシャルスキュー角度が
約０．４７度の時、エラーは約１００個発生し、そのエ
ラーは全て３Ｔを２Ｔに誤ったものであった。スキュー
角度をさらに増やしていくと、例えば３Ｔが１Ｔとなる
エラーなど、それ以外のパターンのエラーが多数発生し
た。タンジェンシャルスキュー角度が、約０．６６度に
なると、ＰＬＬをロックするのが困難になった。

【０１４８】エラー改善の効果をエラー減少の割合で示
すと、次のようになる。すなわち、従来の補正処理回路
７を設けない場合のエラーの数である１００個に対する
パーセントで表すと、図２による１Ｔ，２Ｔエラー補正
を行った場合、タンジェンシャルスキュー角度が＋０．
４７度のとき、エラーは２％に減った。また−０．４７
度の角度ではエラーは１％に減った。タンジェンシャル
スキュー角度が＋０．６６度の場合においては、エラー
は４７％に減り、−０．６６度の角度では４９％に減っ
た。このように、本発明の方法によりエラーは著しく減
少し、スキューマージンが従来の場合よりも大きくなっ
た。

【０１４９】なお、図７、図１９、図２０の例では、メ
モリ１２に、比較のためのデータｄｔ［ｉ］を保持し、
補正処理回路７に、出力のために、データｄｔ［ｉ］と
は別のデータｄｔｏｕｔ［ｉ］を保持するようにした。
これはデータの比較と補正を１箇所の２Ｔに対し１回の
み行うようにするためであるが、保持するデータをｄｔ
［ｉ］のみにし、比較と出力を同一のｄｔ［ｉ］で行う
ようにすることもできる。この場合、例えば３Ｔ−２Ｔ
−３Ｔ−３Ｔ−４Ｔのパターンのデータが入力され、さ
らに補正位置指定が後ろであったとき、このデータは、
３Ｔ−３Ｔ−２Ｔ−３Ｔ−４Ｔのパターンに変換され、
次に、３Ｔ−３Ｔ−３Ｔ−２Ｔ−４Ｔのパターンに変換
され、さらに３Ｔ−３Ｔ−３Ｔ−３Ｔ−３Ｔのパターン
に変換されて、出力される。このような伝搬したエラー
の発生は、タンジェンシャルスキューの大きいとき実際
に起こりうる。

【０１５０】また、補正処理におけるビットの論理の反
転は、ビットシフトの操作により行うこともできる。例
えば図１４（Ａ）のｄｔ［２３］は、データｄｔ［２
４］とビットを入れ替えることでその論理を反転するよ
うにしてもよい。要は、実質的に論理が反転すればよい
のであって、その手段、方法は、任意である。

【０１５１】また、この発明に係る符号復号装置の記録
媒体は、光ディスクだけでなく、（ｄ，ｋ）符号を用い
て記録された光磁気ディスク等の各種のディスクとする
ことができる。

【０１５２】さらに、この発明に係る符号復号装置は、
スキューマージンの確保だけでなく、線記録密度の向上
に伴う最小反転間隔Ｔminの読み取りエラーの低減にも
有効である。記録媒体は、一種の伝送路と考えることが
できるから、結局、本発明は、所定の伝送路から伝送さ
れてきた伝送信号を復号する場合に適用することができ
ることになる。

【０１５３】

【発明の効果】以上の如く、請求項１に記載の符号復号
装置および請求項２０に記載の符号復号方法によれば、
ビット列のパターンの検出結果に対応して、違反長を補
正するようにしたので、Ａ／Ｄ変換回路を設けることな
く、迅速かつ確実に、エラー補正処理を行うことがで
き、もって、低コストの装置でビットエラーレートを向
上させることが可能となる。

【０１５４】請求項２に記載の符号復号装置によれば、
基準レベルと比較して、伝送符号を出力するようにした
ので、補正処理すべき伝送符号を、簡単かつ確実に、生
成することができる。

【０１５５】請求項３に記載の符号復号装置によれば、
記録媒体から再生された符号を伝送符号とするようにし
たので、特に、記録媒体に対するスキューマージンやデ
フォーカスのマージンを増やすことが可能となる。

【０１５６】請求項４に記載の符号復号装置によれば、
違反ビット列の前のビット列と後のビット列のうち、少
なくとも一方のパターンを検出するようにしたので、パ
ターンの検出が容易となる。

【０１５７】請求項５に記載の符号復号装置によれば、
違反ビット列の前または後のビット列の連続長が、規定
長であるか否かからパターンを検出するようにしたの
で、パターンを確実に検出することが可能となる。

【０１５８】請求項６に記載の符号復号装置によれば、
違反ビット列の前のビット列が、規定長を有するとき、
違反ビット列の後のビット列のビットを補正するように
し、また請求項７に記載の符号復号装置によれば、違反
ビット列の後のビット列が、規定長を有するとき、違反
ビット列の前のビット列のビットを補正するようにした
ので、いずれの場合も、特に記録媒体のタンジェンシャ
ルスキューに対応して発生するエラーを、簡単な構成
で、確実に補正することが可能となる。

【０１５９】請求項８に記載の符号復号装置によれば、
補正位置を一時的に記憶するようにしたので、補正位置
をより確実に指定することが可能となる。

【０１６０】請求項９に記載の符号復号装置によれば、
直前の違反長の検出時の補正位置に対応して補正位置を
指定するようにしたので、所定のパターンが検出されな
い場合においても、補正処理を確実に実行することが可
能となる。

【０１６１】請求項１０に記載の符号復号装置によれ
ば、予め指定されている補正位置を補正位置として指定
するようにしたので、所定のパターンが検出されない場
合においても、確実に補正を実行することが可能とな
る。

【０１６２】請求項１１に記載の符号復号装置によれ
ば、論理レベルを反転させることで補正をするようにし
たので、簡単かつ確実に、補正を行うことが可能とな
る。

【０１６３】請求項１２に記載の符号復号装置によれ
ば、同一のシンボルの連続長が（ｄ’−１）である連続
長を違反長として検出し、連続長がｄ’となるように補
正するようにしたので、最小連続長に対するエラーを、
確実に補正することができる。

【０１６４】請求項１３に記載の符号復号装置によれ
ば、違反長の直前または直後のビットを補正するように
したので、最小連続長に対するエラーを、簡単かつ確実
に補正することができる。

【０１６５】請求項１４に記載の符号復号装置によれ
ば、（ｋ’＋１）の連続長を違反長として検出し、連続
長がｋ’となるように補正するようにしたので、最大連
続長がｋ’である符号に対するエラーを確実に補正する
ことができる。

【０１６６】請求項１５に記載の符号復号装置によれ
ば、違反長の最前または最後のビットを補正するように
したので、最大連続長に対するエラーを、簡単かつ確実
に補正することができる。

【０１６７】請求項１６に記載の符号復号装置によれ
ば、逆ＮＲＺＩ変調した後の伝送符号から、違反長を検
出し、同一のシンボルの連続長がｄとなるように補正す
るようにしたので、エッジデータからなる伝送符号を、
確実に補正することが可能となる。

【０１６８】請求項１７に記載の符号復号装置によれ
ば、違反長の最前のビットとその前のビット、または、
最後のビットとその後のビットを補正するようにしたの
で、最大連続長に対するエラーを、確実に補正すること
ができる。

【０１６９】請求項１８に記載の符号復号装置によれ
ば、エッジデータからなる伝送符号から、（ｋ＋１）の
連続長を違反長として検出し、連続長がｋとなるように
補正するようにしたので、最大連続長がｋである符号を
ＮＲＺＩ変調した場合のエラーを、確実に補正すること
が可能となる。

【０１７０】請求項１９に記載の符号復号装置によれ
ば、違反長の最前のビットとその後のビット、または、
最後のビットとその前のビットを補正するようにしたの
で、最大連続長に対するエラーを、確実に補正すること
ができる。

【図面の簡単な説明】

【図１】本発明の符号復号装置の構成例を示すブロック
図である。

【図２】図１の実施の形態における最小連続長に対する
補正動作を説明するフローチャートである。

【図３】図１の実施の形態の動作を説明するタイミング
チャートである。

【図４】図１の実施の形態の他の動作を説明するタイミ
ングチャートである。

【図５】図１のメモリと違反長検出回路の構成例を示す
ブロック図である。

【図６】図１のメモリとパターン検出回路の構成例を示
すブロック図である。

【図７】図１の補正位置検出回路と補正処理回路の構成
例を示すブロック図である。

【図８】図７の構成例の動作を説明するタイミングチャ
ートである。

【図９】図２のフローチャートの処理を説明する図であ
る。

【図１０】図１の補正位置検出回路と補正処理回路の他
の構成例を示すブロック図である。

【図１１】図１の補正位置検出回路のメモリの構成例を
示すブロック図である。

【図１２】図１１の構成例の動作を説明するタイミング
チャートである。

【図１３】図１の実施の形態における最大連続長に対す
る補正動作を説明するフローチャートである。

【図１４】図１３のフローチャートの処理を説明する図
である。

【図１５】図１のコンパレータの動作を説明する図であ
る。

【図１６】図１の実施の形態における逆ＮＲＺＩ変調時
の最小連続長に対する補正動作を説明するフローチャー
トである。

【図１７】図１の違反長検出回路の他の構成例を示すブ
ロック図である。

【図１８】図１のパターン検出回路の他の構成例を示す
ブロック図である。

【図１９】図１の補正位置検出回路と補正処理回路の他
の構成例を示すブロック図である。

【図２０】図１の補正位置検出回路と補正処理回路のさ
らに他の構成例を示すブロック図である。

【図２１】図１６のフローチャートの処理を説明する図
である。

【図２２】図１の実施の形態における逆ＮＲＺＩ変調時
の最大連続長に対する補正動作を説明するフローチャー
トである。

【図２３】図２２のフローチャートの処理を説明する図
である。

【図２４】従来の符号復号装置の構成例を示すブロック
図である。

【符号の説明】

１ 波形等化回路， ２ ＰＬＬ回路， ３ Ａ／Ｄ変
換回路， ４ コンパレータ， ５ 違反長検出回路，
６ 補正位置検出回路， ７ 補正処理回路， １１
パターン検出回路， １２ メモリ

Claims (20)

【特許請求の範囲】
1. 【請求項１】 ２個のシンボルにより構成される符号系
   列の同一の前記シンボル間に連続して配置される他の前
   記シンボルの長さである連続長が、所定の規定長として
   予め規定されている符号であって、所定の伝送路を介し
   て伝送された伝送符号を復号する符号復号装置であっ
   て、 前記伝送符号の同一の前記シンボルの連続長が、前記規
   定に違反している違反長の長さであることを検出する違
   反長検出手段と、 前記違反長のシンボルにより構成される前記違反ビット
   列を含む前記伝送符号のビット列のパターンを検出する
   パターン検出手段と、 前記パターン検出手段の検出結果に対応して、前記違反
   ビット列を含む前記伝送符号の補正位置を指定する指定
   手段と、 前記違反長が前記規定長となるように、前記指定手段の
   指定する補正位置の前記伝送符号のビットを補正する補
   正手段とを備えることを特徴とする符号復号装置。
2. 【請求項２】 前記伝送路を介して伝送されてきた信号
   を少なくとも１つの基準レベルと比較して、前記伝送符
   号を出力する比較手段をさらに備えることを特徴とする
   請求項１に記載の符号復号装置。
3. 【請求項３】 前記伝送符号は、所定の記録媒体から再
   生された符号であることを特徴とする請求項１に記載の
   符号復号装置。
4. 【請求項４】 前記パターン検出手段は、前記違反ビッ
   ト列の前のビット列のパターンと後のビット列のパター
   ンのうち、少なくとも一方を検出することを特徴とする
   請求項１に記載の符号復号装置。
5. 【請求項５】 前記パターン検出手段は、前記パターン
   として、前記違反ビット列の前のビット列または後のビ
   ット列の前記連続長が、前記規定長であるか否かを検出
   することを特徴とする請求項４に記載の符号復号装置。
6. 【請求項６】 前記パターン検出手段により、前記違反
   ビット列の前のビット列が、前記規定長の同一のシンボ
   ルにより構成されていることが検出されたとき、前記指
   定手段は、前記違反ビット列の後のビット列のビットを
   前記補正位置として指定することを特徴とする請求項５
   に記載の符号復号装置。
7. 【請求項７】 前記パターン検出手段により、前記違反
   ビット列の後のビット列が、前記規定長の同一のシンボ
   ルにより構成されていることが検出されたとき、前記指
   定手段は、前記違反ビット列の前のビット列のビットを
   前記補正位置として指定することを特徴とする請求項５
   に記載の符号復号装置。
8. 【請求項８】 前記指定手段により指定された補正位置
   を、次に指定手段により指定されるまでの間、一時的に
   記憶する記憶手段をさらに備えることを特徴とする請求
   項４に記載の符号復号装置。
9. 【請求項９】 前記違反長検出手段により前記違反長が
   検出され、かつ、前記パターン検出手段により、前記違
   反ビット列の前のパターンまたは後のビット列のパター
   ンが、前記違反ビット列の後または前のビットを補正位
   置として指定するパターンではないことが検出されたと
   き、前記指定手段は、直前の前記違反長の検出時の補正
   位置に対応して今回の補正位置を指定することを特徴と
   する請求項４に記載の符号復号装置。
10. 【請求項１０】 前記違反長検出手段により前記違反長
    が検出され、かつ、前記パターン検出手段により、前記
    違反ビット列の前のパターンまたは後のビット列のパタ
    ーンが、前記違反ビット列の後または前のビットを補正
    位置として指定するパターンではないことが検出された
    とき、前記指定手段は、前記違反ビット列の前または後
    のビットのうち、予め指定されている方を前記補正位置
    として指定することを特徴とする請求項４に記載の符号
    復号装置。
11. 【請求項１１】 前記補正手段は、前記指定手段により
    指定された前記補正位置の前記ビットの論理レベルを反
    転させることにより前記補正を行うことを特徴とする請
    求項１に記載の符号復号装置。
12. 【請求項１２】 前記シンボルは、”１”と”０”であ
    り、 前記規定長は、前記符号系列の”１”と”１”の間に連
    続して配置される”０”の最小連続長がｄである符号を
    ＮＲＺＩ変調した後の、同一のシンボルの最小連続長
    ｄ’（＝ｄ＋１（ｄ≧１））であり、 前記違反長検出手段は、チャネルビットのビット列の同
    一のシンボルの連続長が（ｄ’−１）である連続長を前
    記違反長として検出し、 前記補正手段は、前記違反ビット列を含むビット列を、
    前記同一のシンボルの連続長がｄ’となるように補正す
    ることを特徴とする請求項１に記載の符号復号装置。
13. 【請求項１３】 前記指定手段は、前記違反長の直前の
    １個のビット、または直後の１個のビットのうちの少な
    くとも一方を、前記補正位置として指定することを特徴
    とする請求項１２に記載の符号復号装置。
14. 【請求項１４】 前記シンボルは、”１”と”０”であ
    り、 前記規定長は、前記符号系列の”１”と”１”の間に連
    続して配置される”０”の最大連続長がｋである符号を
    ＮＲＺＩ変調した後の、同一のシンボルの最大連続長
    ｋ’（＝ｋ＋１）であり、 前記違反長検出手段は、チャネルビットのビット列の同
    一のシンボルの連続長が（ｋ’＋１）である連続長を前
    記違反長として検出し、 前記補正手段は、前記違反ビット列を含むビット列を、
    前記同一のシンボルの連続長がｋ’となるように補正す
    ることを特徴とする請求項１に記載の符号復号装置。
15. 【請求項１５】 前記指定手段は、前記違反長の最前の
    １個のビット、または最後の１個のビットのうちの少な
    くとも一方を、前記補正位置として指定することを特徴
    とする請求項１４に記載の符号復号装置。
16. 【請求項１６】 前記シンボルは、”１”と”０”であ
    り、 前記規定長は、前記符号系列の”１”と”１”の間に連
    続して配置される”０”の最小連続長がｄである符号
    の、”０”の連続長ｄ（ｄ≧１）であり、 前記違反長検出手段は、エッジデータからなる前記伝送
    符号から、チャネルビットのビット列の同一のシンボル
    の連続長が（ｄ−１）である連続長を前記違反長として
    検出し、 前記補正手段は、前記違反ビット列を含むビット列を、
    前記同一のシンボルの連続長がｄとなるように補正する
    ことを特徴とする請求項１に記載の符号復号装置。
17. 【請求項１７】 前記指定手段は、前記違反長の最前の
    １個のビットとその直前の１個のビット、または前記違
    反長の最後の１個のビットとその直後の１個のビットの
    うちの少なくとも一方を、前記補正位置として指定する
    ことを特徴とする請求項１５に記載の符号復号装置。
18. 【請求項１８】 前記シンボルは、”１”と”０”であ
    り、 前記規定長は、前記符号系列の”１”と”１”の間に連
    続して配置される”０”の最大連続長がｋである符号
    の、”０”の連続長ｋであり、 前記違反長検出手段は、エッジデータからなる前記伝送
    符号から、チャネルビットのビット列の同一のシンボル
    の連続長が（ｋ＋１）である連続長を前記違反長として
    検出し、 前記補正手段は、前記違反ビット列を含むビット列を、
    前記同一のシンボルの連続長がｋとなるように補正する
    ことを特徴とする請求項１に記載の符号復号装置。
19. 【請求項１９】 前記指定手段は、前記違反長の最前の
    １個のビットとその直後の１個のビット、または前記違
    反長の最後の１個のビットとその直前の１個のビットの
    うちの少なくとも一方を、前記補正位置として指定する
    ことを特徴とする請求項１７に記載の符号復号装置。
20. 【請求項２０】 ２個のシンボルにより構成される符号
    系列の同一の前記シンボル間に連続して配置される他の
    前記シンボルの長さである連続長が、所定の規定長とし
    て予め規定されている符号であって、所定の伝送路を介
    して伝送された伝送符号を復号する符号復号方法であっ
    て、 前記伝送符号の同一の前記シンボルの連続長が、前記規
    定に違反している違反長の長さであることを検出する違
    反長検出ステップと、 前記違反長のシンボルにより構成される前記違反ビット
    列を含む前記伝送符号のビット列のパターンを検出する
    パターン検出ステップと、 前記パターン検出ステップの検出結果に対応して、前記
    違反ビット列を含む前記伝送符号の補正位置を指定する
    指定ステップと、 前記違反長が前記規定長となるように、前記指定ステッ
    プの指定する補正位置の前記伝送符号のビットを補正す
    る補正ステップとを備えることを特徴とする符号復号方
    法。