JPH10162130A - 並列データ処理装置および方法 - Google Patents

並列データ処理装置および方法

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JPH10162130A
JPH10162130A JP8320634A JP32063496A JPH10162130A JP H10162130 A JPH10162130 A JP H10162130A JP 8320634 A JP8320634 A JP 8320634A JP 32063496 A JP32063496 A JP 32063496A JP H10162130 A JPH10162130 A JP H10162130A
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広志 川口
Hideaki Doi
秀明 土井
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Abstract

(57)【要約】 【課題】複数のプロセッサユニットを有する並列データ
処理装置において、正常なプロセッサユニットにのみ処
理を割り当て処理の最適化を図りつつ、システムのリソ
ースを有効活用し、システムの変更や故障にも柔軟に対
処でき、高スループットでリアルタイム処理をおこなえ
るようにする。 【解決手段】複数のプロセッサユニットが並列にデータ
処理をおこなう並列データ処理装置において、制御ＣＰ
Ｕが、各プロセッサユニットの動作テストをおこなっ
て、その動作テストの結果、正常に動作すると確認され
たプロセッサユニットに対して、プログラム分配制御手
段により、データ処理プログラムを各プロセッサユニッ
トに分配して、かつ、データ分割手段により、分割され
たデータを前記各プロセッサユニットに割り当てる。ま
た、その割り当てるデータ量は、プロセッサユニットの
性能、プログラムの命令の種類等の性質により最適化す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、並列データ処理装
置および方法に係り、特に、異物や欠陥などの自動検査
をおこなう際の画像信号等の大容量のデータを短時間に
処理する必要のあるデータ処理に用いて好適な並列デー
タ処理装置および方法に関する。
【０００２】
【従来の技術】従来、大容量のデータを短時間に処理す
るのに、システムにプロセッサを複数設け、並列処理を
してデータを処理するスループットを上げようとするア
プローチがなされてきた。
【０００３】このような従来技術に係る並列データ処理
装置としては、例えば、特開昭３−２５２５０２号公報
に記載されている「二重化制御装置」がある。
【０００４】そこで、先ず、図２３を用いて特開平３−
２５２５０２号公報記載の従来技術について説明する。
図２３は、特開平３−２５２５０２号公報に記載の二重
化制御装置の構成を示すブロック図である。
【０００５】この二重化制御装置は、中央演算ユニット
を二つ持ち、それらが同期バス９Ｃで接続され、同期を
取るようになっている。また、各々にＡ系インターナル
バス８ＡとＢ系インターナルバス８Ｂが接続されてい
る。そして、このインターナルバスに、多重化された入
出力ユニットが接続されている。
【０００６】さて、二重化運転をおこなっているとき
に、二重化制御装置１Ｃを構成する複数の入出力ユニッ
ト３１Ｃ，３２Ｃのうちの１台、例えば、Ａ系入出力コ
ントローラ６Ａ１が故障したとする。そのときには、故
障が検出された系の故障ユニット代替指定パラメータを
チェックする。そして代替使用が可能と判断された場合
は、故障した入出力ユニットの他方の正常な系（この場
合には、Ｂ系）の入力データを使用して二重化運転を継
続する。また、代替使用が不能と判断された場合には、
正常な系（この場合には、Ａ系）のみによる単独運転に
移行する。
【０００７】また、他の従来技術に係る並列データ処理
装置としては、例えば、特開平５−３２４５８３号公報
に記載されている「画像データ処理装置」がある。以
下、図２４および図２５を用いてこの特開平５−３２４
５８３号公報記載の従来技術について説明する。図２４
は、特開平５−３２４５８３号公報に記載の画像データ
処理装置の構成を示すブロック図である。図２５は、従
来技術に係る画像データ処理装置の処理部と処理する画
像データとの対応を示した模式図である。
【０００８】この従来技術に係る画像データ処理装置７
１０は、並列に動作可能な処理部Ａ７１１、処理部Ｂ７
１２、処理部Ｃ７１３を持っている。そして、Ｉ／Ｆ７
１４を介してスキャナ７１８が、Ｉ／Ｆ７１５を介して
ハードディスク７１９が、画像ＲＡＭ７１６が、それぞ
れバスライン７１７に接続されていて、このバスライン
７１７を介して各処理部とデータのやりとりがおこなえ
るようになっている。
【０００９】入力された画像データは、各処理部に処理
を割り当てるわけであるが、この画像データの各処理部
への配分率は、各処理部のハードウェアの処理能力や他
の処理による負荷等を考慮して定められる。この配分率
は、画像ＲＡＭ７１６の所定領域か、他のＲＡＭを設け
てこれに記憶させておく。
【００１０】画像データは、図２３に示されるスキャナ
７１８などの画像入力手段により入力され、画像ＲＡＭ
７１６に記憶される。そして、この画像データは、上記
の配分率に従って画像データ処理部の数に分割され、各
画像データ処理部により並列に処理されことになる。図
２５の（ａ）は、画像データ７２１を配分率ａ，ｂ，ｃ
の割合で各処理部Ａ，Ｂ，Ｃにそれぞれ割り当てた場合
を示している。また、処理時間の実績に応じてこの配分
率を逐次見直し、修正してゆく。さらに、処理すべき画
像のデータを予めサンプリングし、画像処理の種類と画
像データの内容に応じてこの配分率を更に修正する方法
も可能である。この分割によれば、分割する数が多けれ
ば、多いほど細長い領域に画像データが分割されること
になる。
【００１１】このような画像データ処理装置７１０にお
いては、データ処理プログラムは予めデータ処理部Ａ７
１１，Ｂ７１２，Ｃ７１３内のＲＯＭまたはＲＡＭに格
納され、画像データ７２１は、図２５（ｂ）に示される
配分率データ７２２に従って分割され各処理部に割り当
てられることになる。この配分率データ７２２は、上で
述べたように各処理部のハードウェア的の処理能力や他
の処理による負荷等を考慮して修正され、この配分率に
従ってこの画像データは、各処理部で並列に処理されて
いく。
【００１２】入力データの例としては、例えば、リニア
センサ等の光電変換器とステージのリニア走査を組み合
わせた画像信号検出器からの検出信号をリアルタイムで
処理しようとする場合が考えられる。
【００１３】
【発明が解決しようとする課題】上記特開平３−２５２
５０２号公報記載の従来技術は、一般的な二重化制御装
置に関するものであり、処理系をＡ系とＢ系に系統に分
けて、故障がある場合には、代替すなわち予備の系を備
えることにより、故障したモジュールを含むユニットを
予備の系に切り換えて運転するものであった。したがっ
て、この従来技術は、故障したモジュールの情報あるい
は、モジュールの性能によって正常動作するモジュール
の処理の内容を変化させるものではなく、系としては、
二重化されているものの処理の柔軟性に欠けるという問
題点があった。
【００１４】またこの従来技術に係る二重化制御装置に
おいては、モジュール故障が検出されたとき、故障した
ユニットをそれに該当する他方の系のユニットに代替す
るものであった。
【００１５】そのため、故障したモジュールと故障して
いないモジュールが、同一のユニット内に混在している
場合には、ユニット全体でみれば故障していると言える
ために、そのユニット内の故障していない正常なモジュ
ールを使用することができないことになり、リソースの
無駄使いになるという問題点があった。
【００１６】また、上記特開平５−３２４５８３号公報
記載の従来技術は、画像データを処理することを目的と
するものであり、各画像データ処理部のデータ処理速度
を平均化して、全体としてのスループットを上げようと
するものである。
【００１７】しかしながら、この従来技術は、データを
処理する速度（処理レート）とデータを入力する速度
（入力レート）について考慮されていない。というの
も、上記の例においては、画像信号検出器からの検出信
号の検出信号の入力レートと処理レートが必ずしも一致
するという保証がなく、入力レートが大きい場合、すな
わち入力される画像データが大量にある場合について
は、装置の処理能力が入力に追いつかず、データをとり
こぼす恐れがあるという問題点があった。
【００１８】そのために、画像データが大量に入力され
る場合にあっては、画像入力レートも大きくしなければ
ならず、画像入力レートと同等の処理速度でリアルタイ
ムに処理させるために、数多くの画像データ処理部を並
列に接続する必要がある。このような場合には、図２５
に示した画像データの分割において、必然的に多数の細
長い領域に分割されることになる。そのため、分割した
画像データの中で閉じるような処理ならば問題はないも
のの、隣接する画素のデータに依存するような画像処理
の場合には、画像が多数の領域に分割されるため、他の
領域の画素を参照するための処理を頻繁におこなわなけ
ればならず、処理が非常に複雑になり、処理時間がかか
るという問題点があった。
【００１９】また、一定時間内に処理可能な画像データ
量も、アクセス速度の遅いハードディスク７１９等から
画像ＲＡＭ７１６に持ってくる必要があったために、実
質的には、画像データを記憶する画像ＲＡＭ７１６の容
量に依存しており、飛躍的な処理速度の向上を図りにく
いという問題点があった。さらに、画像データ処理部の
故障判断機能がないために、複数の画像データ処理部の
うちの何れかが故障した場合には、故障した画像データ
処理部が処理すべき画像領域の処理ができず、また、暴
走や異常停止等の障害が発生する恐れがあるという問題
点があった。
【００２０】本発明は、上記問題点を解決するためにな
されたもので、その目的は、複数のプロセッサユニット
を有する並列データ処理装置および方法において、動作
テストをおこなって並列処理をするプログラムと処理す
る入力データの割り当てを決定することにより、正常な
プロセッサユニットにのみ処理を割り当て処理の最適化
を図りつつ、入力データの割り当ての柔軟性を高めつ
つ、システムのリソースを有効活用し、システムの変更
や故障にも柔軟に対処でき、しかも、コストパーフォマ
ンスが高く、高スループットでリアルタイム処理をおこ
なうことが可能な並列データ処理装置および方法を提供
することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の並列データ処理装置の発明に係るの第一の
構成は、複数のプロセッサユニットが並列にデータ処理
をおこなうことが可能な並列データ処理装置において、
この並列データ処理装置は、処理するデータを入力する
データ入力部と、データを記憶するデータ記憶部と、そ
のデータ記憶部のデータを、前記複数のプロセッサユニ
ットに分割するデータ分割制御手段と、データを処理す
るプログラムを、前記複数のプロセッサユニットに分配
するプログラム分配制御手段と、分配されたデータ処理
プログラムによりデータ処理をおこなう前記複数のプロ
セッサユニットと、各プロセッサユニットにより処理さ
れた処理結果を記憶する処理結果記憶部と、制御ＣＰＵ
とを有し、この制御ＣＰＵが、前記各プロセッサユニッ
トの動作テストをおこなって、その動作テストの結果、
正常に動作すると確認されたプロセッサユニットに対し
て、前記プログラム分配制御手段により、データ処理プ
ログラムを前記各プロセッサユニットに分配して、か
つ、前記データ分割手段により、分割されたデータを前
記各プロセッサユニットに割り当てて、各プロセッサユ
ニットが、分配されたデータ処理プログラムに基づい
て、割り当てられたデータを処理することにより、並列
処理を進めていくようにしたものである。
【００２２】より詳しくは、上記並列データ処理装置に
おいて、前記制御ＣＰＵがおこなう動作テストにより、
正常動作すると確認されたプロセッサユニットの個数
と、各プロセッサユニット毎の初期設定時間と、データ
入出力時間と、分配される各データ処理プログラムの処
理単位に含まれる命令の種類、数、順序と各プロセッサ
ユニットの機能とから算出されるプログラム処理時間と
を推定して、各プロセッサユニットが単位時間に処理す
るデータ量を計算し、装置全体として単位時間あたりの
処理のスループットを最高にするように最適化して、前
記プロセッサユニットに対する前記データの割り当てを
おこなうようにしたものである。
【００２３】また、上記目的を達成するために、本発明
の並列データ処理装置の発明に係るの第二の構成は、複
数のプロセッサユニットが並列にデータ処理をおこなう
ことが可能な並列データ処理装置において、入力データ
が画像データであり、水平信号と垂直信号に同期されて
入力されるデータであるときに、この並列データ処理装
置は、連続してデータ入力を行うデータ入力部と、デー
タを記憶するデータ記憶部と、そのデータ記憶部のデー
タを、前記複数のプロセッサユニットに分割するデータ
分割制御手段と、データを処理するプログラムを、前記
複数のプロセッサユニットに分配するプログラム分配制
御手段と、分配されたデータ処理プログラムによりデー
タ処理をおこなう前記複数のプロセッサユニットと、各
プロセッサユニットにより処理された処理結果を記憶す
る処理結果記憶部とを有し、さらに、前記水平信号と垂
直方向の信号をカウントするカウンタと、データ入力制
御手段とを設け、前記カウンタのカウント値によって、
入力データ量を計測し、データ入力信号制御手段によ
り、入力データ量が前記データ記憶部の容量を越えない
周期で、前記水平信号と垂直信号とをリセットして、リ
セット前に書き込んでいた場所に、リセット後の入力デ
ータを順次、前記データ記憶部に上書きするようにした
ものである。
【００２４】より詳しくは、複数のプロセッサユニット
が並列にデータ処理をおこなうことが可能な並列データ
処理装置において、上記第一の構成の並列データ処理装
置の各構成手段を有し、かつ、上記第二の構成の並列デ
ータ処理装置の各構成手段を有し、入力時には、前記カ
ウンタのカウント値によって、入力データ量を計測し、
データ入力信号制御手段により、入力データ量が前記デ
ータ記憶部の容量を越えない周期で、前記水平信号と垂
直信号とをリセットして、リセット前に書き込んでいた
場所に、リセット後の入力データを順次、前記データ記
憶部に上書きし、しかも、動作テストとプログラムの分
配、データの分割処理と各プロセッサユニットの割り当
てに関しては、上記第一の構成の並列データ処理装置
と、上記第二の構成の並列データ処理装置の如く動作す
るようにしたものである。
【００２５】また詳しくは、上記並列データ処理装置に
おいて、データ処理実行中に動作テスト要求があった場
合には、前記リセットされた後のタイミングで動作テス
トをおこなって、動作テストの結果、前回おこなった動
作テストの結果と正常に動作するとされたプロセッサユ
ニットが異なった場合において、データ処理プログラム
の再分配と、データ処理分割量の計算を再びおこなっ
て、再び、処理の最適化をおこなうようにしたものであ
る。
【００２６】さらに詳しくは、さらに、この並列データ
処理装置は、クロック制御部を有し、動作テストの結
果、前回おこなった動作テストの結果と正常に動作する
とされたプロセッサユニットが異なった場合において、
前記クロック制御部により、クロックを変化させ、入力
データの入力速度か、または、プロセッサユニットの処
理速度を変化させて、各プロセッサユニットに対するデ
ータの割当量を変化させることにより、各プロセッサユ
ニットに対するデータの割り当ての最適化をおこなうよ
うにしたものである。
【００２７】さらにまた詳しくは、上記並列データ処理
装置において、画像データを入力データとする場合であ
って、前記クロック制御部のクロックを変化させること
により、この並列データ処理装置のデータ入力手段が、
露光によって２次元データを一括して取り込むときに
は、露光時間の制御をして、また、並列データ処理装置
のデータ入力手段が、検出器または対象の載ったステー
ジを移動させることにより、２次元のデータを１次元的
に取り込むときには、その検出器またはステージの移動
速度、走査速度を制御することにより、前記入力データ
の入力速度を変化させるようにしたものである。
【００２８】より詳しくは、前記各プロセッサユニット
には、正常に動作するとされたプロセッサユニット数
と、そのプロセッサユニットの番号と、データのブロッ
クサイズとを伝えて、入力データを各プロセッサユニッ
トに持ってくる場合には、前記各プロセッサユニットで
前記データ記憶部のアドレスを計算して、そのアドレス
を指定することにより、順次、データをそのプロセッサ
ユニットに取り込むようにしたものである。
【００２９】さらに詳しくは、上記並列データ処理装置
において、データ処理プログラムが、高級言語で記述さ
れていて、それをコンパイルするときに、分配される各
データ処理プログラムの処理単位に含まれる命令の種
類、数、順序と各プロセッサユニットの機能とから算出
されるプログラム処理時間とを推定して、各プロセッサ
ユニットが単位時間に処理するデータ量を計算し、装置
全体として単位時間あたりの処理のスループットを最高
にするように最適化して、前記プロセッサユニットに対
する前記データの割り当て量を決定するようにしたもの
である。
【００３０】また装置の加工方法について詳しくは、上
記並列データ処理装置において、前記プログラム分配制
御手段、前記データ入力信号制御手段および上記クロッ
ク制御部のそれぞれ、または二つ以上をＬＳＩ化するよ
うにしたものである。
【００３１】また詳しくは、上記並列データ処理装置に
おいて、さらに、前記プロセッサユニットで処理された
処理結果を合成するデータ合成手段を有し、分割したデ
ータに対して、それぞれ予め指定された前記プロセッサ
ユニットで処理をおこなった後に、前記処理結果記憶部
への書き込みをする際に、そのプロセッサユニットを特
定できるように、かつ、そのプロセッサユニットの何回
目の書き込みかが特定できるように書き込みアドレスが
定まっていて、所定の位置に書き込みがおこなわれ、し
かる後に、前記合成手段によって、処理結果が合成さ
れ、その合成されたデータがこの並列データ処理装置の
出力とされるようにしたものである。
【００３２】より詳しくは、上記並列データ処理装置に
おいて、前記処理結果記憶部への書き込みをする際に、
各プロセッサユニットごとに、この処理結果記憶部の書
き込み領域を分割して書き込むようにしたものである。
【００３３】さらに詳しくは、上記並列データ処理装置
において、前記処理結果記憶部を一つ、あるいは複数個
有し、前記処理結果部に書き込んだデータのアドレスか
ら、その処理結果に対応する入力データのアドレスを計
算して、それに基づいて、前記データ合成手段により、
処理結果の合成をおこなうようにしたものである。
【００３４】さらにまた詳しくは、上記並列データ処理
装置において、前記データ分割制御手段として、前記プ
ロセッサユニットは、そのプロセッサユニットが処理を
おこなうデータ領域のアドレス値を記憶する記憶部を備
え、処理をおこなう際には、その記憶部のアドレス値と
データのアドレス値を比較して、アドレス値が一致した
データ領域のみをそのプロセッサユニットに入力して、
処理をおこなうようにしたものである。
【００３５】上記目的を達成するために、本発明の並列
データ処理方法の発明に係る第一の構成は、複数のプロ
セッサユニットが並列にデータ処理をおこなう並列デー
タ処理方法において、この並列データ処理方法に用いる
並列データ処理装置は、処理するデータを入力するデー
タ入力部と、データを記憶するデータ記憶部と、そのデ
ータ記憶部のデータを、前記複数のプロセッサユニット
に分割するデータ分割制御手段と、データを処理するプ
ログラムを、前記複数のプロセッサユニットに分配する
プログラム分配制御手段と、分配されたデータ処理プロ
グラムによりデータ処理をおこなう前記複数のプロセッ
サユニットと、各プロセッサユニットにより処理された
処理結果を記憶する処理結果記憶部と、制御ＣＰＵとを
有し、この制御ＣＰＵが、前記各プロセッサユニットの
動作テストをおこなって、その動作テストの結果、正常
に動作すると確認されたプロセッサユニットに対して、
前記プログラム分配制御手段により、データ処理プログ
ラムを前記各プロセッサユニットに分配して、かつ、前
記データ分割手段により、分割されたデータを前記各プ
ロセッサユニットに割り当てて、各プロセッサユニット
が、分配されたデータ処理プログラムに基づいて、割り
当てられたデータを処理することにより、並列処理を進
めていくようにしたものである。
【００３６】より詳しくは、上記並列データ処理方法に
おいて、前記制御ＣＰＵがおこなう動作テストにより、
正常動作すると確認されたプロセッサユニットの個数
と、各プロセッサユニット毎の初期設定時間と、データ
入出力時間と、分配される各データ処理プログラムの処
理単位に含まれる命令の種類、数、順序と各プロセッサ
ユニットの機能とから算出されるプログラム処理時間と
を推定して、各プロセッサユニットが単位時間に処理す
るデータ量を計算し、装置全体として単位時間あたりの
処理のスループットを最高にするように最適化して、前
記プロセッサユニットに対する前記データの割り当てを
おこなうようにしたものである。
【００３７】上記目的を達成するために、本発明の並列
データ処理方法の発明に係る第二の構成は、複数のプロ
セッサユニットが並列にデータ処理をおこなう並列デー
タ処理方法において、入力データが画像データであり、
水平信号と垂直信号に同期されて入力されるデータであ
るときに、この並列データ処理方法に用いる並列データ
処理装置は、連続してデータ入力を行うデータ入力部
と、データを記憶するデータ記憶部と、そのデータ記憶
部のデータを、前記複数のプロセッサユニットに分割す
るデータ分割制御手段と、データを処理するプログラム
を、前記複数のプロセッサユニットに分配するプログラ
ム分配制御手段と、分配されたデータ処理プログラムに
よりデータ処理をおこなう前記複数のプロセッサユニッ
トと、各プロセッサユニットにより処理された処理結果
を記憶する処理結果記憶部とを有し、さらに、前記水平
信号と垂直方向の信号をカウントするカウンタと、デー
タ入力制御手段とを設け、前記カウンタのカウント値に
よって、入力データ量を計測し、データ入力信号制御手
段により、入力データ量が前記データ記憶部の容量を越
えない周期で、前記水平信号と垂直信号とをリセットし
て、リセット前に書き込んでいた場所に、リセット後の
入力データを順次、前記データ記憶部に上書きするよう
にしたものである。
【００３８】より詳しくは、複数のプロセッサユニット
が並列にデータ処理をおこなう並列データ処理方法にお
いて、この並列データ処理方法に用いる並列データ処理
装置は、上記第一の並列データ処理装置の各構成手段
と、上記第二の並列データ処理装置の各構成手段とを有
し、入力時には、前記カウンタのカウント値によって、
入力データ量を計測し、データ入力信号制御手段によ
り、入力データ量が前記データ記憶部の容量を越えない
周期で、前記水平信号と垂直信号とをリセットして、リ
セット前に書き込んでいた場所に、リセット後の入力デ
ータを順次、前記データ記憶部に上書きし、しかも、動
作テストとプログラムの分配、データの分割処理と各プ
ロセッサユニットの割り当てに関しては、上記第一の並
列データ処理方法および上記第二の並列データ処理方法
の如く動作するようにしたものである。
【００３９】さらにまた詳しくは、上記並列データ処理
方法において、データ処理実行中に動作テスト要求があ
った場合には、前記リセットされた後のタイミングで動
作テストをおこなって、動作テストの結果、前回おこな
った動作テストの結果と正常に動作するとされたプロセ
ッサユニットが異なった場合において、データ処理プロ
グラムの再分配と、データ処理分割量の計算を再びおこ
なって、再び、処理の最適化をおこなうようにしたもの
である。
【００４０】さらに詳しくは、さらに、この並列データ
処理方法に用いる並列データ処理装置は、クロック制御
部を有し、動作テストの結果、前回おこなった動作テス
トの結果と正常に動作するとされたプロセッサユニット
が異なった場合において、前記クロック制御部により、
クロックを変化させ、入力データの入力速度か、また
は、プロセッサユニットの処理速度を変化させて、各プ
ロセッサユニットに対するデータの割当量を変化させる
ことにより、各プロセッサユニットに対するデータの割
り当ての最適化をおこなうようにしたものである。
【００４１】さらにまた詳しくは、上記並列データ処理
方法において、画像データを入力データとする場合であ
って、前記クロック制御部のクロックを変化させること
により、この並列データ処理装置のデータ入力手段が、
露光によって２次元データを一括して取り込むときに
は、露光時間の制御をして、また、並列データ処理装置
のデータ入力手段が、検出器または対象の載ったステー
ジを移動させることにより、２次元のデータを１次元的
に取り込むときには、その検出器またはステージの移動
速度、走査速度を制御することにより、前記入力データ
の入力速度を変化させるようにしたものである。
【００４２】より詳しくは、上記並列データ処理方法に
おいて、前記各プロセッサユニットには、正常に動作す
るとされたプロセッサユニット数と、そのプロセッサユ
ニットの番号と、データのブロックサイズとを伝えて、
入力データを各プロセッサユニットに持ってくる場合に
は、前記各プロセッサユニットで前記データ記憶部のア
ドレスを計算して、そのアドレスを指定することによ
り、順次、データをそのプロセッサユニットに取り込む
ようにしたものである。
【００４３】さらに詳しくは、上記並列データ処理方法
において、データ処理プログラムが、高級言語で記述さ
れていて、それをコンパイルするときに、分配される各
データ処理プログラムの処理単位に含まれる命令の種
類、数、順序と各プロセッサユニットの機能とから算出
されるプログラム処理時間とを推定して、各プロセッサ
ユニットが単位時間に処理するデータ量を計算し、装置
全体として単位時間あたりの処理のスループットを最高
にするように最適化して、前記プロセッサユニットに対
する前記データの割り当て量を決定するようにしたもの
である。
【００４４】また詳しくは、上記並列データ処理方法に
おいて、さらに、この並列データ処理方法に用いる並列
データ処理装置は、前記プロセッサユニットで処理され
た処理結果を合成するデータ合成手段を有し、分割した
データに対して、それぞれ予め指定された前記プロセッ
サユニットで処理をおこなった後に、前記処理結果記憶
部への書き込みをする際に、そのプロセッサユニットを
特定できるように、かつ、そのプロセッサユニットの何
回目の書き込みかが特定できるように書き込みアドレス
が定まっていて、所定の位置に書き込みがおこなわれ、
しかる後に、前記合成手段によって、処理結果が合成さ
れ、その合成されたデータがこの並列データ処理装置の
出力とされるようにしたものである。
【００４５】より詳しくは、上記並列データ処理方法に
おいて、前記処理結果記憶部への書き込みをする際に、
各プロセッサユニットごとに、この処理結果記憶部の書
き込み領域を分割して書き込むようにしたものである。
【００４６】さらに詳しくは、上記並列データ処理方法
において、この並列データ処理方法に用いる並列データ
処理装置は、前記処理結果記憶部を一つ、あるいは複数
個有し、前記処理結果部に書き込んだデータのアドレス
から、その処理結果に対応する入力データのアドレスを
計算して、それに基づいて、前記データ合成手段によ
り、処理結果の合成をおこなうようにしたものである。
【００４７】さらにまた詳しくは、上記並列データ処理
方法において、前記データ分割制御手段として、前記プ
ロセッサユニットは、そのプロセッサユニットが処理を
おこなうデータ領域のアドレス値を記憶する記憶部を備
え、処理をおこなう際には、その記憶部のアドレス値と
データのアドレス値を比較して、アドレス値が一致した
データ領域のみをそのプロセッサユニットに入力して、
処理をおこなうようにしたものである。
【００４８】
【発明の実施の形態】以下、本発明に係る各実施形態
を、図１ないし図２２を用いて説明する。 〔実施形態１〕以下、本発明に係る第一の実施形態を、
図１ないし図３を用いて説明する。図１は、本発明の第
一の実施形態に係る並列データ処理装置の構造を示すブ
ロック図である。図２は、本発明の第一の実施形態に係
る並列データ処理装置におけるプログラム分配制御の流
れを示すフローチャートである。図３は、本発明の第一
の実施形態に係る並列データ処理装置のバリエーション
の構造を示すブロック図である。
【００４９】本実施形態の並列データ処理装置は、図１
に示すように、制御ＣＰＵ１と、データ入力部３と、デ
ータ記憶部２と、複数のプロセッサユニット５と、処理
結果記憶部３０とを備え、さらに、プログラムメモリ４
と、プログラム分配制御部７とを備えている。
【００５０】これらの内で、データ入力部３と、データ
記憶部２と、処理結果記憶部３０とプログラムメモリ４
と、プログラム分配制御部７は、ローカルバス６に接続
されている。また、制御ＣＰＵ１とプロセッサユニット
５は、ローカルバス６と動作テスト用バス８の両者に接
続されている。さらに、プログラム分配制御部７は、制
御ＣＰＵ１とプログラムメモリ４に配信処理専用の制御
線により接続されている。
【００５１】データ入力部３は、この装置にデジタル信
号を入力する部分である。そして、データ記憶部は、そ
の入力されたデータを格納する。処理結果記憶部３０で
は、この装置の処理結果を記憶する。さらに、プログラ
ムメモリ４は、データ処理プログラムと動作テストプロ
グラムを格納する部分である。プログラム分配制御部７
では、プログラムの配信数を決定する。プロセッサユニ
ット５は、並列処理をおこなう頭脳にあたる部分であ
り、これの性能が同じでも違っていても良い。
【００５２】並列処理装置では、一般に、データ処理プ
ログラムを各プロセッサユニットに分配して並列処理を
進めていくわけであるが、本発明の並列処理装置では、
制御ＣＰＵ１は、データ処理プログラムをプロセッサユ
ニット５に分配する前に、プログラムメモリ４に格納さ
れている動作テストプログラムを各プロセッサユニット
に転送して、動作テストをおこなう。ここで、動作テス
トとしておこなうテストは、プロセッサユニット５の基
本動作のチェックとその判定であり、各プロセッサユニ
ット５の機能に応じて、メモリからのデータの読み出
し、読み出したデータを使用しての簡易な演算処理、処
理結果のメモリへの書き込み等をおこなって、処理結果
からプロセッサユニットの動作状態を判定する。
【００５３】また、動作テストプログラムは、予め必要
なものをプロセッサユニット５内に蓄えておき、それを
利用しても良い。
【００５４】一方、動作テストに用いるデータに関して
は、図１に示していないが、別のメモリを用意してそこ
から持ってきても良いし、予めプロセッサユニット５の
中に蓄えておいても良い。
【００５５】各プロセッサユニット５の動作テストの結
果は、動作テスト用バス８を介して制御ＣＰＵ１に転送
され、制御ＣＰＵで正常動作するプロセッサユニットの
判定をおこない、プログラム分配制御部に判定結果を転
送する。
【００５６】プログラム分配制御部７は、この動作テス
トの結果を受けて、プログラムの分配数を決定する。す
なわち、正常に動作すると判定されたプロセッサユニッ
トにのみプログラムを転送することになる。分配するプ
ログラムは、実施形態の説明においては、装置と処理の
簡易化の観点から、同一のプログラムを分配する事にす
る。しかしながら、プロセッサユニット間の同期や連絡
を取る機構を設ければ、異なったプログラムを分配して
並列処理を進める事も可能である。
【００５７】ここで、図２を用いてプログラム分配とデ
ータ分割量の決定の制御の流れについて説明しよう。
【００５８】上記の動作テストがおこなわれた（Ｓ２０
１）結果、正常ＰＵ数が求まる（Ｓ２０２）。
【００５９】プロセッサユニット（以下、「ＰＵ」略す
ことがある）５の故障、または増設等により、正常ＰＵ
数が増減した場合には（Ｓ２０３）、各プロセッサユニ
ット毎に、プロセッサユニットの初期設定とデータ入出
力に要する時間、プログラムの各処理単位で使用されて
いる命令の種類、数と順序、および各プロセッサユニッ
トの機能から算出したプログラム処理時間から、性能
（Ｄ２０７）、処理の複雑さ（Ｄ２０９）を、制御ＣＰ
Ｕ１によって推定する。
【００６０】そして、この推定結果から、プログラム分
配制御部７が、要求処理速度（Ｄ２０８）で、正常なプ
ログラムユニットを動作させたときの処理可能なデータ
量を算出し、データ分割量を決定する（Ｓ２０６）。こ
のように、各プロセッサユニット５に割り当てられるデ
ータの分割量は、プログラム分配制御部７で、要求処理
時間で処理可能と判定したデータ量となる。そして、プ
ログラムメモリ４に格納されているプログラムをローカ
ルバス６を介して、動作テストで正常に動作するとされ
たＰＵ５へ転送する（Ｓ２０７）。
【００６１】なお、このデータ分割量の決定は、制御Ｃ
ＰＵ１がおこなっても良い。
【００６２】本実施形態の並列データ処理装置では、以
上の行程を経て、データ処理を開始することになる（Ｓ
２０８）。
【００６３】また、正常ＰＵ数に増減がない場合は、デ
ータ分割とプログラムの再分配をおこなう必要がないた
め、上記の処理はおこなわれずに、動作テスト後に、す
ぐデータ処理が開始されることになる。このとき、デー
タ記憶部２に処理すべきデータが格納されていない場合
には、データ入力部３より、データが入力され、データ
記憶部２に格納された後、データを分割して各プロセッ
サユニット５に転送し、先に、各プロセッサユニット５
に転送済みのプログラムにより並列にデータ処理をおこ
なう。
【００６４】ここで、この並列データ処理装置が、画像
を処理する場合であって、入力データが、例えば、リニ
アセンサを用いて、被検出試料を搭載したステージの走
査に同期して検出される信号であるとする。その場合に
は、例えば、フレームメモリ等にデータを、一旦格納し
て、データ処理をおこなう各プロセッサユニット５は、
データを読み出し、並列に処理をおこなうことができ
る。この際、処理すべきデータが全て格納されるまで待
つことなく、処理対象データが格納されれば、各プロセ
ッサユニット５は、直ちにデータを読み出し、処理に必
要なデータが揃えば、それぞれ処理を開始すれば良い。
【００６５】データ処理後は、処理結果をローカルバス
６を介して、処理結果記憶部３０に転送し、一連のデー
タ処理が完了する。
【００６６】なお、上記の説明の構成では、動作テスト
用に専用のバスを設けたが、図３に示すように、動作テ
ストのためのバスをローカルバス６で共用しても良い。
また、要求処理速度が遅い場合、または、処理レートが
十分速い場合には、プロセッサユニットを余らせて処理
を分割し、余ったプロセッサユニットで、別途、処理を
おこなわせても良い。
【００６７】〔実施形態２〕以下、本発明に係る第二の
実施形態を、図４ないし図８を用いて説明する。図４
は、本発明の第二の実施形態に係る並列データ処理装置
の構造を示すブロック図である。図５は、本発明の第二
の実施形態に係るリニアセンサと読み込まれるデータの
関係を相関的に示した模式図である。図６は、本発明の
第二の実施形態に係る並列データ処理装置に流れる各種
信号のタイミングチャートである。図７は、データとそ
れを処理するプロセッサの関係を示した模式図である。
図８は、データ記憶部のデータの配置を説明するための
模式図である。図９は、本発明の第二の実施形態に係る
他の並列データ処理装置の構造を示すブロック図であ
る。
【００６８】本実施形態は、並列データ処理装置にリニ
アセンサ等の検出器により、連続してデータ入力して、
処理しようとするものである。
【００６９】本実施形態の並列データ処理装置は、図３
に示した第一の実施形態と同様に、制御ＣＰＵ１、デー
タ記憶部２、データ入力部３、プログラムメモリ４、プ
ログラム分配制御部７、処理結果記憶部３０が、ローカ
ルバス６で結合されている構造は、同じであるが、その
外に、カウンタ９を有しており、このカウンタ９で、検
出器からの水平信号と垂直信号をカウントする。
【００７０】さて、この並列データ処理装置では、リニ
アセンサから読み取ったデータが、ローカルバス６を介
してデータ入力部３に入力されることになる。カウンタ
９は、入力された水平信号と垂直信号をカウンタしてい
る。そして、入力データ量がデータ記憶部の容量を越え
ないような周期でもって、データ記憶部２の内容をリセ
ット信号によりリセットし、自らのカウンタ値もリセッ
トする。
【００７１】次に、本実施形態のデータ入力から、それ
を処理するまでの動作について説明する。
【００７２】本実施形態では、パターンを検査するため
の検出器として、リニアセンサ１３を用い、これによ
り、システムにデータを入力する。
【００７３】検出器として、リニアセンサ１３を用いた
場合には、入力データ１７の形態としては、図５に示さ
れるように、水平方向は、検出器ライン幅１４の幅によ
り規定される一定の長さとなり、垂直方向は、データの
量によって規定される可変長になる。
【００７４】並列データ処理装置は、入力データを入力
レートと同等以上の処理レートでリアルタイムに処理す
る必要がある。そのために、一定のデータを入力する
と、カウンタ９からデータ記憶部２に対して、リセット
信号を出すようにする。
【００７５】例えば、垂直方向のデータ量、すなわちリ
ニアセンサから入力されたライン数が、一定のｊライン
分１５に達し、リセット位置１６になれば、図６に示す
ように、リセット信号１２を発生させて、水平信号１０
と垂直信号１１をリセットする。ここで、リセットのタ
イミングは、水平信号を水平方向のデータ数×ｊ回分だ
けカウントして定めるか、リニアセンサの１ライン走査
時間１８毎に出力される垂直信号をｊ回カウント後に水
平信号を水平方向のデータ数分カウントして定めるよう
にすれば良い。
【００７６】例えば、図７に示すように、プロセッサユ
ニットの数が６個でそれぞれｎ回処理し、各プロセッサ
ユニットの処理レートが入力レートと同等以上になるよ
うに、データ記憶部２に格納されたデータを分割したと
する。
【００７７】６番目にデータを受け取り処理を行うプロ
セッサユニットのｎ回目の処理データ８１５が、６番目
のプロセッサユニットに転送され終わると、リセット信
号が出て、水平、垂直信号をリセットすることになる。
そして、次に入力されるデータを、１番目にデータを受
け取り処理をおこなうプロセッサユニットの１回目の処
理データ８０１の位置（行列で言えば、（１，１）の位
置）に上書きする。また、入力データのプロセッサユニ
ット５への転送は、各プロセッサユニットで処理すべき
データ（801、802、803・・・・）が入力された時点でおこ
ない、データ処理を開始することにより、連続して入力
されるデータをリアルタイムに処理することができる。
【００７８】次に、図８を用いて本発明に係る第二の実
施形態のデータ記憶部２からのデータの読み出し動作に
ついて説明する。
【００７９】各プロセッサユニット５が、決定された分
割量で処理を進めるためには、データを読み出すための
アドレスと、データを読み出すときのブロックサイズを
与える必要がある。
【００８０】そのために、逐次、プログラム分配制御部
７か、制御ＣＰＵ１が、これらの情報を与えるようにし
てもよいが、そうするとローカルバス６上トラフィクが
増加し、システム全体のスループットが低下する恐れが
ある。
【００８１】そのために、本実施形態では、正常動作す
るプロセッサユニット５に対して、正常動作するプロセ
ッサユニットの数ｎ、プロセッサユニットの番号ｋ、一
回で読み出し可能なデータのブロックサイズｂsを与
え、データを読み出すためのアドレスは、各プロセッサ
ユニット５で計算することにする。
【００８２】図８の斜線部のデータは、例えば、ｋ＝２
のときのＰＵ２に読み出されていくデータをあらわして
いる。
【００８３】ここで、番号ｋのプロセッサユニットに、
ｉ回目に読み出されるデータのアドレスは、以下の（式
１）で表される。
【００８４】
【数１】 ＰＵk_iのアドレス＝ｂs×ｋ＋（ｉ−１）×ｂs×ｎ …（式１） なお、本実施形態では、入力データの分割の方法は、特
開平５−３２４５８３号公報に記載の従来技術のように
固定されたものではなく、柔軟性が高く、並列処理を進
めるために、分割された各データの関連性がないように
分割しやすいことに注意しておく。
【００８５】次に、図９を用いて本発明に係る第二の実
施形態の他の構成を説明する。
【００８６】図９に示される並列データ処理装置も、検
出器として、リニアセンサ１３を用いることを想定して
いる。また、データ入力や、水平信号や垂直信号、リセ
ット信号のタイミングなども上記と同様である。図４に
示す構成との違いは、バスの形態が違っていて、ローカ
ルバス６の外に、専用の動作テスト用バス４を持ってい
ることである。
【００８７】そして、データ処理を行うプロセッサユニ
ットが故障した場合には、プログラムの分配数を正常動
作するプロセッサユニットに再転送して、それに伴う処
理可能データ量に応じて、データを分割する。このよう
にすれば、例え、一部のプロセッサに故障が発生した場
合であっても、データ処理レートをデータ入力レートと
同等以上に維持でき、リアルタイムに連続して入力され
るデータを処理することができることはこれまでの例と
同様である。
【００８８】なお、この構成では、動作テスト用に専用
のバスを設けたが、図４に示される構成で同様の処理が
可能である。
【００８９】この例では、動作テスト専用のバスを持っ
ているために、データ処理中にも動作テスト要求を新た
に受け付けて、動作テストを開始することが可能であ
る。
【００９０】したがって、図１０を用いて、データ処理
中に動作テスト要求があったときのプログラム分配制御
とデータ分割量の決定の制御の流れについて説明しよ
う。
【００９１】本実施形態の並列データ処理装置でデータ
処理中に動作テスト要求があったとする（Ｓ２１０）。
【００９２】このときリセットを受け付けて動作テスト
を始めるタイミングは、リセット信号が発行される瞬間
として、それまでは、これまでの並列データ処理を続け
るものとする（Ｓ２１１）。このようにすれば、図７に
示されるリセット毎のブロック単位で処理がされて、途
中でデータが無駄になることがない。
【００９３】さて、リセットがあった場合には、動作テ
ストをおこなう（Ｓ２０１）。
【００９４】動作テストがおこなわれた（Ｓ２０１）結
果、正常ＰＵ数が求まる（Ｓ２０２）。プロセッサユニ
ット（以下、「ＰＵ」略すことがある）５の故障、また
は増設等により、正常ＰＵ数が増減した場合には（Ｓ２
０３）、各プロセッサユニット毎に、プロセッサユニッ
トの初期設定とデータ入出力に要する時間、プログラム
の各処理単位で使用されている命令の種類、数と順序、
および各プロセッサユニットの機能から算出したプログ
ラム処理時間から、性能（Ｄ２０７）、処理の複雑さ
（Ｄ２０９）を、制御ＣＰＵ１によって推定する。
【００９５】そして、この推定結果から、プログラム分
配制御部７が、要求処理速度（Ｄ２０８）で、正常なプ
ログラムユニットを動作させたときの処理可能なデータ
量を算出し、データ分割量を決定する（Ｓ２０６）。こ
のように、各プロセッサユニット５に割り当てられるデ
ータの分割量は、プログラム分配制御部７で、要求処理
時間で処理可能と判定したデータ量となる。そして、プ
ログラムメモリ４に格納されているプログラムをローカ
ルバス６を介して、動作テストで正常に動作するとされ
たＰＵ５へ転送する（Ｓ２０７）。
【００９６】なお、このデータ分割量の決定は、制御Ｃ
ＰＵ１がおこなっても良い。
【００９７】本実施形態の並列データ処理装置では、以
上の行程を経て、データ処理を開始することになる（Ｓ
２０８）。
【００９８】また、正常ＰＵ数に増減がない場合は、デ
ータ分割とプログラムの再分配をおこなう必要がないた
め、上記の処理はおこなわれずに、動作テスト後に、す
ぐデータ処理が開始されることになる。
【００９９】これにより、データ処理中に動作テスト要
求があった場合でも、処理を中断させることなく、プロ
グラムの分割がおこなえるため、処理装置を止めること
なくリアルタイム性を維持したまま、装置を継続して動
作させることができる。
【０１００】また、データの分割量を決定するために必
要な各プロセッサユニットのプログラム実行処理速度の
推定方法として、プログラムのコンパイルをおこなう際
におこなうこともできる。すなわち、コンパイラ時にわ
かっているプロセッサユニット毎に、各処理単位で使用
されている命令の種類、数、順序、各プロセッサユニッ
トでの各命令の処理実行時間などに基づいて、プログラ
ム全体の処理速度を推定し、その結果に基づいて、各プ
ロセッサユニットで処理するデータ量の最適化をおこな
い、データを分割することにより、システムとしての処
理能力の最適化を図ることができる。
【０１０１】〔実施形態３〕次に、図１１ないし図１３
を用いて本発明に係る第三の実施形態を説明する。図１
１は、本発明の第三の実施形態に係る並列データ処理の
構造を示すブロック図である。図１２は、本発明の第三
の実施形態に係る並列データ処理装置を用いた検査装置
の構造を示す斜視図である。図１３は、本発明の第三の
実施形態に係る並列データ処理装置を用いた検査装置の
他の構造を示す斜視図である。
【０１０２】本実施形態は、図９の構成を持つ第二の実
施形態にクロック制御部１９を付け加え、クロックセレ
クト信号４３により、この並列データ処理装置のクロッ
クを切り換えられるようにしたものである。
【０１０３】クロックを切り換えられる様にする利点
は、以下の点にある。すなわち、第二の実施形態でも説
明したように入力データは、各プロセッサユニットに分
割して渡され、並列処理される。そして、この各プロセ
ッサユニットに分割するデータ量は、プログラム分配制
御部７により決定される。ところが、データ入力レート
が処理レートを下回っている場合には、入力されたデー
タを、リアルタイムに処理可能であるが、データ処理を
並列に独立して実行する最低限のデータ量を処理するた
めに必要な処理レートがデータ入力レートを下回る場合
には、リアルタイムに入力データを処理できない。
【０１０４】このため、プログラム分配制御部でプログ
ラムを分配し、かつ、各プロセッサユニットで処理すべ
きデータ量を決定した際に、処理レートがデータ入力レ
ートを下回る場合には、処理レートが入力レートと同等
以上になるように、クロックセレクト信号４３をクロッ
ク制御部１９に送り、データ入力レートを下げることに
より、処理のリアルタイム性を維持しようとするもので
ある。
【０１０５】次に、図１２および図１３を用いて、具体
的な検査装置において、データ入力レートを調整する例
について説明する。
【０１０６】例えば、図１２に示すように、データの検
出器として、ステージ２０上の試料２１をレンズ２２を
介して、ＴＶカメラ２３のような２次元のデータを一括
して取り込む場合を考える。そして、この検出器からの
検出信号２５を本実施形態の並列データ処理装置０を含
む処理回路２６でデータ処理する。この場合に、検出器
のデータ取り込み時間である露光時間は、露光時間制御
信号２４により制御される。また、露光時間制御信号２
４は、並列データ処理装置０のクロックにより制御可能
であるとする。したがって、この並列データ処理装置０
のクロックを変え、露光時間制御信号２４により、露光
時間を長くすることによって、データ入力レートを遅く
することができる。したがって、それによって処理レー
トとの調整することができて、取り込んだ画像のリアル
タイムの処理が可能となる。
【０１０７】また、今一つの例としては、図１３に示す
ように、検出器がリニアセンサ１３のように１次元のデ
ータをステージを移動させて取り込むか、あるいは検出
器を移動させて取り込むことにより、２次元的なデータ
として取り込む場合を考えよう。この場合には、リニア
センサ１３の動作速度をクロック２７を遅くすることに
より下げるようにする。
【０１０８】そして、それにあわせてステージ２０を移
動させてデータを取り込む場合には、処理回路２６の中
にある並列処理回路０によって発振されるクロックを制
御する。そして、それを受けてステージ制御部２８から
出されるステージ駆動信号２９により、ステージ速度を
遅くする。
【０１０９】これにより、入力データレートを下げ、そ
れによりデータ処理レートを入力データレートと比べて
同等以上にすることができ、検査装置全体としてのリア
ルタイム性を維持することが可能になる。
【０１１０】さらに、図１１に示すようなプログラム分
配制御部７、リセット機能を持った水平信号１０、垂直
信号１１のカウンタ９、クロック制御部１９をそれぞ
れ、あるいは統合してＬＳＩ化することにより、処理回
路の小型化を図ることができる。
【０１１１】〔実施形態４〕次に、図１４ないし図１６
を用いて本発明に係る第四の実施形態を説明する。図１
４は、本発明の第四の実施形態に係る並列データ処理装
置の構造を示すブロック図である。図１５は、入力デー
タの各プロセッサへの割り当てを説明するための模式図
である。図１６は、処理結果と書き込み領域の対応を説
明するための模式図である。
【０１１２】本実施形態は、図９に示される第二の実施
形態の構成に処理結果記憶部３０と合成結果記憶部帯３
１を設けたものである。
【０１１３】データ入力部３０から入力された入力デー
タ１７は、動作テストの結果に従って、各プロセッサユ
ニット５に分割して処理されるわけであるが、各処理結
果記憶部３０は、その各プロセッサユニット５で処理さ
れた結果を格納するための領域である。また、処理結果
記憶部３０に格納された処理結果は、この処理結果記憶
部３０の有しているアドレス情報に基づいて、合成さ
れ、合成結果記憶部３１に格納される。
【０１１４】以下、図１５および図１６を用いて本実施
形態のデータ入力と処理結果の格納をする動作について
説明しよう。
【０１１５】この並列データ処理装置に、入力されたデ
ータは、分割して処理されるわけであるが、そのデータ
の分割数と大きさについては、データ入力に使用する検
出器のデータ入力サイズ、データ入力レート、データ処
理内容およびプロセッサユニット５の処理レートなどに
基づいて、制御ＣＰＵ１により決定されることは、前の
実施形態で既に説明した通りである。
【０１１６】データの分割数と大きさが決定されると、
プログラム分配制御部が、各プロセッサユニット５にど
の分割データを処理させかを決め、各プロセッサユニッ
ト５が処理する領域のアドレスを算出する。
【０１１７】そして、図１５に示される最初の分割デー
タ１０１は、データ記憶部２に格納されしだい、プロセ
ッサユニットＰＵ１に転送されることになる。また、同
様に次の分割データ１０２も、データ記憶部２に格納さ
れしだい、プロセッサユニットＰＵ２に転送される。
【０１１８】また、データ量が多く、分割したデータ
が、プロセッサユニットの数よりも、多くなり各プロセ
ッサユニットが複数回処理をおこなわなければならない
とする。今、例えば、プロセッサユニットがｎ個である
としよう。
【０１１９】この場合には、図１５に示されるように、
分割データ１０３が、データ記憶部２に格納され、プロ
セッサユニットＰＵnに転送された後に、２回目の最初
に処理される分割データ１０４をデータ記憶部２に格納
して、その後、プロセッサユニットＰＵ１に転送すれば
よい。
【０１２０】ここで、データ転送のタイミングとして
は、分割データ１０１に対するプロセッサユニットＰＵ
１の１回目の処理が終了し、処理結果記憶部３０への処
理結果の書き込みが終了してから、２回目のデータであ
る分割データ１０４が、データ記憶部２からＰＵ１に転
送されるようにすることが望ましい。このことを考慮し
て、プロセッサユニット数ｎは、ある程度大きくする必
要がある。
【０１２１】次に、処理結果記憶部３０へプロセッサユ
ニット５で処理された処理結果データを書き込む方法に
ついて説明する。
【０１２２】例えば、画像処理等の処理結果を合成し、
表示させる場合等では、データを入力した順番に、各
プロセッサユニット５の処理結果を処理結果記憶部３０
に書き込む方法、処理が終了した順番に、各プロセッ
サユニット５の処理結果を処理結果記憶部３０に書き込
む方法等がある。
【０１２３】両者を比較してみると、前者の方法で
は、処理対象データの相違による処理時間のずれがある
ため、待ち時間が発生し、また、後者の方法では、処
理結果が分割された順番通りには出力されないため、ス
ケジューリング等の制御が必要となる。
【０１２４】そこで、本実施形態では、処理結果記憶部
３０を各プロセッサユニット毎に分割し、しかも、その
各プロセッサユニット毎の書き込み領域をさらに、回数
ごとの書き込み領域に分割する。例えば、図１６に示さ
れるようにＰＵ１書き込み領域５０１を回数毎に、１回
目処理結果書き込み領域３０１、２回目処理結果書き込
み領域３０２、…、ｎ回目書き込み領域３０３に分割す
る。
【０１２５】そして、それぞれのプロセッサユニット５
と書き込み回数に対応する書き込み領域にデータを書き
込んで行く。このようにすれば、処理結果記憶部３０の
アドレスを知るのみで各プロセッサユニット５の処理結
果を処理回数毎に認識することができ、しかも、各プロ
セッサユニット５が処理するデータ領域が決められてい
れば、各プロセッサユニット５の処理結果がデータ全体
のどの位置に対応するかも認識することができる。
【０１２６】このように処理結果記憶部３０の領域を割
り当てておけば、記述の、の方法のように、データ
入力の順番、処理の終了の順番に処理結果記憶部３０に
書き込むというスケジューリングによらずともよくな
り、並列処理の柔軟性が増すことになる。
【０１２７】〔実施形態５〕以下、図１７ないし図２０
を用いて本発明に係る第五の実施形態を説明する。図１
７は、本発明の第五の実施形態に係る並列データ処理装
置の構造を示すブロック図である。図１８は、各プロセ
ッサで処理した処理結果を合成することを説明するため
の模式図である。図１９は、本発明の第五の実施形態に
係る他の並列データ処理装置の構造を示すブロック図で
ある。図２０は、本発明の第五の実施形態に係るまた、
他の並列データ処理装置の構造を示すブロック図であ
る。
【０１２８】実施形態４では、処理結果記憶部３０と合
成結果記憶部３１を持つ構成を説明したが、本実施形態
は、処理結果記憶部３０と各プロセッサユニット５が、
専用のデータバス３２により、接続されている。そし
て、処理結果記憶部３０は、対応するプロセッサユニッ
ト５の処理結果を、実施形態４でも説明したように、各
プロセッサユニット毎、回数毎に割り当てられた領域に
格納するものである。
【０１２９】処理結果記憶部３０は、図１７および図１
９に示されるように複数でも良いし、図２０に説明する
ように一つの構成であってもよい。図１７に示される例
では、複数のプロセッサユニット５を有し、各プロセッ
サユニット５の処理する処理結果部が、予め割り当てら
れている構成である。この構成では、例えば、ＰＵ１，
ＰＵ２，ＰＵ３に割り当てられる処理結果記憶部３０
は、一番左のものである。
【０１３０】また、図１９に示されるように、複数の処
理結果記憶部３０があり、これらがすべて共有されてい
て、複数の処理結果記憶部３０は、どのプロセッサユニ
ット５の処理結果でも格納することができる構成にする
ことも可能である。また、図２０に示されるように、一
つの処理結果記憶部３０をすべてのプロセッサユニット
５で共有してもよい。
【０１３１】合成結果記憶部３１は、各処理結果記憶部
３０に記憶されたデータを、各処理結果記憶部３０のア
ドレスに基づいて、どのプロセッサユニット５の何回目
の処理データかを認識して、図１８に示すようにデータ
の合成をおこなう。
【０１３２】さて、この並列データ処理装置は、制御Ｃ
ＰＵ１がおこなった動作テストに基づき、プログラム分
配制御部７によって各プロセッサユニット５に対して入
力データの分割をおこなうわけであるが、その際の情報
を記憶しておいて、利用すれば、このように処理結果記
憶部３０に格納されているデータを必要な順番で合成結
果記憶部３１に合成した処理結果データを格納すること
が可能になる。
【０１３３】〔実施形態６〕以下、図２１を用いて本発
明に係る第六の実施形態を説明する。図２１は、本発明
の第六の実施形態に係る並列データ処理装置の構造を示
すブロック図である。
【０１３４】これまでの実施形態の説明では、特に、プ
ロセッサユニット５の構造については説明してこなかっ
たが、本実施形態では、図２１に示されるようにプロセ
ッサユニット５の中に、ＲＡＭ（Random Access Memo
ry）３４、比較器３５、ＰＥ（Processor Element）３
６を含んでいる例を説明する。
【０１３５】既に説明してきたように、本発明に係る並
列データ処理装置は、先ず、データ入力部３より、デー
タが入力され、ローカルバス６を介してデータ記憶部２
にデータが記憶される。制御ＣＰＵ１によってなされる
動作テストの結果に基づいて、プログラム分配制御部７
は、データ記憶部２に格納されているデータを、その格
納されている領域のアドレスを計算することにより、各
プロセッサユニットに取り込むことになる。
【０１３６】さて、プログラム分配制御部７は、その領
域の分割データを処理すべきプロセッサユニット５に対
して、その領域のアドレス値を転送する。
【０１３７】次に、データ記憶部２は、格納されている
データと、そのデータアドレスをローカルバス６に出力
する。転送されてくるとＲＡＭ３４に格納する。そのと
き、データアドレスは、２次元にデータ記憶部のアドレ
スを変換して、水平アドレスと垂直アドレスに分けても
良いし、データのビット数を加えて３次元に変換しても
良く、また、１次元のままでも良い。
【０１３８】各プロセッサユニット５は、データとその
データアドレスがローカルバス６に出力されると、その
データアドレスとプロセッサユニット内のＲＡＭに記憶
されている処理対象領域のアドレス値とを比較器３５に
より比較する。そして、アドレス値が一致したデータの
みをＲＡＭにデータを取り込み、ＰＥ３６により処理を
おこなうことにする。
【０１３９】このようにすれば、特定のアドレスのデー
タのみを各プロセッサユニットに転送し、処理をおこな
うことができる。ここで、本実施形態では、各プロセッ
サユニット内にアドレス記憶用のＲＡＭと比較器を装備
させている例を説明してきたが、アドレス比較専用にＲ
ＡＭと比較器を別に設ける構成にしても良い。
【０１４０】また、既に実施形態２で説明したように、
プロセッサユニット５には初期値として、正常プロセッ
サユニット数、プロセッサユニットの番号、ブロックサ
イズを与え、ＰＥ３６でデータ記憶部のアドレスをその
つど計算するようにしても良い。
【０１４１】〔実施形態７〕以下、図２２を用いて本発
明に係る第七の実施形態を説明する。図２２は、本発明
の並列データ処理装置を画像処理システムに適用したシ
ステム構成図である。
【０１４２】本実施形態では、これまで説明してきた並
列データ処理装置を具体的な画像処理システムに適用し
た例について説明する。
【０１４３】この検査装置は、ｘｙ方向に走査可能なス
テージ２０上に搭載されたウェハ３７をレンズ２２を介
してリニアセンサ１３で検出するものである。リニアセ
ンサ１３からの検出信号２５は実施形態３で説明したの
と同様の回路構成である処理回路２６に出力する。
【０１４４】処理回路２６には、並列データ処理装置０
が含まれていて、これによって異物検査やパターン検査
等の処理をおこない、処理結果３８を出力する。処理結
果３８は、バックエンドシステム４０内の処理結果デー
タベース４１に記憶され、判定装置４２によって検査条
件等の設定が正しいかどうか判定される。ここで、判定
装置は完全自動であってもよいし、人による判断を求め
る形の半自動であってもよい。例えば、検出欠陥の欠陥
種による分類結果を用いても良いし、その検出欠陥の全
部あるいは代表を表示させても良い。この判定装置によ
る判定結果にもとづいてフィードバック信号３９を処理
回路に出力し、処理回路の方式や条件を変更することが
できる。
【０１４５】本実施形態によれば、例えば、装置立上時
の条件出しや、新しい品種に対応した現実的な検査条件
を迅速に設定できるという効果がある。また、処理結果
データベースに基づいて、検出異物や欠陥の代表をＳＥ
Ｍ（Scanning Electron Microscope：スキャニングエ
レクトロンマイクロスコープ）、ＸＭＡ（X−ray Micr
o Analysis：エックスレイマイクロアナリシス）等の
時間がかかるが精密な物質同定手法により分析する分析
装置４３によって、異物や欠陥原因物質を特定すること
ができる。
【０１４６】
【発明の効果】本発明によれば、複数のプロセッサユニ
ットを有する並列データ処理装置および方法において、
動作テストをおこなって並列処理をするプログラムと処
理する入力データの割り当てを決定することにより、正
常なプロセッサユニットにのみ処理を割り当て処理の最
適化を図りつつ、入力データの割り当ての柔軟性を高め
つつ、システムのリソースを有効活用し、システムの変
更や故障にも柔軟に対処でき、しかも、コストパーフォ
マンスが高く、高スループットでリアルタイム処理をお
こなうことが可能な並列データ処理装置および方法を提
供することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る並列データ処理
装置の構造を示すブロック図である。
【図２】本発明の第一の実施形態に係る並列データ処理
装置におけるプログラム分配制御の流れを示すフローチ
ャートである。
【図３】本発明の第一の実施形態に係る並列データ処理
装置のバリエーションの構造を示すブロック図である。
【図４】本発明の第二の実施形態に係る並列データ処理
装置の構造を示すブロック図である。
【図５】本発明の第二の実施形態に係るリニアセンサと
読み込まれるデータの関係を相関的に示した模式図であ
る。
【図６】本発明の第二の実施形態に係る並列データ処理
装置に流れる各種信号のタイミングチャートである。
【図７】データとそれを処理するプロセッサの関係を示
した模式図である。
【図８】データ記憶部のデータの配置を説明するための
模式図である。
【図９】本発明の第二の実施形態に係る他の並列データ
処理装置の構造を示すブロック図である。
【図１１】本発明の第三の実施形態に係る並列データ処
理の構造を示すブロック図である。
【図１２】本発明の第三の実施形態に係る並列データ処
理装置を用いた検査装置の構造を示す斜視図である。
【図１３】本発明の第三の実施形態に係る並列データ処
理装置を用いた検査装置の他の構造を示す斜視図であ
る。
【図１４】本発明の第四の実施形態に係る並列データ処
理装置の構造を示すブロック図である。
【図１５】入力データの各プロセッサへの割り当てを説
明するための模式図である。
【図１６】処理結果と書き込み領域の対応を説明するた
めの模式図である。
【図１７】本発明の第五の実施形態に係る並列データ処
理装置の構造を示すブロック図である。
【図１８】各プロセッサで処理した処理結果を合成する
ことを説明するための模式図である。
【図１９】本発明の第五の実施形態に係る他の並列デー
タ処理装置の構造を示すブロック図である。
【図２０】本発明の第五の実施形態に係るまた、他の並
列データ処理装置の構造を示すブロック図である。
【図２１】本発明の第六の実施形態に係る並列データ処
理装置の構造を示すブロック図である。
【図２２】本発明の並列データ処理装置を画像処理シス
テムに適用したシステム構成図である。
【図２３】特開平３−２５２５０２号公報に記載の二重
化制御装置の構成を示すブロック図である。
【図２４】特開平５−３２４５８３号公報に記載の画像
データ処理装置の構成を示すブロック図である。
【図２５】従来技術に係る画像データ処理装置の処理部
と処理する画像データとの対応を示した模式図である。
【符号の説明】
０…並列データ処理装置、１…制御ＣＰＵ、２…データ
記憶部、３…データ入力部、４…プログラムメモリ、５
…プロセッサユニット、６…ローカルバス、７…プログ
ラム分配制御部、８…動作テスト用バス、９…カウン
タ、１０…水平信号、１１…垂直信号、１２…リセット
信号、１３…リニアセンサ、１４…検出器ライン幅、１
５…ｊライン分、１６…リセット位置、１７…入力デー
タ、１８…１ライン走査時間、１９…クロック制御部、
２０…ステージ、２１…試料、２２…レンズ、２３…Ｔ
Ｖカメラ、２４…露光時間制御信号、２５…検出信号、
２６…処理回路、２７…クロック、２８…ステージ制御
部、２９…ステージ駆動信号、３０…処理結果記憶部、
３１…合成結果記憶部、３２…データバス、３３…処理
結果データ、３４…ＲＡＭ、３５…比較器、３６…ＰＥ
（プロセッサエレメント）、３７…ウェハ、３８…処理
結果、３９…フィードバック信号、４０…バックエンド
システム、４１…処理結果データベース、４２…判定装
置、４３…分析装置、４４…クロックセレクト信号、10
1…ＰＵ1の１回目の処理領域、102…ＰＵ2の１回目の処
理領域、103…ＰＵnの１回目の処理領域、104…ＰＵ1の
２回目の処理領域、301…ＰＵ1の１回目の処理結果書き
込み領域、302…ＰＵ1の２回目の処理結果書き込み領
域、303…ＰＵ1のＮ回目の処理結果書き込み領域、304
…ＰＵ2の１回目の処理結果書き込み領域、305…ＰＵ2
のＮ回目の処理結果書き込み領域、306…ＰＵnの１回目
の処理結果書き込み領域、307…ＰＵnのＮ回目の処理結
果書き込み領域、308…ＰＵn-1の１回目の処理結果書き
込み領域、309…ＰＵn-2の２回目の処理結果書き込み領
域、501…ＰＵ1の処理結果書き込み領域、502…ＰＵnの
処理結果書き込み領域、801…１番目のプロセッサユニ
ットの１回目の処理データ、802…２番目のプロセッサ
ユニットの１回目の処理データ、803…３番目のプロセ
ッサユニットの１回目の処理データ、804…４番目のプ
ロセッサユニットの１回目の処理データ、805…５番目
のプロセッサユニットの１回目の処理データ、806…６
番目のプロセッサユニットの１回目の処理データ、807
…１番目のプロセッサユニットの２回目の処理データ、
808…２番目のプロセッサユニットの２回目の処理デー
タ、809…３番目のプロセッサユニットの２回目の処理
データ、810…４番目のプロセッサユニットの２回目の
処理データ、811…２番目のプロセッサユニットのｎ回
目の処理データ、812…３番目のプロセッサユニットの
ｎ回目の処理データ、813…４番目のプロセッサユニッ
トのｎ回目の処理データ、814…５番目のプロセッサユ
ニットのｎ回目の処理データ、815…６番目のプロセッ
サユニットのｎ回目の処理データ、710…画像データ処
理装置、711…画像データ処理部Ａ、712…画像データ処
理部Ｂ、713…画像データ処理部Ｃ、714，715…インタ
ーフェース、716…画像ＲＡＭ、717…バスライン、718
…スキャナ、719…ハードディスク、721…画像データ、
722…配分率データ、１Ｃ…二重化制御装置、２Ａ，２
Ｂ…中央演算ユニット、３１Ｃ，３２Ｃ…入出力ユニッ
ト、４Ａ，４Ｂ…ＣＰＵモジュール、５Ａ，５Ｂ…イン
ターナルバスコントローラ、６Ａ１，６Ｂ１，６Ａ２，
６Ｂ２…入出力コントローラ、７１Ｃ，７２Ｃ…入出力
モジュール、８Ａ，８Ｂ…インターナルバス、９Ｃ…同
期バス、101Ｃ，102Ｃ…Ｉ／Ｏバス
【手続補正書】
【提出日】平成９年２月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る並列データ処理
装置の構造を示すブロック図である。
【図２】本発明の第一の実施形態に係る並列データ処理
装置におけるプログラム分配制御の流れを示すフローチ
ャートである。
【図３】本発明の第一の実施形態に係る並列データ処理
装置のバリエーションの構造を示すブロック図である。
【図４】本発明の第二の実施形態に係る並列データ処理
装置の構造を示すブロック図である。
【図５】本発明の第二の実施形態に係るリニアセンサと
読み込まれるデータの関係を相関的に示した模式図であ
る。
【図６】本発明の第二の実施形態に係る並列データ処理
装置に流れる各種信号のタイミングチャートである。
【図７】データとそれを処理するプロセッサの関係を示
した模式図である。
【図８】データ記憶部のデータの配置を説明するための
模式図である。
【図９】本発明の第二の実施形態に係る他の並列データ
処理装置の構造を示すブロック図である。
【図１０】データ処理中に動作テスト要求があったとき
のプログラム分配制御とデータ分割量の決定の制御の流
れを示すフローチャートである。
【図１１】本発明の第三の実施形態に係る並列データ処
理の構造を示すブロック図である。
【図１２】本発明の第三の実施形態に係る並列データ処
理装置を用いた検査装置の構造を示す斜視図である。
【図１３】本発明の第三の実施形態に係る並列データ処
理装置を用いた検査装置の他の構造を示す斜視図であ
る。
【図１４】本発明の第四の実施形態に係る並列データ処
理装置の構造を示すブロック図である。
【図１５】入力データの各プロセッサへの割り当てを説
明するための模式図である。
【図１６】処理結果と書き込み領域の対応を説明するた
めの模式図である。
【図１７】本発明の第五の実施形態に係る並列データ処
理装置の構造を示すブロック図である。
【図１８】各プロセッサで処理した処理結果を合成する
ことを説明するための模式図である。
【図１９】本発明の第五の実施形態に係る他の並列デー
タ処理装置の構造を示すブロック図である。
【図２０】本発明の第五の実施形態に係るまた、他の並
列データ処理装置の構造を示すブロック図である。
【図２１】本発明の第六の実施形態に係る並列データ処
理装置の構造を示すブロック図である。
【図２２】本発明の並列データ処理装置を画像処理シス
テムに適用したシステム構成図である。
【図２３】特開平３−２５２５０２号公報に記載の二重
化制御装置の構成を示すブロック図である。
【図２４】特開平５−３２４５８３号公報に記載の画像
データ処理装置の構成を示すブロック図である。
【図２５】従来技術に係る画像データ処理装置の処理部
と処理する画像データとの対応を示した模式図である。
【符号の説明】 ０…並列データ処理装置、１…制御ＣＰＵ、２…データ
記憶部、３…データ入力部、４…プログラムメモリ、５
…プロセッサユニット、６…ローカルバス、７…プログ
ラム分配制御部、８…動作テスト用バス、９…カウン
タ、１０…水平信号、１１…垂直信号、１２…リセット
信号、１３…リニアセンサ、１４…検出器ライン幅、１
５…ｊライン分、１６…リセット位置、１７…入力デー
タ、１８…１ライン走査時間、１９…クロック制御部、
２０…ステージ、２１…試料、２２…レンズ、２３…Ｔ
Ｖカメラ、２４…露光時間制御信号、２５…検出信号、
２６…処理回路、２７…クロック、２８…ステージ制御
部、２９…ステージ駆動信号、３０…処理結果記憶部、
３１…合成結果記憶部、３２…データバス、３３…処理
結果データ、３４…ＲＡＭ、３５…比較器、３６…ＰＥ
（プロセッサエレメント）、３７…ウェハ、３８…処理
結果、３９…フィードバック信号、４０…バックエンド
システム、４１…処理結果データベース、４２…判定装
置、４３…分析装置、４４…クロックセレクト信号、10
1… ＰＵ１の１回目の処理領域、102… ＰＵ２の１回目
の処理領域、103… ＰＵｎの１回目の処理領域、104…
ＰＵ１の２回目の処理領域、 301… ＰＵ１の１回目の
処理結果書き込み領域、302… ＰＵ１の２回目の処理結
果書き込み領域、303… ＰＵ１のＮ回目の処理結果書き
込み領域、304… ＰＵ２の１回目の処理結果書き込み領
域、305… ＰＵ２のＮ回目の処理結果書き込み領域、30
6… ＰＵｎの１回目の処理結果書き込み領域、307…Ｐ
ＵｎのＮ回目の処理結果書き込み領域、308… ＰＵn-1
の１回目の処理結果書き込み領域、309… ＰＵn-2の２
回目の処理結果書き込み領域、501… ＰＵ１の処理結果
書き込み領域、502… ＰＵｎの処理結果書き込み領域、
801…１番目のプロセッサユニットの１回目の処理デー
タ、802…２番目のプロセッサユニットの１回目の処理
データ、803…３番目のプロセッサユニットの１回目の
処理データ、804…４番目のプロセッサユニットの１回
目の処理データ、805…５番目のプロセッサユニットの
１回目の処理データ、806…６番目のプロセッサユニッ
トの１回目の処理データ、807…１番目のプロセッサユ
ニットの２回目の処理データ、808…２番目のプロセッ
サユニットの２回目の処理データ、809…３番目のプロ
セッサユニットの２回目の処理データ、810…４番目の
プロセッサユニットの２回目の処理データ、811…２番
目のプロセッサユニットのｎ回目の処理データ、812…
３番目のプロセッサユニットのｎ回目の処理データ、81
3…４番目のプロセッサユニットのｎ回目の処理デー
タ、814…５番目のプロセッサユニットのｎ回目の処理
データ、815…６番目のプロセッサユニットのｎ回目の
処理データ、710…画像データ処理装置、711…画像デー
タ処理部Ａ、712…画像データ処理部Ｂ、713…画像デー
タ処理部Ｃ、714，715…インターフェース、716…画像
ＲＡＭ、717…バスライン、718…スキャナ、719…ハー
ドディスク、721…画像データ、722…配分率データ、１
Ｃ…二重化制御装置、２Ａ，２Ｂ…中央演算ユニット、
３１Ｃ，３２Ｃ…入出力ユニット、４Ａ，４Ｂ…ＣＰＵ
モジュール、５Ａ，５Ｂ…インターナルバスコントロー
ラ、６Ａ１，６Ｂ１，６Ａ２，６Ｂ２…入出力コントロ
ーラ、７１Ｃ，７２Ｃ…入出力モジュール、８Ａ，８Ｂ
…インターナルバス、９Ｃ…同期バス、101Ｃ，102Ｃ…
Ｉ／Ｏバス

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 複数のプロセッサユニットが並列にデー
    タ処理をおこなうことが可能な並列データ処理装置にお
    いて、 この並列データ処理装置は、 処理するデータを入力するデータ入力部と、 データを記憶するデータ記憶部と、 そのデータ記憶部のデータを、前記複数のプロセッサユ
    ニットに分割するデータ分割制御手段と、 データを処理するプログラムを、前記複数のプロセッサ
    ユニットに分配するプログラム分配制御手段と、 分配されたデータ処理プログラムによりデータ処理をお
    こなう前記複数のプロセッサユニットと、 各プロセッサユニットにより処理された処理結果を記憶
    する処理結果記憶部と、 制御ＣＰＵとを有し、 この制御ＣＰＵが、 前記各プロセッサユニットの動作テストをおこなって、 その動作テストの結果、正常に動作すると確認されたプ
    ロセッサユニットに対して、 前記プログラム分配制御手段により、データ処理プログ
    ラムを前記各プロセッサユニットに分配して、 かつ、前記データ分割手段により、分割されたデータを
    前記各プロセッサユニットに割り当てて、各プロセッサ
    ユニットが、分配されたデータ処理プログラムに基づい
    て、割り当てられたデータを処理することにより、並列
    処理を進めていくことを特徴とする並列データ処理装
    置。
  2. 【請求項２】 前記制御ＣＰＵがおこなう動作テストに
    より、正常動作すると確認されたプロセッサユニットの
    個数と、 各プロセッサユニット毎の初期設定時間と、データ入出
    力時間と、分配される各データ処理プログラムの処理単
    位に含まれる命令の種類、数、順序と各プロセッサユニ
    ットの機能とから算出されるプログラム処理時間とを推
    定して、 各プロセッサユニットが単位時間に処理するデータ量を
    計算し、 装置全体として単位時間あたりの処理のスループットを
    最高にするように最適化して、 前記プロセッサユニットに対する前記データの割り当て
    をおこなうことを特徴とする請求項１記載の並列データ
    処理装置。
  3. 【請求項３】 複数のプロセッサユニットが並列にデー
    タ処理をおこなうことが可能な並列データ処理装置にお
    いて、 入力データが画像データであり、水平信号と垂直信号に
    同期されて入力されるデータであるときに、 この並列データ処理装置は、 連続してデータ入力を行うデータ入力部と、 データを記憶するデータ記憶部と、 そのデータ記憶部のデータを、前記複数のプロセッサユ
    ニットに分割するデータ分割制御手段と、 データを処理するプログラムを、前記複数のプロセッサ
    ユニットに分配するプログラム分配制御手段と、 分配されたデータ処理プログラムによりデータ処理をお
    こなう前記複数のプロセッサユニットと、 各プロセッサユニットにより処理された処理結果を記憶
    する処理結果記憶部とを有し、 さらに、前記水平信号と垂直方向の信号をカウントする
    カウンタと、 データ入力制御手段とを設け、 前記カウンタのカウント値によって、入力データ量を計
    測し、 データ入力信号制御手段により、入力データ量が前記デ
    ータ記憶部の容量を越えない周期で、前記水平信号と垂
    直信号とをリセットして、 リセット前に書き込んでいた場所に、リセット後の入力
    データを順次、前記データ記憶部に上書きすることを特
    徴とする並列データ処理装置。
  4. 【請求項４】 複数のプロセッサユニットが並列にデー
    タ処理をおこなうことが可能な並列データ処理装置にお
    いて、 請求項１記載の各構成手段を有し、 かつ、請求項３記載の各構成手段を有し、 入力時には、前記カウンタのカウント値によって、入力
    データ量を計測し、 データ入力信号制御手段により、入力データ量が前記デ
    ータ記憶部の容量を越えない周期で、前記水平信号と垂
    直信号とをリセットして、 リセット前に書き込んでいた場所に、リセット後の入力
    データを順次、前記データ記憶部に上書きし、 しかも、動作テストとプログラムの分配、データの分割
    処理と各プロセッサユニットの割り当てに関しては、請
    求項１および請求項２の如く動作することを特徴とする
    並列データ処理装置
  5. 【請求項５】 データ処理実行中に動作テスト要求があ
    った場合には、前記リセットされた後のタイミングで動
    作テストをおこなって、 動作テストの結果、前回おこなった動作テストの結果と
    正常に動作するとされたプロセッサユニットが異なった
    場合において、 データ処理プログラムの再分配と、データ処理分割量の
    計算を再びおこなって、 再び、処理の最適化をおこなうことを特徴とする請求項
    ４記載の並列データ処理装置。
  6. 【請求項６】 さらに、この並列データ処理装置は、 クロック制御部を有し、 動作テストの結果、前回おこなった動作テストの結果と
    正常に動作するとされたプロセッサユニットが異なった
    場合において、前記クロック制御部により、クロックを
    変化させ、 入力データの入力速度か、または、プロセッサユニット
    の処理速度を変化させて、 各プロセッサユニットに対するデータの割当量を変化さ
    せることにより、各プロセッサユニットに対するデータ
    の割り当ての最適化をおこなうことを特徴とする請求項
    １ないし請求項５記載のいずれかの並列データ処理装
    置。
  7. 【請求項７】 画像データを入力データとする場合であ
    って、 前記クロック制御部のクロックを変化させることによ
    り、この並列データ処理装置のデータ入力手段が、露光
    によって２次元データを一括して取り込むときには、露
    光時間の制御をして、 また、並列データ処理装置のデータ入力手段が、検出器
    または対象の載ったステージを移動させることにより、
    ２次元のデータを１次元的に取り込むときには、その検
    出器またはステージの移動速度、走査速度を制御するこ
    とにより、前記入力データの入力速度を変化をさせるこ
    とを特徴とする請求項６記載の並列データ処理装置。
  8. 【請求項８】 前記各プロセッサユニットには、正常に
    動作するとされたプロセッサユニット数と、そのプロセ
    ッサユニットの番号と、データのブロックサイズとを伝
    えて、 入力データを各プロセッサユニットに持ってくる場合に
    は、 前記各プロセッサユニットで前記データ記憶部のアドレ
    スを計算して、そのアドレスを指定することにより、順
    次、データをそのプロセッサユニットに取り込むことを
    特徴とする請求項１ないし請求項７記載のいずれかの並
    列データ処理装置。
  9. 【請求項９】 データ処理プログラムが、高級言語で記
    述されていて、それをコンパイルするときに、 分配される各データ処理プログラムの処理単位に含まれ
    る命令の種類、数、順序と各プロセッサユニットの機能
    とから算出されるプログラム処理時間とを推定して、 各プロセッサユニットが単位時間に処理するデータ量を
    計算し、 装置全体として単位時間あたりの処理のスループットを
    最高にするように最適化して、 前記プロセッサユニットに対する前記データの割り当て
    量を決定することを特徴とする請求項２ないし請求項８
    記載のいずれかの並列データ処理装置。
  10. 【請求項１０】 前記プログラム分配制御手段、前記デ
    ータ入力信号制御手段および請求項６記載のクロック制
    御部のそれぞれ、または二つ以上をＬＳＩ化することを
    特徴とする請求項１ないし請求項９記載のいずれかの並
    列データ処理装置。
  11. 【請求項１１】 さらに、前記プロセッサユニットで処
    理された処理結果を合成するデータ合成手段を有し、 分割したデータに対して、それぞれ予め指定された前記
    プロセッサユニットで処理をおこなった後に、 前記処理結果記憶部への書き込みをする際に、そのプロ
    セッサユニットを特定できるように、かつ、そのプロセ
    ッサユニットの何回目の書き込みかが特定できるように
    書き込みアドレスが定まっていて、所定の位置に書き込
    みがおこなわれ、 しかる後に、前記合成手段によって、処理結果が合成さ
    れ、その合成されたデータがこの並列データ処理装置の
    出力とされることを特徴とする請求項１ないし請求項１
    ０記載のいずれかの並列データ処理装置。
  12. 【請求項１２】 前記処理結果記憶部への書き込みをす
    る際に、 各プロセッサユニットごとに、この処理結果記憶部の書
    き込み領域を分割して書き込むことを特徴とする請求項
    １１記載の並列データ処理装置。
  13. 【請求項１３】 前記処理結果記憶部を一つ、あるいは
    複数個有し、 前記処理結果部に書き込んだデータのアドレスから、 その処理結果に対応する入力データのアドレスを計算し
    て、 それに基づいて、前記データ合成手段により、処理結果
    の合成をおこなうことを特徴とする請求項１１および請
    求項１２記載のいずれかの並列データ処理装置。
  14. 【請求項１４】 前記データ分割制御手段として、前記
    プロセッサユニットは、そのプロセッサユニットが処理
    をおこなうデータ領域のアドレス値を記憶する記憶部を
    備え、 処理をおこなう際には、その記憶部のアドレス値とデー
    タのアドレス値を比較して、アドレス値が一致したデー
    タ領域のみをそのプロセッサユニットに入力して、処理
    をおこなうことを特徴とする請求項１ないし請求項１３
    記載のいずれかの並列データ処理装置。
  15. 【請求項１５】 複数のプロセッサユニットが並列にデ
    ータ処理をおこなう並列データ処理方法において、 この並列データ処理方法に用いる並列データ処理装置
    は、 処理するデータを入力するデータ入力部と、 データを記憶するデータ記憶部と、 そのデータ記憶部のデータを、前記複数のプロセッサユ
    ニットに分割するデータ分割制御手段と、 データを処理するプログラムを、前記複数のプロセッサ
    ユニットに分配するプログラム分配制御手段と、 分配されたデータ処理プログラムによりデータ処理をお
    こなう前記複数のプロセッサユニットと、 各プロセッサユニットにより処理された処理結果を記憶
    する処理結果記憶部と、 制御ＣＰＵとを有し、 この制御ＣＰＵが、 前記各プロセッサユニットの動作テストをおこなって、 その動作テストの結果、正常に動作すると確認されたプ
    ロセッサユニットに対して、 前記プログラム分配制御手段により、データ処理プログ
    ラムを前記各プロセッサユニットに分配して、 かつ、前記データ分割手段により、分割されたデータを
    前記各プロセッサユニットに割り当てて、 各プロセッサユニットが、分配されたデータ処理プログ
    ラムに基づいて、割り当てられたデータを処理すること
    により、並列処理を進めていくことを特徴とする並列デ
    ータ処理方法。
  16. 【請求項１６】 前記制御ＣＰＵがおこなう動作テスト
    により、正常動作すると確認されたプロセッサユニット
    の個数と、 各プロセッサユニット毎の初期設定時間と、データ入出
    力時間と、分配される各データ処理プログラムの処理単
    位に含まれる命令の種類、数、順序と各プロセッサユニ
    ットの機能とから算出されるプログラム処理時間とを推
    定して、 各プロセッサユニットが単位時間に処理するデータ量を
    計算し、 装置全体として単位時間あたりの処理のスループットを
    最高にするように最適化して、 前記プロセッサユニットに対する前記データの割り当て
    をおこなうことを特徴とする請求項１５記載の並列デー
    タ処理方法。
  17. 【請求項１７】 複数のプロセッサユニットが並列にデ
    ータ処理をおこなう並列データ処理方法において、 入力データが画像データであり、水平信号と垂直信号に
    同期されて入力されるデータであるときに、 この並列データ処理方法に用いる並列データ処理装置
    は、 連続してデータ入力を行うデータ入力部と、 データを記憶するデータ記憶部と、 そのデータ記憶部のデータを、前記複数のプロセッサユ
    ニットに分割するデータ分割制御手段と、 データを処理するプログラムを、前記複数のプロセッサ
    ユニットに分配するプログラム分配制御手段と、 分配されたデータ処理プログラムによりデータ処理をお
    こなう前記複数のプロセッサユニットと、 各プロセッサユニットにより処理された処理結果を記憶
    する処理結果記憶部とを有し、 さらに、前記水平信号と垂直方向の信号をカウントする
    カウンタと、 データ入力制御手段とを設け、 前記カウンタのカウント値によって、入力データ量を計
    測し、 データ入力信号制御手段により、入力データ量が前記デ
    ータ記憶部の容量を越えない周期で、前記水平信号と垂
    直信号とをリセットして、 リセット前に書き込んでいた場所に、リセット後の入力
    データを順次、前記データ記憶部に上書きすることを特
    徴とする並列データ処理方法。
  18. 【請求項１８】 複数のプロセッサユニットが並列にデ
    ータ処理をおこなう並列データ処理方法において、 この並列データ処理方法に用いる並列データ処理装置
    は、 請求項１記載の並列データ処理装置の各構成手段と、 請求項３記載の並列データ処理装置の各構成手段とを有
    し、 入力時には、前記カウンタのカウント値によって、入力
    データ量を計測し、 データ入力信号制御手段により、入力データ量が前記デ
    ータ記憶部の容量を越えない周期で、前記水平信号と垂
    直信号とをリセットして、 リセット前に書き込んでいた場所に、リセット後の入力
    データを順次、前記データ記憶部に上書きし、 しかも、動作テストとプログラムの分配、データの分割
    処理と各プロセッサユニットの割り当てに関しては、請
    求項１５および請求項１７の如く動作することを特徴と
    する並列データ処理方法
  19. 【請求項１９】 データ処理実行中に動作テスト要求が
    あった場合には、前記リセットされた後のタイミングで
    動作テストをおこなって動作テストの結果、前回おこな
    った動作テストの結果と正常に動作するとされたプロセ
    ッサユニットが異なった場合において、 データ処理プログラムの再分配と、データ処理分割量の
    計算を再びおこなって、 再び、処理の最適化をおこなうことを特徴とする請求項
    １８記載の並列データ処理方法。
  20. 【請求項２０】 さらに、この並列データ処理方法に用
    いる並列データ処理装置は、 クロック制御部を有し、 動作テストの結果、前回おこなった動作テストの結果と
    正常に動作するとされたプロセッサユニットが異なった
    場合において、 前記クロック制御部により、クロックを変化させ、 入力データの入力速度か、または、プロセッサユニット
    の処理速度を変化させて、 各プロセッサユニットに対するデータの割当量を変化さ
    せることにより、各プロセッサユニットに対するデータ
    の割り当ての最適化をおこなうことを特徴とする請求項
    １５ないし請求項１９記載のいずれかの並列データ処理
    方法。
  21. 【請求項２１】 画像データを入力データとする場合で
    あって、 前記クロック制御部のクロックを変化させることによ
    り、 この並列データ処理装置のデータ入力手段が、露光によ
    って２次元データを一括して取り込むときには、露光時
    間の制御をして、 また、並列データ処理装置のデータ入力手段が、検出器
    または対象の載ったステージを移動させることにより、
    ２次元のデータを１次元的に取り込むときには、その検
    出器またはステージの移動速度、走査速度を制御するこ
    とにより、前記入力データの入力速度を変化をさせるこ
    とを特徴とする請求項２０記載の並列データ処理方法。
  22. 【請求項２２】 前記各プロセッサユニットには、正常
    に動作するとされたプロセッサユニット数と、そのプロ
    セッサユニットの番号と、データのブロックサイズとを
    伝えて、 入力データを各プロセッサユニットに持ってくる場合に
    は、 前記各プロセッサユニットで前記データ記憶部のアドレ
    スを計算して、そのアドレスを指定することにより、順
    次、データをそのプロセッサユニットに取り込むことを
    特徴とする請求項１５ないし請求項２１記載のいずれか
    の並列データ処理方法。
  23. 【請求項２３】 データ処理プログラムが、高級言語で
    記述されていて、それをコンパイルするときに、 分配される各データ処理プログラムの処理単位に含まれ
    る命令の種類、数、順序と各プロセッサユニットの機能
    とから算出されるプログラム処理時間とを推定して、 各プロセッサユニットが単位時間に処理するデータ量を
    計算し、 装置全体として単位時間あたりの処理のスループットを
    最高にするように最適化して、 前記プロセッサユニットに対する前記データの割り当て
    量を決定することを特徴とする請求項１６ないし請求項
    ２２記載のいずれかの並列データ処理方法。
  24. 【請求項２４】 さらに、この並列データ処理方法に用
    いる並列データ処理装置は、 前記プロセッサユニットで処理された処理結果を合成す
    るデータ合成手段を有し、 分割したデータに対して、それぞれ予め指定された前記
    プロセッサユニットで処理をおこなった後に、 前記処理結果記憶部への書き込みをする際に、そのプロ
    セッサユニットを特定できるように、かつ、そのプロセ
    ッサユニットの何回目の書き込みかが特定できるように
    書き込みアドレスが定まっていて、所定の位置に書き込
    みがおこなわれ、 しかる後に、前記合成手段によって、処理結果が合成さ
    れ、その合成されたデータがこの並列データ処理装置の
    出力とされることを特徴とする請求項１５ないし請求項
    ２３記載のいずれかの並列データ処理方法。
  25. 【請求項２５】 前記処理結果記憶部への書き込みをす
    る際に、 各プロセッサユニットごとに、この処理結果記憶部の書
    き込み領域を分割して書き込むことを特徴とする請求項
    ２４記載の並列データ処理方法。
  26. 【請求項２６】 この並列データ処理方法に用いる並列
    データ処理装置は、 前記処理結果記憶部を一つ、あるいは複数個有し、 前記処理結果部に書き込んだデータのアドレスから、 その処理結果に対応する入力データのアドレスを計算し
    て、 それに基づいて、前記データ合成手段により、処理結果
    の合成をおこなうことを特徴とする請求項１５および請
    求項２５記載のいずれかの並列データ処理方法。
  27. 【請求項２７】 前記データ分割制御手段として、前記
    プロセッサユニットは、そのプロセッサユニットが処理
    をおこなうデータ領域のアドレス値を記憶する記憶部を
    備え、 処理をおこなう際には、その記憶部のアドレス値とデー
    タのアドレス値を比較して、アドレス値が一致したデー
    タ領域のみをそのプロセッサユニットに入力して、処理
    をおこなうことを特徴とする請求項１５ないし請求項２
    ６記載のいずれかの並列データ処理方法。
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