JPH09153021A

JPH09153021A - 並列処理装置およびそれを用いた検査装置

Info

Publication number: JPH09153021A
Application number: JP8089499A
Authority: JP
Inventors: Akira Nakagaki; 亮中垣; Hideaki Doi; 秀明土井; Hiroshi Kawaguchi; 広志川口; Masataka Shiba; 正孝芝
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-26
Filing date: 1996-04-11
Publication date: 1997-06-10

Abstract

(57)【要約】【課題】入力信号（検出信号）に応じて能力や経済性
において最適構成をとり得る並列処理装置を提供するこ
と。並列処理ユニット間のデータ転送を効率よく行うこ
とが可能な並列処理装置を提供すること。【解決手段】デジタル信号を順次入力する手段と、
デジタル信号を分割する１つ以上の分配器と、分割され
たデジタル信号を処理する１つ以上のプロセッサと、該
プロセッサで処理された１つ以上の処理結果を統合する
１つ以上の統合器とを有する並列処理装置において、入
力デジタル信号を単位化することが可能な単位化信号を
入力する手段を設け、単位化信号によって上記分配器に
よる入力デジタル信号の分割を行い、プロセッサで入力
デジタル信号を並列に処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は並列処理装置および
それを用いた検査装置に係り、特に、異物や欠陥などの
自動検査を行う検査・認識装置に用いて好適な、画像信
号等の並列処理を行う並列処理装置に関するものであ
る。

【０００２】

【従来の技術】従来技術による並列処理装置は、例え
ば、特公平７−４０２５９号公報（特開平２−４０２５
９号公報）に記載されているように、並列処理ユニット
へのデータの分配は、並列処理装置内に設けられたカウ
ンタ等によって行われており、入力信号の取り込みに関
連した同期信号は使用されていなかった。また、複数の
並列処理ユニット間でのデータ転送は、これらの並列処
理ユニットが接続されたローカルバスを通じて行われる
が、ローカルバスを動的に割り当てたり、任意に分割す
るなどの方法は用いられていなかった。

【０００３】

【発明が解決しようとする課題】従来技術による並列処
理装置においては、例えば、リニアセンサ等の光電変換
器とステージのリニア走査とを組み合わせた画像信号検
出手段からの検出信号を、リアルタイムで処理しようと
する場合、検出信号の入力レートと処理レートが必ずし
も一致するという保証がなく、入力データをとりこぼす
虞れや、あるいは、処理回路の能力を必要以上に向上さ
せておくための経済的非効率が発生する虞れがある。ま
た、従来技術による並列処理装置においては、例えば、
複数の並列処理ユニットは同一のローカルバスに接続さ
れており、同時に複数の並列処理ユニットがローカルバ
スを使用することができないため、並列処理ユニット間
でのデータ転送が頻繁に起こる場合には、ローカルバス
が隘路になり処理効率の低下となっていた。

【０００４】本発明の目的は、入力信号に応じて能力お
よび経済性において最適な構成をとることが可能な並列
処理装置を提供することにある。また、本発明の目的
は、並列処理ユニット間のデータ転送を効率よく行うこ
とが可能な並列処理装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、リニアセンサ等の信号検出手段で不可欠
な同期信号を処理装置に供給し、並列処理ユニットへの
分割を効率的に行うものである。また、複数のローカル
バスと並列処理ユニットの間にスイッチを設けることに
より、並列処理ユニットに対し動的にバスを割り当てる
ことで、処理データの転送を効率的に行うものである。

【０００６】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は、本発明の実施の第１形態例に係る並列処
理装置の構成を示すブロック図である。同図において、
１はデジタル信号を順次入力するための、例えばリニア
センサやビデオカメラからなる信号入力手段、２は単位
化信号入力手段（単位化信号生成手段）、３は分配器、
４はプロセッサユニット、５は統合器、６はローカルバ
ス、７は入力デジタル信号（以下、入力信号７と称
す）、８は単位化信号、９は出力デジタル信号（以下、
出力信号９と称す）である。

【０００７】信号入力手段１からの入力信号７は、１つ
以上の分配器３に接続されており、各々ローカルバス６
に分配される。各ローカルバス６上に配置された各プロ
セッサユニット３は、ローカルバス６上の信号を取り込
み、各々所定の処理を行う。統合器５は、プロセッサユ
ニット４の処理結果をもとの順序を維持しながら復元
し、出力信号５を得る。単位化信号入力手段２からの単
位化信号８は、入力信号７と同期がとれており、１つ以
上の分配器３の動作を制御する。

【０００８】次に、図２，図３を用いて、単位化信号の
生成について説明する。図２に示した本例は、図１の信
号入力手段１に相当するものとして、リニアセンサを用
い、図１の単位化信号入力手段２に相当するものとして
パルス生成回路を用いたものである。図２において、１
１はリニアセンサ（検出器）、１２は駆動回路、１３は
パルス生成回路、１４はクロック（クロック信号）、１
５はリセットパルスであり、７および８は、それぞれ前
記した入力信号および単位化信号である。また、図３
は、図２に示した構成における各信号７，１４，１５，
８のタイミング関係を示す図である。

【０００９】図３に示すように、駆動回路１２からリニ
アセンサ１１に１走査毎にリセットパルス１５を与える
とともに、リニアセンサ１１による検出信号（入力信号
７）を送出するためのクロック１４を与えて、リニアセ
ンサ１１から１走査毎に、入力信号７を前記分配器３に
出力させる。また、パルス生成回路１３は、駆動回路１
２から１走査毎に出力されるリセットパルス１５から単
位化信号８を生成する。具体的には、パルス生成回路１
３内にはカウンタを設け、リセットパルス１５でカウン
タをリセットし、その後適宜のクロックをカウントし
て、単位化信号８を生成すればよい。あるいは、パルス
生成回路１３内に発振器を設け、ＰＬＬ（Phase Lock L
oop ：フェーズロックループ）方式などにより、リセッ
トパルス１５を逓倍するようにしても良い。

【００１０】図４は、他の方式による単位化信号の生成
手法を示す図である。図４に示す本例においては、リセ
ットパルス１５をｎパルスカウントするたびに、１パル
スの単位化信号８を生成するようになっている。

【００１１】ここで、先に示した図３の方式によれば、
リニアセンサ１１の１走査期間で図１の各ローカルバス
６に入力信号７を分割して供給することになり、他方、
図４の方式によれば、リニアセンサ１１のｎ走査期間毎
に入力信号７を分割して各ローカルバス６に供給するこ
とになる。もちろん、図３と図４を組み合わせた方式も
同様に用いることができる。

【００１２】このような方式をとる本第１形態例によれ
ば、入力信号７に応じて、並列に配置したプロセッサユ
ニット４が均等に動作することが可能であり、各プロセ
ッサユニット４に同一の処理を行わせることができる。
また、使用するリニアセンサ１１に呼応した同期信号
（リセットパルス１５）にもとづいて単位化信号８を発
生させるため、リニアセンサ１１を変更しても同一の処
理回路を用いることができるという効果がある。なお、
ローカルバス６は各プロセッサユニット４間で分離され
ていても良く、あるいは、各ローカルバス６間を接続し
ても良いのはもちろんである。

【００１３】図５は、本発明の実施の第２形態例に係る
並列処理装置の要部構成を示すブロック図であり、同図
において、前記第１形態例と均等なものには同一符号を
付してある。図５において、２１は一時メモリ、２２は
書き込み用の駆動回路、２３は読み出し用の駆動回路、
２５はクロック、２６はリセットパルス、２７はデータ
信号、２８は読み出しパルス、２９はクロック、３０は
リセットパルスである。

【００１４】本第２形態例においては、信号入力手段１
からの入力信号７を一旦格納するため一時メモリ２１を
設け、この一時メモリ２１から読み出したデータ信号２
７を前記分配器３に出力する。一時メモリ２１への書き
込みのタイミングは、駆動回路２２より得られるクロッ
ク２５やリセットパルス２６によって定められ、リニア
センサ等の信号入力手段１からの入力信号７は、一時メ
モリ２１に一旦記憶される。一時メモリ２１からの信号
読み出し時には、駆動回路２３によって生成される読み
出しパルス２８を用い、この読み出しパルス２８は、ク
ロック２９，リセットパルス３０の何れか１つ、あるい
は両者にもとづいて生成される。また、単位化信号８
は、読み出しパルス２８にもとづいて生成される。

【００１５】ここで、上記クロック２５やリセットパル
ス２６は、信号入力手段１を駆動する図２の駆動回路１
２のクロック１４やリセットパルス１５と同一のもの、
もしくはこれに基づいて生成されたものであり、上記ク
ロック２９やリセットパルス３０は、前記クロック１４
やリセットパルス１５と同一のもの、もしくはこれに基
づいて生成されたものであっても、あるいは、これらと
は異なる読み出し専用のものであってもよい。

【００１６】本第２形態例によれば、一時メモリ２１か
ら読み出されるデータ信号２７は、入力信号７と非同期
にすることが可能となり、通常、速度的に律速となるリ
ニアセンサ等の検出器以上の速度で処理回路を動作させ
ることができ、回路規模の縮小を図れる効果がある。本
効果は、並列処理装置に限らず有効であるが、とりわけ
並列処理装置においては、プロセッサの処理能力が高け
れば、単純にプロセッサの個数を減ずることで対応可能
となり、システム全体のコスト低減が図れるという効果
がある。

【００１７】図６は、本発明の実施の第３形態例に係る
並列処理装置の構成を示すブロック図であり、同図にお
いて前記第１形態例の図１と均等なものには、同一符号
を付してある。図６において、３１は制御装置、３２は
制御信号である。

【００１８】本第３形態例においては、前記図１の構成
に制御装置３１を付加し、この制御装置３１から分配器
３やプロセッサユニット４に制御信号３２を伝達する。
分配器３においては、制御信号３２によって分配の条
件、すなわち、分配器３に接続されるローカルバス６に
転送する入力信号７の範囲や順序の設定を行う。分配器
３は、ＦＰＧＡ（Field Programable Logic-cell Arra
y：フィールドプログラマブルロジックセルアレイ）等
の論理や条件を書き換え可能なデバイスで製作しておけ
ばよい。また、プロセッサユニット４においては、制御
信号３２によって、各プロセッサユニット４の処理条件
や他のプロセッサユニット４との連携条件等を設定す
る。

【００１９】かような構成をとる本第３形態例によれ
ば、処理の内容を容易に変更することが可能となり、例
えば前述のように検出器（信号入力手段１）が変更にな
ったり、被検査試料が変更された場合にも、動的に処理
内容を変更して最適な設定で検査を行うことが可能とな
る。

【００２０】図７は、本発明の実施の第４形態例に係る
並列処理装置の構成を示すブロック図であり、同図にお
いて図１の前記第１形態例と均等なものには同一符号を
付してある。図７において、４１Ａはスイッチ（１）、
４１Ｂはスイッチ（２）、４２はスイッチ制御回路、４
３は入力ステータス信号、４４はスイッチ切替信号、４
５はプロセッサステータス信号である。なお、４Ａはス
イッチ（１）４１Ａに対応するプロセッサユニット
（１）、４Ｂはスイッチ（２）４１Ｂに対応するプロセ
ッサユニット（２）で、ここでは図示の都合上、プロセ
ッサユニット４（４Ａ，４Ｂ）とスイッチ４１（４１
Ａ，４１Ｂ）をそれぞれ２つだけ示してある。

【００２１】本第４形態例においても、入力信号７は分
配器３によって分配され、ローカルバス６に送られる
が、ここでは、このローカルバス６が、ローカルバス
（１）６Ａ，ローカルバス（２）６Ｂ，ローカルバス
（３）６Ｃ，ローカルバス（４）６Ｄの４つのバスから
構成されているものとして説明する。

【００２２】ローカルバス（１）６Ａは分配器３と接続
されており、入力信号７が伝送される。ローカルバス
（４）６Ｄは統合器５と接続されており、出力信号９が
伝送される。スイッチ（１）４１Ａ，スイッチ（２）４
１Ｂは、それぞれプロセッサユニット（１）４Ａとプロ
セッサユニット（２）４Ｂをローカルバス６に接続する
ためのものであり、スイッチ制御回路４２からのスイッ
チ切替信号４４により、プロセッサユニット４Ａ，４Ｂ
を、それぞれローカルバス６Ａ〜６Ｄの何れか１つと択
一選択的に接続させるようになっている。

【００２３】次に、入力信号７がプロセッサユニット
（１）４Ａおよびプロセッサユニット（２）４Ｂで処理
され、統合器５を経て出力される場合の、各部分の働き
を説明する。

【００２４】プロセッサユニット（１）４Ａは入力信号
７をローカルバス（１）６Ａから得るために、スイッチ
制御回路４２に対しプロセッサステータス信号４５を出
力して、入力信号７を待っている状態をスイッチ制御回
路４２に知らせる。スイッチ制御回路４２はスイッチ切
替信号４４を出力し、スイッチ（１）４１Ａをローカル
バス（１）６Ａに接続させる（プロセッサユニット
（１）４Ａを、ローカルバス（１）６Ａに接続させ
る）。これにより、入力信号７はローカルバス（１）６
Ａを経由して、プロセッサユニット（１）４Ａに取り込
まれ、処理される。

【００２５】続いて、プロセッサユニット（１）４Ａは
処理後の信号をプロセッサユニット（２）４Ｂに送るた
めに、スイッチ制御回路４２に対しプロセッサステータ
ス信号４５を送信し、プロセッサユニット（２）４Ｂに
信号を送信したい旨を伝える。スイッチ制御回路４２
は、ローカルバス６Ａ〜６Ｄの使用状況を常にモニター
しており、空いているローカルバスに接続するようにス
イッチ４１Ａ，４１Ｂを切り替える。いま、ローカルバ
ス（２）６Ｂが空いているとすれば、スイッチ制御回路
４２は、プロセッサユニット４Ａ，４Ｂをローカルバス
（２）６Ｂに接続させるためにスイッチ切替信号４４を
発し、スイッチ４１Ａ，４１Ｂをローカルバス（２）６
Ｂに接続させるように切り替える。これにより、プロセ
ッサユニット（１）４Ａで処理された信号は、ローカル
バス（２）６Ｂを経由してプロセッサユニット（２）４
Ｂに転送され、処理される。

【００２６】次に、プロセッサユニット（２）４Ｂは処
理後の信号を統合器５に転送するために、スイッチ制御
回路４２に対しプロセッサステータス信号４５を出力し
て、ローカルバス（４）６Ｄを要求する旨をスイッチ制
御回路４２に知らせる。スイッチ制御回路４２はスイッ
チ切替信号４４を出力し、スイッチ（２）４１Ｂをロー
カルバス（４）６Ｄに接続させる（プロセッサユニット
（２）４Ｂを、ローカルバス（４）６Ｄに接続させ
る）。これにより、プロセッサユニット（２）４Ｂで処
理後の信号は、ローカルバス（４）６Ｄを経由して統合
器５に送られ、統合器５から出力信号９として送出され
る。

【００２７】なおここで、スイッチ制御回路４２は、分
配器３から出力される入力ステータス信号４３により、
分配器３の動作状況を知ることができる。そのため、入
力信号７が無い場合には、分配器３に接続されているロ
ーカルバス（１）６Ａや、統合器５に接続されているロ
ーカルバス（４）６Ｄを経由して、プロセッサユニット
間の信号転送を行わせることも可能である。また、スイ
ッチ制御回路４２は、データを転送する転送先のプロセ
ッサユニットが受信可能状態であるかのモニターも、プ
ロセッサステータス信号４５により行える。したがっ
て、転送先のプロセッサユニットが受信可能状態でなけ
れば、送信側のプロセッサユニットに対しウェイトをか
けることができる。なお、各プロセッサユニットで実行
されるプログラムにおいて、プロセッサユニット間のデ
ータ転送がすでにスケジューリングされている場合は、
データ転送の度に転送先のプロセッサユニットが受信可
能状態であるかを調べる必要はない。

【００２８】以上のように本第４形態例によれば、空い
ているローカルバスを用いて、任意のプロセッサユニッ
ト間の信号転送が達成できる。よって、上述したよう
に、各プロセッサユニットからのバス要求に対しバス割
当てを動的に行うことで、ローカルバスの個数が制限さ
れているような場合でも、効率のよい信号転送を行うこ
とが可能となる。

【００２９】図８は、本第４形態例を含む本発明の各形
態例に適用可能な、プロセッサユニットの構成の１例を
示すブロック図であり、同図において、５１はバスコン
トローラ、５２はＣＰＵ、５３はローカルメモリ、５４
はデータバスである。

【００３０】プロセッサユニット４は、１つまたは複数
の信号処理用のＣＰＵ５２をもつ。このＣＰＵ５２は、
ワーキングメモリとしてローカルメモリ５３をもち、バ
スコントローラ５４と接続されている。バスコントロー
ラ５１は、ＣＰＵ５２の状態（データ待ち，実行中等）
をモニターし、前記スイッチ制御回路４２に対し前記プ
ロセッサステート信号４５を発して、バス要求をした
り、あるいは、スイッチ制御回路４２からの要求によ
り、ＣＰＵ５２の状態をプロセッサステート信号４５を
用いて出力する。また、ＣＰＵ５２と前記ローカルバス
６とはデータバス５４により接続され、このデータバス
５４を複数本もつことも可能である。

【００３１】図９は、本発明の実施の第５形態例に係る
並列処理装置の構成を示すブロック図であり、同図にお
いて図７の前記第４形態例と均等なものには同一符号を
付してある。図９において、４１Ａ’はスイッチ
（１）、４１Ｂ’はスイッチ（２）、５４Ａはデータバ
ス（１）、５４Ｂはデータバス（２）である。

【００３２】本第５形態例では、プロセッサユニット
（１）４Ａとスイッチ（１）４１Ａ’、プロセッサユニ
ット（２）４Ｂとスイッチ（２）４１Ｂ’とは、それぞ
れ２本のデータバス（１）５４Ａ，データバス（２）５
４Ｂで接続されている。各スイッチ４１Ａ’，４１Ｂ’
には２つの可動接点手段（電気的可動接点手段）がそれ
ぞれ設けられており、この２つ可動接点手段にデータバ
ス（１）５４Ａとデータバス（２）５４Ｂが接続されて
いる。そして、各スイッチ４１Ａ’，４１Ｂ’の２つ可
動接点手段は、前記スイッチ制御回路４２からのスイッ
チ切替信号４４によって、それぞれ独立して切り替える
ことができるようになっている。したがって、例えば、
プロセッサユニット（１）４Ａが前記ローカルバス
（１）６Ａと前記ローカルバス（２）６Ｂとに接続され
ている場合には、プロセッサユニット（１）４Ａは、ロ
ーカルバス（１）６Ａから信号を取り込みながら、ロー
カルバス（２）６Ｂに対して信号を出力できるようにな
っている。

【００３３】かような構成の本第５形態例においては、
プロセッサユニットとスイッチとの間に複数のデータバ
スを設けているので、各プロセッサユニットに対する信
号の入力と出力を同時に行えるようになり、効率の良い
処理を達成できるという効果がある。

【００３４】図１０は、本発明の実施の第６形態例に係
る並列処理装置の構成を示すブロック図であり、同図に
おいて図７の前記第４形態例と均等なものには同一符号
を付してある。図１０において、６１は記憶装置、４１
Ｃはこの記憶装置６１に対応するスイッチ（３）であ
る。

【００３５】記憶装置６１は、スイッチ（３）４１Ｃを
介して、ローカルバス６と接続されている（ローカルバ
ス６Ａ〜６Ｄのいずれか１つと択一選択的に接続されて
いる）。そして、前記のプロセッサユニット（１）４Ａ
やプロセッサユニット（２）４Ｂは、ローカルバス６を
経由して記憶装置６１に信号を転送することができるよ
うになっている。すなわち、あるプロセッサユニットが
複数のプロセッサユニットからの処理信号を必要とする
場合には、複数のプロセッサユニットからの処理信号を
一度記憶装置６１に転送しておき、そこから信号を必要
とするプロセッサユニットに転送させることができるよ
うになっている。処理信号の転送は、プロセッサユニッ
ト４や記憶装置６１からスイッチ制御回路４２に対して
バスの要求信号を発し、割り当てられたローカルバス６
Ａ〜６Ｄにスイッチ４１を切り替えられた後に行われ
る。

【００３６】かような構成をとる本第６形態例によれ
ば、記憶装置を経由して任意のプロセッサユニット間で
処理信号の転送を行うことが可能になる。また、記憶装
置では処理信号を一時待避させることができるため、各
プロセッサユニットの処理の同期をとる必要がある場合
などに、各プロセッサユニットごとの処理時間の違いを
吸収できるという効果がある。さらに、本第６形態例の
手法によれば、各プロセッサユニット内のローカルメモ
リの容量が小さいような場合でも、効率良い処理を達成
できるという効果がある。なお、記憶装置とスイッチと
の間のバスは１つでも複数でもよいが、複数の場合に
は、記憶装置に対する信号の書き込みと読み出しが同時
に行えるため、信号転送における効率をさらに高めるこ
とができる。

【００３７】図１１は、本発明の実施の第７形態例に係
る並列処理装置の構成を示すブロック図であり、同図に
おいて図７の前記第４形態例と均等なものには同一符号
を付してある。図１１において、７１はクロスバスイッ
チ、７２はシステムバスである。

【００３８】クロスバスイッチ７１はローカルバス６上
に設けられている。システムバス７２は、本並列処理装
置全体の動作を制御するための信号用のバスであり、こ
のシステムバス７２に、クロスバスイッチ７１と前記ス
イッチ制御回路４２とが接続されている。クロスバスイ
ッチ７１では、そこに接続されるすべてのローカルバス
６Ａ〜６Ｄを任意に接続することができる。複数のプロ
セッサユニットから同時にデータ転送の要求があったと
きには、スイッチ制御回路４２はシステムバス７２を通
じてクロスバスイッチ７１の状態を確認し、それを基に
データ転送が最も効率よく行えるためのバス構成を計算
し、その結果をスイッチ切替信号４４を用いて各スイッ
チ４１に与え、各スイッチ４１を切り替える。

【００３９】かような構成をとる本第７形態例によれ
ば、複数のプロセッサユニット間のデータ転送を最も効
率よく行うためのバス構成を、動的に変更することがで
きるため、限られたバス幅の中でローカルバスの使用効
率を上げることができる。また、各プロセッサユニット
での処理内容が変わった場合にも、その処理内容に応じ
て最も効率の良いバス構成を実現できるという効果があ
る。

【００４０】また、本第７形態例においては、プロセッ
サユニット間で行われるデータ転送をあらかじめスケジ
ューリングしておき、その結果必要となるスイッチ制御
の情報を用いて、スイッチ４１およびクロスバスイッチ
７１の切り替えを行う手法も考えられる。この場合、ス
イッチ制御回路４２は、各プロセッサユニットの処理が
終了したかどうかの確認を行い、終了していればあらか
じめ決められたスケジューリングに従い、クロスバスイ
ッチ７１およびスイッチ４１を切り替えて、ローカルバ
ス６の形態を変更させる。プロセッサユニットの数が増
加すれば、各プロセッサユニットからのプロセッサステ
ータス信号４５が頻繁に出されるため、信号線の速度が
問題となる。そのような場合には、本手法のようにスイ
ッチ切替の情報をあらかじめ計算しておくことにより、
効率の良いプロセッサユニット間のデータ転送を実現で
きる。例えば、図１１において、プロセッサユニット
（１）４Ａからプロセッサユニット（２）４Ｂにローカ
ルバス（２）６Ｂを用いてデータを転送することが決め
られていれば、プロセッサユニット（１）４Ａでの処理
が終了したことをスイッチ制御回路４２が確認した時点
で、スイッチ制御回路４２はローカルバス（２）６Ｂを
経由してプロセッサユニット（２）４Ｂにデータを転送
するために、クロスバスイッチ７１およびスイッチ４１
を切り替える。

【００４１】図１２は、本発明による並列処理装置を用
いた検査装置の実施の１形態例を示す構成図であり、同
図において、先に述べた形態例と均等なものには同一符
号を付してある。

【００４２】図１２において、８１はｘｙ方向に駆動可
能なステージ、８２はステージ８１上に搭載された被検
査対象たる半導体ウェハ、８３は半導体ウェハ８２の所
定部位を前記リニアセンサ１１に結像させるためのレン
ズである。また、８４は前記第１〜第７形態例の何れか
に示した構成をとる並列処理装置であり、８５は処理結
果データベース８６や判定装置８７等を具備した解析・
判定装置であり、また、８８は並列処理装置８４の出力
信号たる処理結果、８９は解析・判定装置８５から並列
処理装置８４へのフィードバック信号である。

【００４３】ステージ８１上に搭載された半導体ウェハ
８２の各部位は、ステージ８１をｘｙ方向に走査駆動す
ることによって、レンズ８３を介してリニアセンサ１１
により画像データとして取り込まれる。リニアセンサ１
１は例えば前記第１形態例と同様に、前記のクロック１
４とリセットパルス１５とで制御されており、検出信号
（前記した並列処理回路への入力信号７）を並列処理装
置８４に出力する。並列処理装置８４では、前記の各プ
ロセッサユニット４が異物検査やパターン検査等の並列
処理を行い、処理結果８８を解析・判定装置８５に出力
する。この処理結果８８は処理結果データベース８６に
記憶され、判定装置８７によって検査条件等の設定が正
しいかどうか判定される。

【００４４】ここで、判定装置８７による処理は完全自
動であってもよいし、人による判断を求める形の半自動
であってもよい。例えば、検出欠陥の欠陥種による分類
結果を用いても良いし、検出欠陥の全部あるいは代表を
表示させても良い。この判定装置８７による判定結果に
もとづいて、フィードバック信号８９を並列処理装置８
４に出力し、並列処理回路系の方式や条件を変更するこ
とができる。

【００４５】このように本形態例の検査装置によれば、
例えば検査装置の運転立上時の条件出しや、新しい品種
に対応した現実的な検査条件を迅速に設定できるという
効果がある。また、処理結果データベースにもとづい
て、検出異物や欠陥の代表をＳＥＭ（Scanning Electro
n Microscope：スキャンニングエレクトロンマイクロス
コープ），ＸＭＡ（Xray Micro Analysis ：エックスレ
イマイクロアナリシス）等の時間がかかるが精密な物質
同定手法により分析し、異物や欠陥原因物質を特定する
ことができる。

【００４６】なお、上述したきた各形態例においては、
信号入力手段１としての検出器にリニアセンサを用いた
例を示したが、これをビデオカメラ等に代替しても差し
支えないことは言うまでもない。また、被検査対象とし
て半導体ウェハを示したが、被検査対象はプリント基板
等々の各種電子部品などに適用可能であることも、言う
までもない。

【００４７】また、本発明による並列処理装置は、画像
処理に限らず、音声データ等の高速信号処理全般に適用
可能である。

【００４８】以上述べてきたように、本発明によれば、
検出器の検出データを並列分解し、その数のプロセッサ
で並列に処理を行うことにより検出器の画素数に関係な
くデータを入力し、処理することができる。また、並列
に増設可能な画像プロセッサとその制御部とを組み合わ
せることにより、検出器の画素数を問わず、かつ、並列
度を増すことにより、処理速度を検出器のスキャン速度
以上にもできる。さらに、検出したデータを並列分解す
るに際して、分解数および分解画素数をソフトウェア記
述により容易に変更可能であり、多品種への適用が可能
となる。また、並列処理ユニット間のデータ転送を効率
よく行うために従来問題となっていたバスネックの問題
を解決できる。また、検出した異物や欠陥をＳＥＭ，Ｘ
ＭＡ等の物質同定手法により分析し、異物や欠陥原因物
質を特定することができる。

【００４９】

【発明の効果】以上のように本発明によれば、電子部品
等の異物や欠陥などの自動検査を行う検査装置に用いて
好適で、入力信号（検出信号）に応じて能力や経済性に
おいて最適構成をとり得る画像信号等の並列処理装置を
提供することができる。また、並列処理ユニット間のデ
ータ転送を効率よく行うことが可能な、画像信号等の並
列処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態例に係る、並列処理装
置の構成を示すブロック図である。

【図２】本発明の実施の形態例に係る並列処理装置おけ
る、単位化信号の生成手法の１例を説明するための要部
ブロック図である。

【図３】図２における各信号のタイミング関係を示す説
明図である。

【図４】本発明の実施の形態例に係る並列処理装置おけ
る、図３とは異なる単位化信号の生成手法の他の１例を
示す説明図である。

【図５】本発明の実施の第２形態例に係る、並列処理装
置の要部構成を示すブロック図である。

【図６】本発明の実施の第３形態例に係る、並列処理装
置の構成を示すブロック図である。

【図７】本発明の実施の第４形態例に係る、並列処理装
置の構成を示すブロック図である。

【図８】本発明の実施の形態例に係る並列処理装置おけ
る、プロセッサユニットの構成の１例を示すブロック図
である。

【図９】本発明の実施の第５形態例に係る、並列処理装
置の構成を示すブロック図である。

【図１０】本発明の実施の第６形態例に係る、並列処理
装置の構成を示すブロック図である。

【図１１】本発明の実施の第７形態例に係る、並列処理
装置の構成を示すブロック図である。

【図１２】本発明による並列処理装置を用いた検査装置
の実施の形態例を示す構成図である。

【符号の説明】

１信号入力手段２単位化信号入力手段３分配器４プロセッサユニット４Ａプロセッサユニット（１）４Ｂプロセッサユニット（２）５統合器６ローカルバス６Ａローカルバス（１）６Ｂローカルバス（２）６Ｃローカルバス（３）６Ｄローカルバス（４）７入力デジタル信号（入力信号）８単位化信号９出力デジタル信号（出力信号）１１リニアセンサ（検出器）１２駆動回路１３パルス生成回路１４クロック１５リセットパルス２１一時メモリ２２書き込み用の駆動回路２３読み出し用の駆動回路２５クロック２６リセットパルス２７データ信号２８読み出しパルス２９クロック３０リセットパルス３１制御装置３２制御信号４１スイッチ４１Ａ，４１Ａ’ スイッチ（１）４１Ｂ，４１Ｂ’ スイッチ（２）４１Ｃスイッチ（３）４２スイッチ制御回路４３入力ステータス信号４４スイッチ切替信号４５プロセッサステータス信号５１バスコントローラ５２ＣＰＵ５３ローカルメモリ５４データバス５４Ａデータバス（１）５４Ｂデータバス（２）６１記憶装置７１クロクバスイッチ７２システムバス８１ステージ８２半導体ウェハ８３レンズ８４並列処理装置８５解析・判定装置８６処理結果データベース８７判定装置８８処理結果８９フィードバック信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/66 Ｇ０６Ｆ 15/62 ４０５Ａ (72)発明者芝正孝神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内

Claims

【特許請求の範囲】

【請求項１】デジタル信号を順次入力する手段と、上
記デジタル信号を分割する１つ以上の分配器と、上記分
割されたデジタル信号を処理する１つ以上のプロセッサ
と、該プロセッサで処理された１つ以上の処理結果を統
合する１つ以上の統合器とを有する並列処理装置におい
て、上記入力デジタル信号を単位化することが可能な単位化
信号を入力する手段を設け、上記単位化信号によって上
記分配器による入力デジタル信号の分割を行い、上記プ
ロセッサで入力デジタル信号を並列に処理することを特
徴とする並列処理装置。
【請求項２】請求項１記載において、前記入力デジタル信号を順次入力する手段はリニアセン
サやビデオカメラのような信号検出手段であり、この信
号検出手段を動作させるのに必要な同期信号から前記単
位化信号を生成することを特徴とする並列処理装置。
【請求項３】請求項１記載において、前記入力デジタル信号を一時メモリに記憶し、この一時
メモリからの読み出し時に、前記単位化信号を、前記入
力デジタル信号を順次入力する手段で用いる同期信号と
同期させて、あるいは、上記同期信号と非同期に生成す
ることを特徴とする並列処理装置。
【請求項４】請求項１記載において、前記分配器に対して制御信号を入力する手段を設け、分
配器内の入力信号の分割を制御可能とすることを特徴と
する並列処理装置。
【請求項５】請求項１記載において、並列に配置・接続された前記プロセッサを統括する制御
装置を設け、入力信号の種類や処理の目的等に応じてプ
ロセッサの処理内容を変化させることを特徴とする並列
処理装置。
【請求項６】請求項１乃至５の何れか１つに記載にお
いて、並列に配置・接続された前記プロセッサに接続される１
つあるいは複数のローカルバスと、該ローカルバスと前
記プロセッサとを接続するためのスイッチと、該スイッ
チを制御するスイッチ制御装置とを設け、前記各プロセッサからの要求に応じ上記スイッチを制御
することにより、１つあるいは複数の上記ローカルバス
を経由して、前記プロセッサ間のデータの転送を可能と
したことを特徴とする並列処理装置。
【請求項７】請求項６記載において、１つまたは複数の前記ローカルバスに対し１つあるいは
複数の記憶装置と、該記憶装置と前記ローカルバスとを
接続するためのスイッチとを設けることにより、上記記
憶装置を中継して複数の前記プロセッサ間でデータを転
送することを可能としたことを特徴とする並列処理装
置。
【請求項８】請求項６または７記載において、１つあるいは複数の前記ローカルバス上に、１つあるい
は複数個の前記ローカルバスを分離・接続するための手
段を設けることにより、複数の前記ローカルバスを任意
に接続させて前記プロセッサ間でデータ転送を可能とし
たことを特徴とする並列処理装置。
【請求項９】デジタル信号を順次入力する手段と、上
記デジタル信号を分割する１つ以上の分配器と、上記分
割されたデジタル信号を処理する１つ以上のプロセッサ
と、該プロセッサで処理された１つ以上の処理結果を統
合する１つ以上の統合器とを有する並列処理装置におい
て、上記プロセッサが接続される１つ以上のローカルバス
と、上記プロセッサと上記ローカルバスとを接続させる
スイッチ回路と、上記ローカルバスを任意に分離・接続
させるバス分離回路と、上記スイッチ回路および上記バ
ス分離回路を制御する制御回路とを設け、あらかじめ計算された上記プロセッサ間でのデータ転送
のスケジューリング結果、あるいは処理中に上記プロセ
ッサから送られる制御信号に従い、上記ローカルバスの
形態を変更してデータ転送を行うことを可能としたこと
を特徴とする並列処理装置。
【請求項１０】請求項１乃至９の何れか１つに記載に
おいて、前記並列処理装置はＩＣに集積化されることを特徴とす
る並列処理装置。
【請求項１１】請求項１乃至９の何れか１つに記載の
並列処理装置を用いた、半導体ウェハやプリント基板等
の検査装置であって、１つあるいは複数の被検査試料を
対象に行った処理結果を参照し、処理内容や判定条件を
最適なものに変化可能とすることを特徴とする検査装
置。
【請求項１２】請求項１１記載において、検査認識された異物やパターン欠陥あるいは欠陥原因物
質から、被検査対象の製造プロセスでの異物や欠陥等の
発生原因を究明するようにしたことを特徴とする検査装
置。