JPH10154828A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10154828A JPH10154828A JP33025196A JP33025196A JPH10154828A JP H10154828 A JPH10154828 A JP H10154828A JP 33025196 A JP33025196 A JP 33025196A JP 33025196 A JP33025196 A JP 33025196A JP H10154828 A JPH10154828 A JP H10154828A
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- Japan
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- light
- substrate
- semiconductor device
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Abstract
(57)【要約】
【課題】 チップの面積を大きくすることなくノイズの
発生を防止しつつ、チップと基板との間でやり取りされ
る信号線の数を増やした半導体装置。 【解決手段】 半導体装置は、チップ１とチップ１を保
護するためのパッケージ部材２からなる。チップ１は、
ｐ−Ｓｉ基板３の上面に形成された半導体素子４と、ｐ
−Ｓｉ基板３の下面に形成された半導体レーザ５あるい
はフォトダイオードとで構成される。半導体レーザ５は
基板面に垂直な方向に光を出射する面発光型レーザであ
る。半導体素子４の出力端子は半導体レーザ５の電極と
接続され、入力端子はフォトダイオードの電極と接続さ
れている。チップ１の半導体レーザ５やフォトダイオー
ドが形成された面に対向してパッケージ部材２が配置さ
れる。パッケージ部材２には、チップ１の半導体レーザ
５に対向してフォトダイオードが、チップ１のフォトダ
イオードに対向して半導体レーザ５が形成される。
発生を防止しつつ、チップと基板との間でやり取りされ
る信号線の数を増やした半導体装置。 【解決手段】 半導体装置は、チップ１とチップ１を保
護するためのパッケージ部材２からなる。チップ１は、
ｐ−Ｓｉ基板３の上面に形成された半導体素子４と、ｐ
−Ｓｉ基板３の下面に形成された半導体レーザ５あるい
はフォトダイオードとで構成される。半導体レーザ５は
基板面に垂直な方向に光を出射する面発光型レーザであ
る。半導体素子４の出力端子は半導体レーザ５の電極と
接続され、入力端子はフォトダイオードの電極と接続さ
れている。チップ１の半導体レーザ５やフォトダイオー
ドが形成された面に対向してパッケージ部材２が配置さ
れる。パッケージ部材２には、チップ１の半導体レーザ
５に対向してフォトダイオードが、チップ１のフォトダ
イオードに対向して半導体レーザ５が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ上に
形成されたチップと基板とを接続して構成される半導体
装置に関し、パッケージングされたＬＳＩや、複数のチ
ップが実装されたプリント配線板などを対象とする。
形成されたチップと基板とを接続して構成される半導体
装置に関し、パッケージングされたＬＳＩや、複数のチ
ップが実装されたプリント配線板などを対象とする。
【０００２】
【従来の技術】最近の電子機器は、小型化やコスト削減
を図るために、多機能のＬＳＩを用いて開発されること
が多い。多機能のＬＳＩを用いると、プリント配線板上
に実装される部品数を削減できるため、プリント配線板
のパターン設計が容易になり、設計開発に要する時間を
短縮することも可能となる。
を図るために、多機能のＬＳＩを用いて開発されること
が多い。多機能のＬＳＩを用いると、プリント配線板上
に実装される部品数を削減できるため、プリント配線板
のパターン設計が容易になり、設計開発に要する時間を
短縮することも可能となる。
【０００３】この種の通常のＬＳＩは、半導体ウエハか
ら切り出されたベアチップをパッケージ部材で覆った構
造をしており、ベアチップのパッドとパッケージ部材の
パッドとはボンディングワイヤにより接続されている。
ら切り出されたベアチップをパッケージ部材で覆った構
造をしており、ベアチップのパッドとパッケージ部材の
パッドとはボンディングワイヤにより接続されている。
【０００４】
【発明が解決しようとする課題】ところが、ＬＳＩの機
能が複雑になるに従って、ＬＳＩのベアチップのパッド
数が増え、場合によっては、何百ものパッドが必要にな
ることがある。従来のベアチップのパッドは、チップの
外周近傍に１列あるいは千鳥状に形成されており、パッ
ドの数を増やすのにも限界がある。また、パッドの数が
増えると、ボンディングワイヤの数が増えるだけでな
く、チップ上の配線も複雑になり、ノイズによる影響を
受けやすくなる。特に、最近のＬＳＩは高速のクロック
で動作することが多く、隣接信号間で信号の漏れ（クロ
ストーク）が生じやすい。
能が複雑になるに従って、ＬＳＩのベアチップのパッド
数が増え、場合によっては、何百ものパッドが必要にな
ることがある。従来のベアチップのパッドは、チップの
外周近傍に１列あるいは千鳥状に形成されており、パッ
ドの数を増やすのにも限界がある。また、パッドの数が
増えると、ボンディングワイヤの数が増えるだけでな
く、チップ上の配線も複雑になり、ノイズによる影響を
受けやすくなる。特に、最近のＬＳＩは高速のクロック
で動作することが多く、隣接信号間で信号の漏れ（クロ
ストーク）が生じやすい。
【０００５】一方、ＬＳＩのパッケージ部材には、各パ
ッドに対応して外部接続端子（例えば、リードやバンプ
など）が設けられているが、これら外部接続端子はパッ
ドよりも面積が大きいため、パッドの数が多くなると、
それに応じてパッケージ部材の面積を大きくせざるを得
ない。また、パッドの数が増えると、パッケージ部材内
部の配線が複雑になり、ノイズや断線等の障害が起きや
すくなる。
ッドに対応して外部接続端子（例えば、リードやバンプ
など）が設けられているが、これら外部接続端子はパッ
ドよりも面積が大きいため、パッドの数が多くなると、
それに応じてパッケージ部材の面積を大きくせざるを得
ない。また、パッドの数が増えると、パッケージ部材内
部の配線が複雑になり、ノイズや断線等の障害が起きや
すくなる。
【０００６】本発明は、このような点に鑑みて創作され
たものであり、その目的は、チップ面積を大きくするこ
となく、かつノイズの発生を防止しつつ、チップと基板
との間でやり取りされる信号線の数を増やすことができ
る半導体装置を提供することにある。
たものであり、その目的は、チップ面積を大きくするこ
となく、かつノイズの発生を防止しつつ、チップと基板
との間でやり取りされる信号線の数を増やすことができ
る半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の半導体装置は、チップと基板の双方
に発光素子あるいは受光素子を形成し、チップと基板間
で光による信号電送を行う。したがって、チップと基板
とをボンディングワイヤなどにより物理的に接続する必
要がなくなり、配線領域が軽減される分、高密度実装が
可能となる。
ために、請求項１の半導体装置は、チップと基板の双方
に発光素子あるいは受光素子を形成し、チップと基板間
で光による信号電送を行う。したがって、チップと基板
とをボンディングワイヤなどにより物理的に接続する必
要がなくなり、配線領域が軽減される分、高密度実装が
可能となる。
【０００８】請求項２の半導体装置は、チップと基板の
対向配置された面に発光素子および受光素子を形成する
ため、発光素子から出射された光を確実に、対応する受
光素子で受光することができ、信号の電送ミスが起きな
くなる。
対向配置された面に発光素子および受光素子を形成する
ため、発光素子から出射された光を確実に、対応する受
光素子で受光することができ、信号の電送ミスが起きな
くなる。
【０００９】請求項３の半導体装置は、チップとパッケ
ージ部材との間で光による信号電送を行う。したがっ
て、チップの入出力端子（電極）の数が増えても、パッ
ケージ部材のサイズを大きくすることなく、チップとパ
ッケージ部材間で信号をやり取りできるようになる。
ージ部材との間で光による信号電送を行う。したがっ
て、チップの入出力端子（電極）の数が増えても、パッ
ケージ部材のサイズを大きくすることなく、チップとパ
ッケージ部材間で信号をやり取りできるようになる。
【００１０】請求項４の半導体装置は、チップ上の電極
の中には光による信号電送に向かないものがあることを
考慮に入れて、一部の電極のみ光による信号電送を行
い、その他の電極は電気信号による信号電送を行う。
の中には光による信号電送に向かないものがあることを
考慮に入れて、一部の電極のみ光による信号電送を行
い、その他の電極は電気信号による信号電送を行う。
【００１１】請求項５の半導体装置は、データ端子など
の双方向にデータが流れる電極については、電極ごとに
発光素子と受光素子が必要となることを考慮に入れ、こ
れら電極は光でなく電気信号で信号電送を行う。
の双方向にデータが流れる電極については、電極ごとに
発光素子と受光素子が必要となることを考慮に入れ、こ
れら電極は光でなく電気信号で信号電送を行う。
【００１２】請求項６の半導体装置は、データ端子など
の双方向にデータが流れる電極については、各電極ごと
に発光素子と受光素子を形成し、双方向にデータが流れ
る電極についても光による信号電送が行えるようにす
る。
の双方向にデータが流れる電極については、各電極ごと
に発光素子と受光素子を形成し、双方向にデータが流れ
る電極についても光による信号電送が行えるようにす
る。
【００１３】請求項７の半導体装置は、ベアチップある
いはパッケージングされたチップとプリント配線板との
間で光による信号電送を行う。このため、プリント配線
板上には、チップを実装する前に、予め発光素子や受光
素子を実装しておく。
いはパッケージングされたチップとプリント配線板との
間で光による信号電送を行う。このため、プリント配線
板上には、チップを実装する前に、予め発光素子や受光
素子を実装しておく。
【００１４】請求項８の半導体装置は、化合物半導体薄
膜を利用して形成された半導体レーザを発光素子として
用いる。
膜を利用して形成された半導体レーザを発光素子として
用いる。
【００１５】請求項９の半導体装置は、発光ダイオード
を発光素子として利用するため、製造コストを下げるこ
とができる。
を発光素子として利用するため、製造コストを下げるこ
とができる。
【００１６】請求項１０の半導体装置は、チップの素子
形成面側に発光素子と受光素子を形成するため、チップ
の素子形成面を下にした状態で基板に実装することがで
きる。
形成面側に発光素子と受光素子を形成するため、チップ
の素子形成面を下にした状態で基板に実装することがで
きる。
【００１７】請求項１１の半導体装置は、チップの素子
形成面と反対の面側に発光素子と受光素子を形成するた
め、チップの素子形成面を上にした状態で基板に実装す
ることができる。
形成面と反対の面側に発光素子と受光素子を形成するた
め、チップの素子形成面を上にした状態で基板に実装す
ることができる。
【００１８】請求項１２の半導体装置は、チップの外側
面に発光素子を形成して外側面から放射状に光を放射さ
せるため、チップの外側面に対向させて基板を配置すれ
ば、チップと基板間で光による信号電送を行うことがで
きる。
面に発光素子を形成して外側面から放射状に光を放射さ
せるため、チップの外側面に対向させて基板を配置すれ
ば、チップと基板間で光による信号電送を行うことがで
きる。
【００１９】
【発明の実施の形態】以下、本発明を適用した半導体装
置について、図面を参照しながら具体的に説明する。
置について、図面を参照しながら具体的に説明する。
【００２０】図１（ａ）は半導体装置の一部を構成する
チップ１の一実施形態の断面図、図１（ｂ）はチップ１
を保護するためのパッケージ部材２の断面図であり、こ
れらチップ１とパッケージ部材２によって半導体装置が
構成される。図１（ａ）に示すチップ１は、シリコン基
板上に化合物半導体薄膜を加熱接着して半導体レーザや
受光素子を形成し、シリコン電子回路とチップ外部との
信号のやり取りを光で行うものである。
チップ１の一実施形態の断面図、図１（ｂ）はチップ１
を保護するためのパッケージ部材２の断面図であり、こ
れらチップ１とパッケージ部材２によって半導体装置が
構成される。図１（ａ）に示すチップ１は、シリコン基
板上に化合物半導体薄膜を加熱接着して半導体レーザや
受光素子を形成し、シリコン電子回路とチップ外部との
信号のやり取りを光で行うものである。
【００２１】図１（ａ）は、シリコン基板としてｐ−Ｓ
ｉ基板３を用いた例を示している。ｐ−Ｓｉ基板３上に
は、トランジスタやダイオードなどの多数の半導体素子
４が形成され、各半導体素子４の出力電極には半導体レ
ーザ５が、入力電極にはフォトダイオードがそれぞれ一
体に形成されている。なお、図１（ａ）は一例として半
導体レーザ５の構造を示しており、フォトダイオードに
ついては後述する図１（ｂ）と構造が同じであるため省
略している。
ｉ基板３を用いた例を示している。ｐ−Ｓｉ基板３上に
は、トランジスタやダイオードなどの多数の半導体素子
４が形成され、各半導体素子４の出力電極には半導体レ
ーザ５が、入力電極にはフォトダイオードがそれぞれ一
体に形成されている。なお、図１（ａ）は一例として半
導体レーザ５の構造を示しており、フォトダイオードに
ついては後述する図１（ｂ）と構造が同じであるため省
略している。
【００２２】これら半導体レーザ５やフォトダイオード
は、トランジスタ等の半導体素子４が形成される面の反
対側の面に沿って形成され、半導体レーザ５からは図示
の矢印の向きに所定の波長の光が出射される。
は、トランジスタ等の半導体素子４が形成される面の反
対側の面に沿って形成され、半導体レーザ５からは図示
の矢印の向きに所定の波長の光が出射される。
【００２３】図１（ａ）に示す半導体レーザ５は、ｐ−
Ｓｉ基板３に対して垂直方向に光を出射する面発光型レ
ーザと呼ばれるものである。図示のＩｎＧａＡｓＰ層６
が光を発生する活性層であり、その両側には光を閉じこ
めるための反射鏡の役目をするＭｇＯミラー層７とＳｉ
Ｏ2 ミラー層８が形成されている。また、ＩｎＧａＡｓ
Ｐ層６の周囲には、ｐ−ＩｎＰクラッド層９、ｎ−Ｉｎ
Ｐクラッド層１０、ｐ−ＩｎＰブロッキング層１１、ｎ
−ＩｎＰクラッド層１２からなるＰＮＰＮ電流狭窄層が
形成されている。また、ＳｉＯ2 ミラー層８の中央部に
は孔８ａが形成され、この孔８ａから出力された光は、
後述するように、対向配置されたパッケージ部材２のフ
ォトダイオードにより受光される。
Ｓｉ基板３に対して垂直方向に光を出射する面発光型レ
ーザと呼ばれるものである。図示のＩｎＧａＡｓＰ層６
が光を発生する活性層であり、その両側には光を閉じこ
めるための反射鏡の役目をするＭｇＯミラー層７とＳｉ
Ｏ2 ミラー層８が形成されている。また、ＩｎＧａＡｓ
Ｐ層６の周囲には、ｐ−ＩｎＰクラッド層９、ｎ−Ｉｎ
Ｐクラッド層１０、ｐ−ＩｎＰブロッキング層１１、ｎ
−ＩｎＰクラッド層１２からなるＰＮＰＮ電流狭窄層が
形成されている。また、ＳｉＯ2 ミラー層８の中央部に
は孔８ａが形成され、この孔８ａから出力された光は、
後述するように、対向配置されたパッケージ部材２のフ
ォトダイオードにより受光される。
【００２４】上述したＰＮＰＮ電流狭窄層の上面には、
ｐ−ＧａＩｎＡｓＰキャップ層１３およびＳｉＯ2 層１
４を介してｐ側電極層１５が形成され、このｐ側電極層
１５はその上面に形成された半導体素子４のドレイン電
極１６と導通している。これにより、半導体レーザ５か
らは、ドレイン電極１６の電位に応じた強度の光が出射
される。また、チップ１の素子形成面の反対側の面に
は、ｎ側電極層１７が形成されており、ｎ側電極層１７
とｐ側電極層１５との間の電位差により半導体レーザ５
から出射される光の強度が調整される。
ｐ−ＧａＩｎＡｓＰキャップ層１３およびＳｉＯ2 層１
４を介してｐ側電極層１５が形成され、このｐ側電極層
１５はその上面に形成された半導体素子４のドレイン電
極１６と導通している。これにより、半導体レーザ５か
らは、ドレイン電極１６の電位に応じた強度の光が出射
される。また、チップ１の素子形成面の反対側の面に
は、ｎ側電極層１７が形成されており、ｎ側電極層１７
とｐ側電極層１５との間の電位差により半導体レーザ５
から出射される光の強度が調整される。
【００２５】一方、図１（ｂ）に示すパッケージ部材２
は、チップ１上に形成された半導体レーザ５やフォトダ
イオードに対向する位置に配置され、チップ１の半導体
レーザ５に対向する位置にはフォトダイオード１８が、
チップ１のフォトダイオードに対向する位置には半導体
レーザが配置されている。なお、図１（ｂ）ではフォト
ダイオード１８の構造を示しており、半導体レーザは図
１（ａ）と構造が同じのため省略している。
は、チップ１上に形成された半導体レーザ５やフォトダ
イオードに対向する位置に配置され、チップ１の半導体
レーザ５に対向する位置にはフォトダイオード１８が、
チップ１のフォトダイオードに対向する位置には半導体
レーザが配置されている。なお、図１（ｂ）ではフォト
ダイオード１８の構造を示しており、半導体レーザは図
１（ａ）と構造が同じのため省略している。
【００２６】パッケージ部材２に形成されたフォトダイ
オード１８は、図１（ｂ）に示すように、ｐ+ 層１９、
ｐ- 層２０およびｎ+ 層２１からなるＰＩＮ構造をして
おり、ｐ- 層２０は絶縁層として作用する。パッケージ
部材２の上面には円環状のｎ側電極２２が形成され、下
面にはｐ側電極２３が形成されている。図示のフォトダ
イオードは、ｎ側電極２２で囲まれた領域に照射された
光を検出するような構造になっており、光の照射面には
量子効率の向上を図るため反射防止膜（ＡＲ膜）２４が
コーティングされている。また、ｎ側電極２２の外側領
域には、表面リーク電流を防ぐためのｐ+ 層２５が形成
されている。
オード１８は、図１（ｂ）に示すように、ｐ+ 層１９、
ｐ- 層２０およびｎ+ 層２１からなるＰＩＮ構造をして
おり、ｐ- 層２０は絶縁層として作用する。パッケージ
部材２の上面には円環状のｎ側電極２２が形成され、下
面にはｐ側電極２３が形成されている。図示のフォトダ
イオードは、ｎ側電極２２で囲まれた領域に照射された
光を検出するような構造になっており、光の照射面には
量子効率の向上を図るため反射防止膜（ＡＲ膜）２４が
コーティングされている。また、ｎ側電極２２の外側領
域には、表面リーク電流を防ぐためのｐ+ 層２５が形成
されている。
【００２７】図１（ｂ）のような構造のフォトダイオー
ド１８に逆バイアスをかけた状態で、反射防止膜２４に
光を照射すると、照射された光はｐ- 層２０に到達し、
ｐ-層２０内の電子を伝導帯に励起し、正孔を価電子帯
につくり出す。励起された電子は正電位のＮ側領域に、
正孔は負電位のＰ側領域に移動し、これにより光の強度
に応じた電流が発生される。
ド１８に逆バイアスをかけた状態で、反射防止膜２４に
光を照射すると、照射された光はｐ- 層２０に到達し、
ｐ-層２０内の電子を伝導帯に励起し、正孔を価電子帯
につくり出す。励起された電子は正電位のＮ側領域に、
正孔は負電位のＰ側領域に移動し、これにより光の強度
に応じた電流が発生される。
【００２８】図２は本実施形態のチップ１の外観を示す
斜視図である。チップ１は、外部からの信号が入力され
るレシーバと、外部に信号を出力するドライバと、外部
と双方向に信号をやり取りする双方向バッファを備えて
おり、チップ１の上面には、これらレシーバ、ドライバ
および双方向バッファに対応して、レシーバ形成領域１
０１、ドライバ形成領域１０２、双方向バッファ形成領
域１０３が設けられている。また、チップ１の下面側に
は、レシーバ形成領域１０１に対応してフォトダイオー
ドが、ドライバ形成領域１０２に対応して半導体レーザ
５が、双方向バッファ形成領域１０３に対応してフォト
ダイオードおよび半導体レーザが形成されている。ま
た、チップ１の上面には、多数のパッドが形成された領
域１０４が設けられ、これらパッドはボンディングワイ
ヤなどを介して物理的にパッケージ部材２と接続され
る。この領域１０４に形成される端子としては、例え
ば、電流が多く流れる電源端子や接地端子、あるいは高
周波で動作するクロック端子などが考えられる。
斜視図である。チップ１は、外部からの信号が入力され
るレシーバと、外部に信号を出力するドライバと、外部
と双方向に信号をやり取りする双方向バッファを備えて
おり、チップ１の上面には、これらレシーバ、ドライバ
および双方向バッファに対応して、レシーバ形成領域１
０１、ドライバ形成領域１０２、双方向バッファ形成領
域１０３が設けられている。また、チップ１の下面側に
は、レシーバ形成領域１０１に対応してフォトダイオー
ドが、ドライバ形成領域１０２に対応して半導体レーザ
５が、双方向バッファ形成領域１０３に対応してフォト
ダイオードおよび半導体レーザが形成されている。ま
た、チップ１の上面には、多数のパッドが形成された領
域１０４が設けられ、これらパッドはボンディングワイ
ヤなどを介して物理的にパッケージ部材２と接続され
る。この領域１０４に形成される端子としては、例え
ば、電流が多く流れる電源端子や接地端子、あるいは高
周波で動作するクロック端子などが考えられる。
【００２９】なお、チップ１に半導体レーザとフォトダ
イオードの双方を形成すると構造が複雑になることか
ら、半導体レーザとフォトダイオードのいずれか一方の
みをチップ１に形成してもよい。例えば図３（ａ）は、
レシーバが形成される領域１０５の下面側にフォトダイ
オードを形成し、ドライバに対しては領域１０６にパッ
ドを形成してボンディングワイヤ等により物理的にパッ
ケージ部材２と接続する例を示す。これに対して図３
（ｂ）は、ドライバの形成領域である領域１０７に半導
体レーザを形成し、レシーバに対しては領域１０８にパ
ッドを形成する例を示す。
イオードの双方を形成すると構造が複雑になることか
ら、半導体レーザとフォトダイオードのいずれか一方の
みをチップ１に形成してもよい。例えば図３（ａ）は、
レシーバが形成される領域１０５の下面側にフォトダイ
オードを形成し、ドライバに対しては領域１０６にパッ
ドを形成してボンディングワイヤ等により物理的にパッ
ケージ部材２と接続する例を示す。これに対して図３
（ｂ）は、ドライバの形成領域である領域１０７に半導
体レーザを形成し、レシーバに対しては領域１０８にパ
ッドを形成する例を示す。
【００３０】図４は図１（ａ）に示したチップ１の一部
を構成する半導体レーザ５の製造工程の概略を示す図で
ある。なお、この図では、図１（ａ）とは上下を逆にし
て表している。
を構成する半導体レーザ５の製造工程の概略を示す図で
ある。なお、この図では、図１（ａ）とは上下を逆にし
て表している。
【００３１】まず、図４（ａ）に示すように、ｐ−Ｓｉ
基板３上にｐ側電極となるＡｕ層（ｐ側電極層１５）を
形成し、その上面にＳｉＯ2 層１４、ｐ−ＧａＩｎＡｓ
Ｐキャップ層１３を順に形成する。次に、図４（ｂ）に
示すように、ＳｉＯ2 層１４およびｐ−ＧａＩｎＡｓＰ
キャップ層１３の一部をエッチングにより除去し、除去
した部分に図４（ｃ）に示すように、ＭｇＯミラー層７
を形成し、その上面にｐ−ＩｎＰクラッド層９を形成す
る。
基板３上にｐ側電極となるＡｕ層（ｐ側電極層１５）を
形成し、その上面にＳｉＯ2 層１４、ｐ−ＧａＩｎＡｓ
Ｐキャップ層１３を順に形成する。次に、図４（ｂ）に
示すように、ＳｉＯ2 層１４およびｐ−ＧａＩｎＡｓＰ
キャップ層１３の一部をエッチングにより除去し、除去
した部分に図４（ｃ）に示すように、ＭｇＯミラー層７
を形成し、その上面にｐ−ＩｎＰクラッド層９を形成す
る。
【００３２】次に図４（ｄ）に示すように、ｐ−ＩｎＰ
クラッド層９の一部をマスクしてＧａＩｎＡｓＰ層６を
形成する。次に図４（ｅ）に示すように、ｎ−ＩｎＰク
ラッド層１０、ｐ−ＩｎＰブロッキング層１１、ｎ−Ｉ
ｎＰクラッド層１２、ｎ側電極層１７を順に形成した
後、光が通過するようにｎ側電極層１７の一部を除去
し、除去した部分に図１（ａ）に示すようにＳｉＯ2 ミ
ラー層を形成する。
クラッド層９の一部をマスクしてＧａＩｎＡｓＰ層６を
形成する。次に図４（ｅ）に示すように、ｎ−ＩｎＰク
ラッド層１０、ｐ−ＩｎＰブロッキング層１１、ｎ−Ｉ
ｎＰクラッド層１２、ｎ側電極層１７を順に形成した
後、光が通過するようにｎ側電極層１７の一部を除去
し、除去した部分に図１（ａ）に示すようにＳｉＯ2 ミ
ラー層を形成する。
【００３３】このように、本実施形態のチップ１は、ｐ
−Ｓｉ基板３上に化合物半導体薄膜を熱圧着して半導体
レーザ５やフォトダイオードを形成し、ｐ−Ｓｉ基板３
上に形成された半導体素子４の入出力端子（電極）を半
導体レーザ５やフォトダイオードと直結したため、半導
体素子４と外部との信号のやり取りを光で行うことがで
きる。したがって、チップ１を収納するパッケージ部材
２に半導体レーザ５やフォトダイオードを形成すれば、
チップ１とパッケージ間で非接触で信号をやり取りで
き、従来のようにボンディングワイヤなどを介してチッ
プ１とパッケージ部材２とを物理的に接続する必要がな
くなり、配線領域が不要になる分、信号線の数を増やす
ことができる。特に、半導体レーザ５やフォトダイオー
ドは、微細加工プロセスにより形成されるため、高密度
に形成でき、入出力端子数の数が多い高機能ＬＳＩなど
のチップ１に対しても、小サイズのパッケージ部材２に
無理なく収納できるようになる。
−Ｓｉ基板３上に化合物半導体薄膜を熱圧着して半導体
レーザ５やフォトダイオードを形成し、ｐ−Ｓｉ基板３
上に形成された半導体素子４の入出力端子（電極）を半
導体レーザ５やフォトダイオードと直結したため、半導
体素子４と外部との信号のやり取りを光で行うことがで
きる。したがって、チップ１を収納するパッケージ部材
２に半導体レーザ５やフォトダイオードを形成すれば、
チップ１とパッケージ間で非接触で信号をやり取りで
き、従来のようにボンディングワイヤなどを介してチッ
プ１とパッケージ部材２とを物理的に接続する必要がな
くなり、配線領域が不要になる分、信号線の数を増やす
ことができる。特に、半導体レーザ５やフォトダイオー
ドは、微細加工プロセスにより形成されるため、高密度
に形成でき、入出力端子数の数が多い高機能ＬＳＩなど
のチップ１に対しても、小サイズのパッケージ部材２に
無理なく収納できるようになる。
【００３４】また、本実施形態の半導体装置は、半導体
素子４の直下に半導体レーザ５やフォトダイオードを形
成するため、従来のようにチップ１の外周側にパッドを
形成するよりもチップ１の配線領域の構造を簡略化する
ことができる。さらに、光は混信が起きないため、半導
体レーザ５やフォトダイオードを密着配置してもノイズ
による影響は受けない。
素子４の直下に半導体レーザ５やフォトダイオードを形
成するため、従来のようにチップ１の外周側にパッドを
形成するよりもチップ１の配線領域の構造を簡略化する
ことができる。さらに、光は混信が起きないため、半導
体レーザ５やフォトダイオードを密着配置してもノイズ
による影響は受けない。
【００３５】図１（ａ）では、ｐ−Ｓｉ基板３の下面、
すなわち半導体素子４の形成面の反対側の面から光を出
射する例を説明したが、半導体素子４の形成面側に半導
体レーザやフォトダイオードを形成し、この面をパッケ
ージ部材２に対向配置させて両者を接合してもよい。
すなわち半導体素子４の形成面の反対側の面から光を出
射する例を説明したが、半導体素子４の形成面側に半導
体レーザやフォトダイオードを形成し、この面をパッケ
ージ部材２に対向配置させて両者を接合してもよい。
【００３６】また、図２では、レシーバやドライバ等を
それぞれ別領域に形成する例を示したが、チップ１上の
レイアウトは任意に変更可能であり、例えば、チップ１
の外周に沿ってレシーバやドライバを形成してもよい。
また、所定の周波数以上の信号が流れる端子のみ光で信
号電送したり、逆に所定の周波数未満の信号が流れる端
子のみ光で信号電送してもよい。
それぞれ別領域に形成する例を示したが、チップ１上の
レイアウトは任意に変更可能であり、例えば、チップ１
の外周に沿ってレシーバやドライバを形成してもよい。
また、所定の周波数以上の信号が流れる端子のみ光で信
号電送したり、逆に所定の周波数未満の信号が流れる端
子のみ光で信号電送してもよい。
【００３７】また、図１では、チップ１とパッケージ部
材２間の信号電送を光で行う例を説明したが、パッケー
ジ部材２とプリント配線板間、あるいはパッケージ部材
２を設けずに実装する場合にはチップ１とプリント配線
板間の信号電送を光で行ってもよい。この場合は、チッ
プ１あるいはパッケージ部材２に形成された半導体レー
ザに対応してプリント配線板にフォトダイオードを形成
し、チップ１あるいはパッケージ部材２に形成されたフ
ォトダイオードに対応してプリント配線板に半導体レー
ザを形成する必要がある。
材２間の信号電送を光で行う例を説明したが、パッケー
ジ部材２とプリント配線板間、あるいはパッケージ部材
２を設けずに実装する場合にはチップ１とプリント配線
板間の信号電送を光で行ってもよい。この場合は、チッ
プ１あるいはパッケージ部材２に形成された半導体レー
ザに対応してプリント配線板にフォトダイオードを形成
し、チップ１あるいはパッケージ部材２に形成されたフ
ォトダイオードに対応してプリント配線板に半導体レー
ザを形成する必要がある。
【００３８】図５はプリント配線板への実装を説明する
図である。この図は、図１（ａ）と同じ構造のチップ１
をパッケージングすることなくプリント配線板１１０上
に実装する例を示している。プリント配線板１１０上の
チップ１の実装箇所には、チップ１に形成された半導体
レーザに対応してフォトダイオード１１１が、フォトダ
イオードに対応して半導体レーザ１１２が実装されてい
る。チップ１を実装する場合には、プリント配線板１１
０上の半導体レーザ１１２やフォトダイオード１１１の
実装位置を基準としてチップ１の位置決めを行う。チッ
プ１のプリント配線板１１０への固定は、従来同様にボ
ンディングなどで行えばよい。
図である。この図は、図１（ａ）と同じ構造のチップ１
をパッケージングすることなくプリント配線板１１０上
に実装する例を示している。プリント配線板１１０上の
チップ１の実装箇所には、チップ１に形成された半導体
レーザに対応してフォトダイオード１１１が、フォトダ
イオードに対応して半導体レーザ１１２が実装されてい
る。チップ１を実装する場合には、プリント配線板１１
０上の半導体レーザ１１２やフォトダイオード１１１の
実装位置を基準としてチップ１の位置決めを行う。チッ
プ１のプリント配線板１１０への固定は、従来同様にボ
ンディングなどで行えばよい。
【００３９】上述した図１（ａ）では、基板面に垂直に
光を出射する面発光型レーザを用いる例を説明したが、
図６に概略を示すように、基板面に平行に光を出射する
半導体レーザ５を用いて半導体装置を構成してもよい。
このような半導体レーザ５を用いた場合には、チップ１
の外側面に半導体レーザ５を形成して放射状に光を放射
させ、チップ１の外側面に対向配置されたパッケージ部
材２にフォトダイオードを形成すればよい。
光を出射する面発光型レーザを用いる例を説明したが、
図６に概略を示すように、基板面に平行に光を出射する
半導体レーザ５を用いて半導体装置を構成してもよい。
このような半導体レーザ５を用いた場合には、チップ１
の外側面に半導体レーザ５を形成して放射状に光を放射
させ、チップ１の外側面に対向配置されたパッケージ部
材２にフォトダイオードを形成すればよい。
【００４０】また、半導体レーザを形成する代わりに発
光ダイオードを形成してもよい。図７は、基板面に垂直
に光を出射する発光ダイオードの構造を示す図である。
図示のように、化合物半導体薄膜を材料とする点で半導
体レーザと共通するため、同様のプロセスで形成するこ
とができる。
光ダイオードを形成してもよい。図７は、基板面に垂直
に光を出射する発光ダイオードの構造を示す図である。
図示のように、化合物半導体薄膜を材料とする点で半導
体レーザと共通するため、同様のプロセスで形成するこ
とができる。
【００４１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、チップと基板の双方に、発光素子あるいは受光素
子を形成して光信号により信号の送受を行うため、チッ
プと基板とをボンディングワイヤやバンプを用いて物理
的に接続する必要がなくなり、従来よりもはるかに高密
度に信号のやり取りを行える。したがって、入出力信号
の数が非常に多い高機能ＬＳＩのチップも無理なくパッ
ケージ部材に収納できる。
れば、チップと基板の双方に、発光素子あるいは受光素
子を形成して光信号により信号の送受を行うため、チッ
プと基板とをボンディングワイヤやバンプを用いて物理
的に接続する必要がなくなり、従来よりもはるかに高密
度に信号のやり取りを行える。したがって、入出力信号
の数が非常に多い高機能ＬＳＩのチップも無理なくパッ
ケージ部材に収納できる。
【００４２】また、本発明は、チップと基板間の信号電
送を光で行うため、従来のように電気信号で信号の送受
を行うよりも、はるかに高速に信号を電送できる。ま
た、光信号は、電気信号と異なり、混信が起きないた
め、ノイズによる影響を受けなくなる。
送を光で行うため、従来のように電気信号で信号の送受
を行うよりも、はるかに高速に信号を電送できる。ま
た、光信号は、電気信号と異なり、混信が起きないた
め、ノイズによる影響を受けなくなる。
【００４３】また、例えばチップとパッケージ部材との
間の信号電送を光で行っても、パッケージ部材とプリン
ト配線板との信号電送は従来と同様に電気信号で行える
ため、従来と同様の手法でプリント配線板に実装でき
る。
間の信号電送を光で行っても、パッケージ部材とプリン
ト配線板との信号電送は従来と同様に電気信号で行える
ため、従来と同様の手法でプリント配線板に実装でき
る。
【図１】（ａ）は半導体装置の一部を構成するチップの
断面図、（ｂ）はパッケージ部材の断面図である。
断面図、（ｂ）はパッケージ部材の断面図である。
【図２】本実施形態のチップの外観を示す斜視図であ
る。
る。
【図３】（ａ）はフォトダイオードのみが形成されたチ
ップの斜視図、（ｂ）は半導体レーザのみが形成された
チップの斜視図である。
ップの斜視図、（ｂ）は半導体レーザのみが形成された
チップの斜視図である。
【図４】チップの一部を構成する半導体レーザの製造工
程の概略を示す図である。
程の概略を示す図である。
【図５】プリント配線板への実装を説明する図である。
【図６】基板面に平行に光を出射する半導体レーザの概
略を示す図である。
略を示す図である。
【図７】基板面に垂直の方向に光を出射する発光ダイオ
ードの断面図である。
ードの断面図である。
１ チップ ２ パッケージ部材 ３ ｐ−Ｓｉ基板 ４ 半導体素子 ５ 半導体レーザ ６ ＩｎＧａＡｓｐ層 ７ ＭｇＯミラー層 ８ ＳｉＯ2 ミラー層 １８ フォトダイオード
Claims (12)
- 【請求項１】 半導体ウエハから切り出されたチップが
実装された基板を備えた半導体装置において、 前記チップは、前記チップ上の電極のそれぞれに対応し
て形成された複数の発光素子あるいは受光素子を備え、 前記基板は、前記複数の発光素子あるいは受光素子のそ
れぞれに対応して形成された複数の発光素子あるいは受
光素子を備え、 前記チップと前記基板との間で光による信号電送を行う
ことを特徴とする半導体装置。 - 【請求項２】 請求項１において、 前記発光素子および前記受光素子は、前記チップおよび
前記基板の対向配置された面に形成され、前記発光素子
に対向して前記受光素子が形成され、前記受光素子に対
向して前記発光素子が形成されることを特徴とする半導
体装置。 - 【請求項３】 請求項１または２において、 前記基板は、前記チップを収納するパッケージ部材であ
り、前記パッケージ部材には、他の基板に実装するため
の複数の外部接続端子が形成され、それぞれの外部接続
端子は前記基板に形成された前記発光素子あるいは前記
受光素子と接続されることを特徴とする半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記チップ上の電極のうち、少なくとも電源電極および
接地電極を含む一部の電極については、前記発光素子お
よび前記受光素子を介することなく、前記基板上に対応
して形成された電極と導電性材料を介して接続されるこ
とを特徴とする半導体装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記チップ上の電極のうち、双方向に信号が流れる電極
については、前記発光素子および前記受光素子を介する
ことなく、前記基板上に対応して形成された電極と導電
性材料を介して接続されることを特徴とする半導体装
置。 - 【請求項６】 請求項１〜４のいずれかにおいて、 前記チップ上の電極のうち、双方向に信号が流れる電極
については、各電極に対応させて、前記チップおよび前
記基板のそれぞれに前記発光素子および前記受光素子を
形成することを特徴とする半導体装置。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記基板はプリント配線板であり、前記チップの前記発
光素子に対応させて前記プリント配線板に前記受光素子
を実装し、前記チップの前記受光素子に対応させて前記
プリント配線板に前記発光素子を実装することを特徴と
する半導体装置。 - 【請求項８】 請求項１〜７のいずれかにおいて、 前記発光素子は、化合物半導体薄膜上に形成された半導
体レーザであることを特徴とする半導体装置。 - 【請求項９】 請求項１〜７のいずれかにおいて、 前記発光素子は、発光ダイオードであることを特徴とす
る半導体装置。 - 【請求項１０】 請求項１〜７のいずれかにおいて、 前記発光素子は、前記チップ表面に垂直の方向に光を放
射する面発光レーザあるいは面発光ダイオードであり、 前記チップの前記発光素子および前記受光素子は、前記
チップの素子形成面側に形成されることを特徴とする半
導体装置。 - 【請求項１１】 請求項１〜７のいずれかにおいて、 前記発光素子は、前記チップ表面に垂直の方向に光を放
射する面発光レーザあるいは面発光ダイオードであり、 前記チップの前記発光素子および前記受光素子は、前記
チップの素子形成面と反対の面側に形成されることを特
徴とする半導体装置。 - 【請求項１２】 請求項１〜９において、 前記発光素子は、前記チップの外側面に形成され、前記
チップの外側面から放射状に光を放射することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33025196A JPH10154828A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33025196A JPH10154828A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154828A true JPH10154828A (ja) | 1998-06-09 |
Family
ID=18230557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33025196A Pending JPH10154828A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104201191A (zh) * | 2014-08-28 | 2014-12-10 | 上海和辉光电有限公司 | Amoled结构及其制作方法 |
-
1996
- 1996-11-25 JP JP33025196A patent/JPH10154828A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104201191A (zh) * | 2014-08-28 | 2014-12-10 | 上海和辉光电有限公司 | Amoled结构及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040805 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050111 |