JPH10144862A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH10144862A
JPH10144862A JP8300101A JP30010196A JPH10144862A JP H10144862 A JPH10144862 A JP H10144862A JP 8300101 A JP8300101 A JP 8300101A JP 30010196 A JP30010196 A JP 30010196A JP H10144862 A JPH10144862 A JP H10144862A
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Abstract

(57)【要約】 【課題】製造期間の短縮、集積度の向上、小型化、及び
適応範囲の拡大をはかる。 【解決手段】複数種類のカスタム回路に対し汎用性のあ
る基本機能，共通機能を備えた共通基本回路１１、及び
複数のバンプ電極１４から成るオプション接続部１５が
形成されたマザーチップ１に、共通基本回路１１に対す
る各種変更を盛り込んだオプション回路、及び複数のバ
ンプ電極２１から成る接続部が形成されたオプションチ
ップ２を、複数のバンプ電極１４及び複数のバンプ電極
２１を互い対応接続して搭載する。マザーチップ１及び
オプションチップ２は別々に製作することができ、ま
た、オプション搭載部１５の領域にも共通基本回路１１
が形成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にユーザの要求を盛り込んだカスタム回路部分を
含む半導体集積回路に関する。
【０００２】
【従来の技術】ユーザの要求を盛り込んだカスタム回路
部分を含む半導体集積回路は、１枚のチップ上に、多く
のカスタム回路部分に対し共通な、基本的な回路部分
と、個々のユーザ向けのカスタム回路部分とを形成する
場合が多い。
【０００３】このような半導体集積回路の従来の第１の
例のチップのレイアウト図を図５に示す。
【０００４】この半導体集積回路は、１枚の半導体基板
の所定の領域に、複数種類のカスタム回路に対し汎用性
のある所定の基本機能，共通機能を備えた共通基本回路
１１ａと、この共通基本回路１１ａの領域外の所定の領
域に共通基本回路１１ａの所定の部分に対する仕様変
更，機能変更，機能追加等を含む各種変更を盛り込んだ
カスタム回路２０と、半導体基板の周辺部に、共通基本
回路１１ａ及びカスタム回路２０と外部回路とを接続す
る複数の電極パッド１２とが形成された集積回路チップ
１０を有する構成となっている。
【０００５】このような半導体集積回路を製造する場
合、製造期間（ＴＡＴ）を短縮するため、カスタム回路
２０を除く部分は予め製作しておき、カスタム回路２０
部分は、受注に応じて、ユーザの要求を盛り込んで後工
程で作り込む方法をとっていた。こうすることにより、
後工程で作り込まれるカスタム回路２０部分は集積回路
チップ１０全体に比べると小さいので、受注から納品ま
での製造期間、集積回路チップ１０全体の製造期間を短
縮することができる。
【０００６】また、開発期間が短かく、かつ多品種小量
生産に対応できるカスタム型の半導体集積回路として、
特開平４−１９９７４２号公報記載の例がある。この公
報を参照して作成した従来の半導体集積回路の第２の例
のレイアウト図及び部分拡大側面図を図６（ａ），
（ｂ）に示す。
【０００７】この半導体集積回路は、基板の周辺部分及
びその内側の所定の位置に設けられた複数の電極パッド
３１、及びこれら複数の電極パッドと接続しユーザの要
求に応じて配線経路や配線・電極パッド間の接続等が決
定されるカスタム化された配線を備えたモジュール基板
３０と、このモジュール基板の内側の電極パッド３１と
接続してモジュール基板３０に搭載され集積回路全体を
構成する複数のチップ４０とを有する構成となってい
る。
【０００８】この半導体集積回路のモジュール基板３０
は、複数の配線が平行して走る配線層を複数層、各層間
の配線が互いに交差するように形成し、これら各層間の
配線及び配線・電極パッド間の接続を、書込回路により
ユーザの要求に応じて完成するようになっており、搭載
されるチップ４０の内容に応じて、配線経路、配線と周
辺の電極パッド３１との間の接続、配線と内側（チップ
４０を搭載接続する）の電極パッド３１との接続を決定
することができる。また、複数のチップ４０それぞれは
平行して設計，製作することができる。従って、多品種
少量生産であっても、開発期間、製造期間を短かくする
ことができる。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、第１の例では、カスタム回路２０部分以外
を予め製作しておき、カスタム回路２０部分は受注後、
後工程で作り込む構造となっているので、後工程で作り
込む部分が小さく、受注から納品までの製造期間、集積
回路チップ１０全体の製造期間を短縮することができる
が、カスタム回路２０部分以外の部分の製作と、カスタ
ム回路２０部分の製作とが時間的に完全にシリアルにな
るため、製造期間の短縮には限界があり、更なる製造期
間の短縮が困難であるという問題点と、カスタム回路２
０の形成領域が限定されるため、カスタム化に対する適
応範囲が狭いという問題点がある。
【００１０】また、第２の例では、モジュール基板３０
はその製造後でも配線及び電極パッド３１をチップ４０
の内容に合わせて決定することができるので、開発期間
が短かく、かつ多品種少量生産に対応できるが、モジュ
ール基板３０は汎用性を高めるために実際に使用しない
配線が多くその面積が大きくなるという問題点と、モジ
ュール基板３０には配線及び電極パッド３１並びにこれ
らの接続制御のための書込回路のみが設けられていて集
積回路本来の回路はチップ４０にのみ形成されていて配
線と集積回路とが別々の基板となるため、全体が大型化
し、集積度が低いという欠点と、微細化が進み隣接する
電極パッド３１間の間隔が狭くなると、モジュール基板
３０の電極パッド３１とチップ４０の電極パッド４１と
の位置を正確に合て接続する必要があるが、その位置合
せ（アライメント）のための手段がないため、電極パッ
ド３１，４１間の誤接続や隣接する電極パッド同志が短
絡する不具合が発生しやすいという問題点と、チップ４
０が電極パッド３１，４１の接続のみでモジュール基板
３０に搭載されているため、チップ４０に力（ストレ
ス）が加わったとき破損しやすいという問題点がある。
【００１１】本発明の目的は、第１に、集積度の向上及
び小型化をはかると共に製造期間を短縮し、かつカスタ
ム化に対する適応範囲を拡大することができ、第２に、
微細化進展時の誤接続や短絡事故の発生を防止すると共
にチップに対するストレス印加時の破損を防止すること
ができる半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、複数種類のカスタム回路に対し汎用性のある所定の
基本機能，共通機能を備えた共通基本回路、及びこの共
通基本回路と接続し所定の位置に設けられた複数の第１
の接続端子を含むオプション接続部が形成されたマザー
チップに、前記共通基本回路の所定の部分に対する仕様
変更，機能変更，機能付加を含む各種変更を盛り込んだ
カスタム回路部分のオプション回路、及び前記オプショ
ン接続部の複数の第１の接続端子それぞれと対応する複
数の第２の接続端子を含む接続部が形成されたオプショ
ンチップを、前記複数の第１の接続端子及び複数の第２
の接続端子を対応接続して搭載して成る構成を有してい
る。また、複数の第１及び第２の接続端子をバンプ電極
として構成される。
【００１３】また、マザーチップとオプションとの間
に、複数の第１及び第２の接続端子の隣接する接続端子
間の間隙確保用、並びにマザーチップ及びオプションチ
ップに加えられる衝撃に対する強度強化用の保護・緩衝
層を設けて構成され、更に、マザーチップ及びオプショ
ンの第１，第２の接続端子間の位置に対するアライメン
ト手段を設けて構成される。
【００１４】また、アライメント手段を、オプションチ
ップの所定の位置に所定の間隔で一列に配置された所定
の太さの複数の第１のアライメント用端子と、これら複
数の第１のアライメント用端子それぞれと対応するマザ
ーチップの位置に前記複数の第１のアライメント用端子
とは異なる太さ異なる間隔で一列に配置された複数の第
２のアライメント用端子とを備え、前記複数の第１及び
第２のアライメント用端子それぞれの対応するものどう
しの導通状態を確認してアライメントを行うショートノ
ギスアライメントシステムとして構成され、更にまた、
アライメント手段を、マザーチップ及びオプションチッ
プのうちの一方に設けられ先端が先細となるような傾斜
を持つ第１のアライメント用端子と、前記マザーチップ
及びオプションチップのうちの他方に設けられ前記第１
のアライメント用端子を挿入する挿入孔をもちこの挿入
孔が開口部で広くなるような傾斜を持つ第２のアライメ
ント用端子とを含むセルフアライメント構造として構成
される。
【００１５】また、マザーチップのオプション搭載部の
近傍に、前記オプション搭載部にオプションチップが搭
載されていないときには前記マザーチップ単体でこのマ
ザーチップ内の共通基本回路が持つ機能をはたす接続状
態とし、前記オプション搭載部に前記オプションチップ
が搭載されているときには、前記共通基本回路及びオプ
ションチップのオプション回路を結合した状態の機能を
はたす接続状態とする接続切換回路を設けて構成され
る。
【００１６】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００１７】図１（ａ），（ｂ）は本発明の第１の実施
の形態を示す平面図及び部分拡大側面図である。
【００１８】この第１の実施の形態は、半導体基板の所
定の領域に複数種類のカスタム回路に対し汎用性のある
所定の基本操作，共通機能を備えた共通基本回路１１、
この共通基本回路１１と接続し上記半導体基板の周辺部
分に設けられた複数の電極パッド１２、及び共通基本回
路１１と接続して上記半導体基板の所定の位置に設けら
れた複数のバンプ電極１４を含むオプション接続部１５
が形成されたマザーチップ１に、共通基本回路１１の所
定の部分に対する仕様変更，機能変形，機能追加等を含
む各種変更を盛り込んだカスタム回路部分のオプション
回路（図示省略）、及びオプション接続部１５の複数の
バンプ電極１４それぞれと対応する複数のバンプ電極２
１を含む接続部が形成されたオプションチップ２を、複
数のバンプ電極１４と複数のバンプ電極２１とを互いに
対応接続して搭載した構成となっている。
【００１９】なお、マザーチップ１の接続切換回路１３
は、オプションチップ２が搭載されていない状態ではマ
ザーチップ１単体で所定の機能をはたす接続状態となっ
ており、オプションチップ２が搭載されている状態で
は、オプションチップ２の機能とマザーチップ１の機能
とが結合した状態を作り出すような接続状態となるよう
に、接続状態を切換える機能をもっている。なお、この
接続状態の切換えは、ヒューズ素子の切断，非切断によ
り行うことができる。
【００２０】また、カスタム化は、共通基本回路１１の
限定された所定の部分、所定の信号等に対する仕様変
更、機能変更、機能追加等が多いので、これらの各種変
更に対する共通基本回路１１とオプションチップ２のカ
スタム回路部分との間で授受する信号の種類はある程度
限定される。従って、オプション搭載部１５及びオプシ
ョンチップ２に形成されるバンプ電極１４，２１の数や
配置は、複数種類のカスタム回路部分（従ってオプショ
ンチップ２）に対し共通にすることができる。
【００２１】マザーチップ１は、複数種類のオプション
チップ２に対し共通であり、しかも接続切断回路１３に
よって単独で機能確認、検査等ができるので、受注前に
予め製作及び検査をしておくことができる。また、オプ
ションチップ２の種類も限定されるので、これら種類の
オプションチップ２をマザーチップ１とは別工程で予め
製作しておくができ、ユーザのニーズに応じて製作済み
のオプションチップ２を選択してマザーチップ１に搭載
し、接続切換回路１３によりマザーチップ１及びオプシ
ョンチップ２間の信号の授受を可能にし、カスタム化し
た半導体集積回路とすることができる。また、新たなカ
スタム化でも、オプションチップ２の製作で対応でき
る。従って、受注から納品までの製造期間を、従来の第
１の例より大幅に短縮することができる。また、オプシ
ョンチップ２の面積に対する制約が小さいので、カスタ
ム化に対する適応範囲を広くすることができる。
【００２２】また、マザーチップ１のオプション搭載部
１５の領域にも共通基本回路１１を形成することができ
るので、従来の第１及び第２の例より集積度を向上させ
ることができ、また小型化することができる。
【００２３】図２（ａ），（ｂ）は本発明の第２の実施
の形態を示すオプションチップを搭載した部分の平面図
及び側面図である。
【００２４】この第２の実施の形態は、マザーチップ１
とオプションチップ２との間に、互いに接続するバンプ
電極１４，２１が、隣接するものどうしで接触し短絡事
故を起さないようにその間隙を確保するためと、オプシ
ョンチップ２やマザーチップ１に外部から衝撃（力）が
加えられたときにこれらオプションチップ２及びマザー
チップ１が破損しないようにするために、保護緩衝層３
を設けたものである。
【００２５】保護緩衝層３は、オプションチップ２及び
マザーチップ１の少なくとも一方に、（ポリ）イミド・
低誘電率レジストのＰＧＭＡ／ＰＭＭＡ樹脂を使用し、
バンプ電極を露出するためにリソグラフィ技術を用いて
形成する。
【００２６】図３（ａ），（ｂ）は本発明の第３の実施
の形態を示すショートノギスアライメント部分の原理説
明用模式図及びショートノギス部の配置図である。
【００２７】微細化が進展し隣接するバンプ電極（１
４，２１）間が狭くなると、マザーチップ１に搭載する
オプションチップ２の搭載位置精度を高くする必要があ
る。また、マザーチップ１とオプションチップ２との間
の間隙は狭いので、互いに対応するバンプ電極１４，２
１が正しい位置で接続されているかどうかを確認するこ
とができない。
【００２８】そこで、ノギスの原理を応用し、例えば図
３（ａ）のような寸法で複数のアライメント用端子１
６，２２をマザーチップ１及びオプションチップ２に配
置した複数のショートノギス部２３ｘ，２３ｙを設け、
互いに対応するアライメント用端子１６，２２間の導通
があるかどうかをセンサ４及び電源Ｅにより確認するこ
とにより、オプションチップ２の正確な搭載位置を決定
する。対応するアライメント用端子間全てに導通がある
とき、正確な位置となる。
【００２９】アライメント用端子１６，２２は、その高
さをバンプ電極１４，２１によりわずかに高くし、対応
するアライメント用端子１６，２２が軽く接触する状態
ではバンプ電極１４，２１は接触しないようにしておい
てこれらの間の導通を確認し、正確な位置が決ったと
き、対応するアライメント用端子１６，２２を強く接触
させることにより（多少の変形は問題ない）、対応する
バンプ電極１４，２１どうしを接触させる。こうするこ
とにより、正確な位置で対応するバンプ電極１４，２１
どうしを接続することができる。
【００３０】図４（ａ），（ｂ）は本発明の第４の実施
の形態を示すセルフアライメント構造の側面図及びアラ
イメント用端子部分の拡大側面図である。
【００３１】このセルフアライメント構造は、オプショ
ンチップ２側に、その高さがバンプ電極２１より高く、
先端が先細となるような傾斜を持つアライメント用端子
２４が設けられ、マザーチップ１側に、その高さがバン
プ電極１４より高く、アライメント用端子２４を挿入す
る挿入孔をもちこの挿入孔が開口部で広くなるような傾
斜を持つアライメント用端子１７が設けられた構成とな
っている。このような構造，構成とすることにより、ア
ライメント用端子２４をアライメント用端子１７の挿入
孔に挿入するだけで、マザーチップ１及びオプションチ
ップ２の対応する位置を正確に、かつ容易に決定するこ
とができる。従って、このようなアライメント用端子１
７，２４を複数箇所設けることにより、マザーチップ１
に対するオプションチップ２の搭載位置を正確に、かつ
容易に決定することができる。
【００３２】なお、第２〜第４の実施の形態は、これら
を組合て適用することができる。また、オプションチッ
プ２及び対応するオプション搭載部１５は１つに限定さ
れるものではなく、複数設けることもできる。
【００３３】
【発明の効果】以上説明したように本発明は、複数種類
のカスタム回路に対し汎用性のある基本機能，共通機能
を備えた共通基本回路、及びオプション接続部が形成さ
れたマザーチップと、共通基本回路に対する各種変更を
盛り込んだオプション回路及び接続部が形成されたオプ
ションチップとを別々に製作し、オプションチップをマ
ザーチップに搭載する構成とすることにより、マザーチ
ップ及びオプションチップを共に予め製作しておくこと
ができ、また新たなオプション化でもオプションチップ
の製作で対応できるので、受注から納品までの製造期間
を短縮することができ、かつ、従来の第２の例のような
使用しない配線、パッド等はなく、オプション搭載部に
も共通基本回路を形成して２階建て構造とすることがで
きるので、集積度が向上し小型化することができ、ま
た、オプションチップの面積に対する制約が小さいの
で、カスタム化に対する適応範囲を拡大することができ
る効果がある。
【００３４】また、マザーチップとオプションチップと
の間には保護緩衝層を設けた構成とすることにより、微
細化が進展しても誤接続や隣接端子間の短絡事故の発
生、及びチップに対する衝撃，ストレス印加時のチップ
の破損を防止することができる効果があり、アライメン
ト手段を設けた構成とすることにより、微細化が進展し
てもオプションチップをマザーチップの正しい位置に正
確に搭載できて誤接続、短絡事故等の発生を防止するこ
とができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す平面図及び部
分拡大側面図である。
【図２】本発明の第２の実施の形態を示すオプションチ
ップを搭載した部分の平面図及び側面図である。
【図３】本発明の第３の実施の形態を示すショートノギ
スアライメント部分の原理説明用模式図及びショートノ
ギス部の配置図である。
【図４】本発明の第４の実施の形態を示すセルフアライ
メント構造の側面図及びアライメント端子部分の拡大側
面図である。
【図５】従来の半導体集積回路の第１の例を示す平面図
である。
【図６】従来の半導体集積回路の第２の例を示す平面図
及び部分拡大側面図である。
【符号の説明】
１ マザーチップ ２ オプションチップ ３ 保護緩衝層 １０ 集積回路チップ １１，１１ａ 共通基本回路 １２ 電極パッド １３ 接続切換回路 １４ バンプ電極 １５ オプション搭載部 １６，１７ アライメント用端子 ２０ カスタム回路 ２１ バンプ電極 ２２ アライメント用端子 ２３ｘ，２３ｙ ショートノギス部 ２４ アライメント用端子 ３０ モジュール基板 ３１ 電極パッド ３２ 配線 ３３ 導電性接着剤 ４０ チップ ４１ 電極パッド ４２ バンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数種類のカスタム回路に対し汎用性の
    ある所定の基本機能，共通機能を備えた共通基本回路、
    及びこの共通基本回路と接続し所定の位置に設けられた
    複数の第１の接続端子を含むオプション接続部が形成さ
    れたマザーチップに、前記共通基本回路の所定の部分に
    対する仕様変更，機能変更，機能付加を含む各種変更を
    盛り込んだカスタム回路部分のオプション回路、及び前
    記オプション接続部の複数の第１の接続端子それぞれと
    対応する複数の第２の接続端子を含む接続部が形成され
    たオプションチップを、前記複数の第１の接続端子及び
    複数の第２の接続端子を対応接続して搭載して成ること
    を特徴とする導体集積回路。
  2. 【請求項２】 複数の第１及び第２の接続端子をバンプ
    電極とした請求項１記載の半導体集積回路。
  3. 【請求項３】 マザーチップとオプションとの間に、複
    数の第１及び第２の接続端子の隣接する接続端子間の間
    隙確保用、並びにマザーチップ及びオプションチップに
    加えられる衝撃に対する強度強化用の保護・緩衝層を設
    けた請求項１記載の半導体集積回路。
  4. 【請求項４】 マザーチップ及びオプションの第１，第
    ２の接続端子間の位置に対するアライメント手段を設け
    た請求項１記載の半導体集積回路。
  5. 【請求項５】 アライメント手段を、オプションチップ
    の所定の位置に所定の間隔で一列に配置された所定の太
    さの複数の第１のアライメント用端子と、これら複数の
    第１のアライメント用端子それぞれと対応するマザーチ
    ップの位置に前記複数の第１のアライメント用端子とは
    異なる太さ異なる間隔で一列に配置された複数の第２の
    アライメント用端子とを備え、前記複数の第１及び第２
    のアライメント用端子それぞれの対応するものどうしの
    導通状態を確認してアライメントを行うショートノギス
    アライメントシステムとした請求項４記載の半導体集積
    回路。
  6. 【請求項６】 アライメント手段を、マザーチップ及び
    オプションチップのうちの一方に設けられ先端が先細と
    なるような傾斜を持つ第１のアライメント用端子と、前
    記マザーチップ及びオプションチップのうちの他方に設
    けられ前記第１のアライメント用端子を挿入する挿入孔
    をもちこの挿入孔が開口部で広くなるような傾斜を持つ
    第２のアライメント用端子とを含むセルフアライメント
    構造とした請求項４記載の半導体集積回路。
  7. 【請求項７】 マザーチップのオプション搭載部の近傍
    に、前記オプション搭載部にオプションチップが搭載さ
    れていないときには前記マザーチップ単体でこのマザー
    チップ内の共通基本回路が持つ機能をはたす接続状態と
    し、前記オプション搭載部に前記オプションチップが搭
    載されているときには、前記共通基本回路及びオプショ
    ンチップのオプション回路を結合した状態の機能をはた
    す接続状態とする接続切換回路を設けた請求項１記載の
    半導体集積回路。
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