JPH10144818A - 配線基板の実装構造 - Google Patents
配線基板の実装構造Info
- Publication number
- JPH10144818A JPH10144818A JP30012996A JP30012996A JPH10144818A JP H10144818 A JPH10144818 A JP H10144818A JP 30012996 A JP30012996 A JP 30012996A JP 30012996 A JP30012996 A JP 30012996A JP H10144818 A JPH10144818 A JP H10144818A
- Authority
- JP
- Japan
- Prior art keywords
- transmission line
- signal transmission
- semiconductor element
- wiring
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Wire Bonding (AREA)
Abstract
く伝送でき、実装部分での信号の反射等を抑制した伝送
特性に優れた配線基板の実装構造を得る。 【解決手段】半導体素子3を収納あるいは搭載するため
の配線基板1を構成する誘電体材料から成る絶縁基体2
の表面に形成された第1の信号伝送線路4と、絶縁基体
2の内部に設けたグランド層6に形成されたスロット孔
5とを備えた配線基板1を、外部電気回路基板7の配線
層に表面実装し、該配線層を第2の信号伝送線路8と
し、配線基板1の第1の信号伝送線路4と外部電気回路
基板7の第2の信号伝送線路8を、配線基板1のスロッ
ト孔5を介して電磁結合した実装構造とする。
Description
に関するもので、特に、マイクロ波帯からミリ波帯領域
の高周波用の半導体素子を収納あるいは搭載するのに好
適な半導体素子収納用パッケ−ジあるいは多層配線基板
等の配線基板を、高周波信号の伝送損失を低減して外部
電気回路基板に実装するための実装構造に関するもので
ある。
に用いられる電波は1〜30GHzのマイクロ波領域か
ら、更に30〜300GHzのミリ波領域の周波数まで
活用することが検討されており、例えば、車間レ−ダ−
やオフィス内高速データ通信システム(無線LAN)の
ようなミリ波の電波を用いたさまざまな応用システムも
提案されるようになっている。
用の半導体素子を収納あるいは搭載する配線基板には、
例えば、誘電体から成る絶縁基体と枠体により形成され
た空所に前記半導体素子を収納して気密に封止するとと
もに、高周波端子部分の絶縁と気密封止がされた半導体
素子収納用パッケージが提案されている。
ケージへの高周波信号の入出力及び外部電気回路基板へ
の実装は、高周波用の半導体素子と電気的に接続された
ストリップ線路等の信号伝送線路を枠体を通して空所の
内側から外側に引き出し、これを更に絶縁基体の側面を
経由して底面に配設し、該半導体素子収納用パッケージ
の高周波端子と外部電気回路基板の配線層をワイヤーあ
るいはリボン等で接続する必要があり、モジュール製造
時の量産性及び低コスト化に問題があった。
の半導体素子収納用パッケージをリフローで一括して実
装し、スルーホール等を用いて半導体素子と信号伝送線
路を接続して高周波信号を伝搬することが提案されてい
るが、前記パッケージの配線層とスルーホールの接続部
分でインピーダンスの不整合と、高周波信号による電磁
界分布の不連続な変化を起こさせてしまうためと考えら
れるが、反射損や放射損が大となり高周波信号の特性劣
化が起こり易くなるという恐れがある。
配線層とスルーホールの接続部分の信号による電磁界分
布の不連続性を緩和するために、スルーホールを斜めに
設けて配線層とスルーホールの成す角度を鈍角にするこ
と等も考えられるが、加工性や量産性に難点がある。
の収納面側と絶縁基体15の底面に信号伝送線路16、
17を形成し、絶縁基体15内部に配設したグランド層
18に設けたスロット孔19を介して高周波信号の入出
力部を電磁結合した半導体素子収納用パッケージが考え
られ、このような半導体素子収納用パッケージを外部電
気回路基板20に実装する際には、その底面に形成され
た信号伝送線路17を外部電気回路基板20の配線層2
1と半田等で接続して実装されている。
装構造では、信号の周波数によっては実装部分の接続部
で反射が生じて信号の伝送損失が大となったり、信号の
伝送自体が困難になるという課題があった。
れたもので、その目的は高周波用の半導体素子を収納あ
るいは搭載するための配線基板を外部電気回路基板に実
装する際、外部電気回路基板への表面実装が可能で、か
つ高周波信号の伝送損失を低減した高周波用の半導体素
子を収納あるいは搭載するのに好適な半導体素子収納用
パッケージや多層配線基板等を外部電気回路基板に実装
した配線基板の実装構造を提供することにある。
に鑑み高周波信号の特性劣化を発生することなく外部電
気回路基板への表面実装が可能となる構成について検討
を重ねた結果、半導体素子の搭載面側の絶縁基体表面に
一方の信号伝送線路を形成し、絶縁基体底面には他方の
信号伝送線路を形成せず、外部電気回路基板に形成され
た配線層をもう一方の信号伝送線路とし、それらを電磁
結合させることにより表面実装時における高周波信号の
伝送損失を低減できることを見いだし本発明に至った。
導体素子を収納あるいは搭載する側の絶縁基体表面に、
前記半導体素子と電気的に接続された第1の信号伝送線
路を形成し、前記配線基板を表面実装する外部電気回路
基板に形成された配線層を第2の信号伝送線路とし、前
記配線基板を外部電気回路基板の配線層である第2の信
号伝送線路に直接実装することにより、前記第1の信号
伝送線路と第2の信号伝送線路を前記配線基板の絶縁基
体内部に設けたグランド層のスロット孔を介して電磁結
合して成ることを特徴とするものである。
に形成され内側に半導体素子を収容する空所を形成する
ための枠体を備えた、あるいは絶縁基体上に搭載した半
導体素子を凹状蓋体により内部に封止した半導体素子収
納用パッケ−ジであることを特徴とするものである。
(W)やパラジウム(Pd)、Ag、Cu、Au等が使
用できるが、とりわけAg、Cu、Auの内の少なくと
も1種により形成したもので、周波数10GHz以上の
信号が伝送されることを特徴とするものである。
成により作製することが望ましいものである。
配線基板に収容あるいは搭載される半導体素子と電気的
に接続された第1の信号伝送線路と、前記配線基板を表
面実装する外部電気回路基板の表面に形成された配線層
を第2の信号伝送線路とで高周波信号を伝送する一対の
信号伝送線路を形成するようにして電磁結合することに
より、前記絶縁基体の第1の信号伝送線路と外部電気回
路基板の配線層から成る第2の信号伝送線路との間には
半田等の接着材による接続部が無く、信号の伝送損失を
更に低減でき、かつ必要な高周波信号を通過伝送するこ
とが可能となる。
路をAg、Cu、Au等の電気抵抗の小さな導体材料と
することにより、更に高周波信号の損失を低減でき、そ
の上、これらの導体材料を前記信号伝送線路形成に用い
る場合、絶縁基体や枠体等を構成する誘電体材料をガラ
スセラミック材料により構成すると、伝送線路との同時
焼成が可能となり、その量産性を高めることができ配線
基板として安価に製造することもできる。
面に基づき詳述する。図1は本発明の配線基板を半導体
素子収納用パッケ−ジに適用し、高周波用の半導体素子
を収納して外部電気回路基板に表面実装した実装構造を
示す断面図である。
素子3を収容する空所9を形成するための枠体10と、
絶縁基体2の表面に形成された第1の信号伝送線路4
と、絶縁基体2の内部に設けたスロット孔5を有するグ
ランド層6とから成る半導体素子収納用パッケージを成
す配線基板であり、該配線基板1は外部電気回路基板7
に形成された配線層に表面実装され、配線層が第2の信
号伝送線路8を成している。
るグランド層6がほぼ全面に形成され、グランド層6内
には、導体層が形成されないスロット孔5が形成されて
おり、第1の信号伝送線路4と第2の信号伝送線路8と
は、スロット孔5を介して各線路の端部が対峙するよう
に形成されて電磁結合され、損失の小さい信号の伝達が
行われる。尚、スロット孔5はグランド層6に複数個形
成されていても良い。
る第1の信号伝送線路4としては、周知の伝送線路の組
み合わせによって構成されるが、例えば、マイクロスト
リップ線路やストリップ線路、コプレーナ線路、グラン
ド付コプレーナ線路が絶縁基体2の表面に形成されてい
る。
に収納された半導体素子3を外部の雰囲気から保護する
ために、蓋体11がメタライズやガラス等により接合さ
れて空所9を気密に封止しており、通常、蓋体11は電
磁波が外部に漏洩するのを防止するために、例えば各種
セラミック製やNi・Co・Fe合金等の金属製、ある
いはガラスセラミックス等の絶縁材にCu等の金属膜が
被覆された複合材等によって構成され、更に、その材料
中に電磁波を吸収させることができるカーボン等の電磁
波吸収物質を分散させたり、表面に塗布することも可能
である。
説明するための図であり、空所9内には半導体素子3と
第1の信号伝送線路4を形成するマイクロストリップ導
体路の他に、半導体素子3に電力を供給するための電源
層13が形成されており、前記マイクロストリップ導体
路及び電源層13の一端は、半導体素子3とリボンやワ
イヤ、TAB等によってそれぞれ電気的に接続され、マ
イクロストリップ導体路の他端は、配線基板1の絶縁基
体2中に形成されたグランド層6に設けたスロット孔5
を介して外部電気回路基板7の配線層である第2の信号
伝送線路8と電磁結合されている。
に搭載した半導体素子を凹状蓋体により内部に封止する
半導体素子収納用パッケ−ジに適用して外部電気回路基
板に表面実装した実装構造を示す断面図である。尚、図
中、12は凹状蓋体でありその他の符号は図1の符号と
同一である。
基体上の配線用電極に半導体素子を直接接続した多層配
線基板に適用して外部電気回路基板に表面実装した実装
構造を示す断面図であり、図中の符号は図3と同様、図
1の符号と同一である。
成されたスロット孔5を介して、それぞれの線路の端部
が平均的に必要な伝送信号周波数の1/2波長相当の長
さで重なるような位置に形成されることが望ましく、ス
ロット孔5の形状は、長辺と短辺とから成る長方形や楕
円形状の細長い孔であり、該形状は使用周波数と周波数
の帯域幅を特定することができる。
周波数の1/2波長相当の長さにするのが望ましく、ス
ロット孔5の短辺は1/5波長相当の長さから1/50
波長相当の長さに設定するのが望ましい。
に直接収納あるいは搭載することにより、小さな伝送損
失で接続することができるが、前記導体路と半導体素子
3との接続方法はこれに限定されるものではなく、例え
ば、金リボンや複数のワイヤボンディングで接続した
り、ポリイミド等の基板にCu等の導体を形成した導体
板等により接続することもできる。
は、アルミナ(Al2 O3 )、ガラスセラミックス、窒
化アルミニウム(AlN)等のセラミックスや有機樹脂
を構成要素とする有機質絶縁材によって構成されるが、
高周波信号の伝送損失を小さくするためには、信号伝送
線路の導体としてAg、Cu、Au等の低抵抗導体を用
いることが望ましく、この点からは前記絶縁基体は焼成
温度が800〜1000℃程度のガラスセラミックスが
最適であり、この組み合わせにより絶縁基体と信号伝送
線路との同時焼成も可能となる。
て採用することにより、周波数が高くなるとその平方根
に比例して増大する導体損を低減でき、従来のAl2 O
3 とWの組み合わせで同時焼成した場合よりも導体損を
更に低減することが可能となり、特に周波数が10GH
z以上の領域になるとその効果は更に顕著となる。
基板を製造するには、例えば、ガラスセラミックスを構
成する原料粉末に有機物系のバインダーを混合して調製
した成形材料を、ドクターブレード法やプレス成形法、
圧延法等の周知の成形方法でシート状の成形体を得た
後、該シート状成形体を打ち抜き加工して空所とスルー
ホール等を形成し、次いでAg、Cu、Au等の低抵抗
金属を主体とするペーストを用いて信号伝送線路等の線
路パターンや、スロット孔を形成するグランド層パター
ンを印刷形成する。
シート状成形体を位置合わせして複数枚積層し、該積層
体を800〜1000℃の温度で、窒素等の非酸化性雰
囲気中で焼成することにより配線基板が得られる。
導体素子をAu・Ge合金等により所定位置に接着固定
した後、ワイヤボンディングやリボンにより信号伝送線
路と電気的に接続し、枠体の上面に蓋体をAu・Si合
金により接着して空所内に半導体素子を気密封止するこ
とにより半導体製品となり、該半導体製品がフッ素樹脂
のような低損失材料から成る外部電気回路基板に表面実
装されることにより半導体装置となる。
信号の伝送特性を評価するために、誘電率が5.6のガ
ラスセラミック材料を絶縁基体と枠体用材料とし、信号
伝送線路として表1に示す低抵抗金属の導体材料とを組
み合わせたものと、絶縁基体と枠体用材料を誘電率が
8.9のアルミナ材料とし、信号伝送線路としてWとを
組み合わせたものでそれぞれ3層構造の評価用パッケー
ジを作製した。
体素子と接続する信号伝送線路としてマイクロストリッ
プラインを採用し、そこから絶縁基体内のグランド層に
形成したスロット孔を介して実装時にストリップライン
になる外部電気回路基板の配線層に結合するものとし
た。
電率が2.2の厚さ1mmのフッ素樹脂基板を用いた。
路を形成した評価用パッケージには、評価用の高周波信
号の周波数は20GHzと60GHzに設定し、20G
Hz用には評価用パッケージの信号伝送線路の線路幅を
0.3mm、スロット孔から突き出している部分の長さ
を1.85mmとし、スロット孔の寸法を0.3mm×
4.0mm角に設定した。
0.3mm、スロット孔から突き出している部分の長さ
を0.6mmとし、スロット孔の寸法を0.3mm×
1.3mm角に設定した。
パッケージには、評価用の高周波信号の周波数は60G
Hzに設定し、信号伝送線路の線路幅を0.24mm、
スロット孔から突き出している部分の長さを0.5mm
とし、スロット孔の寸法を0.2mm×1.0mm角に
設定した。
ジの底面に高周波信号を受信するための信号伝送線路を
形成したものを、前記評価用パッケージとそれぞれ同一
寸法で作製した。
個、前記フッ素樹脂基板に突き合わせて半田で実装し、
ネットワークアナライザーを用いて、一方の評価用パッ
ケージの内部端子から高周波信号を入射してフッ素樹脂
基板上の配線を経由し、もう一方の評価用パッケージの
内部端子に透過してきた伝送信号を計測し、電力比のS
21パラメーター(dB)を算出して評価用パッケージ
の高周波端子1個分の伝送損失を評価した。
請求範囲外である比較例の試料番号1、3、5、7、
9、11、13、15及び17は、いずれも配線基板底
面に電磁結合により伝送される信号を受信するための伝
送線路を有することから、透過する信号は20GHzで
−1.8dB以下、60GHzで−3.8dB以下であ
るのに対し、本発明では受信のための伝送線路がなく、
外部電気回路基板上の配線層に直接電磁結合させること
により低抵抗導体を用いた試料番号2、4、6、8、1
0、12、14、16では、透過が20GHzで−1.
3dB以上、60GHzで−2.4dB以上、特にW導
体を用いた試料番号18は、その比較例が60GHzで
−5.9であるのに対して−2.5と、いずれも透過信
号が大きくなっていることが分かる。
O3 を、導体材料にWを用いた場合でも、配線基板底面
に信号伝送線路を設けず、外部電気回路基板上の配線層
に直接電磁結合させた実装構造とすることにより、透過
する信号を大きくすることが可能であり、信号伝送線路
の導体に低抵抗金属を用いれば、Wを用いたメタライズ
に比べて高周波信号の伝送損失を更に低減できることが
分かる。
配線基板底面に伝送線路がある比較例の場合には−10
dB以上であったが、配線基板底面に伝送線路がない本
発明では−10dB未満であった。
ある場合、外部電気回路基板上の配線層との接合により
反射が大きくなり透過する信号が小さくなっていること
が分かる。
実装構造は、半導体素子を収納あるいは搭載する側の絶
縁基体に設けた信号伝送線路と、係る配線基板を表面実
装する外部電気回路基板の配線層とで高周波信号を伝送
する一対の信号伝送線路を形成するようにして電磁結合
したことから、信号の伝送損失を極めて小さなものとし
て表面実装することが可能となり、しかも高周波信号が
伝送される信号伝送線路をAg、Cu、Au等の電気抵
抗の小さな導体材料で形成すれば高周波信号の損失を更
に低減できる上、絶縁基体や枠体を構成する誘電体材料
と伝送線路との同時焼成が可能となり、その量産性を高
めることができ配線基板を安価に製造することが可能と
なる。
ジに適用し、高周波用の半導体素子を収納して外部電気
回路基板に表面実装した実装構造を示す断面図である。
の図である。
導体素子を凹状蓋体により内部に封止する半導体素子収
納用パッケ−ジに適用して外部電気回路基板に表面実装
した実装構造を示す断面図である。
に半導体素子を直接接続した多層配線基板に適用して外
部電気回路基板に表面実装した実装構造を示す断面図で
ある。
側に信号伝送線路をそれぞれ形成し、絶縁基体中のグラ
ンド層に設けたスロット孔を介して高周波信号の入出力
部を電磁結合する半導体素子収納用パッケージを、外部
電気回路基板に表面実装した実装構造を示す断面図であ
る。
Claims (5)
- 【請求項1】誘電体材料を絶縁基体とする半導体素子を
収納あるいは搭載するための配線基板の表面に、前記半
導体素子を電気的に接続するための第1の信号伝送線路
を形成するとともに、前記絶縁基体内にスロット孔を有
するグランド層を形成し、一方でかかる配線基板を実装
する外部電気回路基板に形成された配線層を第2の信号
伝送線路として、前記配線基板に形成されたグランド層
のスロット孔を介して前記第1の信号伝送線路と第2の
信号伝送線路を電磁結合させるように、前記配線基板を
外部電気回路基板の配線層に実装して成ることを特徴と
する配線基板の実装構造。 - 【請求項2】前記配線基板が、絶縁基体と一体的に形成
され内側に半導体素子を収容する空所を形成するための
枠体を備え、該空所に収納した半導体素子を蓋体により
内部に封止する半導体素子収納用パッケージであること
を特徴とする請求項1記載の配線基板の実装構造。 - 【請求項3】前記配線基板が、絶縁基体上に搭載した半
導体素子を凹状蓋体により内部に封止する半導体素子収
納用パッケ−ジであることを特徴とする請求項1記載の
配線基板の実装構造。 - 【請求項4】前記信号伝送線路が銀(Ag)、銅(C
u)及び金(Au)の内の少なくとも1種により形成さ
れていることを特徴とする請求項1乃至請求項3のいず
れかに記載の配線基板の実装構造。 - 【請求項5】前記信号伝送線路は、周波数10GHz以
上の信号が伝送されることを特徴とする請求項1乃至請
求項4のいずれかに記載の配線基板の実装構造。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30012996A JP3426878B2 (ja) | 1996-11-12 | 1996-11-12 | 配線基板の実装構造 |
US08/884,223 US5952709A (en) | 1995-12-28 | 1997-06-27 | High-frequency semiconductor device and mounted structure thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30012996A JP3426878B2 (ja) | 1996-11-12 | 1996-11-12 | 配線基板の実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10144818A true JPH10144818A (ja) | 1998-05-29 |
JP3426878B2 JP3426878B2 (ja) | 2003-07-14 |
Family
ID=17881089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30012996A Expired - Fee Related JP3426878B2 (ja) | 1995-12-28 | 1996-11-12 | 配線基板の実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3426878B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273509A (ja) * | 2003-03-05 | 2004-09-30 | Sharp Corp | 高周波半導体装置の実装構造及びこれを用いた高周波送信装置並びに高周波受信装置 |
CN100364076C (zh) * | 2003-09-08 | 2008-01-23 | 日月光半导体制造股份有限公司 | 桥接形式的芯片封装结构及其制造方法 |
JP2010034212A (ja) * | 2008-07-28 | 2010-02-12 | Toshiba Corp | 高周波セラミックパッケージおよびその作製方法 |
-
1996
- 1996-11-12 JP JP30012996A patent/JP3426878B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273509A (ja) * | 2003-03-05 | 2004-09-30 | Sharp Corp | 高周波半導体装置の実装構造及びこれを用いた高周波送信装置並びに高周波受信装置 |
CN100364076C (zh) * | 2003-09-08 | 2008-01-23 | 日月光半导体制造股份有限公司 | 桥接形式的芯片封装结构及其制造方法 |
JP2010034212A (ja) * | 2008-07-28 | 2010-02-12 | Toshiba Corp | 高周波セラミックパッケージおよびその作製方法 |
US8476755B2 (en) | 2008-07-28 | 2013-07-02 | Kabushiki Kaisha Toshiba | High frequency ceramic package and fabrication method for the same |
Also Published As
Publication number | Publication date |
---|---|
JP3426878B2 (ja) | 2003-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001028413A (ja) | 高周波用パッケージ | |
JP3786545B2 (ja) | 配線基板とその接続構造 | |
JP3580680B2 (ja) | 高周波用パッケージおよびその接続構造 | |
JPH10303333A (ja) | 高周波用パッケージ | |
JP3631667B2 (ja) | 配線基板およびその導波管との接続構造 | |
JP3426878B2 (ja) | 配線基板の実装構造 | |
JP3935082B2 (ja) | 高周波用パッケージ | |
JP2001077612A (ja) | Rfユニット | |
JP2005243970A (ja) | 複合回路基板 | |
JP2002190540A (ja) | 半導体素子収納用パッケージ | |
JP4522010B2 (ja) | 入出力端子および半導体素子収納用パッケージおよび半導体装置 | |
JP3762109B2 (ja) | 配線基板の接続構造 | |
JP2002185222A (ja) | 配線基板 | |
JP3181036B2 (ja) | 高周波用パッケージの実装構造 | |
JP3439967B2 (ja) | 高周波半導体素子用パッケージ | |
JP3771853B2 (ja) | 入出力端子および半導体素子収納用パッケージ | |
JP3638528B2 (ja) | 半導体素子収納用パッケージ | |
JP2001230342A (ja) | 高周波回路部品搭載用基板の実装構造 | |
JP3681950B2 (ja) | 配線基板およびその導波管との接続構造 | |
JP3464119B2 (ja) | 高周波用パッケージ及びその接続構造 | |
JP3628254B2 (ja) | 半導体素子収納用パッケージ | |
JP2004088504A (ja) | 高周波素子収納用パッケージ | |
JP2004055570A (ja) | 高周波用パッケージ | |
JP3752472B2 (ja) | 半導体素子収納用パッケージ | |
JP2001144512A (ja) | 配線基板およびその導波管との接続構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090509 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090509 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20100509 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20110509 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20110509 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120509 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |