JPH10134988A - 集積回路のための非ブレークダウントリガ式静電気放電保護回路および製造方法 - Google Patents

集積回路のための非ブレークダウントリガ式静電気放電保護回路および製造方法

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JPH10134988A
JPH10134988A JP9252715A JP25271597A JPH10134988A JP H10134988 A JPH10134988 A JP H10134988A JP 9252715 A JP9252715 A JP 9252715A JP 25271597 A JP25271597 A JP 25271597A JP H10134988 A JPH10134988 A JP H10134988A
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voltage
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JP9252715A
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John H Quigley
ジョン・エイチ・クイグリー
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Abstract

(57)【要約】 【課題】 製造が容易であり、集積回路で生じ得る大部
分のＥＳＤ事象から回路を保護するＥＳＤ保護回路を提
供する。 【解決手段】 非ブレークダウントリガ式の静電気放電
（ＥＳＤ）保護回路１１は分圧器回路およびＳＣＲ２２
を具備する。分圧器は容量１７および抵抗１８を有す
る。分圧器は集積回路のパッドに接続されかつＥＳＤ事
象がパッドに印加されたときＳＣＲ２２をイネーブルす
るためのトリガ電圧を発生する。ＳＣＲ２２のためのト
リガ電圧を計算するために最悪の場合のＥＳＤ電圧トラ
ンジェントが使用される。トリガ電圧は集積回路への損
傷が生じる電圧より低い電圧に選択される。ＳＣＲ２２
は通常の信号レベルがＳＣＲ２２をトリガするのを防止
するターンオン時定数を持つよう設計される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般的には、集
積回路のための高電圧保護回路に関し、かつより特定的
には、集積回路の静電気放電（Ｅｌｅｃｔｒｏｓｔａｔ
ｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）保護に関する。
【０００２】
【従来の技術】集積回路は典型的には数多くの回路を備
えたより大きなシステムの１つの要素である。集積回路
の間の相互接続は数多くの形式を取る。例えば、集積回
路はパッケージに入れられ、ワイヤが集積回路の金属パ
ッドとパッケージのリードとの間に接合される。前記パ
ッケージのリードは典型的には集積回路板または集積回
路ソケットに接続される。高密度相互接続フォーマット
は集積回路の各々の金属パッド上にはんだボールを置
く。集積回路ははんだを介して他の基板上の対応する金
属パッドに接続される。いずれの場合も、集積回路の金
属パッドは集積回路の外部の回路と集積回路の内部の回
路との間のインタフェース回路となる。
【０００３】集積回路はウェーハ処理の後に、試験の間
に、パッケージの間に、かつシステムに入れられる場合
に手を触れられ取り扱われることは避けることができな
い。集積回路を手で触れることはデバイスを静電気放電
にさらすことになる。集積回路の信頼性および早すぎる
障害は静電気放電（ＥＳＤ）の結果である。ＥＳＤ事象
は極めて高い電圧を生じさせこれは集積回路のデバイス
を損傷する可能性がある。
【０００４】パッドまたは接続ポイントは集積回路内部
の回路への経路である。パッドに加えられる静電気放電
（ＥＳＤ）事象は典型的には１，０００ボルトを越える
電圧をパッドに接続された回路に結合する。一般にパッ
ドに接続される最初の回路は入力または出力回路であ
る。一般に、ＥＳＤ事象はもしそれがＥＳＤ回路によっ
て保護されていなければ入力／出力（Ｉ／Ｏ）回路を損
傷する。ＥＳＤ事象は集積回路へのその入力において見
境のないものである。ＥＳＤ事象は集積回路のいずれの
Ｉ／Ｏ回路にも、あるいは集積回路のＩ／Ｏ回路の間に
も結合される。
【０００５】
【発明が解決しようとする課題】一般に、ＥＳＤ保護回
路は集積回路のパッド領域の近くに導入される。ＥＳＤ
保護回路は有害な電圧または電流が集積回路の回路を損
傷する前にＥＳＤ事象を消散させる。ＥＳＤ保護回路に
伴う問題は保護のメカニズムが全ての動作条件に渡り信
頼性があるものではないことである。Ｉ／Ｏ回路におけ
るデバイスのブレークダウンメカニズム（ＥＳＤ事象に
よる）およびＥＳＤ保護回路が動作可能になるポイント
の双方はＥＳＤ回路の開発における考慮事項の重要な点
である。
【０００６】ＥＳＤ保護回路における他の設計要因はパ
ッドの近くにそれが使用する面積である。大部分の集積
回路は今日の集積回路プロセスにおいて利用可能な高密
度のためパッドによって制限される。高密度のＥＳＤ保
護回路はダイ面積を低減しかつパッド密度を増大する上
での助けとなるであろう。
【０００７】もし容易に製造可能でありかつ集積回路に
対して生じ得る大部分のＥＳＤ事象からの保護を提供す
るＥＳＤ保護回路が提供できれば大きな利益になるであ
ろう。
【０００８】
【課題を解決するための手段】一般に、集積回路の入力
／出力（Ｉ／Ｏ）回路はパッドに接続している。該パッ
ドはプローブカード（試験）、ワイヤボンド、またはは
んだボールのための物理的接続ポイントとしても作用す
る。集積回路は外部相互接続のために何百または何千も
の金属パッドを有することがある。
【０００９】集積回路に伴う１つの問題はそれらが製造
および組立てプロセスの間に渡り手を触れられあるいは
取り扱われる（ｈａｎｄｌｅｄ）ことである。集積回路
のパッドのいずれかに加えられる静電気放電は実質的な
損傷を引き起こしあるいは信頼性に影響を与える可能性
がある。この問題は静電気放電（ＥＳＤ）が試験の後に
生じた場合には検出されない状態となる。したがって、
製造者は機能しないかあるいは信頼性のない部品を現場
においてシステムに使用する可能性がある。この筋書き
は今日の製造環境においては絶対に耐えられないもので
ある。
【００１０】ＥＳＤ事象は金属パッドを通して入りかつ
典型的には入力／出力回路におけるデバイスを損傷する
ことが知られている。損傷はまたＥＳＤ事象が減衰され
ることなくＩ／Ｏ回路を通った場合にチップの内部で生
じ得る。入力／出力回路（Ｉ／Ｏ回路）は典型的には信
号を受けかつ送り出すために集積回路の周辺に沿ったパ
ッドの近くに配置される。集積回路への損傷を防止する
ために、ＥＳＤ保護回路は各々のパッドの近くに配置さ
れて集積回路の回路が損傷される前に静電気放電を検知
しかつ抑圧するよう構成される。
【００１１】ＥＳＤ事象は集積回路に結合される静電気
放電として定義される。ＥＳＤ事象は２つの方法で分類
され、第１に、ＥＳＤ事象は集積回路のいずれか２つの
パッドの間で生じ、かつ第２に、ＥＳＤ事象は集積回路
およびいずれか他の物体との間で生じ得る。
【００１２】Ｉ／Ｏ回路上のＥＳＤ回路によって提供さ
れる保護は典型的にはＭＩＬ−ＳＴＤ ８８３Ｃまたは
ＤＯＤ−ＳＴＤ １６８６Ａを使用して測定される。Ｅ
ＳＤテスタは特定の電圧および電流波形のＥＳＤ事象を
提供する。ＥＳＤテスタは集積回路の任意の２つのパッ
ド（またはパッドのグループ）の間でＥＳＤ事象を提供
する。したがって、ＥＳＤ保護回路は集積回路のいずれ
か２つのＩ／Ｏパッドの間、Ｉ／Ｏパッドから電源ライ
ン、または電源ラインの間でのＥＳＤから保護しなけれ
ばならない。
【００１３】ＥＳＤ事象による損傷を防止する上で通常
使用される素子はシリコン制御整流器（ＳＣＲ）であ
る。ＳＣＲはＥＳＤ保護回路としてそれを有用にする理
想的な特性を有する。ＳＣＲはトリガ電圧によってイネ
ーブルされる。ＳＣＲは一旦トリガ電圧が印加されると
急速にターンオンしそれが集積回路への損傷を防止する
よう迅速に反応できるようにする。ＳＣＲはＥＳＤ事象
を効果的にショートして損傷電圧がいずれかの回路に印
加されるのを防止する極めて低いインピーダンスを有す
る。
【００１４】ＳＣＲがどのようにトリガされるかは種々
のＥＳＤ保護回路の間で変化する。例えば、従来技術の
ＥＳＤ保護回路はＳＣＲをトリガするために電界効果ト
ランジスタ（ＦＥＴ）を使用する。トリガ電圧を発生す
るためのメカニズムはＦＥＴがブレークダウンできるよ
うにすることであり、それによってある電圧をＳＣＲに
結合する。この方法に伴う問題はＦＥＴがそれが集積回
路上の他のデバイスの前にブレークダウンすることを保
証するようスケーリングされなければならないことであ
る。ＦＥＴが最初にブレークダウンするよう修正するこ
とは余分のウェーハ処理工程を必要とし製造プロセスに
コストおよび複雑さを加える。あるいは、パッドに近接
したデバイス（それらは一般にＥＳＤによって損傷され
る）を性能の損失を伴うがトリガＦＥＴよりも高いブレ
ークダウン電圧を持つよう修正することもできる。
【００１５】
【発明の実施の形態】図１は、本発明に係わるパッドに
結合された静電気放電（ＥＳＤ）保護回路１１の電気回
路図を示す。ＥＳＤ保護回路１１はトリガ機構としてデ
バイスのブレークダウンを使用せず、したがってそれは
ＥＳＤ事象が発生するたびごとに動作可能である。ＥＳ
Ｄ保護回路１１は半導体ウェーハ上に容易に集積されか
つパッドの近くに配置できるように充分小さくなってい
る。ＥＳＤ保護回路１１はシリコン制御整流器（ＳＣ
Ｒ）２２、容量１７、および抵抗１８を備えている。パ
ッドに印加される静電気放電は容量１７を通して結合さ
れかつ抵抗１８にわたり電圧を発生する。抵抗１８にわ
たる電圧はＳＣＲ２２をトリガしパッドを電源端子Ｖｓ
ｓにショートさせる。ＳＣＲ２２は静電気放電をシャン
ト（ｓｈｕｎｔ）してまたは分路を形成して損傷電圧が
パッドに結合された他の回路に結合されるのを防止す
る。
【００１６】ＳＣＲ２２はトランジスタ１２，１３およ
び１６、および抵抗１４および１５から構成される。ト
ランジスタ１２および１３はそれぞれ第１の電極、制御
電極、および第２の電極に対応するコレクタ、ベースお
よびエミッタを有する。トランジスタ１２はＰＮＰバイ
ポーラトランジスタである。トランジスタ１３はＮＰＮ
バイポーラトランジスタである。トランジスタ１６はそ
れぞれ第１の電極、制御電極、および第２の電極に対応
するドレイン、ゲート、およびソースを有する。トラン
ジスタ１６は絶縁ゲート電界効果トランジスタ（ＩＧＦ
ＥＴ）である。抵抗１４および１５はＳＣＲ２２の集積
されたものに関連する寄生抵抗である。
【００１７】トランジスタ１２はノード２０に接続され
たコレクタ、ノード１９に接続されたベース、およびパ
ッドに接続されたエミッタを有する。トランジスタ１３
はノード１９に接続されたコレクタ、ノード２０に接続
されたベース、および前記電源端子Ｖｓｓに接続された
エミッタを有する。抵抗１５は前記パッドに接続された
第１の端子およびノード１９に接続された第２の端子を
有する。抵抗１４はノード２０に接続された第１の端子
および前記電源端子Ｖｓｓに接続された第２の端子を有
する。トランジスタ１６はノード１９に接続されたドレ
イン、ノード２１に接続されたゲート、およびノード２
０に接続されたソースを有する。容量１７はパッドに接
続された第１の端子およびノード２１に接続された第２
の端子を有する。抵抗１８はノード２１に接続された第
１の端子および電源端子Ｖｓｓに接続された第２の端子
を有する。
【００１８】ＥＳＤ保護回路１１の一実施形態では、前
記パッドに接続された回路はＩＧＦＥＴをベースとした
回路である。直接の関心事は一般にパッドに結合される
入力／出力（Ｉ／Ｏ）回路である。該Ｉ／Ｏ回路はその
パッドへの近接のために最初に損傷されるものである。
一般に、パッドに接続された回路（例えば、大きな出力
ドライバ装置）への損傷はゲート酸化物のブレークダウ
ンによる。ＥＳＤ保護回路１１はＥＳＤ事象によってゲ
ート酸化物が損傷される前にイネーブルされる。ＳＣＲ
２２は集積回路における回路を損傷し得る電圧を生じさ
せることなくＥＳＤ事象のエネルギを効果的に放電する
極めて低いインピーダンスを有する。
【００１９】容量１７および抵抗１８はパッドに印加さ
れる過渡電圧によるＳＣＲ２２への制御電圧を発生する
ための電圧分圧回路を形成する。トランジスタ１２およ
び１３は正のフィードバックネットワークを形成し、こ
の場合トランジスタ１２からの電流はトランジスタ１３
のベースをドライブしかつトランジスタ１３からのコレ
クタ電流はトランジスタ１２のベースをドライブする。
抵抗１４および１５はＳＣＲ２２の配置による寄生抵抗
である。抵抗１４および１５の典型的な値はそれぞれ１
０オームおよび２０００オームである。抵抗１４および
１５は双方ともＳＣＲ２２の性能に大きな影響を与えな
い抵抗値を有し、かつしたがって計算には入れられてい
ないが、抵抗が存在することに気がつくべきでありかつ
抵抗１４または１５が高い値を有する場合にはそれを考
慮することができる。
【００２０】容量１７および抵抗１８を備えた電圧分圧
器の動作に対して２つの要因が関連する。第１に、ＳＣ
Ｒ２２は通常の信号がパッドに印加される場合にはトリ
ガされるべきではない。第２に、電圧分圧器はパッドに
おいてＥＳＤ事象が生じた場合にＳＣＲ２２をトリガす
べきである。正常なまたは通常の信号、およびＥＳＤ事
象はノード２１に電圧を発生させる過渡電圧を生じさせ
る。ＥＳＤ事象の表現は容量１７および抵抗１８の値が
計算される前に必要とされる。
【００２１】静電気放電のための良く知られたモデルは
「人体モデル（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ：Ｈ
ＢＭ）」である。人体モデルは集積回路の１つのピンに
触れる人間を表わす直列抵抗／インダクタ／容量（ＲＬ
Ｃ）回路を通してＥＳＤ事象を表わす。ＥＳＤ事象はま
た他のピンを通ってその人間（ＲＬＣ回路）および集積
回路のための回路を完成させるための共通の戻りポイン
トを有する。図２は人体モデルのＥＳＤ事象のグラフで
ある。ＨＢＭ ＥＳＤ事象は１ナノセカンドと１０ナノ
セカンドの間の立上り時間ｔＨＢＭを有する高速の立上
り電圧または電流トランジェントによって特徴付けられ
る。ＥＳＤ事象に対する電圧レベルは数百または数千ボ
ルトのオーダにある。図１のＥＳＤ保護回路１１は上に
述べた立上り時間ｔＨＢＭの間にトリガしかつＨＢＭ
ＥＳＤ事象をシャントしなければならない。
【００２２】前に述べたように、ＩＧＦＥＴをベースと
した集積回路におけるＥＳＤ事象はゲート酸化物を損傷
する。ゲート酸化物のブレークダウンの経験的な分析は
ＤＣ電圧よりも電圧トランジェントに対してより高い電
圧で損傷が生じることを示している。明瞭化のためかつ
例示の目的で、図１のＥＳＤ保護回路１１の容量１７お
よび抵抗１８に対する値を決定するために典型的な半導
体ウェーハプロセスの例を使用するのが最も良い。例え
ば、０．８ミクロンのゲート長さを有するＩＧＦＥＴウ
ェーハプロセスは１００オングストロームの厚さを有す
るゲート酸化物を使用する。経験的な分析はゲート酸化
物のブレークダウンは１０ボルトのＤＣ電圧がゲート酸
化物にわたり印加されるかあるいは２０ボルトの過渡電
圧が印加された場合に生じることを示している。図１に
戻ると、ＥＳＤ保護回路１１はパッドが２０ボルトに到
達する前にＳＣＲ２２をイネーブルしなければならず、
それはＥＳＤ事象はゲート酸化物のブレークダウンに対
するより高い電圧に対応する過渡現象であるためであ
る。
【００２３】ゲート酸化物は２０ボルトのトランジェン
トに耐えることができるが、ある電圧、例えば１２ボル
ト、がトリガ電圧（Ｖｔｒｉｇｇｅｒ）として選択され
該電圧はＥＳＤ事象の間にＥＳＤ保護回路１１がイネー
ブルされることを保証する上での誤差に対して大きなマ
ージンを提供する。前記電圧Ｖｔｒｉｇｇｅｒはパッド
における電圧である。前に述べたように、抵抗１４（１
０オーム）および１５（２０００オーム）はＥＳＤ保護
回路１１の設計に対して大きな影響を持たず、かつした
がって計算には含まれていない。
【００２４】トランジスタ１６はノード２１における電
圧がトランジスタ１６のしきい値電圧を超えた場合にト
ランジスタ１２をターンオンするためにイネーブルされ
る。この種のデバイスに対する典型的なしきい値電圧は
０．５ボルト（Ｖｔｈ）である。容量１７（Ｃ１７）お
よび抵抗１８（Ｒ１８）は電圧分圧器を形成する。該電
圧分圧器は過渡状態の下で次の数式１に対応するノード
２１の電圧（Ｖ２１）を発生する。
【数１】Ｖ２１＝Ｖｔｒｉｇｇｅｒ＊（Ｒ１８／（Ｒ１
８＋（１／ω＊Ｃ１７））） この場合Ｖｔｒｉｇｇｅｒはパッドにおける電圧であ
り、かつωは２πｆ（ｆ＝周波数）である。この例で
は、前記トリガ電圧は１２ボルト（ｖ）でありかつ該ト
リガ電圧でのノード２１における電圧は０．５ボルト
（トランジスタ１６のしきい値電圧）である。
【００２５】ＥＳＤ保護回路１１の設計者にとって利用
可能な選択肢は、抵抗１８の値を選択しかつ容量１７に
ついて数式１を解くか、あるいは容量１７の値を選択し
かつ抵抗１８について数式１を解くことである。この例
では、トランジスタ１６の配置において容量１７を集積
するのが都合がよい。トランジスタ１６は多結晶シリコ
ン（ｐｏｌｙｓｉｌｉｃｏｎ）ゲートを有するＩＧＦＥ
Ｔである。容量Ｃ１７を形成する効率的な方法は第１層
の金属をトランジスタ１６の多結晶シリコンゲートの上
に形成することである。２酸化シリコンの誘電体が第１
層の金属を多結晶シリコンから絶縁する。第１層の金属
は容量１２の頭部プレートを形成しかつ多結晶シリコン
ゲートが容量１７の底部プレートを形成する。例えば、
上に述べたプロセスで形成されるトランジスタ１６は第
１層の金属と共に１５フェムトファラッド（ｆｅｍｔｏ
ｆａｒａｄｓ：ｆＦ）の容量を生成する多結晶シリコン
ゲート領域を有する。容量１７をこのようにして形成す
ることはＥＳＤ保護装置１１が最も小さな可能な寸法を
持つことができるようにする。
【００２６】前記数式１は周波数項ω＝２πｆを有する
ことに注目すべきである。電圧トランジェントは１つの
純粋の周波数ではない。電圧トランジェントは通常高速
の立上り時間が伝送できるかを決定するために伝送ライ
ン計算のような用途において周波数に変換される。人体
モデルのＥＳＤ事象に対する最悪の筋書きは１０ナノセ
カンド（ｎｓ）の立上り時間（ｔｒ（ｅｓｄ））であ
る。１０ナノセカンドの立上り時間はＥＳＤ保護回路１
１によって放電されなければならない最悪の場合のエネ
ルギに対応する。数式２はＥＳＤ事象に対する立上り時
間対周波数変換方程式である。
【数２】ｆｅｓｄ＝０．３７／ｔｒ（ｅｓｄ）
【００２７】抵抗１８について前記数式１を解きかつ周
波数項に対して数式２を使用することにより次の数式３
を得ることができる。
【数３】Ｒ１８＝（１／（２πｆｅｓｄ＊Ｃ１８））＊
（１／（（Ｖｔｒｉｇｇｅｒ／Ｖ２１）−１））
【００２８】数式３の変数に対する値を入れることによ
り（ｆｅｓｄ＝０．３７／１０ｎｓ，Ｃ１８＝１５ｆ
Ｆ，Ｖｔｒｉｇｇｅｒ＝１２ｖ、およびＶ２１＝０．５
ｖ）、１２．４６８キロオームの抵抗値（Ｒ１８）を得
る。
【００２９】シリコン制御整流器（ＳＣＲ）がトリガす
る速度はＥＳＤ事象をシャントする上での遅延に対応す
る。ＳＣＲ時定数表現の１次の近似が上に述べた０．８
ミクロンのゲート長さのＩＧＦＥＴプロセスのパラメー
タを使用して説明される。例示的なＩＧＦＥＴプロセス
ではＰ型基板が使用される。Ｐ型ＩＧＦＥＴトランジス
タはＮウェルに形成され、一方Ｎ型ＩＧＦＥＴトランジ
スタはＰ型基板に形成される。
【００３０】ＳＣＲ２２はバイポーラトランジスタ１２
および１３を具備する。トランジスタ１３は横型（ｌａ
ｔｅｒａｌ）デバイスとして形成されたＮＰＮトランジ
スタである。トランジスタ１３はエミッタとしてＮ＋領
域を、ベースとしてＰ−型基板を、そしてコレクタとし
てＮウェルを有する。Ｎ＋領域およびＮウェルの双方は
前記Ｐ型基板に形成される。トランジスタ１２は縦型
（ｖｅｒｔｉｃａｌ）デバイスとして形成されたＰＮＰ
トランジスタである。トランジスタ１２はエミッタとし
てＰ＋領域を有し、Ｎウェルはベースであり、かつＰ型
基板はコレクタである。Ｐ＋領域（ＰＮＰのエミッタ）
はＮウェルに形成される。ＮウェルはＮＰＮトランジス
タのコレクタであり、かつＰＮＰトランジスタのベース
であることに注意を要する。同様にＰ型基板はＰＮＰト
ランジスタのコレクタでありかつＮＰＮトランジスタの
ベースである。縦型ＰＮＰトランジスタはＳＣＲ２２の
高利得デバイスである。トランジスタ１６はトランジス
タ１２からベース電流を引き込みトランジスタ１２およ
び１３の間で正のフィードバックを開始する。
【００３１】上記例のプロセスにおいては、トランジス
タ１３は８．２ミクロンのトランジスタベース幅（Ｗ
ｐ）を有する横型ＮＰＮトランジスタである。トランジ
スタ１３のベース幅はＮウェル（コレクタ）からＮ＋エ
ミッタまでの距離として定義される。ＮＰＮトランジス
タに対するベース移動度（ｍｏｂｉｌｉｔｙ）μｐは１
５０（ｃｍ２／ボルト＊秒）である。ＮＰＮトランジス
タのベース拡散係数Ｄｐは０．２６（ボルト＊ミクロ
ン）である。
【００３２】トランジスタ１２は１．０ミクロンのトラ
ンジスタベース幅（Ｗｎ）を有する縦型ＰＮＰトランジ
スタである。トランジスタ１２のベース幅はＰ＋エミッ
タとＰ−型基板との間の距離として定義される。ＰＮＰ
トランジスタに対するベース移動度μｎは４００（ｃｍ
２／ボルト＊秒）である。ＰＮＰトランジスタのベース
拡散係数Ｄｎは０．２６（ボルト＊ミクロン）である。
【００３３】ＮＰＮトランジスタに対する時定数ｔ
ＮＰＮは次の数式４によって規定される。
【数４】ｔＮＰＮ＝Ｗｐ２／（２＊Ｄｐ） 例示的なプロセスに対する数値を入れることにより８
６．２０５ナノセカンドのｔＮＰＮを得る。
【００３４】ＰＮＰトランジスタに対する時定数ｔ
ＰＮＰは次の数式５によって規定される。
【数５】ｔＰＮＰ＝Ｗｎ２／（２＊Ｄｎ） 例示的なプロセスに対する数値を入れることにより０．
４８１ナノセカンドのｔＰＮＰを得る。横型ＮＰＮトラ
ンジスタは予期されるように縦型ＰＮＰトランジスタよ
りもかなり低速である。
【００３５】前記１次ＳＣＲ時定数ｔＳＣＲは次の数式
６に示されるようにＮＰＮおよびＰＮＰトランジスタの
時定数の積の平方根として定義される。
【数６】ｔＳＣＲ＝（ｔＮＰＮ＊ｔＰＮＰ）１／２ 数式４および５において計算された時定数に対する値を
使用することより６．４３８ナノセカンドのＳＣＲ時定
数を得る。ＨＢＭ ＥＳＤモデルは上に述べたように１
ナノセカンドほどの高速であるが、通常パッドおよび電
源バスに配置されるダイオードのような他のＥＳＤ保護
装置が集積回路の容量全体にわたりＥＳＤ事象の初期過
渡部分を分配し、それによって大幅にトランジェントを
低速化する。これはＳＣＲが人体モデルにおける全ての
状況の下で作動できるようにする。
【００３６】ＳＣＲ２２に対する時定数は重要であり、
その理由はそれがＳＣＲ２２をイネーブルするのに必要
な最小電圧トランジェント期間を規定するからである。
言い換えれば、ＳＣＲ２２は通常の信号が集積回路のパ
ッドに印加されたときにイネーブルされるべきではな
い。前記数式１を解くと、パッドにおける電圧（Ｖｔｒ
ｉｇｇｅｒ）は次の数式７を生み出す。
【数７】Ｖｔｒｉｇｇｅｒ＝Ｖ２１＊（１＋（１／（Ｒ
１８＊ω＊Ｃ１７）） この例では、ＳＣＲ２２に対する時定数は電圧トランジ
ェントの等価な周波数のために数式７に与えられる。数
式８はＳＣＲ２２がトリガするのに必要な最小電圧トラ
ンジェントを規定する。
【数８】Ｖｔｒｉｇｇｅｒ＝Ｖ２１＊（１＋（ｔＳＣＲ
／（２π＊０．３７＊Ｒ１８＊Ｃ１７）））
【００３７】数式８を解くことにより７．９０３ボルト
の値がＳＣＲ２２をトリガするための最小電圧として得
られる。したがって、このプロセスを使用する集積回路
の通常の動作状態の下では（３ボルトの信号レベル）、
電圧トランジェントの速度と独立にＳＣＲ２２をトリガ
することは不可能である。
【００３８】
【発明の効果】以上から、ＥＳＤ事象が集積回路のパッ
ドに加えられたときにＥＳＤ損傷を防止するＥＳＤ保護
回路が提供されたことが理解されるべきである。このＥ
ＳＤ保護回路はＳＣＲに対するトリガ機構としてデバイ
スのブレークダウンを使用しない。容量および抵抗を備
えた電圧分圧回路が使用されてＥＳＤ事象においてＳＣ
Ｒをイネーブルするための電圧を印加する。前記電圧分
圧回路はＥＳＤ事象のモデルの範囲に対してトリガしな
ければならず、それでもそれは集積回路に印加されるあ
るいは集積回路によって提供される信号に対してトリガ
してはならない。この基準を達成するため、ＳＣＲはＥ
ＳＤ事象の電圧トランジェントの最悪の場合のモデルに
基づき集積回路の動作電圧より充分大きな電圧でトリガ
するよう設計される。ＳＣＲの遅延時間は集積回路の通
常の信号がＳＣＲをトリガするのを防止するように充分
長くされる。したがって、広い範囲の動作条件にわたり
動作する信頼性ある、正確な、かつ製造するのが容易な
ＥＳＤ保護回路を製造する方法が提供される。
【００３９】本発明の特定の実施形態が示されかつ説明
されたが、当業者にはさらに他の修正および改善を成す
ことができる。本発明は示された特定の形式に限定され
るのではなくかつ添付の特許請求の範囲によりこの発明
の精神および範囲から離れることのない全ての変更をカ
バーすることを意図している。
【図面の簡単な説明】
【図１】本発明に係わるパッドに結合された静電気放電
（ＥＳＤ）保護回路の電気回路図である。
【図２】人体モデルのＥＳＤ事象を示すグラフである。
【符号の説明】
１１ 静電気放電（ＥＳＤ）保護回路 １２，１３ バイポーラトランジスタ １４，１５，１８ 抵抗 １６ 絶縁ゲート電界効果トランジスタ １７ 容量 ２２ ＳＣＲ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 集積回路のパッドに結合された静電気放
    電（ＥＳＤ）保護回路（１１）であって、 前記パッドに結合された第１の端子および第２の端子を
    有する容量（１７）、 前記容量（１７）の前記第２の端子に結合された第１の
    端子および電源端子に結合されて電源電圧を受けるため
    の第２の端子を有する抵抗（１８）であって、前記容量
    （１７）および前記抵抗（１８）は電圧分圧器を形成す
    るもの、そして前記パッドに結合された第１の端子、前
    記容量の前記第２の端子に結合されたトリガ入力、およ
    び前記電源端子に結合された第２の端子を有するシリコ
    ン制御整流器（ＳＣＲ）（２２）であって、前記パッド
    に印加される過渡電圧が所定のエネルギレベルより上で
    前記ＳＣＲ（２２）をトリガするもの、 を具備することを特徴とする静電気放電（ＥＳＤ）保護
    回路（１１）。
  2. 【請求項２】 前記ＳＣＲ（２２）は、 前記電源端子に結合された第１の電極、前記パッドに結
    合された制御電極、および前記パッドに結合された第２
    の電極を有する第１のトランジスタ（１２）、そして前
    記第１のトランジスタ（１２）の前記制御電極に結合さ
    れた第１の電極、前記電源端子に結合された制御電極、
    および前記電源端子に結合された第２の電極を有する第
    ２のトランジスタ（１３）、 を具備することを特徴とする請求項１に記載の静電気放
    電保護回路（１１）。
  3. 【請求項３】 前記ＳＣＲはさらに前記第１のトランジ
    スタ（１２）の前記第２の電極と前記第１のトランジス
    タ（１２）の前記制御電極との間に結合された第１の抵
    抗（１２）を含むことを特徴とする請求項２に記載の静
    電気放電保護回路（１１）。
  4. 【請求項４】 集積回路のパッドにおいて損傷を防止す
    るために静電気放電（ＥＳＤ）事象をシャントするため
    にシリコン制御整流器（ＳＣＲ）（２２）をトリガする
    電圧分圧器のための値を選択する方法であって、前記電
    圧分圧器は前記パッドと電源端子との間に抵抗（１８）
    と直列に結合された容量（１７）を備え、前記方法は、 前記パッドにおけるトリガ電圧を前記集積回路の最大過
    渡電圧より低く選択する段階、そしてＥＳＤ事象の最悪
    の場合の立上り時間に対応する周波数で前記電圧分圧器
    の値を計算する段階、 を具備することを特徴とする電圧分圧器のための値を選
    択する方法。
  5. 【請求項５】 静電気放電（ＥＳＤ）事象をシャントす
    るためにシリコン制御整流器（ＳＣＲ）（２２）をイネ
    ーブルするための電圧分圧回路であって、前記ＳＣＲは
    集積回路のパッドと電源端子との間に結合され、前記電
    圧分圧回路は、 前記パッドに結合された第１の端子および前記ＳＣＲ
    （２２）の制御端子に結合された第２の端子を有する容
    量（１７）、そして前記容量（１７）の前記第２の端子
    に結合された第１の端子および前記電源端子に結合され
    た第２の端子を有する抵抗（１８）であって、前記パッ
    ドに印加される過渡電圧は前記ＳＣＲ（２２）をイネー
    ブルし、前記過渡電圧は前記集積回路の最大過渡電圧よ
    り低い所定の電圧を超え、かつ、前記容量（１７）およ
    び抵抗（１８）の値は最悪の場合の静電気放電事象に対
    応する周波数で前記ＳＣＲ（２２）をトリガするよう計
    算されるもの、 を具備することを特徴とするシリコン制御整流器（ＳＣ
    Ｒ）（２２）をイネーブルするための電圧分圧回路。
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