JPH10133618A

JPH10133618A - 画像信号処理装置

Info

Publication number: JPH10133618A
Application number: JP8287104A
Authority: JP
Inventors: Mamoru Kano; 護加納; Masuyoshi Kurokawa; 益義黒川; Kenichiro Nakamura; 憲一郎中村; Seiichiro Iwase; 清一郎岩瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-29
Filing date: 1996-10-29
Publication date: 1998-05-22
Anticipated expiration: 2016-10-29
Also published as: JP3444112B2

Abstract

(57)【要約】【課題】任意比率の画素数変換や走査線数変換を実現
可能にし、設計後のビット精度の変更や新たなフォーマ
ット仕様の追加等に対応できるようにする。【解決手段】各要素プロセッサ１０は、画素データと
位相情報番号を保存するローカルメモリ１５と、入力画
素データをローカルメモリ１５に転送する入力レジスタ
１１と、画素スキップ情報を格納する入力スキップレジ
スタ１２及び出力スキップレジスタ１４と、位相情報番
号に基づいて所定のフィルタ演算を行う演算処理部１６
と、ローカルメモリ１５から取り出された入力画素デー
タ又は演算後の画素データを格納する出力レジスタ１３
とを有し、画素数拡大時には画素スキップ情報に基づい
て入力レジスタ１１に入力画素データを離散的に格納
し、逆に画素数縮小時には画素スキップ情報に基づいて
出力レジスタ１４にローカルメモリ１５からの画素デー
タを離散的に格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素数変換処理や
走査線変換等の画像信号処理を行う画像信号処理装置に
関する。

【０００２】

【従来の技術】近年になって、半導体技術、半導体の処
理スピード性能の向上により、映像信号のディジタル信
号処理が行われるようになってきた。また、最近では画
像表示装置も従来のブラウン管に代わり、ＬＣＤ（Liqu
id Crystal Display：液晶ディスプレイ）表示装置やプ
ラズマディスプレイ装置等に代表される固定画素表示装
置が広く普及しつつある。

【０００３】また、最近は、いわゆるＮＴＳＣ(Nationa
l Television System Committee)信号、ＰＡＬ(Phase A
lternation by Line)信号などの標準テレビジョン放送
方式のみならず、ＨＤＴＶ(High Definition Televisio
n)信号や、ＶＧＡ(Video Graphics Array)信号、ＳＶＧ
Ａ(Super VGA)信号、ＸＶＧＡ(extended VGA)信号など
様々なフォーマットの信号を表示できることが求められ
ている。

【０００４】これら様々なフォーマットでは、それぞれ
扱う画素数がまちまちである。このようなそれぞれ画素
数が異なる各種のフォーマットの映像信号を表示する場
合、上記ブラウン管等のアナログ表示デバイスであれ
ば、１走査線時間当たりの画素数に応じて電子ビームの
偏向速度を変えてやれば済む。

【０００５】しかし、上記固定画素表示装置において
は、扱える画素数が固定しているため、上述のブラウン
管の場合のような従来のアナログ技術は使えない。その
ため、これら様々なフォーマットの信号を上述のような
固定画素表示装置に対して表示させるためには、ディジ
タル信号処理による任意の画素数変換、或いは走査線数
変換が不可欠である。

【０００６】上述の画素数変換処理について、以下にそ
の概要を説明する。

【０００７】画素数変換処理とは、１走査線期間におい
て入力画素数に対して出力画素数を所望の画素数に増減
する処理であり、例えば入出力のサンプリング周波数が
同じであるとした場合に、画素数を増加させたならば入
力画像の拡大処理（拡大画素数変換処理）となり、逆に
画素数を減少させたならば入力画像の処理（縮小画素数
変換処理）となる。別の言い方として、画素数ではな
く、入出力の画素と画素のサンプリングという点でとら
えれば、元々あるサンプリング点のデータから、元々の
サンプリング位置とは異なる点のデータを作り出すこと
になり、この異なる点のデータを、入力された画素デー
タから補間により補間画素を生成することに相当する。

【０００８】この補間方法には様々な方法があり、ここ
ではその一例として後述するキュービック補間関数を用
いた補間法について説明する。

【０００９】先ず、例えば入力画素２個に対して出力画
素３個を作り出すような２：３拡大画素数変換の原理に
ついて説明する。

【００１０】図１１には上記２：３拡大画素数変換の原
理を説明するための図を示す。なお、この図１１では、
各入力画素の値をそれぞれＲ_i-1，Ｒ_i，Ｒ_i+1，Ｒ_i+2，
Ｒ_i+3，・・・とし、各出力画素の値をそれぞれＱ_j，Ｑ
_j+1，Ｑ_j+2，Ｑ_j+3，・・・として表している。また、
図１１の中のＰ₁，Ｐ₂，Ｐ₃，Ｐ₁，・・・は、入力画素
と出力画素の位相のずれ（位相情報）を表している。

【００１１】ここで、上記２：３拡大画素数変換におい
ては、この図１１のように入力画素２個に対して出力画
素３個を作り出すようにしており、入力画素と出力画素
の関係は、出力画素の値がその近傍の入力画素から計算
されるという関係になっている。上記出力画素を生成す
るための上記近傍範囲としてどのくらいまでの範囲を使
用するか、或いは入力画素から補間により出力画素を計
算する際の各係数の値としてどのような係数値を使用す
るかなどにより、様々な補間法が存在するが、以下の説
明では、上記近傍範囲として４点（４画素）分の範囲か
ら補間するキュービック補間を例に挙げている。

【００１２】上記キュービック補間にて使用されるキュ
ービック補間関数Ｃｕｂ(x)を図１２に示し、その関数
式を式（１）に示す。ただし、式（１）に示されるキュ
ービック補間関数の横軸は原画像をディジタル信号にサ
ンプリングする際のサンプリング間隔で正規化されてい
るものとする。

【００１３】Ｃｕｂ(x)＝｜ｘ｜³−２｜ｘ｜²＋１（｜ｘ｜≦１の時）Ｃｕｂ(x)＝−｜ｘ｜³＋５｜ｘ｜²−８｜ｘ｜＋４（１＜｜ｘ｜≦２の時）Ｃｕｂ(x)＝０（２＜｜ｘ｜の時）・・・（１）拡大画素数変換の場合、各出力画素の補間値は、入力画
素のサンプリング値とキュービック関数との畳み込み演
算で表され、出力画素の補間値は次式（２）のように表
すことができる。 Q_j＝Cub(x₁₁)＊R_i-1＋Cub(x₁₂)＊R_i＋Cub(x₁₃)＊R_i+1＋Cub(x₁₄)＊R_i+2 Q_j+1＝Cub(x₂₁)＊R_i-1＋Cub(x₂₂)＊R_i＋Cub(x₂₃)＊R_i+1＋Cub(x₂₄)＊R_i+2 Q_j+2＝Cub(x₃₁)＊R_i＋Cub(x₃₂)＊R_i+2＋Cub(x₃₃)＊R_i+2＋Cub(x₃₄)＊R_i+3 ・・・（２）この式（２）の各係数Ｃｕｂ(x)は前記キュービック補
間関数から計算される値であり、これは、求めるべき出
力画素が入力画素に対して、どれだけずれているかを示
す位相から計算される。例えば、図１１に示す２：３の
拡大画素数変換の場合、上記Ｑ_jの出力画素の位相はそ
の近傍の入力画素（例えばＲ_iの入力画素）の位相と一
致しているのでその位相情報Ｐ₁はゼロとなり、同様に
上記Ｑ_j+1の出力画素の位相はその近傍の入力画素（例
えばＲ_iの入力画素）の位相から２／３ずれているので
その位相情報Ｐ₂は２／３となり、上記Ｑ_j+2の出力画素
の位相はその近傍の入力画素（例えばＲ_i+1の入力画
素）の位相から１／３ずれているのでその位相情報Ｐ₃
は１／３となるので、上記式（２）は式（３）のように
書き換えることができる。

【００１４】 Q_j＝Cub(-1)＊R_i-1＋Cub(0)＊R_i＋Cub(1)＊R_i+1＋Cub(2)＊R_i+2 Q_j+1＝Cub(-5/3)＊R_i-1＋Cub(-2/3)＊R_i＋Cub(1/3)＊R_i+1＋Cub(4/3)＊R_i+2 Q_j+2＝Cub(-4/3)＊R_i＋Cub(-1/3)＊R_i+1＋Cub(2/3)＊R_i+2＋Cub(5/3)＊R_i+3 ・・・（３）上記Ｃｕｂ(x)及び入力画素の各値Ｒ_i-1、Ｒ_i、Ｒ_i+1、
Ｒ_i+2はそれぞれ既知の値であるので、この式（３）か
ら各出力画素の補間データが計算できる。例えば、上記
Ｑ_jの出力画素に限って言えば、前記式（１）より、Ｃ
ｕｂ(-1)＝０、Ｃｕｂ(0)＝１、Ｃｕｂ(1)＝０、Ｃｕｂ
(2)＝０なので、Ｑ_j＝０＊Ｒ_i-1＋１＊Ｒ_i＋０＊Ｒ_i+1＋０＊Ｒ_i+2＝Ｒ_i ・・・（４）となり、入力画素の値そのものとなる。

【００１５】以上、２：３拡大画素数変換の場合を例に
とって説明したが、任意の拡大比率でも同様であり、出
力画素の位相さえわかれば、その位相によって式（１）
からキュービック関数の各係数を求め、補間画素近傍の
入力画素４点と畳み込み演算を行えばよい。

【００１６】次に、例えば入力画素３個に対して出力画
素２個を作り出すような３：２縮小画素数変換の原理に
ついて説明する。

【００１７】図１３には上記３：２縮小画素数変換の原
理を説明するための図を示す。なお、この図１３におい
ても前記図１１と同様に、各入力画素の値をそれぞれＲ
_i-1，Ｒ_i，Ｒ_i+1，Ｒ_i+2，Ｒ_i+3，・・・とし、各出力
画素の値をそれぞれＱ_j，Ｑ_j+1，Ｑ_j+2，・・・として
表している。また、図１３の中のＰ₁，Ｐ₂，Ｐ₁，・・
・も、入力画素と出力画素の位相のずれ（位相情報）を
表している。

【００１８】ここで、上記３：２縮小画素数変換におい
ても、前記拡大画素数変換同様に入力画素と出力画素の
関係は、出力画素の値がその近傍の入力画素から計算さ
れるという関係になっている。この３：２縮小画素数変
換でも、上述同様に出力画素（補間画素）をその近傍の
入力画素４点から補間により計算するキュービック補間
を例に挙げて説明する。

【００１９】すなわちこの図１３の縮小画素数変換の場
合、各出力画素の補間値（例えばＱ_j、Ｑ_j+1）の補間式
は、以下の式（５）のようになる。

【００２０】 Q_j＝Cub(x₁₁)＊R_i-1＋Cub(x₁₂)＊R_i＋Cub(x₁₃)＊R_i+1＋Cub(x₁₄)＊R_i+2 Q_j+1＝Cub(x₂₁)＊R_i＋Cub(x₂₂)＊R_i+1＋Cub(x₂₃)＊R_i+2＋Cub(x₂₄)＊R_i+3 ・・・（５）当該縮小画素変換においても、上記式（５）の各係数Ｃ
ｕｂ(x)は前記キュービック関数から計算される値であ
り、これは、求めるべき出力画素が入力画素に対し、ど
れだけずれているかを示す位相から計算される。上記図
１３に示す３：２縮小画素数変換の場合、上記Ｑ_jの出
力画素の位相はその近傍の入力画素（例えばＲ_iの入力
画素）の位相と一致しているのでその位相情報Ｐ₁はゼ
ロとなり、同様に上記Ｑ_j+1の出力画素の位相はその近
傍の入力画素（例えばＲ_i+1の入力画素）の位相から１
／２ずれているのでその位相情報Ｐ₂は１／２となるの
で、上記式（５）は式（６）のように書き換えることが
できる。

【００２１】 Q_j＝Cub(-1)＊R_i-1＋Cub(0)＊R_i＋Cub(1)＊R_i+1＋Cub(2)＊R_i+2 Q_j+1＝Cub(-3/2)＊R_i＋Cub(-1/2)＊R_i+1＋Cub(1/2)＊R_i+2＋Cub(3/2)＊R_i+3 ・・・（６）上記Ｃｕｂ(x)及び入力画素の各値Ｒ_i-1、Ｒ_i、Ｒ_i+1、
Ｒ_i+2、・・・はそれぞれ既知の値であるので、この式
（６）から各出力画素の補間データが計算できる。例え
ば、上記Ｑ_jの出力画素に限って言えば、前記式（１）
より、Ｃｕｂ(-1)＝０、Ｃｕｂ(0)＝１、Ｃｕｂ(1)＝
０、Ｃｕｂ(2)＝０なので、Ｑ_j＝０＊Ｒ_i-1＋１＊Ｒ_i＋０＊Ｒ_i+1＋０＊Ｒ_i+2＝Ｒ_i ・・・（７）となり、入力画素の値そのものとなる。

【００２２】以上、３：２縮小画素数変換の場合を例に
とって説明したが、任意の縮小比率でも同様であり、出
力画素の位相さえわかれば、その位相によって前記式
（１）からキュービック関数の各係数を求め、補間画素
近傍の入力４点と畳み込み演算を行えばよい。

【００２３】従来は、上述したような画素数変換を、例
えば図１４に示すようなハードワイアードな構成で実現
している。

【００２４】この図１４に示す構成において、直列接続
されたレジスタ１０１〜１０４は、それぞれ供給された
データを１サンプル分づつ遅延するものであり、したが
って、これらレジスタにより４段のシフトレジスタが構
成されている。これらレジスタ１０１〜１０４では、入
力シフトコントロール信号ＩＥが“Ｈ”レベルのとき
に、入力端子１００から供給された入力画素データを順
次遅延させて、それぞれ１サンプリングシフトした画像
データを出力する。一方、これらレジスタ１０１〜１０
４において、入力シフトコントロール信号ＩＥが“Ｌ”
レベルの場合にはシフトせず前の値を保持する。上記各
レジスタ１０１〜１０４にてそれぞれシフトされて得ら
れた各画像データは、それぞれ対応する乗算器１１１〜
１１４に送られる。

【００２５】また、キュービック係数発生器１０５は、
画素毎にキュービック係数Ｃ₁〜Ｃ₄を発生し、これらキ
ュービック係数Ｃ₁〜Ｃ₄をそれぞれ対応する乗算器１１
１〜１１４に対して乗算係数として供給する。したがっ
て、これら乗算器１１１〜１１４では、上記キュービッ
ク係数発生器１０５で発生したキュービック係数と、上
記各シフトレジスタ１０１〜１０４にてそれぞれシフト
された入力画素データとをかけ算する。この乗算器１１
１〜１１４の乗算結果は、加算器１０７により加算さ
れ、ＦＩＦＯ（先入れ先出し）メモリ１０８に入力され
る。

【００２６】当該ＦＩＦＯメモリ１０８は、縮小画素数
変換処理の場合に画素データを飛び飛びに出力するため
に設けられているものであり、当該縮小画素数変換の場
合にコントローラ１０６から供給されるスキップコント
ロール信号ＳＣに基づいて飛び飛びに画素データをスキ
ップして、出力端子１０９に出力する。なお、ＦＩＦＯ
メモリ１０８は、拡大画素数変換処理の場合には単なる
ＦＩＦＯメモリとして用い、単なるディレイ素子でしか
ない。

【００２７】コントローラ１０６は、拡大或いは縮小画
素数変換を行う際の変換比率に基づいて、出力ポートメ
モリである上記ＦＩＦＯメモリ１０８のスキップコント
ロール信号ＳＣ及びシフトレジスタ１０１〜１０４の入
力シフトコントロール信号ＩＥの生成、さらにキュービ
ック係数発生器１０５のためのタイミングコントロール
を行うものである。

【００２８】図１５は上記図１４のハードウェア構成に
おける２：３拡大画素数変換処理時の画素配置とキュー
ビック係数Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₄との関係を示しており、
当該２：３拡大画素数変換処理を行う場合にはこの図１
５に示すように、上記入力シフトコントロール信号ＩＥ
によって３画素分入力画素データをシフトし、１画素前
の画素データをシフトしないという操作を繰り返す。図
１４の各乗算器１１１〜１１４への入力データＤ₁，
Ｄ₂，Ｄ₃，Ｄ₄は、この図１５の乗算器入力Ｄ₁，Ｄ₂，
Ｄ₃，Ｄ₄のようになり、式（８）に示すように、これら
乗算器入力とキュービック係数Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₄との
畳み込み演算を行うことで所望の結果が得られる。

【００２９】Ｑ＝Ｃ₁＊Ｄ₁＋Ｃ₂＊Ｄ₂＋Ｃ₃＊Ｄ₃＋Ｃ₄＊Ｄ₄ ・・・（８）なお、ここでは簡単のため、２：３拡大画素数変換の例
を示したが、任意の拡大比率の場合は、タイミング制御
が異なるだけで原理は同じであるので、それらの説明に
ついては割愛する。

【００３０】また、図１６には上記図１４のハードウェ
ア構成における３：２縮小画素数変換処理時の画素配置
とキュービック係数Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₄との関係を示し
ている。なお、図中Ｓｋｉｐはスキップされる出力画素
を示している。当該縮小画素数変換処理の場合には、前
記拡大画素数変換の時と異なり、上記入力シフトコント
ロール信号ＩＥは常時“Ｌ”レベルとなされ、入力画素
データは各レジスタ１０１〜１０４にそのまま入ってく
るため、各乗算器１１１〜１１４の入力データＤ₁〜Ｄ₄
は図１６の乗算器入力Ｄ₁〜Ｄ₄のようになり、これとキ
ュービック係数Ｃ₁〜Ｃ₄の畳み込み演算の式（８）を行
うことで所望の結果が得られる。ただし、当該３：２縮
小画素数変換の場合には、出力される３画素に対して、
入力の１画素が不要になるので、当該不要な画素は前記
ＦＩＦＯメモリ１０８に対する書き込みをコントロール
することによってスキップする。このための制御信号が
図１６に示すような出力画素のスキップコントロール信
号ＳＣとなる。すなわち、このスキップコントロール信
号ＳＣは、”Ｈ”レベルのときスキップし、”Ｌ”レベ
ルのときスキップしない、というようにＦＩＦＯメモリ
１０８を制御するための信号である。

【００３１】なお、ここでは簡単のため、３：２縮小画
素数変換の例を示したが任意の縮小比率の場合、そのタ
イミング制御が異なるだけで原理は同じであるのでここ
ではそれらについての説明は割愛する。

【００３２】このように、画素数変換或いは走査線数変
換は、従来より上述したようないわゆるＡＳＩＣ(Appli
cation Specific Integrated Circuit：特定用途向けＩ
Ｃ)等の高速積和回路を用いて実現されている。

【００３３】

【発明が解決しようとする課題】しかし、上述のような
様々なフォーマットに対応するため、さらには近年のよ
うに各種の新たなフォーマットが提案されてくる状況で
は、上記ＡＳＩＣの場合、その回路規模の点、或いは設
計後のビット精度の変更、上記新たなフォーマットの仕
様の追加等のフレクシビリティに弱いため、市場のマー
ケットニーズに合わせて製品化することが困難となって
いる。すなわち、ＡＳＩＣで画素数変換等を実現するに
は、どうしても自由度の少ない、ある固定された変換比
率となるか、或いは多くても数種類程度の変換比率を切
り替えて使用するというような方式に限定せざるを得な
い。また、上記ＡＳＩＣにおいては、一度回路を作成し
た後は、ビット精度を変更することが容易ではなく、さ
らに前記ＶＧＡ，ＳＶＧＡ，或いはＸＶＧＡ、ＨＤＴＶ
等の様々な信号フォーマットのみならず、今後出てくる
であろう新たなフォーマットも含めた各種のフォーマッ
トに全て対応させることは事実上不可能である。

【００３４】そこで、本発明はこのような状況に鑑みて
なされたものであり、任意比率の画素数変換や走査線数
変換のためのディジタル信号処理を実現可能にし、さら
には、１走査線上で水平位置により変換比率が異なった
画素数変換や高品位テレビジョン等にも柔軟に対応でき
るようにすると共に、設計後のビット精度の変更、或い
は新たなフォーマットの仕様の追加等にも柔軟に対応で
きる画像信号処理装置を提供することを目的とする。

【００３５】

【課題を解決するための手段】本発明は、ディジタル化
された２次元画像の１次元方向の各画素に対応して配置
すると共に１次元方向の各画素データが時系列に順次入
力する複数の要素プロセッサと、各要素プロセッサを共
通に制御するための制御手段とを備える画像信号処理装
置であって、各要素プロセッサは、画素データを一時的
に保存する一時保存手段と、入力画素データを格納して
一時保存手段に転送する入力画素データ格納手段と、画
素の属性を表す画素属性情報を格納する画素属性情報格
納手段と、画素データをスキップさせる画素スキップ情
報を格納する画素スキップ情報格納手段と、画素属性情
報に基づいて入力画素データ又は近傍の要素プロセッサ
の画素データを用いた所定の演算を行う算術演算手段
と、一時保存手段から取り出された入力画素データ或い
は演算後の画素データを格納して出力する出力画素デー
タ格納手段とを有してなることにより、上述した課題を
解決する。

【００３６】ここで、本発明の画像信号処理装置におい
て、例えば画素数を拡大する場合には、画素スキップ情
報に基づいて入力画素データ格納手段が入力画素データ
を離散的に格納し、出力画素データ格納手段が一時記憶
手段からの画素データを連続的に格納する。逆に画素数
を縮小する場合には、画素スキップ情報に基づいて入力
画素データ格納手段が入力画素データを連続的に格納
し、出力画素データ格納手段が一時記憶手段からの画素
データを離散的に格納する。また、本発明装置では、デ
ータを出力するためのレートを、データ入力のレートと
は独立に制御ことで、サンプリング周波数変換をも行
う。画素属性情報は、各要素プロセッサ内部で生成する
こともできるが、要素プロセッサの外部に設けた画素属
性情報生成手段にて生成することもできる。さらに、要
素プロセッサの外部には画素属性情報生成手段と共に、
画素スキップ情報を生成する画素スキップ情報生成手段
をも設けることができ、この場合、画素スキップ情報及
び上記画素属性情報と、入力画素データとを切り換えて
各要素プロセッサに入力するための入力切換手段や、こ
の入力切換手段を所定のタイミングで切換制御する切換
制御手段を設けることもできる。このような要素プロセ
ッサの外部に設ける画素スキップ情報生成手段及び画素
属性情報生成手段は、順序演算、例えばモジュロ演算，
四則演算，論理演算等を行う構成にて実現できる。ま
た、所定のタイミングとしては、ブランキング期間の任
意の１走査線時間に、画素スキップ情報及び画素属性情
報を各要素プロセッサに切り換え入力するための切換タ
イミングを挙げることができる。

【００３７】すなわち、本発明によれば、任意比率の画
素数変換処理をＳＩＭＤ制御のリニアアレイ型多並列プ
ロセッサを使い、ソフトウェア処理だけで実現可能とし
ている。また、画素スキップ情報生成手段と画素属性情
報生成手段とを備え、これら情報を所定のタイミングで
入力画素データと切り換えて各要素プロセッサに供給す
ることで、余分なプログラムエリアとワーキングメモリ
エリアを消費することなく、画素数変換や１走査線上で
水平位置により変換比率が異なった画素数変換等を可能
にしている。

【００３８】

【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。

【００３９】本発明実施例の画像信号処理装置では、前
述したハードウェア構成による画素数変換或いは走査線
数変換のためのディジタル信号処理の問題点を打破する
ため、前記ＡＳＩＣのようなハードワイアード構成では
なく、ＤＳＰ(digital signal processor)を用いたソフ
トウェアプログラムにて、当該ディジタル信号処理を実
現するようにしている。

【００４０】このように、ディジタル信号処理をソフト
ウェアプログラムにて行うことにより、仕様変更にも柔
軟に対応でき、ソフトウェアプログラムを書き換えるだ
けで様々な異なる信号処理を切り替えて実行することを
可能にしている。また、仕様の変更に対しても、ハード
ウェアは一切変更する必要がないので、いわゆるＴＡＴ
(Time-Axis Trnsform System)期間を従来に比べかなり
短縮することが可能となる。

【００４１】前述した例えば画素数変換処理をソフトウ
ェアプログラムにて実現するためのＤＳＰとして、例え
ばいわゆるリニアアレイ型多並列プロセッサの基本的内
部構成及び基本動作を、以下に説明する。

【００４２】上記リニアアレイ型多並列プロセッサと
は、例えば図１に示すように、入力画素の１画素に相当
する要素プロセッサ４０を一次元に１走査線分並べ、こ
れら１走査線毎に並列処理することを特徴とするもので
ある。

【００４３】この図１において、入力端子３０に供給さ
れた時系列の入力画素データであるシリアル入力データ
ＳＩＤは、各要素プロセッサ４０の入力レジスタ４１に
入力された後、データを一時的に保存するためのローカ
ルメモリ４３に転送される。また、上記ローカルメモリ
４３のメモリアドレスを発生するメモリアドレスジェネ
レータ３１とインストラクションジェネレータ３２は、
全ての要素プロセッサ４０に対して共通な制御、すなわ
ちいわゆるＳＩＭＤ(Single Instruction Multiple Dat
a Stream)制御を行う。

【００４４】このように、リニアアレイ型多並列プロセ
ッサの特徴でもあるが、一旦ＤＳＰ内部に取り込まれた
データは、１走査線分に相当する全ての要素プロセッサ
４０について同じ処理が施される。具体的に言うと、各
要素プロセッサ４０のローカルメモリ４３に転送された
データは、それぞれ演算処理部４４との間で前記補間に
必要な演算が施された後、出力レジスタ４２に送り込ま
れ、最終的にこれら各要素プロセッサ４０の各出力レジ
スタ４２から出力されることで、当該ＤＳＰからは１走
査線分の補間画素データが出力画素データ（シリアル出
力データＳＯＤ）として取り出されることになる。

【００４５】また、各要素プロセッサ４０の一つ一つ
は、上述したように１走査線の各画素に対応しており、
各要素プロセッサ４０はそれぞれ左右近傍の他の要素プ
ロセッサ４０のローカルメモリ４３内のデータにアクセ
ス可能な構造になっている。このような構造を有するこ
とで、当該ＤＳＰでは、各要素プロセッサ４０のローカ
ルメモリ４３に書き込まれた全体で１走査線分の画素デ
ータに対して、その左右近傍のデータをロードでき、こ
れらデータをそれぞれの演算処理部４４との間で送受し
て演算することにより、いわゆる水平方向のＦＩＲフィ
ルタ（非巡回型フィルタ）を実現できるようになってい
る。

【００４６】また、当該ＤＳＰでは、全体として１走査
線分の画素データを各要素プロセッサ４０のローカルメ
モリ４３に離散的に記憶でき、したがって、例えば入力
時に要素プロセッサ４０の１個おきに画素データを記憶
することも可能である。同様に、当該ＤＳＰでは、各要
素プロセッサ４０の各ローカルメモリ４３に記憶した全
体として１走査線分に相当する画素データを、離散的に
出力することも可能である。

【００４７】ここで、上述したようなＳＩＭＤ制御がな
されるリニアアレイ型多並列プロセッサにおいて、例え
ば変換比率が２倍以上或いは１／２倍以下等の任意の変
換比率の画素数変換処理を簡易に実現する手法を、図２
以降の各図を用いて説明する。なお、この図２の構成
は、基本的には図１と同様にＳＩＭＤ制御されるもので
あるが、簡略化のために図２には主要部のみを示してい
る。

【００４８】この図２に示す本発明実施例のリニアアレ
イ型多並列プロセッサ１の各要素プロセッサ１０は、前
記同様の入力レジスタ１１及び出力レジスタ１３と、後
述する入力スキップレジスタ１２及び出力スキップレジ
スタ１４と、ワーキングエリアを有するローカルメモリ
１５と、当該ローカルメモリ１５又は近傍の別の要素プ
ロセッサ１０のローカルメモリ１５との間でデータの送
受を行って必要な演算（フィルタ演算）を行う演算処理
部１６とを主要構成要素として有してなるものである。
それぞれの各要素プロセッサ１０は入力画素の１画素に
相当し、これら各要素プロセッサ１０が一次元的に１走
査線分並べられており、当該リニアアレイ型多並列プロ
セッサ１では当該１走査線毎の各要素プロセッサ１０を
並列処理する。

【００４９】この図２に示すプロセッサ１の内部構成
は、前述した図１と略々同じであるため、ここではそれ
ぞれの機能についての説明は割愛するが、当該図２の構
成は、前記図１の構成に対し、入力スキップレジスタ１
２と出力スキップレジスタ１４の２つを明示している。
以下にこれらの入力スキップレジスタ１２及び出力スキ
ップレジスタ１４の動作について、他の構成要素と絡め
て説明する。

【００５０】この図２に示すリニアアレイ型多並列プロ
セッサ１において、各要素プロセッサ１０では、入力さ
れた１走査線分の入力画素データを離散的或いは連続的
に格納でき、また、１走査線分に相当する画素データを
離散的或いは連続的に出力することを可能にしている。

【００５１】ここで、当該リニアアレイ型多並列プロセ
ッサ１の各要素プロセッサ１０において、上記離散的す
なわち飛び飛びに画素データを入力或いは出力させるた
めには、例えば”１”でスキップ、”０”でスキップし
ないというような意味を持たせた画素スキップ情報を、
各要素プロセッサ１０の入力或いは出力側に割り当てれ
ば良い。本実施例のプロセッサ１においては、このよう
な１ビットからなる画素スキップ情報を上記各要素プロ
セッサ１０の入力と出力側に割り当てるために、各要素
プロセッサ１０に対して上記１ビットの画素スキップ情
報を格納する格納手段として、入力側に上記入力スキッ
プレジスタ１２を設け、出力側に上記出力スキップレジ
スタ１４を設けるようにしている。これら入力スキップ
レジスタ１２，出力スキップレジスタ１４に対して、上
記画素スキップ情報を予め格納しておけば、後述するよ
うに各要素プロセッサ１０における入力時または出力時
に、画素をスキップするかスキップしないかを設定する
ことができる。すなわち、各要素プロセッサ１０では、
入力スキップレジスタ１２，出力スキップレジスタ１４
に格納された画素スキップ情報を参照することで、入力
された画素データ或いは出力する画素データをスキップ
するかスキップしないかを決定することができる。

【００５２】より具体的に説明すると、上記入力スキッ
プレジスタ１２に格納された画素スキップ情報は拡大画
素数変換処理時に画素データをスキップするための情報
であり、当該拡大画素数変換の際に、各要素プロセッサ
１０の入力レジスタ１１では、供給された入力画素デー
タを上記画素スキップ情報に基づいて離散的に格納し、
当該格納した入力画素データをローカルメモリ１５に転
送する。すなわち例えば、上記入力レジスタ１１は画素
スキップ情報が例えば”０”のときは入力画素データを
格納し、画素スキップ情報が例えば”１”のときは入力
画素データを格納しない（スキップする、或いは後述す
るように値が特定されないダミーデータを格納する）。
なお、当該拡大画素数変換時の出力スキップレジスタ１
４に格納される画素スキップ情報は全て”０”となり、
したがって出力レジスタ１３は画素データをそのまま出
力、すなわち連続的に出力する。

【００５３】一方、上記出力スキップレジスタ１４に格
納された画素スキップ情報は縮小画素数変換処理時に画
素データをスキップするための情報であり、当該縮小画
素数変換の際に、各要素プロセッサ１０の出力レジスタ
１３では、上記ローカルメモリ１５上から読み出された
画素データを、当該画素スキップ情報に基づいて離散的
に格納して出力する。すなわち例えば、上記出力レジス
タ１３は画素スキップ情報が例えば”０”のときは画素
データを格納し、画素スキップ情報が例えば”１”のと
きは画素データを格納しない（スキップする）。なお、
当該縮小画素数変換時の入力スキップレジスタ１２に格
納される画素スキップ情報は全て”０”となり、したが
ってこの場合の入力レジスタ１１は入力画素データをそ
のまま、すなわち連続的にローカルメモリ１５に転送す
る。

【００５４】また、本実施例のリニアアレイ型多並列プ
ロセッサ１の各要素プロセッサ１０においては、ローカ
ルメモリ１５にワーキングエリアとしての領域を設けて
おり、このワーキングエリアを使用して、例えば演算処
理部１６との間でデータの送受を行うことで後述するよ
うな画素の属性を表す位相情報番号の生成やキュービッ
ク係数の選択を行い、当該生成した位相情報番号を上記
当該ローカルメモリ１５内に格納する。以下、この位相
情報番号が格納されるローカルメモリ１５内の領域を位
相情報番号格納レジスタと呼び、キュービック係数が格
納されるローカルメモリ１５内の領域をキュービック係
数格納レジスタと呼ぶことにする。

【００５５】各要素プロセッサ１０は、上述したように
その一つ一つが１走査線の各画素に対応しており、各要
素プロセッサ１０ではそれぞれ左右近傍の要素プロセッ
サ１０のローカルメモリ１５に格納しているデータをア
クセス可能な構造になっている。この機構により、当該
リニアアレイ型多並列プロセッサ１においては、全要素
プロセッサ１０が同時にその左右近傍の他の要素プロセ
ッサ１０のローカルメモリ１５に格納されている画素デ
ータや位相情報番号，キュービック係数等をロードで
き、したがって、各要素プロセッサ１０の演算処理部１
６ではこれらデータを使用して例えばＦＩＲフィルタ演
算を実現できる。

【００５６】上記演算処理部１６でのフィルタ演算によ
り生成された補間画素データは、再びローカルメモリ１
５内に格納される。

【００５７】ただし、リニアアレイ型多並列プロセッサ
の特徴でもあるＳＩＭＤ制御により、１走査線分に相当
する全ての要素プロセッサ１０では、同じ処理が行われ
る。すなわち、図２では図示を省略しているが、上記演
算処理部１６の命令コードを生成する前記インストラク
ションジェネレータ３２と、ローカルメモリ１５のアド
レスデータを生成するメモリアドレスジェネレータ３１
は、全ての要素プロセッサ１０に対して共通な制御を行
う。なお、上記左右近傍の他の要素プロセッサ１０への
アクセスも、上記ＳＩＭＤ制御より全要素プロセッサ１
０共通動作であり、同時に各要素プロセッサ１０毎に異
なるアクセスはできない。

【００５８】上記ローカルメモリ１５に格納された上記
画素データは、出力レジスタ１３に送り込まれ、最終的
に出力レジスタ１３からシリアル出力データＳＯＤとし
て１走査線分のデータが出力されることになる。

【００５９】縮小画素数変換の場合には、出力スキップ
レジスタ１４に格納されている画素スキップ情報に基づ
いて、上記ローカルメモリ１５から読み出された画素デ
ータが出力レジスタ１３に離散的に格納され、この格納
された画素データが出力レジスタ１３から出力されるこ
とになる。

【００６０】次に、前述したキュービック補間関数を使
った画素数変換を、上記図２に示したリニアアレイ型多
並列プロセッサ１にて実現する方法について説明する。
なお、画素数変換では、画素数の拡大と縮小の他に等倍
（すなわち１：１）変換もあるが、これは拡大、縮小の
境界条件であり、どちらかに含めることができるので、
ここでは等倍変換については拡大に含めることにする。

【００６１】先ず、拡大画素数変換の例から説明する。

【００６２】ここでは、具体的な変換比率として２：３
拡大画素数変換を例に挙げ、図３を用いて詳細に説明す
る。任意の比率でも基本的には考え方は同じである。画
素数変換は、補間画素近傍の４点の入力画素データとキ
ュービック補間関数の畳み込み演算であることは先に述
べたので、ここではＳＩＭＤ制御下でどのように畳み込
み演算を行うかについて示す。なお、図３には、ローカ
ルメモリ１５の位相情報格納レジスタに格納される前記
位相情報番号と、入力スキップレジスタ１２及び出力ス
キップレジスタ１４にそれぞれ格納される画素スキップ
情報と、上記ローカルメモリ１５内に格納される各画素
データとの関係を示している。また、この図３の例で
は、一つの要素プロセッサ１０が当該図３の縦方向の１
列と対応している。また、図中Ｙ及びＱはそれぞれ画素
データを示し、ｄ_IN，ｄ_L1，ｄ_C，ｄ_R1，ｄ_R2はローカ
ルメモリ１５上にそれぞれ別々に画素データを格納する
格納領域（レジスタ）を示しており、レジスタｄ_L1，ｄ
_C，ｄ_R1，ｄ_R2には上記位相情報番号に応じた近傍４点
の画素データが格納されることになる。なお、レジスタ
ｄ_INは入力画素データが格納される。

【００６３】上記２：３拡大画素数変換では、出力画素
数が入力画素数に対して３／２倍になされるため、デー
タ入力時には２画素おきに１画素の割合でダミーデータ
Ｍを入れて、入力の段階でトータルの画素数を出力の画
素数と等しくすることを行う。図３には入力される画素
データの２画素おきに１画素のダミーデータＭが挿入さ
れた様子を示している。上記ダミーデータＭは、入力時
に予め画素数を増やし、ＳＩＭＤ制御に適したデータ配
列にするためのもので、実際の畳み込み演算ではこのダ
ミーデータＭは使われない。したがって、このダミーデ
ータＭの値は何であっても構わない。このダミーデータ
Ｍを挿入するかしないか、言い換えれば入力画素データ
のスキップを行うか否かの設定は、１ビットあれば充分
である。すなわち例えば、”１”でダミーデータＭを入
れる（入力画素データはスキップする）、”０”でダミ
ーデータＭを入れない（入力画素データはスキップしな
い）ことにすればよい。このようなダミーデータＭを入
れるか否かを示す情報が前記画素スキップ情報である。
上記２：３拡大画素数変換を実現するには、前記入力ス
キップレジスタ１２に対して図３のような２ビットおき
に”１”が入る周期信号（画素スキップ情報）を与えて
格納しておけば良い。

【００６４】また、２：３拡大画素数変換では、補間演
算で用いるキュービック係数も３画素周期のパターンに
なる。各キュービック係数そのものは、変換比率さえわ
かれば前記キュービック係数の計算式（１）から求めら
れ、当該求めたキュービック係数は例えばプログラミン
グ時にローカルメモリ１５上に格納（前記キュービック
係数格納レジスタに格納）しておくようにする。２：３
拡大画素数変換では、上記キュービック係数が（４パタ
ーン×３）個となる。ただし、このキュービック係数
は、水平方向でみた場合、どの要素プロセッサ１０のロ
ーカルメモリ１５内でも同じ値となるので、例えば画素
毎にフィルタ係数が異なったいわゆるポリフェーズフィ
ルタリングを行うような場合には、画素毎（すなわち要
素プロセッサ１０毎）に係数セットが切り替わるように
並べ換えを行わなければならない。この方法については
後述する。また、この２：３拡大画素数変換例の場合、
係数セットの種類としては３種類である。

【００６５】次に、畳み込み演算であるが、この２：３
拡大画素数変換の場合は３通りの演算を繰り返し行えば
良く、各入力画素に対しては予めそれぞれどの位相の画
素データを用いて計算すべきかを決めておかなければな
らない。この情報が前記位相情報番号ＰＥである。本実
施例のＳＩＭＤ制御リニアアレイ型多並列プロセッサ１
における拡大画素数変換では、初めに全要素プロセッサ
１０に対して上記キュービック補間の位相点を示す位相
情報番号ＰＥを割り付けるようにする。

【００６６】上記２：３画素数変換（入力画素数を３／
２倍にする）の場合、前述したようにＦＩＲフィルタの
位相数は３であり、上記位相情報番号ＰＥは例えば１，
２，３，１，２，３，・・・という周期パターンとな
る。実際にＳＩＭＤ制御のリニアアレイ型多並列プロセ
ッサ１にて補間フィルタ計算を行う場合は、この周期パ
ターンを１走査線分予め保持している必要がある。本実
施例のリニアアレイ型多並列プロセッサ１では、上記位
相情報番号ＰＥの周期パターンを、例えば映像信号のブ
ランキング区間等の間に計算し、各要素プロセッサ１０
のローカルメモリ１５内に割り当てられた位相情報格納
レジスタに格納しておく。

【００６７】図４には、この位相情報番号ＰＥの周期パ
ターンを、当該リニアアレイ型多並列プロセッサ１内で
計算する場合のフローチャートを示す。なお、この図４
において、図中のＰＥは前述したような１ライン分の位
相情報番号であり、上記１，２，３，１，２，３，・・
・となる位相情報番号ＰＥは、ローカルメモリ１５の位
相情報格納レジスタに格納される。

【００６８】ここで、図４のフローチャートの処理の前
提条件として、１ライン分の画素データは、先に述べた
ＳＩＭＤ制御されることと、１ラインの中のいずれの画
素に対しても、当該画素の左右近傍の画素の値を参照す
ることができ、さらに１ラインの両端の画素の値は常に
ゼロであるとする。

【００６９】上記位相情報番号ＰＥの計算手順を示す図
４のフローチャートにおいて、ステップＳＴ１では、上
記２ビットで表されることになる位相情報番号ＰＥの値
をゼロに初期化する。具体的には、ローカルメモリ１５
上で上記位相情報番号ＰＥが格納されることになる位相
情報格納レジスタの値をクリアする。

【００７０】次のステップＳＴ２では、全ての要素プロ
セッサ１０において、各要素プロセッサ１０では、それ
ぞれの要素プロセッサ１０のすぐ左の要素プロセッサ１
０のローカルメモリ１５の位相情報格納レジスタに格納
されている値（すなわちすぐ左の画素に対応する位相情
報番号ＰＥの値）に１を足した値を、自己のローカルメ
モリ１５の位相情報格納レジスタに格納する。

【００７１】次のステップＳＴ３では、上記ステップＳ
Ｔ２にて求めた位相情報番号ＰＥの値が、もしも３を越
えていなければステップＳＴ２に戻り、越えていれば次
のステップＳＴ４において自己のローカルメモリ１５の
位相情報格納レジスタに格納されている位相情報番号Ｐ
Ｅの値から３を引く。

【００７２】その後、ステップＳＴ５では、上記ステッ
プＳＴ１からステップＳＴ４までの操作が、１ラインの
画素数に対応して全て終了したか否かの判定を行い、終
了していないときにはステップＳＴ１に、終了したとき
には処理を終える。

【００７３】なお、この図４に示した位相情報番号付け
処理は、例えば電源投入時やブランキング期間等の映像
信号のない期間に計算される。

【００７４】次に、上述のようにして求められた位相情
報番号に基づいて、キュービック係数を選択する処理の
説明を行う。この説明でも２：３拡大画素数変換を例に
挙げている。

【００７５】ここで、当該キュービック係数の選択の前
に、必要とされる変換比率から、出力する各画素の位相
の３種類と、それに対応するキュービック係数とを、外
部の例えばＣＰＵ（中央処理装置）等で予め計算してお
く。このように予め計算されたキュービック係数は、例
えばプログラミング時に各要素プロセッサ１０のローカ
ルメモリ１５のキュービック係数格納レジスタに格納さ
れる。なお、このプログラミング時にローカルメモリ１
５上のキュービック係数格納レジスタに格納されるキュ
ービック係数は、全ての要素プロセッサ１０において同
じ値であり、上記畳み込み演算を行うためには、各位相
情報番号に基づいて各要素プロセッサ１０毎に（すなわ
ち各画素毎に）これらの係数セットを並べ換える必要が
ある。

【００７６】以下に、各要素プロセッサ１０のローカル
メモリ１５においてキュービック係数を上記位相番号情
報に基づいて並べ換えて格納する手順を、図５のフロー
チャートを用いて説明する。

【００７７】先ず、ステップＳＴ１１ではローカルメモ
リ１５上にキュービック係数Ｃ₁〜Ｃ₄を格納するレジス
タ（キュービック係数格納レジスタ）を確保する。

【００７８】次のステップＳＴ１２では、ローカルメモ
リ１５上のキュービック係数格納レジスタに位相情報番
号ＰＥ＝１の係数セットをセットする。

【００７９】ステップＳＴ１３では、当該要素プロセッ
サ１０のローカルメモリ１５が前記位相情報番号格納レ
ジスタに格納している位相情報番号ＰＥの値が、２とな
っているか否かの判断を行い、当該位相情報番号ＰＥの
値が２となっているならばステップＳＴ１４にて当該キ
ュービック係数格納レジスタに位相情報番号ＰＥ＝２の
係数セットをセットし、位相情報番号ＰＥの値が２とな
っていないのならば前の係数セットのままにする。

【００８０】次に、ステップＳＴ１５では、当該要素プ
ロセッサ１０のローカルメモリ１５が格納している位相
情報番号ＰＥの値が３となっているか否かの判断を行
い、位相情報番号ＰＥの値が３となっているならばステ
ップＳＴ１６にて当該キュービック係数格納レジスタに
位相情報番号ＰＥ＝３の係数セットをセットし、位相情
報番号ＰＥの値が３となっていないのならば前の係数セ
ットのままにする。

【００８１】次に、上述の位相情報番号に従って畳み込
み演算するための前記４つの近傍画素データをローカル
メモリ１５にロードする処理の流れを、図６のフローチ
ャートを用いて説明する。この図６のフローチャートで
も前記２：３拡大画素数変換の場合を例に挙げている。

【００８２】この図６のフローチャートにおいて、ステ
ップＳＴ２１では各要素プロセッサ１０のローカルメモ
リ１５上に上記レジスタｄ_L1，ｄ_C，ｄ_R1，ｄ_R2を確保
する。

【００８３】次のステップＳＴ２２では、レジスタｄ_L1
にレジスタｄ_INの画素データすなわち入力画素の２つの
左隣の画素データ（２つ左隣の要素プロセッサ１０の入
力画素データ）を格納する。

【００８４】次のステップＳＴ２３では、このときの位
相情報番号ＰＥが２か否かを判定し、位相情報番号ＰＥ
が２ならばステップＳＴ２４に、２でないならばステッ
プＳＴ２６に進む。

【００８５】ステップＳＴ２３にて位相情報番号ＰＥが
２であると判定されて進むステップＳＴ２４では、レジ
スタｄ_L1にレジスタｄ_INの画素データすなわち入力画素
の３つの左隣の画素データ（３つ左隣の要素プロセッサ
１０の入力画素データ）を格納する。その後、ステップ
ＳＴ２５では、レジスタｄ_Cにレジスタｄ_INの画素デー
タ（入力画素データ）を格納し、ステップＳＴ２６に進
む。

【００８６】上記ステップＳＴ２６では、そのときの位
相情報番号ＰＥが３か否かを判定し、位相情報番号ＰＥ
が３ならばステップＳＴ２７に、３でないならばステッ
プＳＴ２９に進む。

【００８７】ステップＳＴ２６にて位相情報番号ＰＥが
３であると判定されて進むステップＳＴ２７では、レジ
スタｄ_Cにレジスタｄ_INの画素データすなわち入力画素
の１つの左隣の画素データ（１つ左隣の要素プロセッサ
１０の入力画素データ）を格納する。その後、ステップ
ＳＴ２８では、レジスタｄ_R1にレジスタｄ_INの画素デー
タの１つ右隣の画素データ（１つ右隣の要素プロセッサ
１０の入力画素データ）を格納し、ステップＳＴ２９に
進む。

【００８８】上記ステップＳＴ２９では、そのときの位
相情報番号ＰＥが１か否かを判定し、位相情報番号ＰＥ
が１ならばステップＳＴ３０に、１でないならばステッ
プＳＴ３２に進む。

【００８９】ステップＳＴ２９にて位相情報番号ＰＥが
１であると判定されて進むステップＳＴ３０では、レジ
スタｄ_R1にレジスタｄ_INの画素データすなわち入力画素
データを格納する。その後、ステップＳＴ３１では、レ
ジスタｄ_R2にレジスタｄ_INの画素データの３つ右隣の画
素データ（３つ右隣の要素プロセッサ１０の入力画素デ
ータ）を格納し、ステップＳＴ３２に進む。

【００９０】上記ステップＳＴ３２では、そのときの位
相情報番号ＰＥが２か又は３であるか否かを判定し、位
相情報番号ＰＥが２又は３であるならばステップＳＴ３
３に進む。

【００９１】ステップＳＴ３２にて位相情報番号ＰＥが
２又は３であると判定されて進むステップＳＴ３３で
は、レジスタｄ_R1にレジスタｄ_INの画素データすなわち
入力画素の２つ右隣の画素データ（２つ右隣の要素プロ
セッサ１０の入力画素データ）を格納する。

【００９２】その後は処理を終了する。

【００９３】以上の操作により、ローカルメモリ１５上
にはキュービック係数と４つの近傍画像データが得られ
るので、これらを用いて前記式（８）に示した畳み込み
演算を行うことで、補間画素データが求められることに
なる。上述のようなローカルメモリ１５上のデータ分布
が前記図３に示されている。

【００９４】次に、縮小画素数変換の場合を説明する。

【００９５】ここでは、ここでは、具体的な変換比率と
して、３：２縮小画素数変換の場合について説明する。
なお、この縮小画素数変換の場合も上記３：２に限ら
ず、任意の変換比率であっても基本的な考え方は同じで
ある。

【００９６】この縮小画素数変換の場合は、入力時に画
素データはそのまま入力され、画素データを出力すると
きに、前記出力スキップレジスタ１４に格納された画素
スキップ情報に基づいて、ローカルメモリ１５から読み
出された画素データが離散的に（飛び飛びに）出力レジ
スタ１３に格納されて出力されるところが、前記拡大画
素数変換と異なるだけであり、基本的な手順は前記拡大
画素数変換の場合と同じである。

【００９７】上記３：２縮小画素数変換の場合は、出力
画素数が入力画素数の２／３倍になるため、データ入力
時には入力画素データをそのまま入力し、出力の際に３
画素につき、２画素の割合でスキップして出力する。す
なわち、３画素に１画素の割合で出力画素をスキップす
ればよく、これは本実施例のリニアアレイ型多並列プロ
セッサ１において１ビットの出力スキップレジスタ１４
を設け、これに図７に示すような周期信号（画素スキッ
プ情報）を与えれば実現可能である。なお、図７は前記
図３と同様に表しており、図７の図中Ｇｓがスキップさ
れた出力画素データを表している。上記画素スキップ情
報は、”１”で出力画素データをスキップし、”０”で
出力画素データをスキップしないものとなる。

【００９８】また、この３：２縮小画素数変換の場合、
補間演算に用いるキュービック係数は２画素周期のパタ
ーンになるが、ＳＩＭＤ制御のリニアアレイ型プロセッ
サ１で処理するために３つに１つのダミー位相ｍを入れ
る。このため、実際には３画素周期になる。すなわち例
えば、ダミー位相ｍを３番目の位相（位相情報番号ＰＥ
＝３）とすると、この３番目のダミー位相ｍは実際スキ
ップされて出力されないので、キュービック係数は何で
もよく、ここでは入力スキップレジスタ１２の当該３番
目の位相に対する画素スキップ情報をゼロとしている。
各キュービック係数そのものは変換比率さえわかれば前
記キュービック係数の計算式（１）から求めることがで
きるので、例えば外部ＣＰＵ等で計算して、プログラミ
ング時にローカルメモリ１５上のキュービック係数格納
レジスタに格納しておけばよい。当該３：２縮小画素数
変換では、上記キュービック係数が（４パターン×３）
個となる。ただし、このキュービック係数は、水平方向
でみた場合、どの要素プロセッサ１０のローカルメモリ
１５内でも同じ値となるので、例えば画素毎にフィルタ
係数が異なったいわゆるポリフェーズフィルタリングを
行うような場合には、画素毎（すなわち要素プロセッサ
１０毎）に係数セットが切り替わるように並べ換えを行
わなければならない。この方法については後述する。ま
た、この３：２縮小画素数変換例の場合、係数セットの
種類としては３種類である。

【００９９】次に、畳み込み演算であるが、この３：２
縮小画素数変換の場合は３通りの演算を繰り返し行えば
良く、各入力画素に対しては予めそれぞれどの位相の画
素データを用いて計算すべきかを決めておかなければな
らない。この情報が前記位相情報番号ＰＥである。本実
施例のＳＩＭＤ制御リニアアレイ型多並列プロセッサに
おける縮小画素数変換でも、初めに全要素プロセッサ１
０にこの位相情報番号ＰＥを割り付ける。上記リニアア
レイ型多並列プロセッサにおいて縮小画素数変換処理を
行う際にも、キュービック補間の位相点を示す位相情報
番号ＰＥが必要となるが、これは前記拡大画素数変換の
場合と全く同じ前記図４のフローチャートの手順にて求
めることができる。当該縮小画素数変換の場合も、上記
位相情報番号はローカルメモリ１５の位相情報番号レジ
スタに格納される。

【０１００】次に、前記図４と同様にして求めた位相情
報番号に基づいて、キュービック係数を選択するが、こ
の縮小画素数変換の場合も、当該キュービック係数の選
択の前に、必要とされる変換比率から、出力する各画素
の位相の３種類と、それに対応するキュービック係数を
外部の例えばＣＰＵ（中央処理装置）等で予め計算して
おく。当該予め計算されたキュービック係数は、例えば
プログラミング時に各要素プロセッサ１０のローカルメ
モリ１５のキュービック係数格納レジスタに格納され
る。なお、当該縮小画素数変換の場合も、上記プログラ
ミング時にローカルメモリ１５に格納されるキュービッ
ク係数は、全ての要素プロセッサ１０において同じ値で
あり、上記畳み込み演算を行うためには、各位相情報番
号に基づいて各要素プロセッサ１０毎に（すなわち各画
素毎に）これらの係数セットを並べ換える必要がある。
この並べ換えて格納する手順も、前記拡大画素数変換と
同じ前記図５のフローチャートにて実現される。

【０１０１】次に、当該３：２縮小画素数変換におい
て、前記位相情報番号に従って畳み込み演算するための
前記４つの近傍画素データをローカルメモリ１５にロー
ドする処理の流れを、図８のフローチャートを用いて説
明する。なお、図８において、ｄ_IN，ｄ_L1，ｄ_C，
ｄ_R1，ｄ_R2は前述同様のローカルメモリ１５上のレジス
タである。

【０１０２】図８において、ステップＳＴ４１では、各
要素プロセッサ１０のローカルメモリ１５上に上記レジ
スタｄ_L1，ｄ_C，ｄ_R1，ｄ_R2を確保する。

【０１０３】次のステップＳＴ４２では、レジスタｄ_L1
にレジスタｄ_INの画素データすなわち入力画素の１つの
左隣の画素データ（１つ左隣の要素プロセッサ１０の入
力画素データ）を格納する。

【０１０４】次のステップＳＴ４３ではレジスタｄ_Cに
レジスタｄ_INの画素データを格納し、ステップＳＴ４４
ではレジスタｄ_R1にレジスタｄ_INの画素データの１つ右
隣の画素データ（１つ右隣の要素プロセッサ１０の入力
画素データ）を格納する。

【０１０５】ステップＳＴ４５ではレジスタｄ_R2にレジ
スタｄ_INの画素データの３つ右隣の画素データ（３つ右
隣の要素プロセッサ１０の入力画素データ）を格納す
る。

【０１０６】その後は処理を終了する。

【０１０７】以上の操作により、ローカルメモリ１５上
にはキュービック係数と４つの近傍画像データが得られ
るので、これらを用いて前記式（８）に示した畳み込み
演算を行うことで、補間画素データが求められる。ロー
カルメモリ１５から読み出された補間画素データは、出
力スキップレジスタ１４の画素スキップ情報に従って飛
び飛びに出力レジスタ１３に格納されて出力されること
になる。上述のようなローカルメモリ１５上のデータ分
布が前記図３と同様に表す図７に示されている。

【０１０８】なお、上述した本発明の第１の実施例のリ
ニアアレイ型多並列プロセッサにおいて、データを出力
するためのレートを、入力と出力とで独立に制御すれ
ば、画素数変換のみならずサンプリング周波数変換処理
も可能となる。画素数変換処理とサンプリング周波数変
換処理とは原理的には同じ技術である。また、映像信号
の水平方向のサンプリング点を増減するのが画素数変換
であるが、これを垂直方向に眺めれば走査線数変換とな
り、各画素を走査線と置き換えることで、同じ考え方を
適用することができる。このことは、後述する第２の実
施例においても同じである。

【０１０９】上述したように本発明の第１の実施例によ
れば、例えばＮＴＳＣ信号やＶＧＡ信号などの異なる映
像信号フォーマット間での相互フォーマット変換、すな
わち任意の画素数変換処理或いは映像信号の任意倍率へ
の拡大，縮小処理、異なる標本周波数（サンプリング周
波数）への映像信号標本周波数変換処理を、ＳＩＭＤ制
御のリニアアレイ型多並列プロセッサを用いて、ソフト
ウェア処理だけで実現可能としている。また、このよう
にシステムをソフトウェア化することで、従来のＡＳＩ
Ｃ等のハードウェア構成では困難であった任意比率の画
素数変換は勿論のこと、設計後のビット精度の変更、或
いは新たなフォーマットの仕様の追加等にも柔軟に対応
できる。さらに、ハードウェアは変更する必要がなく、
ＴＡＴ期間を従来に比べてかなり短縮することができる
ので、市場のマーケットニーズに合わせた製品化が可能
となる。

【０１１０】ところで、本発明の第１の実施例では、リ
ニアアレイ型多並列プロセッサ内部において、前記位相
情報番号の生成やキュービック係数の並べ換えを例えば
ブランキング期間内で行う例を挙げているが、この第１
の実施例の場合、処理によっては以下のようなことが生
ずる場合がある。

【０１１１】（Ａ）例えばフィールド毎に画素数を変え
るような場合、前記位相情報番号付けのような一連の画
素属性情報番号付作業（以下、ナインバリングと呼ぶ）
は必ずブランキング期間内で終了していなければなら
ず、高品位ＴＶ等の画素数が多く且つブランキング期間
が短いような場合には、ナンバリングが終了しないこと
が起こり得る。

【０１１２】（Ｂ）ナンバリング操作のために余分にロ
ーカルメモリの容量（例えば前記ワーキングエリア）が
必要となり、また当該ナンバリング操作のためのプログ
ラムを格納するためのプログラムメモリエリアも必要と
なり、プロセッサの実際の信号処理に割り振られるメモ
リを圧迫してしまうことになる。これらメモリサイズが
チップコストに直に反映され、コストアップにつながる
ことがある。

【０１１３】（Ｃ）ＳＩＭＤ制御のため規則的なパター
ン、つまり拡大あるいは縮小の比率が１走査線中どこで
も一定なものは作りやすいが、場所により比率が異なる
ような場合には、上記ナンバリングはできない。

【０１１４】このような場合の対処法が、本発明の第２
の実施例であり、以下に当該第２の実施例の構成及び動
作の説明を行う。

【０１１５】図９には本発明の第２の実施例の概略構成
を示す。なお、この図２の構成は基本的には図１と同様
にＳＩＭＤ制御されるものであるが、簡略化のために図
９には主要部のみを示している。

【０１１６】この図９に示すリニアアレイ型多並列プロ
セッサ５１は、前述同様に一画素毎に対応した要素プロ
セッサ６０を一次元的に１走査線分並べ、これら１走査
線毎に並列処理を行うようにしている。各要素プロセッ
サ６０は、入力レジスタ６１と出力レジスタ６２と、ロ
ーカルメモリ６３と、演算処理部６５等を有している。
また、この図９に示すリニアアレイ型多並列プロセッサ
５１は、外部付加回路として、ナンバリング回路５４と
入力手段５５とシステム同期回路５６とセレクタ５３と
を備えている。

【０１１７】この図９において、入力端子５２には前記
時系列の入力画素データであるシリアル入力データＳＩ
Ｄが供給される。このシリアル入力データＳＩＤはセレ
クタ５３の被切換端子Ａ側に送られる。当該セレクタ５
３の被切換端子Ｂ側はナンバリング回路５４の出力デー
タが供給されるようになされている。

【０１１８】上記ナンバリング回路５４は、前記位相情
報番号と画素スキップ情報を生成して出力するものであ
る。当該ナンバリング回路５４は、具体的には図１０に
示すような４ビットカウンタ７０と論理積（ＡＮＤ）回
路７１とを有してなるいわゆる順序回路であるが、論理
積（ＡＮＤ），論理和（ＯＲ）等の論理演算とカウンタ
と組み合わせたモジュロ回路等から構成されるものであ
る。このナンバリング回路５４は、入力手段５５からの
パラメータに基づいて上記位相情報番号と画素スキップ
情報を生成して出力する。

【０１１９】上記入力手段５５はパラメータ設定入力用
に設けられており、当該入力手段５５にて設定されるパ
ラメータとしては、例えばカウンタの初期値やサイクル
幅の設定、リピート数の設定などがある。

【０１２０】また、システム同期回路５６は、システム
同期用タイミング信号を生成する。このタイミング信号
は、水平同期パルス，垂直同期パルス等の同期信号であ
る。上記セレクタ５３は、システム同期回路５６からの
タイミング信号に応じて、ブランキング期間の任意の１
走査線時間に上記被切換端子Ａから被切換端子Ｂに切り
換えられるものである。したがって、当該セレクタ５３
からは、上記タイミング信号に応じて、上記入力端子５
２からの入力画素データか、又はナンバリング回路５４
が生成した位相情報番号及び画素スキップ情報の何れか
が、出力されることになる。当該セレクタ５３から出力
された入力画素データ、或いは位相情報番号及び画素ス
キップ情報は、リニアアレイ型多並列プロセッサ５１の
各要素プロセッサ６０に入力される。すなわち、入力画
素データと、上記位相情報番号及び画素スキップ情報と
は、別のタイミングで各要素プロセッサ６０に供給され
ることになる。

【０１２１】上記位相情報番号及び画素スキップ情報
は、上記各要素プロセッサ６０の入力レジスタ６１を介
してローカルメモリ６３に転送されて格納される。すな
わち、第２の実施例のプロセッサ５１では、位相情報番
号と画素スキップ情報の両方をローカルメモリ６３に記
憶し、上記画素スキップ情報を格納するための前記入力
スキップレジスタや出力スキップレジスタを備えていな
い。なお、画素スキップ情報は前述したようにデータ量
の少ないものであるため、ローカルメモリ６３の容量を
大きく消費してしまうことはない。

【０１２２】上記ローカルメモリ６３に格納された画素
スキップ情報は、前述したように拡大画素数変換時に、
前記入力レジスタ６１に供給された入力画素データを離
散的に格納させて上記ローカルメモリ６３上へ転送する
ため、及び出力レジスタ６２に供給されたローカルメモ
リ６３からの画素データを連続的に格納して出力させる
ための情報であり、一方、縮小画素数変換処理時に、入
力レジスタ６１に狭義希有された入力画素データを連続
的に格納させて上記ローカルメモリ６３へ転送するた
め、及び上記ローカルメモリ６３上から読み出された画
素データを離散的に出力レジスタ６２へ格納させて出力
するための情報である。また、上記ローカルメモリ６３
に格納された位相情報番号も前述同様である。

【０１２３】以下に、上述したような構成を有する第２
の実施例のリニアアレイ型多並列プロセッサ５１におけ
る画素数変換処理を説明する。ここでは、簡単のため固
定比率の拡大画素数変換について説明する。

【０１２４】例えば前記２：３拡大画素数変換の場合、
図１０のナンバリング回路５４では、水平同期信号をト
リガとし、４ビットカウンタ７０にて１，２，３，１，
２，３，・・・という値を出力する。この４ビットカウ
ンタ７０から出力される値は、前記位相情報番号であ
る。また、２：３拡大操作であるので、入力画素３個に
対し、１つの割合で入力画素のスキップ操作が必要であ
り、この画素スキップ情報はナンバリング回路５４の論
理積回路７１により、上記位相情報番号と同時に生成さ
れて出力される。

【０１２５】このとき、上記タイミング信号によって、
ブランキング期間の任意の１走査線時間に上記セレクタ
５３を被切換端子Ｂ側に切り換えることで、上記ナンバ
リング回路５４からの位相情報番号と画素スキップ情報
からなるナンバリングデータが、当該リニアアレイ型多
並列プロセッサ５１の要素プロセッサ６０の入力レジス
タ６１に送られ、さらにこれらナンバリングデータは当
該要素プロセッサ６０内部のローカルメモリ６３に転送
される。

【０１２６】その後、上記セレクタ５３は再び被切換端
子Ａ側に切り換えられる。これにより、各要素プロセッ
サ６０には通常の画像データが入力されることになる。
要素プロセッサ６０のローカルメモリ６３内に蓄えられ
たナンバリングデータは、前記同様の位相情報番号，画
素スキップ情報として、当該リニアアレイ型多並列プロ
セッサ５１によるＦＩＲフィルタの係数セットの選択等
に用いられる。

【０１２７】なお、この第２の実施例においては、拡大
画素数変換の場合のみ説明したが、前記縮小画素数変換
の場合も基本的には同様である。すなわち、当該縮小画
素数変換の場合には、入力時に入力画素データはそのま
ま入力され、出力時に離散的に補間画素データが出力さ
れるところが異なるだけで、基本的な手順は拡大と同じ
である。

【０１２８】また、第２の実施例では、回路構成を簡単
にするためにロジック回路にてナンバリング操作等を行
っているが、勿論、ＣＰＵ等の演算手段にて実現するよ
うにしても構わない。

【０１２９】さらに、ここでは水平方向の画素数変換に
しか言及していないが、垂直方向に見れば走査線数変換
となり、同じことが適応できる。

【０１３０】上述したように本発明の第２の実施例のリ
ニアアレイ型多並列プロセッサ５１によれば、前記第１
の実施例同様に、任意比率の画素数変換処理をＳＩＭＤ
制御のリニアアレイ型多並列プロセッサを使い、ソフト
ウェア処理だけで実現可能とし、システムをソフトウェ
ア化することで、従来のＡＳＩＣ等のハードウェア構成
では困難であった任意比率の画素数変換は勿論のこと、
設計後のビット精度の変更、或いは新たなフォーマット
の仕様の追加等にも柔軟に対応可能となっている。さら
に、ハードウェアは変更する必要がなく、ＴＡＴ期間を
従来に比べてかなり短縮することができるので、市場の
マーケットニーズに合わせた製品化が可能となる。

【０１３１】また、本発明の第２の実施例のリニアアレ
イ型多並列プロセッサ５１においては、簡単なセレクタ
５３とナンバリング用のハードウェア回路等を外部に備
え、上記タイミング信号に応じてセレクタ５３を切り換
え制御して、映像区間の始まる前で且つ１走査線期間の
間に上記ナンバリング回路５４からの位相情報番号と画
素スキップ情報を各要素プロセッサ６０内部に流し込
み、これら位相情報番号と画素スキップ情報に基づいて
画素数変換を行うことで、余分なプログラムエリアとワ
ーキングメモリエリアを消費することなく、画素数変換
が可能となる。また、１走査線上で水平位置により変換
比率が異なった画素数変換や高品位テレビジョン等にも
柔軟に対応できる。すなわち、当該第２の実施例におい
ては、フィールド毎に画素数を変えるような画素数変換
処理における画素属性情報番号生成（ナンバリング）を
当該プロセッサ５１外部の僅かな追加回路（ロジック回
路）にて行うようにしているため、高品位ＴＶ等の画素
数が多く且つブランキング期間が短い場合ものであって
も前記ナンバリングが行え、ナンバリング操作のために
余分なローカルメモリ、プログラムメモリエリアが不要
となるので、チップのコストアップを抑えることがで
き、ＳＩＭＤ制御のため規則的なパターン、つまり拡大
或いは縮小の比率が１ライン中どこでも一定でなく、場
所により比率が異なるような場合でもナンバリングが可
能となる。したがって、画素数が多い高品位テレビジョ
ンの画素数変換や走査線の水平位置によって拡大，縮小
の倍率が変化するような画素数変換等も実現可能であ
る。

【０１３２】

【発明の効果】本発明においては、ＳＩＭＤ制御のリニ
アアレイ型多並列プロセッサを使い、ソフトウェア処理
だけで、任意比率の画素数変換や走査線数変換のための
ディジタル信号処理を実現可能となっている。また、本
発明においては、画素スキップ情報生成手段と画素属性
情報生成手段とを備え、これら情報を所定のタイミング
で入力画素データと切り換えて各要素プロセッサに供給
することで、余分なプログラムエリアとワーキングメモ
リエリアを消費することなく、画素数変換や１走査線上
で水平位置により変換比率が異なった画素数変換等が可
能となっている。

【図面の簡単な説明】

【図１】リニアアレイ型多並列プロセッサの基本構成を
示すブロック回路図である。

【図２】第１の実施例のリニアアレイ型多並列プロセッ
サの概略構成を示すブロック回路図である。

【図３】実施例の２：３拡大画素数変換の動作説明に用
いる図である。

【図４】位相情報番号付けの手順を示すフローチャート
である。

【図５】キュービック係数を位相情報番号により並べ換
える手順を示すフローチャートである。

【図６】２：３拡大画素数変換時の近傍画素データのロ
ード手順を示すフローチャートである。

【図７】実施例の３：２縮小画素数変換の動作説明に用
いる図である。

【図８】３：２縮小画素数変換時の近傍画素データのロ
ード手順を示すフローチャートである。

【図９】第２の実施例のリニアアレイ型多並列プロセッ
サの概略構成を示すブロック回路図である。

【図１０】２：３拡大画素数変換時のナンバリング回路
の概略構成を示すブロック回路図である。

【図１１】２：３拡大画素数変換の原理説明に用いる図
である。

【図１２】キュービック関数の説明に用いる図である。

【図１３】３：２縮小画素数変換の原理説明に用いる図
である。

【図１４】従来の画素数変換装置のハードウェア構成を
示すブロック回路図である。

【図１５】従来のハードウェア構成による画素数変換装
置における２：３拡大画素数変換の動作説明に用いる図
である。

【図１６】従来のハードウェア構成による画素数変換装
置における３：２縮小画素数変換の動作説明に用いる図
である。

【符号の説明】

１，５１リニアアレイ型多並列プロセッサ、１０，
６０要素プロセッサ、１１，６１入力レジスタ、
１２入力スキップレジスタ、１３，６２出力レジ
スタ、１４出力スキップレジスタ、１５，６３
ローカルメモリ、１６，６４演算処理部、５３
セレクタ、５４ナンバリング回路、５５入力手
段、５６システム同期回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｎ 7/01 Ｇ０６Ｆ 15/66 ３５５Ａ (72)発明者岩瀬清一郎東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】ディジタル化された２次元画像の１次元
方向の各画素に対応して配置すると共に上記１次元方向
の各画素データが時系列に順次入力する複数の要素プロ
セッサと、各要素プロセッサを共通に制御するための制
御手段とを備える画像信号処理装置であって、上記各要素プロセッサは、画素データを一時的に保存す
る一時保存手段と、入力画素データを格納して上記一時
保存手段に転送する入力画素データ格納手段と、画素の
属性を表す画素属性情報を格納する画素属性情報格納手
段と、画素データをスキップさせる画素スキップ情報を
格納する画素スキップ情報格納手段と、上記画素属性情
報に基づいて上記入力画素データ又は近傍の要素プロセ
ッサの画素データを用いた所定の演算を行い得られた画
素データを上記一時保存手段に保存する算術演算手段
と、上記一時保存手段から取り出された画素データを格
納して出力する出力画素データ格納手段とを有してなる
ことを特徴とする画像信号処理装置。
【請求項２】上記各要素プロセッサの入力画素データ
格納手段は、上記画素スキップ情報格納手段が格納する
画素スキップ情報に基づいて、上記入力画素データを離
散的或いは連続的に格納することを特徴とする請求項１
記載の画像信号処理装置。
【請求項３】上記各要素プロセッサの出力画素データ
格納手段は、上記画素スキップ情報格納手段が格納する
画素スキップ情報に基づいて、上記一時記憶手段からの
画素データを離散的或いは連続的に格納することを特徴
とする請求項１記載の画像信号処理装置。
【請求項４】上記制御手段は、上記出力画素データ格
納手段から出力する画素データのレートを、上記入力画
素データ格納手段に入力する画素データのレートとは独
立に制御することを特徴とする請求項１記載の画像信号
処理装置。
【請求項５】上記各要素プロセッサは、上記画素属性
情報を生成する画素属性情報生成手段を備えることを特
徴とする請求項１記載の画像信号処理装置。
【請求項６】上記画素スキップ情報を生成する画素ス
キップ情報生成手段と、上記画素属性情報を生成する画素属性情報生成手段と、上記入力画素データと、上記画素スキップ情報及び上記
画素属性情報とを、切り換えて上記各要素プロセッサに
入力するための入力切換手段と、上記入力切換手段を所定のタイミングで切換制御する切
換制御手段とを備えることを特徴とする請求項１記載の
画像信号処理装置。
【請求項７】上記画素スキップ情報生成手段及び上記
画素属性情報生成手段は順序演算回路からなることを特
徴とする請求項６記載の画像信号処理装置。
【請求項８】上記切換制御手段は、ブランキング期間
の任意の１走査線時間に、上記入力切換手段が上記画素
スキップ情報及び上記画素属性情報を上記各要素プロセ
ッサに切り換え入力するための切換タイミング信号を生
成することを特徴とする請求項６記載の画像信号処理装
置。