JPH10126156A - 逓倍器 - Google Patents
逓倍器Info
- Publication number
- JPH10126156A JPH10126156A JP29819796A JP29819796A JPH10126156A JP H10126156 A JPH10126156 A JP H10126156A JP 29819796 A JP29819796 A JP 29819796A JP 29819796 A JP29819796 A JP 29819796A JP H10126156 A JPH10126156 A JP H10126156A
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- JP
- Japan
- Prior art keywords
- multiplier
- frequency
- unit
- unnecessary
- multipliers
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Abstract
(57)【要約】
【課題】 マイクロ波帯信号の逓倍器における不要波成
分の抑圧。 【解決手段】 マイクロ波帯信号の周波数を所定の周波
数逓倍率で逓倍する単一逓倍器としての単位逓倍器７
ａ，７ｂ間に、逓倍化加工で両逓倍器間に生起する不要
波成分としての基本波成分を除去する帯域消去フィルタ
83を含む不要成分抑圧増幅器８を介在させ、単位逓倍器
７ａの出力から不要な基本波成分を除去して逓倍化を行
い、不要な高調波成分を著しく抑圧した逓倍化出力を得
て、これにより周波数逓倍利得の大幅な改善が図れる。
分の抑圧。 【解決手段】 マイクロ波帯信号の周波数を所定の周波
数逓倍率で逓倍する単一逓倍器としての単位逓倍器７
ａ，７ｂ間に、逓倍化加工で両逓倍器間に生起する不要
波成分としての基本波成分を除去する帯域消去フィルタ
83を含む不要成分抑圧増幅器８を介在させ、単位逓倍器
７ａの出力から不要な基本波成分を除去して逓倍化を行
い、不要な高調波成分を著しく抑圧した逓倍化出力を得
て、これにより周波数逓倍利得の大幅な改善が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は逓倍器に関し、特に
マイクロ波回路において信号周波数の逓倍化加工を行う
逓倍器に関する。
マイクロ波回路において信号周波数の逓倍化加工を行う
逓倍器に関する。
【０００２】
【従来の技術】従来、この種の逓倍器は図２に示すよう
に、少なくとも２倍の逓倍加工を行う単位逓倍器７ａ，
７ｂを多段に、例えば２段に縦列接続することで少なく
とも４倍の逓倍加工が可能な逓倍器を構成している。こ
こで、例えば単位逓倍器７ａは、入力端子１に供給され
るマイクロ波信号としての入力信号をＦＥＴ（電界効果
トランジスタ）３の入力インピーダンスに整合するよう
に入力マッチング回路２で行う入力マッチングインピー
ダンス変換し、ＦＥＴ３へ効果的に基本波信号を供給す
る。
に、少なくとも２倍の逓倍加工を行う単位逓倍器７ａ，
７ｂを多段に、例えば２段に縦列接続することで少なく
とも４倍の逓倍加工が可能な逓倍器を構成している。こ
こで、例えば単位逓倍器７ａは、入力端子１に供給され
るマイクロ波信号としての入力信号をＦＥＴ（電界効果
トランジスタ）３の入力インピーダンスに整合するよう
に入力マッチング回路２で行う入力マッチングインピー
ダンス変換し、ＦＥＴ３へ効果的に基本波信号を供給す
る。
【０００３】ＦＥＴ３には、その非線形特性により、ド
レイン電極に入力信号の基本周波数に加えて高調波成分
が現れる。例えば、単位逓倍器として２逓倍器を構成す
る場合には、基本波成分は不要波であるため、これを抑
圧するための帯域消去フィルタ４を介在させる。これに
続いて、所望の２逓倍波出力を最大化するために、２逓
倍波に整合せしめた出力インピーダンスを有する出力マ
ッチング回路５を配設する。この出力マッチング回路５
は、２逓倍波周波数において、ＦＥＴ３の出力インピー
ダンスと負荷インピーダンスとの間を整合する回路とな
っているので、この単位逓倍器は２逓倍波出力が最大化
される。
レイン電極に入力信号の基本周波数に加えて高調波成分
が現れる。例えば、単位逓倍器として２逓倍器を構成す
る場合には、基本波成分は不要波であるため、これを抑
圧するための帯域消去フィルタ４を介在させる。これに
続いて、所望の２逓倍波出力を最大化するために、２逓
倍波に整合せしめた出力インピーダンスを有する出力マ
ッチング回路５を配設する。この出力マッチング回路５
は、２逓倍波周波数において、ＦＥＴ３の出力インピー
ダンスと負荷インピーダンスとの間を整合する回路とな
っているので、この単位逓倍器は２逓倍波出力が最大化
される。
【０００４】なお、この構成は２逓倍の単位逓倍器のみ
ならず、３逓倍、４逓倍、５逓倍さらには尚高次の単位
逓倍器としても構成することができる。このような単位
逓倍器７を多段に縦列接続することにより、入力端子１
に供給された基本波電力の少なくとも４倍の周波数を有
する高調波を得ることができる。
ならず、３逓倍、４逓倍、５逓倍さらには尚高次の単位
逓倍器としても構成することができる。このような単位
逓倍器７を多段に縦列接続することにより、入力端子１
に供給された基本波電力の少なくとも４倍の周波数を有
する高調波を得ることができる。
【０００５】
【発明が解決しようとする課題】上述した従来の逓倍器
の回路構成では、帯域消去フィルタ４としては、比較的
低域のマイクロ波帯にあってはコイル、コンデンサ、抵
抗等の回路素子を利用して構成し、ＧＨｚに及ぶ高域を
対象とする場合にはマイクロストリップラインデバイス
などで構成されたものが利用されるが、いずれにしても
１００％の帯域除去は不可能で帯域消去性能に限界があ
り、基本波電力が単位逓倍器の出力に漏洩してしまう。
このような２単位逓倍器が縦列接続されるため、前段に
続く後段の単位逓倍器の入力信号には、入力端子１に供
給される入力信号の２逓倍波に加えて、漏洩した基本波
が入力されてしまう。
の回路構成では、帯域消去フィルタ４としては、比較的
低域のマイクロ波帯にあってはコイル、コンデンサ、抵
抗等の回路素子を利用して構成し、ＧＨｚに及ぶ高域を
対象とする場合にはマイクロストリップラインデバイス
などで構成されたものが利用されるが、いずれにしても
１００％の帯域除去は不可能で帯域消去性能に限界があ
り、基本波電力が単位逓倍器の出力に漏洩してしまう。
このような２単位逓倍器が縦列接続されるため、前段に
続く後段の単位逓倍器の入力信号には、入力端子１に供
給される入力信号の２逓倍波に加えて、漏洩した基本波
が入力されてしまう。
【０００６】単位逓倍器に使用されているＦＥＴは、一
般的に−６ｄＢ／ｏｃｔ（オクターブ）の電力増幅特性
を持つため低周波ほど強調増幅され、次段の単位逓倍器
では、希望する４逓倍信号の１／４の周波数と１／２の
周波数とが入力されることになる。
般的に−６ｄＢ／ｏｃｔ（オクターブ）の電力増幅特性
を持つため低周波ほど強調増幅され、次段の単位逓倍器
では、希望する４逓倍信号の１／４の周波数と１／２の
周波数とが入力されることになる。
【０００７】ここで、次段の逓倍器に対する上述した１
／２の周波数は、４逓倍される出力信号に貢献するので
問題はないが、１／４の周波数に対しては後段の単位逓
倍器は大きな増幅特性を示す。さらに、この１／４の周
波数も逓倍してしまうので、後段の単位逓倍器の出力に
は、希望する４逓倍波に加えて不要な基本波と２逓倍波
とが大きな不要電力として出現する。このような不要波
が現れるということは、元来は所望の４倍波となるべき
エネルギーの一部が不要波に変換されるわけであるの
で、結果的には、４逓倍波の周波数逓倍利得を著しく劣
化させてしまうという問題点がある。
／２の周波数は、４逓倍される出力信号に貢献するので
問題はないが、１／４の周波数に対しては後段の単位逓
倍器は大きな増幅特性を示す。さらに、この１／４の周
波数も逓倍してしまうので、後段の単位逓倍器の出力に
は、希望する４逓倍波に加えて不要な基本波と２逓倍波
とが大きな不要電力として出現する。このような不要波
が現れるということは、元来は所望の４倍波となるべき
エネルギーの一部が不要波に変換されるわけであるの
で、結果的には、４逓倍波の周波数逓倍利得を著しく劣
化させてしまうという問題点がある。
【０００８】本発明の目的は上述した問題点を解決し、
不要波を抑圧して周波数逓倍利得の劣化を著しく改善し
うる逓倍器を提供することにある。
不要波を抑圧して周波数逓倍利得の劣化を著しく改善し
うる逓倍器を提供することにある。
【０００９】
【課題を解決するための手段】上述した目的を達成する
ため、本発明は次の手段構成を有する。即ち、本発明の
逓倍器は、少なくとも２倍の逓倍数でマイクロ波信号の
周波数を逓倍する単位逓倍器を多段に縦列接続して少な
くとも４倍の周波数を得る逓倍器であって、多段に縦列
接続する相続く前段と後段の２つの単位逓倍器の間にそ
れぞれ、単位逓倍器相互間に生起する不要な周波数成分
を抑圧する不要成分抑圧増幅器を備えた構成を有する。
ため、本発明は次の手段構成を有する。即ち、本発明の
逓倍器は、少なくとも２倍の逓倍数でマイクロ波信号の
周波数を逓倍する単位逓倍器を多段に縦列接続して少な
くとも４倍の周波数を得る逓倍器であって、多段に縦列
接続する相続く前段と後段の２つの単位逓倍器の間にそ
れぞれ、単位逓倍器相互間に生起する不要な周波数成分
を抑圧する不要成分抑圧増幅器を備えた構成を有する。
【００１０】また、本発明の逓倍器は、前記不要成分抑
圧増幅器が、前記前段の単位逓倍器の逓倍加工における
マイクロ波信号の基本波成分の漏洩出力を除去する帯域
消去フィルタを備えた構成を有する。
圧増幅器が、前記前段の単位逓倍器の逓倍加工における
マイクロ波信号の基本波成分の漏洩出力を除去する帯域
消去フィルタを備えた構成を有する。
【００１１】
【発明の実施の形態】マイクロ波回路にあって信号周波
数の逓倍化加工を施す逓倍器は、少なくとも２倍の逓倍
処理を行う単位逓倍器を多段に縦列接続して所望の逓倍
数の出力信号を得ている。この場合、単位逓倍器のそれ
ぞれには、所望の逓倍化信号のみを通して不要な基本波
成分を抑止する帯域消去フィルタが配設されているが、
この帯域消去フィルタの基本波成分抑圧性が十分でな
く、基本波成分が出力に漏洩してしまうことが避けられ
ない。
数の逓倍化加工を施す逓倍器は、少なくとも２倍の逓倍
処理を行う単位逓倍器を多段に縦列接続して所望の逓倍
数の出力信号を得ている。この場合、単位逓倍器のそれ
ぞれには、所望の逓倍化信号のみを通して不要な基本波
成分を抑止する帯域消去フィルタが配設されているが、
この帯域消去フィルタの基本波成分抑圧性が十分でな
く、基本波成分が出力に漏洩してしまうことが避けられ
ない。
【００１２】このため、従来は、所望の逓倍波の電力が
不要成分に変換され、周波数逓倍利得を著しく劣化させ
ていた。本発明にあっては、少なくとも２倍の逓倍加工
を行う基本逓倍器を多段に縦列接続して、少なくとも４
倍の逓倍加工を可能とする逓倍器を構成する場合に、相
続く前段の単位逓倍器と、後段の単位逓倍器との間で生
起する不要な周波数成分を抑圧するための不要成分抑圧
増幅器を備え、この不要成分抑圧増幅器に基本波成分の
漏洩を抑圧するための帯域消去フィルタを備えることに
よって不要波成分の生起を抑圧し、以て不要波成分のも
たらす不要な逓倍出力の送出を抑圧し、周波数逓倍利得
を著しく改善することを基本的な発明の実施の形態とし
ている。
不要成分に変換され、周波数逓倍利得を著しく劣化させ
ていた。本発明にあっては、少なくとも２倍の逓倍加工
を行う基本逓倍器を多段に縦列接続して、少なくとも４
倍の逓倍加工を可能とする逓倍器を構成する場合に、相
続く前段の単位逓倍器と、後段の単位逓倍器との間で生
起する不要な周波数成分を抑圧するための不要成分抑圧
増幅器を備え、この不要成分抑圧増幅器に基本波成分の
漏洩を抑圧するための帯域消去フィルタを備えることに
よって不要波成分の生起を抑圧し、以て不要波成分のも
たらす不要な逓倍出力の送出を抑圧し、周波数逓倍利得
を著しく改善することを基本的な発明の実施の形態とし
ている。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例の逓倍器の構成を示すブ
ロック図である。図１に示す実施例の逓倍器は、図２に
示す従来の逓倍器と同じ４逓倍加工を行う逓倍器の場合
を例とし、縦列接続する２つの単位逓倍器７ａと７ｂ間
に、本発明に直接かかわる不要成分抑圧増幅器８を縦列
接続して介在させた構成を有する。単位逓倍器７ａ，７
ｂそれぞれの構成は、図２に示す内容と同一であるの
で、個々の構成に関する詳細な説明は省略する。また、
不要成分抑圧増幅器８は、入力マッチング回路８１と、
ＦＥＴ８２と、基本波成分を除去する帯域消去フィルタ
８３と、出力マッチング回路８４とを基本的に備え、図
１には尚、入力端子１と出力端子６とを併記して示す。
る。図１は、本発明の一実施例の逓倍器の構成を示すブ
ロック図である。図１に示す実施例の逓倍器は、図２に
示す従来の逓倍器と同じ４逓倍加工を行う逓倍器の場合
を例とし、縦列接続する２つの単位逓倍器７ａと７ｂ間
に、本発明に直接かかわる不要成分抑圧増幅器８を縦列
接続して介在させた構成を有する。単位逓倍器７ａ，７
ｂそれぞれの構成は、図２に示す内容と同一であるの
で、個々の構成に関する詳細な説明は省略する。また、
不要成分抑圧増幅器８は、入力マッチング回路８１と、
ＦＥＴ８２と、基本波成分を除去する帯域消去フィルタ
８３と、出力マッチング回路８４とを基本的に備え、図
１には尚、入力端子１と出力端子６とを併記して示す。
【００１４】次に、本実施例の動作について説明する。
前段の単位逓倍器７ａの出力、つまり入力端子１に供給
された入力信号の２逓倍波が、不要成分抑圧増幅器８に
入力される。不要成分抑圧増幅器８は、入力信号の２逓
倍波の周波数で利得が最大となるように、入力マッチン
グ回路８１、出力マッチング回路８４のマッチング条件
が設定され、入力信号電力を所望の逓倍波出力のために
効果的に増幅する。この不要成分抑圧増幅器８には、出
力マッチング回路８４とＦＥＴ８２との間に、入力端子
１に入力する入力信号の周波数の不要波成分を除去する
帯域消去フィルタ８３が配設されているため、不要成分
抑圧増幅器８の出力には基本波成分が殆ど現れないよう
に抑圧できる。つまり、入力端子１に入力した入力信号
の周波数の２逓倍波のみが不要成分抑圧増幅器８の次段
の単位逓倍器７ｂに入力されることになる。
前段の単位逓倍器７ａの出力、つまり入力端子１に供給
された入力信号の２逓倍波が、不要成分抑圧増幅器８に
入力される。不要成分抑圧増幅器８は、入力信号の２逓
倍波の周波数で利得が最大となるように、入力マッチン
グ回路８１、出力マッチング回路８４のマッチング条件
が設定され、入力信号電力を所望の逓倍波出力のために
効果的に増幅する。この不要成分抑圧増幅器８には、出
力マッチング回路８４とＦＥＴ８２との間に、入力端子
１に入力する入力信号の周波数の不要波成分を除去する
帯域消去フィルタ８３が配設されているため、不要成分
抑圧増幅器８の出力には基本波成分が殆ど現れないよう
に抑圧できる。つまり、入力端子１に入力した入力信号
の周波数の２逓倍波のみが不要成分抑圧増幅器８の次段
の単位逓倍器７ｂに入力されることになる。
【００１５】このように、入力信号の基本波成分が十分
に抑圧された信号が２段目の単位逓倍器７ｂに入力され
ると、単位逓倍器７ｂは良好な周波数逓倍加工を施すこ
とができる。このことは、前述した如く、後段の単位逓
倍器７ｂに不要周波数成分を含む多数の入力信号がある
場合には、これに対応して単位逓倍器７ｂには不要な高
調波が発生し、所望の逓倍波の高調波エネルギーがそれ
だけ低下してしまうことを回避できないためである。こ
のようにして、不要とする逓倍周波数成分の信号のみを
対象とする逓倍化加工が確保でき、周波数逓倍利得を著
しく改善することができる。
に抑圧された信号が２段目の単位逓倍器７ｂに入力され
ると、単位逓倍器７ｂは良好な周波数逓倍加工を施すこ
とができる。このことは、前述した如く、後段の単位逓
倍器７ｂに不要周波数成分を含む多数の入力信号がある
場合には、これに対応して単位逓倍器７ｂには不要な高
調波が発生し、所望の逓倍波の高調波エネルギーがそれ
だけ低下してしまうことを回避できないためである。こ
のようにして、不要とする逓倍周波数成分の信号のみを
対象とする逓倍化加工が確保でき、周波数逓倍利得を著
しく改善することができる。
【００１６】
【発明の効果】以上説明したように本発明は、単位逓倍
器の縦列接続による多段構成によりマイクロ波信号を周
波数逓倍化する逓倍器において、多段構成の単位逓倍器
の相続く前段と後段との間に、逓倍化加工を施すべきマ
イクロ波信号の逓倍に不要な基本波成分を除去するフィ
ルタを含む増幅器を介在させて２つの単位逓倍器間の逓
倍処理における不要な干渉の生起を抑圧することによ
り、逓倍利得を著しく改善し、かつ不要高調波の発生を
著しく抑圧できる効果を有する。
器の縦列接続による多段構成によりマイクロ波信号を周
波数逓倍化する逓倍器において、多段構成の単位逓倍器
の相続く前段と後段との間に、逓倍化加工を施すべきマ
イクロ波信号の逓倍に不要な基本波成分を除去するフィ
ルタを含む増幅器を介在させて２つの単位逓倍器間の逓
倍処理における不要な干渉の生起を抑圧することによ
り、逓倍利得を著しく改善し、かつ不要高調波の発生を
著しく抑圧できる効果を有する。
【図１】本発明の一実施例の逓倍器の構成を示すブロッ
ク図である。
ク図である。
【図２】従来の逓倍器の構成を示すブロック図である。
１ 入力端子 ２ 入力マッチング回路 ３ ＦＥＴ ４ 帯域消去フィルタ ５ 出力マッチング回路 ６ 出力端子 ７ａ 逓倍器 ７ｂ 逓倍器 ８ 不要成分抑圧増幅器 ８１ 入力マッチング回路 ８２ ＦＥＴ ８３ 帯域消去フィルタ ８４ 出力マッチング回路
Claims (2)
- 【請求項１】 少なくとも２倍の逓倍数でマイクロ波信
号の周波数を逓倍する単位逓倍器を多段に縦列接続して
少なくとも４倍の周波数を得る逓倍器であって、多段に
縦列接続する相続く前段と後段の２つの単位逓倍器の間
にそれぞれ、単位逓倍器相互間に生起する不要な周波数
成分を抑圧する不要成分抑圧増幅器を備えることを特徴
とする逓倍器。 - 【請求項２】 前記不要成分抑圧増幅器が、前記前段の
単位逓倍器の逓倍加工におけるマイクロ波信号の基本波
成分の漏洩出力を除去する帯域消去フィルタを備えた構
成を有することを特徴とする請求項１記載の逓倍器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29819796A JPH10126156A (ja) | 1996-10-22 | 1996-10-22 | 逓倍器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29819796A JPH10126156A (ja) | 1996-10-22 | 1996-10-22 | 逓倍器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126156A true JPH10126156A (ja) | 1998-05-15 |
Family
ID=17856480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29819796A Pending JPH10126156A (ja) | 1996-10-22 | 1996-10-22 | 逓倍器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126156A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456143B2 (en) | 2000-04-27 | 2002-09-24 | Kabushiki Kaisha Toshiba | Frequency multiplier circuit and semiconductor integrated circuit |
| JP2005223849A (ja) * | 2004-02-09 | 2005-08-18 | Sony Ericsson Mobilecommunications Japan Inc | 歪み補償装置および歪み補償機能付き電力増幅装置 |
| JP2005318373A (ja) * | 2004-04-30 | 2005-11-10 | Sony Ericsson Mobilecommunications Japan Inc | 歪み補償電力増幅装置 |
-
1996
- 1996-10-22 JP JP29819796A patent/JPH10126156A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456143B2 (en) | 2000-04-27 | 2002-09-24 | Kabushiki Kaisha Toshiba | Frequency multiplier circuit and semiconductor integrated circuit |
| JP2005223849A (ja) * | 2004-02-09 | 2005-08-18 | Sony Ericsson Mobilecommunications Japan Inc | 歪み補償装置および歪み補償機能付き電力増幅装置 |
| JP2005318373A (ja) * | 2004-04-30 | 2005-11-10 | Sony Ericsson Mobilecommunications Japan Inc | 歪み補償電力増幅装置 |
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