JPH10117137A - 可変出力低及び最小オン／オフ遅延を有する制御可能な上昇時間及び下降時間を持った伝送線ドライバ - Google Patents

可変出力低及び最小オン／オフ遅延を有する制御可能な上昇時間及び下降時間を持った伝送線ドライバ

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JPH10117137A
JPH10117137A JP9107968A JP10796897A JPH10117137A JP H10117137 A JPH10117137 A JP H10117137A JP 9107968 A JP9107968 A JP 9107968A JP 10796897 A JP10796897 A JP 10796897A JP H10117137 A JPH10117137 A JP H10117137A
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gate
current
voltage
output
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JP9107968A
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James R Kuo
アール． クオ ジェームズ
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National Semiconductor Corp
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Abstract

(57)【要約】 （修正有） 【課題】 ＢＴＬドライバの伝搬遅延を減少し、温度・
電圧変動の影響を減し、かつオーバーシュートをなく
す。 【解決手段】 伝送線１０２へ二進信号を供給するドラ
イバ１００が、入力ノードＶIN及び出力ノードＶOUT と
接地との間に結合される出力トランジスタＭ１０を有す
る。該出力トランジスタＭ１０のゲートへＮ６を経てト
ランジスタが結合しており且つ入力ノードへの印加信号
に応答する。それは、ゲート・ソース電圧を減少させる
ため出力トランジスタＭ１０のゲートから放電電流Ｉ
dis を導通させる。図示せぬクランプ回路が、出力トラ
ンジスタのゲート・ソース電圧を接地より高い第一電圧
レベルへクランプし、放電電流が出力トランジスタのゲ
ート・ソース電圧を接地へ減少させることを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、伝送線インターフ
ェース装置に関するものであって、更に詳細には、ＣＭ
ＯＳデジタル回路を伝送線へインターフェースさせるた
めに使用することの可能なプログラム可能な出力電圧ス
イング及びプログラム可能なエッジレート制御を有する
ドライバに関するものである。
【０００２】
【従来の技術】データトランシーバ（送信器／受信器）
は、超大規模集積（ＶＬＳＩ）回路を伝送媒体へインタ
ーフェースさせるために使用される。伝送媒体は、典型
的には、ドーターボード及びマザーボードのプリント回
路基板（ＰＣＢ）上に形成したトレースである。マイク
ロストリップトレース及びストリップライントレースを
使用して、約５０Ω−７０Ωの程度の特性インピーダン
スを持った伝送線を形成することが可能である。このよ
うな伝送線は、通常、それらの特性インピーダンスで終
端しているそれらの反対側の端部を有している。これら
の平行な抵抗性終端部のために伝送線の実効抵抗は２５
Ω−３５Ω程度低い場合がある。
【０００３】データトランシーバは、伝送媒体へ情報を
送信し且つそれから情報を受取ることの可能な読取／書
込ターミナルである。トランシーバは、典型的に、ライ
ンドライバ段（即ち、単に「ドライバ」）及びレシーバ
段（単に「レシーバ」）を有している。伝送線ドライバ
及びレシーバの共通の目的は、電気的に長い距離にわた
り多様な環境を介して迅速に且つ信頼性を持ってデータ
を送信することである。このタスクは、外部的に導入さ
れるノイズ及び接地シフトがデータを劇しく劣化させる
場合があるという事実によって複雑なものとされる。
【０００４】ドライバはＶＬＳＩ回路からのデジタル信
号出力が伝送線媒体上を適切に伝送されるように該信号
を増幅する。レシーバは、典型的に、伝送媒体から信号
を受取り且つ該伝送媒体から受取ったデジタル情報を表
わすＶＬＳＩ回路への出力を供給する差動増幅器であ
る。
【０００５】従来のドライバは、通常、異なる集積回路
技術との適合性を与えるためにレベルシフト能力を有し
ている。特に、ドライバが伝送媒体を介して信号を伝送
する前に、ドライバは例えばＣＭＯＳ，ＴＴＬ，ＥＣＬ
等のＶＬＳＩ回路によって使用される公称電圧スイング
（即ち、「動的信号範囲」）を伝送媒体によって使用さ
れる異なる電圧スイングへ変化させる。従って、ドライ
バはデジタル信号を増幅するのみならず、それは信号の
公称電圧スイングをも変化させる。
【０００６】異なる公称電圧スイングは、通常、電力を
保存するために伝送媒体を介してデータを伝送する場合
に使用される。特に、ドライバによって内部的に散逸さ
れる電力は、それが伝送線へ印加する二進信号の公称電
圧スイングに比例する。従って、ドライバが伝送線を介
して比較的小さな電圧スイングを有する信号を伝送する
場合に電力散逸は減少される。
【０００７】伝送線を介してＢＴＬ（バックプレーント
ランシーバ論理）信号レベルにおいて信号を伝送するこ
とが一般的となっている。信号レベルスタンダードは
「バックプレーン」と呼ばれる。何故ならば、ＢＴＬは
主にマザーボードのバックプレーンバス内において使用
されるからである。ＢＴＬの公称電圧スイングが１．０
Ｖ（論理低）から２．１Ｖ（論理高）である場合には、
信号がＣＭＯＳ（０Ｖから３．３Ｖ、又は０Ｖから５．
０Ｖ）又はＴＴＬ（０Ｖから３．５Ｖ）信号レベルにお
いて伝送線を介して伝送される場合と比較して電力散逸
は一層低い。
【０００８】バイポーラ技術は、その独特の高い電流利
得特性のために、例えばライン又はバスドライバ等のＩ
／Ｏデバイス（装置）を実現するために魅力のあるもの
である。高い電流利得はバスシステムにおいて重要であ
る。何故ならば、ドライバは無負荷条件及び負荷条件の
両方において伝送線を駆動することが可能でなければな
らない。
【０００９】バイポーラ技術はバックプレーンバスを駆
動するのに必要な電流を発生することが可能であるが、
それは多数の欠点を有している。第一に、バイポーラト
ランジスタは大きなドライバ出力容量とさせる大きなコ
レクタ容量を有している。第二に、バイポーラドライバ
は非常に速い上昇エッジ及び下降エッジを有している。
制御しない場合には、高速の上昇エッジ及び下降エッジ
が接地バウンシング（跳ね返り）、出力オーバーシュー
ト及びアンダーシュート、及びバス導体間のクロストー
ク（洩話）を発生する場合がある。これらの悪影響はレ
シーバの雑音余裕を著しく減少させる場合がある。バイ
ポーラドライバの別の欠点は、ターンオン遅延とターン
オフ遅延との間のスキューである。バイポーラドライバ
のその他の欠点は電力散逸が高いこと及びゲート密度が
低く且つコストが高いために大規模集積の効率が悪いこ
とである。
【００１０】信号は、米国特許第５，０２３，４８８号
（「Ｇｕｎｎｉｎｇ」）に開示されているいわゆる「Ｇ
ＴＬ」信号レベルにおいて伝送線を介して伝送されてい
る。Ｇｕｎｎｉｎｇは、ＶＬＳＩＣＭＯＳ回路を伝送線
へインターフェースさせるためにこのようなＧＴＬドラ
イバ及びレシーバを開示している。ＧＴＬの公称電圧ス
イングは約０．３Ｖ（論理低）から１．２Ｖ（論理高）
である。
【００１１】Ｇｕｎｎｉｎｇ特許に開示されているＧＴ
Ｌドライバは、出力パルス歪を発生させる多数の欠点を
有している。第一に、出力の上昇エッジを制御するため
に使用されるフィードバック回路は、出力トランジスタ
のドレイン電圧がそのゲート電圧よりも著しく高いレベ
ルへ増加することを防止する。ドレイン電圧は低状態に
保持されるので、フィードバック回路がディスエーブル
されるまで出力は高状態へ移行することが不可能であ
り、そのことはドライバの伝搬遅延を増加させる。
【００１２】ＧＴＬドライバの第二の欠点は、その上昇
時間ｔr 、下降時間ｔf 、エッジレート、ターンオン遅
延、ターンオフ遅延及び伝搬遅延が温度変動、供給電圧
変動、処理変動によって影響を受けるということであ
る。
【００１３】ＧＴＬドライバの第三の欠点は、その最小
上昇時間ｔr 及び下降時間ｔf が速すぎて、接地バウン
シング、出力オーバーシュート、大きなクロストークを
発生させることである。
【００１４】従って、従来のバイポーラＢＴＬドライバ
の欠点を解消する伝送線ドライバに対する必要性が存在
しており、且つ約０．３Ｖ（論理低）から１．２Ｖ（論
理高）の出力電圧スイングを与え且つ上述したＧＴＬド
ライバの欠点を解消する伝送線ドライバに対する必要性
が存在している。
【００１５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、従来のバイポーラＢＴＬドライバの欠点を
解消した伝送線ドライバを提供することを目的とする。
本発明の更に別の目的とするところは、約０．３Ｖ（論
理低）から１．２Ｖ（論理高）の出力電圧スイングを与
え且つＧＴＬドライバの欠点を解消する伝送線ドライバ
を提供することである。
【００１６】
【課題を解決するための手段】本発明は、データシステ
ムから伝送線へ二進信号を供給するドライバを提供して
いる。本ドライバは、データ入力ノード及びデータ出力
ノードと接地との間に結合されている出力トランジスタ
を有している。出力トランジスタはゲートと、ソース
と、それらの間の対応するゲート・ソース電圧を有して
いる。第一トランジスタが出力トランジスタのゲートへ
結合しており且つ入力ノードへ印加される信号に応答す
る。第一トランジスタは出力トランジスタのゲートを放
電してそのゲート・ソース電圧を減少させるために出力
トランジスタのゲートから放電電流を導通させる。クラ
ンプ回路が出力トランジスタのゲート・ソース電圧を接
地より高い第一電圧レベルへクランプし、放電電流が出
力トランジスタのゲート・ソース電圧を接地へ減少させ
ることを防止する。
【００１７】本発明は、更に、データシステムから伝送
線へ二進信号を供給するためのドライバを提供してい
る。該ドライバは、データ入力ノード及びデータ出力ノ
ードと接地との間に結合されている出力トランジスタを
有している。該出力トランジスタは、ゲートと、ソース
と、それらの間の対応するゲート・ソース電圧を有して
いる。第一トランジスタは出力トランジスタのゲートへ
結合しており且つ入力ノードへ印加される信号に応答す
る。第一トランジスタは出力トランジスタのゲートを充
電してそのゲート・ソース電圧を増加させるために、供
給電圧ノードから出力トランジスタのゲートへ初期的な
充電電流を導通させる。第二トランジスタは第一トラン
ジスタと直列結合している。供給電圧における増加に応
答して第二トランジスタのゲート電圧を調節するために
供給電圧依存性電流源が第二トランジスタへ結合してお
り、従って該初期的な充電電流は供給電圧における増加
に応答して比較的一定のレベルに維持される。
【００１８】本発明は、更に、データシステムから伝送
線へ二進信号を供給するためのドライバを提供してい
る。本ドライバは、データ入力ノード及びデータ出力ノ
ードと接地との間に結合している出力トランジスタを有
している。該出力トランジスタは、ゲートと、ソース
と、それらの間の対応するゲート・ソース電圧を有して
いる。第一トランジスタが出力トランジスタのゲートへ
結合しており且つ入力ノードへ印加される信号に応答す
る。該第一トランジスタは、そのゲート・ソース電圧を
比較的一定のレベルに維持するために出力トランジスタ
のゲート上の電荷を維持するために出力トランジスタの
ゲートへ充電保持電流を導通させる。第二トランジスタ
及び第三トランジスタが第一トランジスタと直列結合さ
れており、該充電保持電流を導通させる。温度変動に対
する充電保持電流を補償するために、第二トランジスタ
及び第三トランジスタのゲート電圧を調節するために正
温度係数の電流源が第二トランジスタ及び第三トランジ
スタへ結合している。
【００１９】本発明は、更に、データシステムから伝送
線へ二進信号を供給するためのドライバを提供してい
る。該ドライバは、データ入力ノード及びデータ出力ノ
ードと接地との間に結合している出力トランジスタを有
している。該出力トランジスタは、ゲートと、ソース
と、それらの間の対応するゲート・ソース電圧とを有し
ている。電圧検知増幅器がそのゲート・ソース電圧を増
加させるために出力トランジスタのゲートへの充電電流
を導通させるために出力トランジスタのゲートへ結合し
ている。入力ノードへ印加させる信号に応答する第一ト
ランジスタは電圧検知増幅器への第一電流を導通させ
る。第二トランジスタ及び第三トランジスタが第一トラ
ンジスタと直列結合されており且つ第一電流を導通させ
るために電圧検知増幅器へ結合している。温度変動に対
し第一電流を補償するために第二トランジスタ及び第三
トランジスタのゲート電圧を調節するために正温度係数
の電流源が第二トランジスタ及び第三トランジスタへ結
合している。
【００２０】本発明は、更に、伝送線ドライバの出力ト
ランジスタのターンオン遅延を減少させる方法を提供し
ている。本方法は、出力トランジスタのゲート・ソース
電圧を減少させるために出力トランジスタのゲートを放
電電流で放電させ、出力トランジスタのゲート・ソース
電圧を出力トランジスタのゲート・ソース電圧が接地へ
減少させることを防止するために接地より高く且つ出力
トランジスタのスレッシュホールド電圧より低い第一電
圧レベルへクランプし且つそのゲート・ソース電圧を第
一電圧レベルからスレッシュホールド電圧より高い電圧
レベルへ増加させるために出力トランジスタのゲートを
充電する、上記各ステップを有している。
【００２１】
【発明の実施の形態】図１Ａ及び１Ｂを参照すると、本
発明に基づく伝送線ドライバ１００が示されている。ド
ライバ１００は、例えばＶＬＳＩ回路などのデータシス
テムによって発生されたデータ信号を伝送線１０２へ転
送するために使用される。ドライバ１００は出力端Ｖ
OUT においてプログラム可能な出力電圧スイング（振
れ）を有しており、且つそれはプログラム可能なエッジ
レート制御を有している。それは、２５０ＭＨｚ以上の
データレートで動作することが可能な高速のターンオン
及びターンオフ遅延を有する高速バスドライバであり、
且つそれは低い出力パルス歪を有している。ドライバ１
００は、温度、供給電圧及び処理の変化によって比較的
影響を受けることのない回路を有している。
【００２２】ドライバ１００のプログラム可能なエッジ
レート制御は、インピーダンス不整合に起因する反射に
よって発生される伝送線リンギングを減少させる傾向が
ある。更に、エッジレートを制御する能力は、より少な
いリンギングでより長いスタブ長さとすることを可能と
し、且つ遠端洩話（クロストーク）及び近端洩話（クロ
ストーク）を減少させる。遠端洩話は、エッジレートに
直接比例している。接地バウンス（跳ね返り）、供給電
圧リンギング及び電磁干渉も減少される。
【００２３】以下に説明するように、ドライバ１００は
出力トランジスタＭ１０を有しており、それは、ターン
オンされて出力ＶOUT を低状態とさせ且つターンオフさ
れて出力ＶOUT が高状態へ移行させることを可能とす
る。出力トランジスタＭ１０のゲート電圧は下降時間Ｔ
f 及び上昇時間Ｔr を有している。一般的に、下降時間
Ｔf が長ければ長い程、トランジスタＭ１０のオン時間
Ｔonは一層長く、且つ上昇時間Ｔr が長ければ長い程、
トランジスタＭ１０のオフ時間Ｔoff は一層長い。上昇
時間Ｔr が下降時間Ｔf と等しい場合には、オフ時間Ｔ
OFF はオン時間Ｔonよりも一層大きい。上昇時間に対す
る下降時間の比Ｔf ／Ｔr が増加する場合には、データ
レートは減少する。
【００２４】ドライバ１００はインバータとして機能す
る。それは入力端Ｖinにおいてデータシステムから約０
Ｖ（論理低）から３．３Ｖ（論理高）の電圧スイングを
有するデジタル信号であるＣＭＯＳレベルの二進信号を
受取るべく設計されている。ドライバ１００はレベルシ
フト能力を有しており、従って出力端Ｖout を介して伝
送線１０２へ供給されるデータ信号は異なる公称電圧ス
イング内において動作する。ドライバ１００の出力電圧
Ｖout の電圧スイングはプログラム可能である。特に、
出力電圧Ｖout はバックプレーントランシーバ論理（Ｂ
ＴＬ）スタンダード、即ち約１．０Ｖ（論理低）から
２．１Ｖ（論理高）の電圧スイングを持ったデジタル信
号に従うべくプログラムすることが可能である。ドライ
バ１００の出力電圧Ｖout の電圧スイングは、供給電圧
変動に依存して、０．３Ｖ±０．１Ｖ（論理低）から
１．２Ｖ±５％（論理高）の上述したいわゆる「ＧＴ
Ｌ」又は「ＧＴＬ＋」信号レベルへプログラムすること
も可能である。更に、出力電圧Ｖout の電圧スイング
は、本明細書においては、０．５Ｖ（論理低）から１．
５Ｖ（論理高）の「ＫＴＬ」信号レベルとして呼称する
ものへプログラムすることが可能である。０．３Ｖでは
なく０．５Ｖの論理低の値は、１．０Ｖの論理低の値の
性能上の欠点を回避すると共に接地ノイズによって発生
される干渉を回避することがより可能なものと考えられ
る。従って、ドライバ１００の出力はＢＴＬスタンダー
ト、即ちいわゆる「ＧＴＬ」及び「ＧＴＬ＋」信号レベ
ル、又は本明細書において「ＫＴＬ」信号レベルと呼称
するものと適合性があるようにプログラムすることが可
能である。
【００２５】伝送線１０２は、通常、比較的低いインピ
ーダンスを有しており且つ電圧レベルＶT で終端され
る。伝送線１０２は、典型的に、約５０Ω−７０Ωの程
度の特性インピーダンスを持ったマイクロストリップト
レース又はストリップライントレースである。通常、伝
送線１０２はその両端部をその特性インピーダンスで終
端しており、従って並列終端抵抗ＲT （１個の抵抗のみ
示してある）の実効抵抗値は約２５Ω−３５Ωである。
ドライバ１００がＢＴＬ信号レベルにおいて動作すべく
プログラムされると、電圧ＶT は２．１Ｖに等しく、一
方、ドライバ１００がＧＴＬ信号レベルにおいて動作す
べくプログラムされると、電圧ＶT は１．２Ｖに等し
い。
【００２６】ドライバ１００は出力トランジスタＭ１
０、主充電段１０６、主充電段パルス発生回路１１４、
初期的充電段１１０、充電保持段１１２、主放電段１０
８、スパイク放電段１０４を有している。主充電段１０
６、初期的充電段１１０、電荷保持段１１２は入力端Ｖ
INにおいて受取られるデータ信号に応答し、且つ出力ト
ランジスタＭ１０をターンオンさせて出力ノードＶOUT
において論理低を発生させる。主放電段１０８及びスパ
イク放電段１０４は入力端ＶINにおいて受取られるデー
タ信号に応答し、且つ出力トランジスタＭ１０をターン
オフさせて出力ノードＶOUT において論理高を発生させ
る。
【００２７】出力トランジスタＭ１０は、好適には、非
常に幅広のチャンネルのオープンドレインＮチャンネル
ＭＯＳＦＥＴである。トランジスタＭ１０のドレインは
伝送線１０２へ結合しており且つそのソースは接地へ結
合している。トランジスタＭ１０のチャンネル幅は、導
通期間中のドレイン・ソース回路の実効抵抗値を減少さ
せるために、そのチャンネル長よりも一層大きな大きさ
なものとすべきである。好適には、トランジスタＭ１０
は１６００μｍのチャンネル幅及び１μｍのチャンネル
長を有している。更に、単一のトランジスタＭ１０のみ
を示すに過ぎないが、任意の数のＮチャンネルトランジ
スタを互いに並列に接続することによって製造すること
が可能であることを理解すべきであり、このような並列
性は所望の実効チャンネル幅のトランジスタＭ１０を製
造するために使用することが可能である。例えば、４０
０μｍのチャンネル幅及び１μｍのチャンネル長を持っ
た第二トランジスタＭ１２がトランジスタＭ１０と並列
接続して示されている。
【００２８】ドライバ１００の動作を理解するために、
以下の説明においては、図１Ａ及び１Ｂに示した概略図
と共に、図３，４，５に示したタイミング線図を参照す
る。主充電段１０６の目的は、トランジスタＭ１０のゲ
ートへ主充電電流Ｉmainを供給することである。トラン
ジスタＭ１０のゲートを充電することは、それを高状態
とさせ、そのことはトランジスタＭ１０を導通状態へス
イッチさせる。トランジスタＭ１０は出力ノードＶOUT
から接地へ電流を導通する。電流は抵抗ＲTを介して流
れ且つそこを横断して電圧降下を発生し、それは出力端
ＶOUT における電圧を低状態へ移行させる。電圧検知増
幅器１１６は、いつＶOUT がその予めプログラムした論
理低レベルとほぼ等しくなるかを検知するために使用さ
れる。その低状態におけるＶOUT の値は、ドライバ１０
０がＢＴＬ互換性か又はＧＴＬ互換性のいずれにプログ
ラムされているかに依存する。
【００２９】スイッチングＰチャンネルトランジスタＭ
２６によってターンオンされる主充電段１０６は、主充
電期間ｔmainを越えることのない時間期間にわたりトラ
ンジスタＭ１０のゲートへ主充電電流Ｉmainを供給す
る。主充電電流ＩmainはトランジスタＭ１０をオン状態
へスイッチさせるのに十分に長い間トランジスタＭ１０
のゲートへ供給される。トランジスタＭ１０が導通状態
へスイッチされると、電力を節約するために、主充電電
流Ｉmainは停止される。
【００３０】主充電段１０６は、実質的に図示したよう
に接続されているトランジスタＭ１４，Ｍ１６，Ｍ１
８，Ｍ２０を具備する電圧検知増幅器１１６を有してい
る。電圧検知増幅器１１６は単一段ＣＭＯＳ差動増幅器
である。増幅器１１６は基準入力電圧ＶREF をドライバ
１００出力電圧ＶOUT と比較する。ドライバ１００は、
ＶREF を１．０Ｖと等しく設定することによってＢＴＬ
レベル信号を出力し、ＶREF を０．５Ｖと等しく設定す
ることによってＫＴＬレベル信号を出力し、且つＶREF
を０．３Ｖと等しく設定することによってＧＴＬレベル
信号を出力すべくプログラムされている。増幅器１１６
は、出力ノードＶOUT における電圧がいつプログラムさ
れている論理低レベルと実質的に等しくなるかを検知す
る。
【００３１】２個のＰチャンネル電流源トランジスタＭ
２４，Ｍ２２が増幅器１１６へ接続している。トランジ
スタＭ２４，Ｍ２２の目的は、供給電圧及び温度におけ
る変動を補償することである。それらは、以下に説明す
る電流源出力ＩＰ１／ＩＰ２によって制御される。電流
源出力ＩＰ１／ＩＰ２は、電流源トランジスタＭ２２，
Ｍ２４と共に、温度及び電圧供給ＶDD変動を補償するた
めにトランジスタＭ２２，Ｍ２４によって導通されるソ
ース・ドレイン電流ＩSDを調節する手段を提供してい
る。ＭＯＳＦＥＴトランジスタ及び電流源出力ＩＰ１／
ＩＰ２を供給する回路に関する温度及び供給電圧変動の
影響については以下に詳細に説明する。然しながら、ド
ライバ１００の基本的な動作に関する説明に関しては、
トランジスタＭ２６がターンオンされた場合に電流を導
通するように、出力ＩＰ１／ＩＰ２がトランジスタＭ２
２，Ｍ２４上にソース・ゲート電圧ＶSGを維持するもの
と仮定することが可能である。
【００３２】トランジスタＭ２６は２００μｍのチャン
ネル幅と１μｍのチャンネル長を有することが可能であ
り、トランジスタＭ２２，Ｍ２４は３００μｍのチャン
ネル幅及び１μｍのチャンネル長を有することが可能で
あり、トランジスタＭ１４，Ｍ１６は６０μｍのチャン
ネル幅及び１μｍのチャンネル長を有することが可能で
あり、且つトランジスタＭ１８，Ｍ２０は５０μｍのチ
ャンネル幅及び１μｍのチャンネル長を有することが可
能である。
【００３３】スイッチングＰチャンネルトランジスタＭ
２６は主充電段パルス発生回路１１４によって制御され
る。主充電段パルス発生回路１１４の目的は、トランジ
スタＭ２６のゲートへ主パルスを供給することである。
該主パルスは負のパルスであり且つ主充電時間期間ｔ
mainにほぼ等しい長さを有している。トランジスタＭ２
６はＰチャンネルトランジスタであるので、負の主パル
スはトランジスタＭ２６をターンオンさせ、従ってそれ
は主充電時間期間ｔmainにほぼ等しい時間期間の間電流
を導通する。従って、電圧検知増幅器１１６は、主充電
時間期間ｔmainを超えることのない期間にわたりトラン
ジスタＭ１０のゲートへ電流を導通させる。
【００３４】特に、トランジスタＭ２６のゲートはノー
ドＮ４を介してトランジスタＭ２８，Ｍ３０のドレイン
へ結合している。直列接続したトランジスタＭ３０，Ｍ
３６，Ｍ３８が同時的にターンオンすると、スイッチン
グＰチャンネルトランジスタＭ２６のゲートはプルダウ
ンされ、従ってそれはターンオンされて、電流Ｉ１を流
させる。然しながら、並列接続したトランジスタＭ２
８，Ｍ３２，Ｍ３４のうちのいずれかがターンオンされ
ると、直列接続されているトランジスタＭ３０，Ｍ３
６，Ｍ３８のうちの少なくとも１つがターンオフし、且
つスイッチングＰチャンネルトランジスタＭ２６のゲー
トは高状態とされ、従ってそれはターンオフされ、電流
Ｉ１が流れることを防止する。例えば、ＥＮ＿ＩＮ信号
が低状態であると、トランジスタＭ２８はターンオンさ
れ且つトランジスタＭ３０はターンオフされる。このこ
とは、トランジスタＭ２６のゲートを高状態とさせ且つ
主充電段１０６をディスエーブル即ち動作不能状態とさ
せる。然しながら、ＥＮ＿ＩＮ信号が高状態であると、
トランジスタＭ２８はターンオフされ且つトランジスタ
Ｍ３０はターンオンされる。このことは、トランジスタ
Ｍ３６，Ｍ３８が両方ともターンオンされる場合にトラ
ンジスタＭ２６のゲートが低状態とされることを可能と
させる。
【００３５】主充電段パルス発生回路１１４はＣＭＯＳ
インバータ１１７を形成すべく接続されているＰチャン
ネルトランジスタＭ４０とＮチャンネルトランジスタＭ
４８を有している。ＣＭＯＳインバータ１１７の入力端
はドライバ１００の入力ノードＶINへ接続している。Ｃ
ＭＯＳインバータ１１７は、更に、夫々電流源出力ＩＮ
１／ＩＮ２によって制御される（以下に説明する）２個
の直列接続した電流源トランジスタＭ４４，Ｍ４６を有
している。ＣＭＯＳインバータ１１７は電流源出力ＩＮ
１／ＩＮ２を調節することによって調節することの可能
な伝搬遅延を有している。特に、電流源出力ＩＮ１／Ｉ
Ｎ２は、温度および供給電圧ＶDD変動を補償するため
に、トランジスタＭ４４，Ｍ４６のゲート電圧を変化さ
せる。更に、電流源出力ＩＮ１／ＩＮ２は幾つかの異な
る値とすべく選択的にプログラムすることが可能であり
（以下に説明する）、その結果トランジスタＭ４４，Ｍ
４６のゲート電圧は幾つかの異なる値へプログラムされ
る。トランジスタＭ４４，Ｍ４６のゲート電圧をプログ
ラムすることによって、トランジスタＭ４４，Ｍ４６に
よって導通される電流もその際にプログラムされる。
【００３６】ＣＭＯＳインバータ１１７の伝搬遅延、即
ちその入力スイッチング遷移の５０％とその出力スイッ
チング遷移の５０％との間の時間は、その出力が高状態
および低状態へ移行する速度に依存する。出力が高状態
および低状態へ移行する速度は、トランジスタＭ４０に
よって導通されるＣＭＯＳインバータ１１７の充電電流
の強度及びトランジスタＭ４８によって導通されるＣＭ
ＯＳインバータ１１７の放電電流の強度に依存する。Ｃ
ＭＯＳインバータ１１７の伝搬遅延は、充電及び放電電
流が変化される場合に変化する。
【００３７】トランジスタＭ４４，Ｍ４６によって導通
される電流が調節可能であるので、トランジスタＭ４８
によって導通されるＣＭＯＳインバータ１１７の放電電
流も調節可能である。ＣＭＯＳインバータ１１７の放電
電流を調節することによって、その出力が低状態へ移行
される速度が調節される。従って、ＣＭＯＳインバータ
１１７の出力高状態から低状態への伝搬遅延時間は電流
源出力ＩＮ１／ＩＮ２によって調節可能である。
【００３８】ＣＭＯＳインバータ１１７の高状態から低
状態への伝搬遅延は、主充電時間期間ｔmainにほぼ等し
い。従って、トランジスタＭ２６が導通状態となる時間
の量である主充電時間期間ｔmainは、ＣＭＯＳインバー
タ１１７の高状態から低状態への伝搬遅延をプログラム
することによってプログラムされる。
【００３９】入力ＶINが低状態である間に、トランジス
タＭ３６がターンオフされ且つトランジスタＭ３８がタ
ーンオンされる。ＣＭＯＳインバータ１１７（即ち、ト
ランジスタＭ４０，Ｍ４８）がトランジスタＭ３８のゲ
ートを高状態とさせるので、トランジスタＭ３８はター
ンオンされる。ＥＮ＿ＩＮ信号が高状態であり、従って
回路がイネーブルされるものと仮定すると、入力ＶINが
低状態から高状態へ変化すると、トランジスタＭ３６は
すぐさまターンオンする。ＣＭＯＳインバータ１１７に
よって発生される遅延のために、トランジスタＭ３８は
この遅延期間中ターンオンしたままである。この遅延時
間は主充電時間期間ｔmainである。主充電時間期間ｔ
main期間中、トランジスタＭ３６，Ｍ３８は同時的にタ
ーンオンされ且つトランジスタＭ２６のゲートはプルダ
ウンされ、従ってそれはターンオンされる。然しなが
ら、ＣＭＯＳインバータ１１７は究極的には（即ち、主
充電時間期間ｔmainの終り）、トランジスタＭ３８のゲ
ートをプルダウンさせ、従ってそれはターンオフする。
このことが発生すると、トランジスタＭ３４がターンオ
ンし且つトランジスタＭ２６のゲートは高状態へ移行
し、従ってそれはターンオフし、電流Ｉ1 が流れること
を停止させる。
【００４０】主充電時間期間ｔmain期間中、トランジス
タＭ２６がターンオンすると、出力高から低への遷移電
流Ｉ1 は、差動トランジスタ対Ｍ１４，Ｍ１６を介して
出力電圧ＶOUT によって調整される。出力電圧ＶOUT が
その最も高いレベルにある場合に、主充電電流Ｉmainは
その最大レベル、即ち電流Ｉ1 に等しいレベルに到達す
る。電流Ｉ1 は、ドライバ出力電圧ＶOUT が滑らかな高
から低への遷移を有するような態様で調整される。出力
電圧ＶOUT が基準電圧レベルＶREF 、即ちＢＴＬの場合
には１．０Ｖ、ＫＴＬの場合には０．５Ｖ、且つＧＴＬ
の場合には０．３Ｖへ減少すると、電流Ｉ1 は０へ降下
し且つトランジスタＭ１０のゲート電圧は上昇を停止す
る。従って、出力電圧ＶOUT は基準電圧レベルＶREF へ
クランプされる。
【００４１】トランジスタＭ２８，Ｍ３４は１０μｍの
チャンネル幅及び１μｍのチャンネル長を有することが
可能であり、トランジスタＭ３２は１５μｍのチャンネ
ル幅及び１μｍのチャンネル長を有することが可能であ
り、トランジスタＭ３６，Ｍ３８は１００μｍのチャン
ネル幅及び１μｍのチャンネル長を有することが可能で
あり、トランジスタＭ４０，Ｍ４２は５μｍのチャンネ
ル幅及び１μｍチャンネル長を有することが可能であ
り、トランジスタＭ４４，Ｍ４６は７０μｍのチャンネ
ル幅及び１μｍのチャンネル長を有することが可能であ
り、且つトランジスタＭ４８は２０μｍのチャンネル幅
及び１μｍのチャンネル長を有することが可能である。
【００４２】初期的な充電段１１０の目的は、初期的充
電時間期間ｔinitを超えることのない時間期間にわた
り、トランジスタＭ１０のゲートへ初期的な充電電流Ｉ
initを供給することである。初期的な充電時間期間ｔ
initは主充電時間期間ｔmainよりも一層短い。初期的充
電電流ＩinitはトランジスタＭ１０のゲートを、ゲート
・ソース電圧がスレッシュホールド電圧ＶTHとほぼ等し
い点まで迅速に充電させる。換言すると、初期的充電電
流Ｉinitは、トランジスタＭ１０のゲート電圧を、トラ
ンジスタＭ１０が電流の導通を開始し且つ出力ＶOUT を
低状態とさせる点へ迅速に増加させる。初期的充電時間
期間ｔinitは、トランジスタＭ１０のゲート電圧を、接
地からスレッシュホールドレベルＶTHへ増加させるのに
必要な時間期間とほぼ等しい長さを有している。
【００４３】初期的充電段１１０は、図示した如く全て
直列に接続されている、２個のＰチャンネルスイッチン
グトランジスタＭ５０，Ｍ５２及び２個のＰチャンネル
電流源トランジスタＭ５８，Ｍ６０を有している。トラ
ンジスタＭ５８，Ｍ６０のゲートは、温度及び供給電圧
ＶDD変動に対し初期的充電段１１０を補償するために、
電流源出力ＩＰＵＬ１／ＩＰＵＬ２へ接続している。ト
ランジスタＭ５２のゲートは、インバータを形成してお
り、その入力端が入力ＶINへ接続されるトランジスタＭ
６２，Ｍ６４のドレインへ接続している。トランジスタ
Ｍ５０のゲートは、インバータを形成しており、その入
力端がトランジスタＭ６２，Ｍ６４のドレインへ接続し
ているトランジスタＭ５４，Ｍ５６のドレインへ接続し
ている。入力ＶINが低状態から高状態へ状態を変化させ
ると、トランジスタＭ５２はターンオンする。トランジ
スタＭ５０は、遅延の後にトランジスタＭ５４がトラン
ジスタＭ５０のゲートを高状態とさせるまでターンオン
されたままである。この遅延期間は、初期的充電時間期
間ｔinitである。換言すると、スイッチングトランジス
タＭ５０，Ｍ５２は初期的充電時間期間ｔinitに対し同
時的な導通状態にある。従って、トランジスタＭ５０，
Ｍ５２，Ｍ５８，Ｍ６０は全て導通状態にあり、且つ初
期的充電段電流Ｉinitは、トランジスタＭ５４，Ｍ５６
によって形成されるインバータの遅延、又は初期的充電
時間期間ｔinitに等しい時間期間の間、トランジスタＭ
１０のゲートへ供給される。
【００４４】トランジスタＭ５８，Ｍ６０は１６０μｍ
のチャンネル幅及び１μｍのチャンネル長を有すること
が可能であり、トランジスタＭ５０は５０μｍのチャン
ネル幅及び１μｍのチャンネル長を有することが可能で
あり、トランジスタＭ５２は４０μｍのチャンネル幅及
び１μｍのチャンネル長を有することが可能であり、ト
ランジスタＭ５４は１０μｍのチャンネル幅及び４μｍ
のチャンネル長を有することが可能であり、且つトラン
ジスタＭ５６は５μｍのチャンネル幅及び１μｍのチャ
ンネル長を有することが可能である。
【００４５】充電保持段１１２はトランジスタＭ１０の
ゲートへ電流Ｉholdを供給し且つ電流Ｉinit及びＩmain
がターンオフした後にトランジスタＭ１０のゲートを高
状態に保持するために使用される。スイッチングＰチャ
ンネルトランジスタＭ７２は、そのゲートをトランジス
タＭ６２，Ｍ６４のドレインへ結合している。入力ＶIN
が高状態である限り、トランジスタＭ７２のゲートは低
状態とされ、従ってトランジスタＭ７２はターンオンさ
れる。電流源トランジスタＭ７６，Ｍ７４は、夫々、電
流源出力ＩＰ１／ＩＰ２によって制御される。トランジ
スタＭ７２，Ｍ７４，Ｍ７６が全てターンオンされる
と、電流ＩholdはトランジスタＭ１０のゲートへ導通さ
れる。入力ＶINが高状態（且つＥＮ＿ＩＮ信号も高状
態）である限り、電流Ｉholdが流れる。更に、電流Ｉ1
が流れることを停止した後に、接地への経路を見出すた
めにトランジスタＭ２０を介して電流Ｉholdが流れる。
【００４６】トランジスタＭ７４，Ｍ７６は２４μｍの
チャンネル幅及び１μｍのチャンネル長を有することが
可能であり、且つトランジスタＭ７２は６μｍのチャン
ネル幅及び１μｍのチャンネル長を有することが可能で
ある。
【００４７】入力ＶINが低状態へ移行すると、スパイク
放電段１０４がスパイク放電、即ちターンオフ電流Ｉ
spike を供給して出力トランジスタＭ１０のターンオフ
遅延を減少させる。スパイク放電段１０４はＮチャンネ
ルスイッチングトランジスタＭ７８，Ｍ８０、インバー
タ１２０、実質的に図示した如く接続されているＮチャ
ンネル電流源トランジスタＭ８２，Ｍ８４を有してい
る。スパイク放電電流Ｉspike は、トランジスタＭ７
８，Ｍ８０が同時的に導通状態にある場合にのみ導通さ
れる。入力ＶINが低状態へ移行すると、トランジスタＭ
７８はすぐさまターンオンし、且つトランジスタＭ８０
は、インバータ１２０によって発生される遅延の後に、
ターンオフする。スパイク放電電流Ｉspike が導通され
る時間期間は時間期間ｔspike 、即ちインバータ１２０
のゲート遅延である。スパイク放電電流Ｉspike は、ド
ライバ出力ＶOUT が単調的な上昇遷移を有するような態
様でトランジスタＭ１０のターンオフ遅延を減少させ
る。従って、スパイク放電電流Ｉspike はインバータ１
２０のゲート遅延によって制御される。
【００４８】トランジスタＭ７８は１０μｍのチャンネ
ル幅及び１μｍのチャンネル長を有することが可能であ
り、トランジスタＭ８０は３０μｍのチャンネル幅及び
１μｍのチャンネル長を有することが可能であり、且つ
トランジスタＭ８２，Ｍ８４は６０μｍのチャンネル幅
及び１μｍのチャンネル長を有することが可能である。
インバータ１２０内に設けられているＮチャンネルトラ
ンジスタは５μｍのチャンネル幅及び１μｍのチャンネ
ル長を有することが可能であり、且つインバータ１２０
内に設けられているＰチャンネルトランジスタは１０μ
ｍのチャンネル幅及び１μｍのチャンネル長を有するこ
とが可能である。
【００４９】主放電段１０８の目的は、出力ＶOUT の低
状態から高状態への遷移を継続させるために、トランジ
スタＭ１０のゲートから接地へ放電電流Ｉdis を供給す
ることである。トランジスタＭ１０のゲートを放電させ
ることは、それを非導通状態へスイッチさせる。トラン
ジスタＭ１０が非導通状態にあると、電流はもはや出力
端ＶOUT から接地へ導通されることはない。このことは
抵抗ＲT を介して流れる電流は停止するので、出力Ｖ
OUT は高状態とされる。高状態にあるＶOUT の値は、ド
ライバ１００がＢＴＬ、ＫＴＬ又はＧＴＬのいずれに適
合すべくプログラムされているかに依存する。
【００５０】主放電段１０８は、ノードＮ２を介してト
ランジスタＭ６２，Ｍ６４のドレインへ結合しているゲ
ートを具備するＮチャンネルスイッチングトランジスタ
Ｍ８６を有している。入力ＶINが低状態へ移行すると、
トランジスタＭ８６はターンオンし且つ放電電流Ｉdis
が流れ始める。放電電流Ｉdis は、そのゲート・ソース
電圧ＶGSを減少させるために、トランジスタＭ１０のゲ
ートを放電させる。２個のＮチャンネルトランジスタＭ
８８，Ｍ９０はカレントミラーを形成しており、トラン
ジスタＭ８８は放電電流Ｉdis を導通させるためにトラ
ンジスタＭ８６へ結合されている。トランジスタＭ９０
は、夫々電流源出力ＩＰ１／ＩＰ２によって制御される
２個のＰチャンネル電流源トランジスタＭ９４，Ｍ９２
へ結合している。トランジスタＭ８８，Ｍ９０によって
形成されるカレントミラーのために、放電電流Ｉdis は
電流源トランジスタＭ９２，Ｍ９４によって導通される
電流によって制御される。
【００５１】トランジスタＭ８８，Ｍ９０のソースは、
抵抗Ｒ２のみならず２個の寄生ＰＮＰトランジスタＱ１
０，Ｑ１２のエミッタへ結合している。トランジスタＱ
１０，Ｑ１２は、好適には、各々バイポーラトランジス
タを使用する代わりにＰＭＯＳトランジスタから形成さ
れている。特に、ＰＭＯＳトランジスタのドレインはコ
レクタとして使用され、ＰＭＯＳトランジスタのソース
はエミッタとして使用され、且つＰＭＯＳトランジスタ
のＮ型基板はベースとして使用される。バイポーラトラ
ンジスタの代わりにＰＭＯＳトランジスタを使用するこ
とによって、ダイ面積及び電力消費が節約される。
【００５２】トランジスタＱ１０，Ｑ１２及び抵抗Ｒ２
はクランプ回路を形成しており、該クランプ回路は、放
電電流Ｉdis がトランジスタＭ１０のゲート・ソース電
圧ＶGSを接地まで減少させることを防止するために、ト
ランジスタＭ１０のゲート・ソース電圧ＶGSを第一電圧
レベルへクランプする。トランジスタＱ１０，Ｑ１２は
ダイオード接続されており、即ち各々は、そのベースを
そのコレクタへ結合しており、且つコレクタは両方とも
接地へ結合している。トランジスタＱ１０，Ｑ１２のダ
イオード接続のために、該トランジスタは実効的に通常
のダイオードに類似したＰＮ接合として使用される。ト
ランジスタＱ１０，Ｑ１２の目的は、トランジスタＭ１
０のゲート・ソース電圧ＶGSをトランジスタＱ１０，Ｑ
１２のベース・エミッタ電圧ＶBEと等しい電圧レベルへ
クランプすることである。このようにして、トランジス
タＭ１０のゲート・ソース電圧ＶGSは、ゼロまで減少す
ることはなく、且つトランジスタＭ１０のターンオン遅
延は著しく減少される。
【００５３】更に、トランジスタＭ８８，Ｍ９０のソー
スはＮチャンネルトランジスタＭ９６へ結合しており、
それはイネーブル入力ＥＮ＿ＩＮによって制御されるバ
イパス回路の一部である。バイパストランジスタＭ９６
はクランプトランジスタＱ１０，Ｑ１２のエミッタへ結
合しており且つ該クランプ回路をバイパスし、従って放
電電流Ｉdis は出力トランジスタＭ１０のゲート・ソー
ス電圧ＶGSをトランジスタＱ１０，Ｑ１２のベース・エ
ミッタ電圧より低い第二電圧レベルへ減少させることが
可能である。バイパストランジスタＭ９６はイネーブル
入力端ＥＮ＿ＩＮへ印加される信号に応答し且つ、その
電流導通用チャンネルがクランプトランジスタＱ１０，
Ｑ１２よりも接地に対してより低い抵抗性の経路を放電
電流Ｉdis に対して供給するように結合される。
【００５４】トランジスタＭ９６のゲートはインバータ
１２２へ結合しており、その入力端はイネーブル入力端
ＥＮ＿ＩＮへ結合している。２個の電流源トランジスタ
Ｍ９８，Ｍ１００はトランジスタＭ９６のソースと直列
に結合している。ＥＮ＿ＩＮ入力が低状態であると、該
回路はディスエーブルされる。何故ならばトランジスタ
Ｍ９６はターンオンし且つトランジスタＭ８８，Ｍ９０
によって導通される電流を接地へシャントさせる。この
ことは、トランジスタＭ１０のドレイン電流がＢＴＬ出
力リーク電流仕様と適合性のある１００μＡよりも低い
ことを確保するのに充分であるようにトランジスタＭ１
０のゲート・ソース電圧ＶGSを強制的に低くさせる。従
って、トランジスタＭ１０のリーク電流が制御される。
一方、ＥＮ＿ＩＮ入力が高状態であると、該回路はイネ
ーブルされる。何故ならば、トランジスタＭ９６がター
ンオフし且つトランジスタＭ８８，Ｍ９０によって導通
される電流はトランジスタＭ１０のゲートをベース・エ
ミッタ電圧ＶBEレベルにクランプする抵抗Ｒ２及びトラ
ンジスタＱ１０，Ｑ１２によって導通されるからであ
る。
【００５５】トランジスタＭ８６は２０μｍのチャンネ
ル幅及び１μｍのチャンネル長を有することが可能であ
り、トランジスタＭ８８は６０μｍのチャンネル幅及び
１μｍのチャンネル長を有することが可能であり、トラ
ンジスタＭ９０は１２μｍのチャンネル幅及び１μｍの
チャンネル長を有することが可能であり、トランジスタ
Ｍ９２，９４は５０μｍのチャンネル幅及び１μｍのチ
ャンネル長を有することが可能であり、トランジスタＭ
９６は２０μｍのチャンネル幅及び１μｍのチャンネル
長を有することが可能であり、且つトランジスタＭ９
８，Ｍ１００は２５μｍのチャンネル幅及び１μｍのチ
ャンネル長を有することが可能である。インバータ１２
２内に設けられているＮチャンネルトランジスタは５μ
ｍのチャンネル幅及び１μｍのチャンネル長を有するこ
とが可能であり、且つインバータ１２０内に設けられて
いるＰチャンネルトランジスタは１０μｍのチャンネル
幅及び１μｍのチャンネル長を有することが可能であ
る。抵抗Ｒ２は４０ＫΩの値を有することが可能であ
る。トランジスタＱ１０，Ｑ１２は、各々、３０μｍの
エミッタ幅及び３０μｍのエミッタ長を有することが可
能である。
【００５６】トランジスタＭ６６，Ｍ６８はイネーブル
回路を形成しており、且つトランジスタＭ６２，Ｍ６４
は入力回路インバータ１２４を形成している。データ入
力ＶINが高状態へ移行すると、トランジスタＭ７８，Ｍ
８６のゲートはインバータ１２４によって低状態とされ
る。トランジスタＭ７８，Ｍ８６がターンオフされるの
で、電流Ｉdis 及びＩspike は流れることはない。一
方、トランジスタＭ３６はターンオンする。トランジス
タＭ３０，Ｍ３８は既にターンオンされているので、ト
ランジスタＭ２６のゲートは低状態とされ、従ってそれ
をターンオンさせる。このことは電流Ｉ1 をドライバ出
力ＶOUT によって調整することを可能とする。その結果
調整された主充電電流Ｉmainはドライバ出力ＶOUT の高
状態から低状態への遷移を制御する。主充電電流Ｉmain
は、トランジスタＭ３８がインバータ１１７によってタ
ーンオフされるまで流れ続ける。このことは、主充電時
間期間ｔmainに等しい時間期間の後発生する。
【００５７】データ入力ＶINが低状態へ移行すると、ト
ランジスタＭ３２はターンオンし且つトランジスタＭ３
６はターンオフし、そのことはトランジスタＭ２６が再
度ターンオンすることを防止する。一方、トランジスタ
Ｍ７８，Ｍ８６は両方ともインバータ１２４の出力が高
状態へ移行することによってターンオンする。スパイク
放電電流Ｉspike は上述したように時間期間ｔspike の
間流れる。主放電電流Ｉdis がターンオンし且つトラン
ジスタＭ８８，Ｍ９０によって行なわれるカレントミラ
ー動作を介して電流源トランジスタＭ９２，Ｍ９４によ
って発生される基準電流によって制御される。従って、
電流源トランジスタＭ９２，Ｍ９４によって発生される
基準電流はドライバ出力ＶOUT の上昇遷移を決定する。
トランジスタＭ１０のゲート・ソース電圧ＶGSは、それ
がトランジスタＱ１０，Ｑ１２のベース・エミッタ電圧
ＶBEにクランプされるまで、減少する。トランジスタＭ
１０のゲート・ソース電圧ＶGSはゼロまで減少すること
はないので、トランジスタＭ１０のターンオン遅延は著
しく減少される。
【００５８】トランジスタＭ６２は２０μｍのチャンネ
ル幅及び１μｍのチャンネル長を有することが可能であ
り、トランジスタＭ６４は４０μｍのチャンネル幅及び
１μｍのチャンネル長を有することが可能であり、トラ
ンジスタＭ６６は８０μｍのチャンネル幅及び１μｍの
チャンネル長を有することが可能であり、且つトランジ
スタＭ６８は１０μｍのチャンネル幅及び１μｍのチャ
ンネル長を有することが可能である。
【００５９】図２Ａ，２Ｂ，２Ｃを参照すると、電流源
１２６，１２８，１３０は図１Ａ及び１Ｂに示したドラ
イバ１００における種々のトランジスタによって導通さ
れる電流を調節するための手段を提供している。電流源
１２６は正の温度係数を有する出力を発生し且つ温度及
び供給電圧ＶDD変動を補償する。ドライバ１００と共に
電流源１２６を使用することは、従来のバイポーラドラ
イバに悪影響を与えていた温度及び供給電圧ＶDDにおけ
る変動に起因する上昇時間ｔr 及び降下時間ｔf におけ
る問題となる変動を防止している。
【００６０】温度変動はＦＥＴの性能に影響を与える。
温度変動は周囲温度変動、即ち集積回路を取囲む空気の
温度における変動、及び／又は接合温度変動、即ち集積
回路内のシリコンの温度における変動の形態である場合
がある。周囲温度変動は接合温度変動を発生することが
可能であり、且つその逆もまた真である。
【００６１】温度変動はトランジスタのトランスコンダ
クタンスｇm を変化させる傾向があるので、ＦＥＴの性
能は影響を受ける。トランジスタの電流導通チャンネル
によって導通される電流の量、即ちドレインとソースと
の間で導通される電流（Ｎチャンネルの場合はＩDS及び
Ｐチャンネルの場合はＩSD）がｇm によって部分的に決
定される。ＭＯＳＦＥＴの場合には、温度が増加する
と、トランスコンダクタンスｇm が減少し、そのことは
電流ＩDS及びＩSDを減少させる。一方、温度が減少する
と、トランスコンダクタンスｇm が増加し、そのことは
ＩDS及びＩSDを増加させる。従って、ＭＯＳＦＥＴのチ
ャンネルによって導通される電流は負の温度係数を有す
るものということが可能である。更に、ＩDS，ＩSD，ｇ
m は温度変動に関し直線的に変化する。
【００６２】例えばドライバ１００等の論理ゲートは、
典型的に、幾つかのトランジスタから構成される。論理
ゲートの速度は個々のトランジスタのＩDSによって部分
的に決定され、その結果、ゲート速度はｇm に比例す
る。論理ゲートにおける各トランジスタのｇm が温度と
共に変化すると、各トランジスタのＩDSも変化し、その
ことは論理ゲートの速度を温度と共に変化させる。例え
ば、温度が増加すると、ゲート速度が減少し、且つ温度
が減少すると、ゲート速度が増加する。
【００６３】温度変動に起因するゲート速度における変
動は、好ましくない特性である。何故ならば、このよう
な変動はデジタルシステムの同期型タイミング動作に悪
影響を与える場合があるからである。デジタルシステム
は、設計者が、ゲート速度が一定に留まることを確保す
ることが可能である場合には、より効率的に動作すべく
設計することが可能である。ゲート速度は、温度が一定
に維持される場合には、比較的一定に維持することが可
能である。然しながら、デジタルシステムは多様な環境
で動作せねばならないので、雰囲気温度及び接合温度は
常に制御することが可能なものではない。論理ゲートの
ＭＯＳＦＥＴトランジスタの導通用チャンネルによって
導通される電流が、温度変動にも拘らず、比較的一定の
レベルに維持される場合には、温度変動の期間中に比較
的一定の論理ゲート速度を維持することが可能である。
【００６４】図２Ａ，２Ｂ，２Ｃは温度及び／又は供給
電圧ＶDD変動を補償するために使用される幾つかの出力
を有するプログラム可能な電流源１２６，１２８，１３
０の詳細な構成を示している。電流源出力ＩＰ１／ＩＰ
２，ＩＮ１／ＩＮ２，ＩＰＵＬ１／ＩＰＵＬ２は、図１
Ａ及び１Ｂに示した電流源トランジスタをバイアスする
ために使用される。特に、種々の対の出力ＩＰ１／ＩＰ
２，ＩＮ１／ＩＮ２，ＩＰＵＬ１／ＩＰＵＬ２は、該出
力が結合されるトランジスタによって発生される電流Ｉ
DS（又はＩSD）を調節するために使用される。全ての電
流源出力は、温度変化に起因する速度劣化を補償するた
めの正の温度係数を有している。電流源１２６，１２
８，１３０は、ドライバ１００のエッジレート制御をイ
ネーブルさせるものの一部である。
【００６５】電流源出力ＩＰ１／ＩＰ２，ＩＮ１／ＩＮ
２，ＩＰＵＬ１／ＩＰＵＬ２は、対毎に発生され、即ち
ＩＰ１／ＩＰ２を発生するために２つの直列接続したト
ランジスタが使用され、ＩＮ１／ＩＮ２を発生するため
に２個の直列接続したトランジスタが使用される等であ
る。対毎に出力を発生させる１つの目的は、該出力を供
給電圧ＶDDにおける変動と独立的なものとさせることで
ある。カスコード状態の２個のトランジスタを使用する
ことによって、供給電圧ＶDDにおける変化が該２個のト
ランジスタによって導通される電流に影響を与えること
はない。何故ならば、このような変化は１個のトランジ
スタによって導通される電流に影響を与える場合はあ
る。従って、改良された供給電圧ＶDDの補償は、カスコ
ード接続された２個のトランジスタを使用し且つ対毎に
出力を発生することによって達成される。
【００６６】一般的に、出力ＩＰ１／ＩＮ２がこのよう
な変動に応答して各トランジスタのゲート電圧を調節す
ることによって温度及び供給電圧ＶDDにおける変動を補
償するためにトランジスタＭ２４，Ｍ２２，Ｍ７６，Ｍ
７４，Ｍ９４，Ｍ９２によって発生されるＩSDを調節す
る。トランジスタＭ２４，Ｍ２２，Ｍ７６，Ｍ７４，Ｍ
９４，Ｍ９２はＰチャンネルＭＯＳＦＥＴであるので、
温度が増加すると、出力ＩＰ１／ＩＮ２はトランジスタ
のゲート電圧を調節し、従って各トランジスタのソース
・ゲート電圧ＶSGが増加する。ソース・ゲート電圧を増
加させることによって、該トランジスタの導通用チャン
ネルによってより多くの電流ＩSDが導通され、そのこと
は温度増加に起因する電流ＩSDにおける減少を補償す
る。一方、温度が減少すると、出力ＩＰ１／ＩＮ２がト
ランジスタＭ２４，Ｍ２２，Ｍ７６，Ｍ７４，Ｍ９４，
Ｍ９２のゲート電圧を調節し、従ってソース・ゲート電
圧ＶSGが減少する。ソース・ゲート電圧を減少させるこ
とによって、該トランジスタの導通用チャンネルによっ
てより少ない電流ＩSDが導通され、そのことは温度にお
ける減少に起因する電流ＩSDにおける増加を補償する。
【００６７】出力ＩＮ１／ＩＮ２は、温度及び供給電圧
ＶDD変動を補償するためにＮチャンネルＭＯＳＦＥＴ
Ｍ４４，Ｍ４６，Ｍ９８，Ｍ１００，Ｍ８２，Ｍ８４の
ゲート電圧を調節するためのものである。温度が増加す
ると、出力ＩＮ１／ＩＮ２ががトランジスタの各々のゲ
ート・ソース電圧ＶSGを増加させ、そのことは該トラン
ジスタの導通用チャンネルによってより多くの電流ＩDS
を導通させる。電流ＩDSにおける増加は温度増加に起因
する電流ＩDSにおける減少を補償する。一方、温度が減
少すると、出力ＩＮ１／ＩＮ２は各トランジスタのゲー
ト・ソース電圧ＶGSを減少させ、そのことは該トランジ
スタの導通用チャンネルによってより少ない電流ＩDSを
導通させる。電流ＩDSにおける減少は、温度の減少に起
因する電流ＩDSにおける増加を補償する。
【００６８】トランジスタＭ２４，Ｍ２２，Ｍ７６，Ｍ
７４，Ｍ９４，Ｍ９２，Ｍ４４，Ｍ４６，Ｍ９８，Ｍ１
００，Ｍ８２，Ｍ８４のゲート・ソース（又はソース・
ゲート）電圧は、これらのトランジスタによって導通さ
れる電流が温度変動期間中に比較的一定のレベルに維持
されるように調節させることが可能である（ＩＰ１／Ｉ
Ｐ２，ＩＮ１／ＩＮ２を介して）。然しながら、好適に
は、ゲート・ソース（又はソース・ゲート）電圧が調節
され、従ってこれらのトランジスタによって導通される
電流は、実際には、温度増加期間中に増加し且つ温度減
少期間中に減少する。後者の場合には、ゲート・ソース
（又はソース・ゲート）電圧は、それらが前者の場合に
おけるよりもわずかに多く増加又は減少される。後者に
したがってトランジスタによって導通される電流の増加
又は減少は、直接的な温度補償システムを有することの
ないドライバ１００におけるその他のトランジスタを補
償する傾向がある。例えば、温度増加に応答して補償さ
れるトランジスタによって導通される電流を増加させる
と、該回路内のその他の補償されていないＭＯＳＦＥＴ
によって導通される電流を増加させる傾向となる。
【００６９】プログラム可能な電流源１２６は、正の温
度係数電流発生段１３０、即ちバンドギャップ電流源１
３０を有している。電流発生段１３０は電流源１２６の
重要な構成要素である。何故ならば、それはトランジス
タＭ１０６において正の温度係数を有するソース・ドレ
イン電流ＩM106を発生するからである。換言すると、温
度が増加すると、電流ＩM106が増加し、且つ温度が減少
すると、電流ＩM106が減少する。上述したように、ＭＯ
ＳＦＥＴのチャンネルによって導通される電流は、通
常、負の温度係数を有している。電流ＩM106は正の温度
係数を有しているので、出力ＩＰ１／ＩＰ２，ＩＮ１／
ＩＮ２も正の温度係数を有しており且つ温度変動を補償
することが可能である。
【００７０】電流発生段１３０は以下の如くにして正の
温度係数の電流ＩM106を発生する。バンドギャップ電流
源は２組のカスコードカレントミラー対トランジスタを
有しており、即ちＰＭＯＳトランジスタＭ１０２／Ｍ１
０４及びＭ１０６／Ｍ１０８、及びＮＭＯＳトランジス
タＭ１１０／Ｍ１１２及びＭ１１４／Ｍ１１６を有して
いる。更に、１０／１の比を有する２個のＰＮＰトラン
ジスタＱ１４，Ｑ１６及び１個の電流設定抵抗Ｒ８も設
けられている。カスコードカレントミラー対トランジス
タは電流源動的出力インピーダンスを向上させ、従って
出力値は供給電圧変動によって影響を受けることはな
い。このことはドライバ１００出力遅延及び遷移時間が
供給電圧変動とは独立であることを確保する。
【００７１】トランジスタＭ１０２，Ｍ１０６は抵抗Ｒ
４，Ｒ６によって夫々導通される２つの実質的に等しい
電流ＩR4，ＩR6を発生させ且つ維持する。これらの電流
のうちの一方の強度が変化すると、他方の電流の強度が
変化し、従ってそれらは実質的に等しいままである。電
流ＩR4，ＩR6は温度増加に応答して増加し且つ温度減少
に応答して減少し、従って、それらの各々は正の温度係
数を有している。
【００７２】ＭＯＳＦＥＴのドレイン・ソース電流ＩDS
は、通常、負の温度係数を有しており、即ち、温度が増
加すると、電流ＩDSは減少する。然しながら、トランジ
スタＭ１０６のソース・ドレイン電流ＩM106は正の温度
係数を有しており、従って、温度が増加すると、電流Ｉ
M106が増加する。この電流発生段１３０において発生す
る現象は、電流源１２６のその他の構成要素が温度変動
を補償するためにＭＯＳＦＥＴのゲート電圧を調節する
出力を供給することを可能とする。
【００７３】正の温度係数の電流発生段１３０は、通
常、供給電圧ＶDDにおける変動によって影響を受けるこ
とはなく、即ち段１３０は供給電圧ＶDDとは独立的に動
作する。特に、トランジスタＭ１０２，Ｍ１０６は電流
を導通している間飽和領域において動作する。供給電圧
ＶDDが変化すると、各トランジスタＭ１０２，Ｍ１０６
のソース・ドレイン電圧ＶSDも変化する。何故ならば、
トランジスタＭ１０２，Ｍ１０６のドレインは高インピ
ーダンスだからである。然しながら、トランジスタＭ１
０２，Ｍ１０６は飽和状態で動作しているので、それを
介して導通する電流が変化することはない。従って、ト
ランジスタＭ１０２，Ｍ１０６によって導通される電流
は、正の温度係数を有するばかりではなく、供給電圧Ｖ
DDにおける変動によって影響を受けることはない。従っ
て、電流源１２６も供給電圧ＶDDにおける変動を補償す
る。
【００７４】トランジスタＭ１０２，Ｍ１０４，Ｍ１０
６，Ｍ１０８は１２００μｍのチャンネル幅及び３μｍ
のチャンネル長を有することが可能であり、且つトラン
ジスタＭ１１０，Ｍ１１２，Ｍ１１４，Ｍ１１６は４０
０μｍのチャンネル幅及び２μｍのチャンネル長を有す
ることが可能である。抵抗Ｒ４，Ｒ６は４ＫΩの値を有
することが可能であり、且つ抵抗Ｒ８は１ＫΩの値を有
することが可能である。トランジスタＱ１４，Ｑ１６
は、好適には、各々が３μｍのエミッタ幅及び３μｍの
エミッタ長を有するＰＮＰトランジスタである。
【００７５】電流ＩM106は、カレントミラートランジス
タＭ１１２／Ｍ１２４及びＭ１０６／Ｍ１０８を介して
電流Ｉ2 へ反映される。更に、（ｋＴ／ｑ）（Ｌｎ１０
／Ｒ８）に等しい電流Ｉ2 は、カスコードカレントミラ
ートランジスタＭ１５０／Ｍ１５２及びＭ１４６／Ｍ１
４８を介して電流Ｉ3 ＝４．５Ｉ2 へ反映される。トラ
ンジスタＭ１２２，Ｍ１２４は、１２００μｍのチャン
ネル幅及び３μｍのチャンネル長を有することが可能で
あり、トランジスタＭ１１８，Ｍ１２０は４００μｍの
チャンネル幅及び３μｍのチャンネル長を有することが
可能であり、トランジスタＭ１０６，Ｍ１０８は１００
μｍのチャンネル幅及び２μｍのチャンネル長を有する
ことが可能であり、且つトランジスタＭ１５０，Ｍ１５
２は４５０μｍのチャンネル幅及び２μｍのチャンネル
長を有することが可能である。
【００７６】出力ＩＰ１／ＩＰ２，ＩＮ１／ＩＮ２を発
生するために使用される電流Ｉ4 は、電流Ｉ3 及びＩ8
の組合わせがカレントミラートランジスタＭ１６２／Ｍ
１６４及びＭ１４２／Ｍ１４４を介して反映された結果
である。トランジスタＭ１４２，Ｍ１４４は４００μｍ
のチャンネル幅及び１μｍのチャンネル長を有すること
が可能であり、且つトランジスタＭ１６２，Ｍ１６４は
４００μｍのチャンネル幅及び１μｍのチャンネル長を
有することが可能である。抵抗Ｒ１６は１ＫΩの値を有
することが可能である。
【００７７】電流Ｉ4 はドライバ１００のエッジレート
を制御するために調節可能である。電流Ｉ4 はエッジレ
ート制御段１３２を介して電流Ｉ8 を調節することによ
って調節される。エッジレート制御段１３２はプログラ
ム可能であり且つ出力ＩＰ１／ＩＰ２，ＩＮ１／ＩＮ
２，ＩＰＵＬ１／ＩＰＵＬ２が結合される電流源トラン
ジスタへゲート電圧の対応する別の値が印加されるよう
に出力電流Ｉ4 ，Ｉ12の別の値を発生すべくプログラム
することが可能である。その結果、対応する別の電流の
値が、出力ＩＰ１／ＩＰ２，ＩＮ１／ＩＮ２，ＩＰＵＬ
１／ＩＰＵＬ２が結合される電流源トランジスタによっ
て導通される。エッジレート制御段１３２は、トランジ
スタＭ１０６，Ｍ１０８と共にカレントミラーを形成す
る２個のトランジスタＭ１２６，Ｍ１２８を有してい
る。トランジスタＭ１２６，Ｍ１２８によって導通され
る電流は、電流Ｉ6 及びＩ7 を導通する２つの別個の電
流経路へ電流を供給する。電流Ｉ6 及びＩ7 の相対的な
強度は、トランジスタＭ１３２のゲート電圧を制御する
ことによって制御される。トランジスタＭ１２６，Ｍ１
２８は１２００μｍのチャンネル幅及び３μｍのチャン
ネル長を有することが可能であり、トランジスタＭ１３
０，Ｍ１３２は４０μｍのチャンネル幅及び１μｍのチ
ャンネル長を有することが可能であり、且つトランジス
タＭ１３４，Ｍ１３６，Ｍ１３８，Ｍ１４０は１００μ
ｍのチャンネル幅及び２μｍのチャンネル長を有するこ
とが可能である。抵抗Ｒ１４，Ｒ１８の各々は５０ＫΩ
の値を有することが可能である。
【００７８】トランジスタＭ１３２のゲート電圧は、図
２Ｃに示した抵抗回路網１３４によってノードＮ１６を
介して制御される。本明細書に記載した本発明の実施例
においては、３つの異なる設定があり、即ち（１）回路
網１３４のＥＤＧＥ＿ＣＯＮ入力が接地される場合に、
電流Ｉ7 は電流Ｉ6 よりも大きく、（２）回路網１３４
のＥＤＧＥ＿ＣＯＮ入力がフローティングしている場合
には、電流Ｉ7 が電流Ｉ6 と等しく、且つ（３）回路網
１３４のＥＤＧＥ＿ＣＯＮ入力がＶDDへ接続されている
場合には、電流Ｉ6 は電流Ｉ7 よりも一層大きい。これ
ら３つの異なる設定は、トランジスタＭ１５４，Ｍ１５
６によって導通される電流Ｉ8 に対して３つの異なる値
を提供する。トランジスタＭ１５４，Ｍ１５６のゲート
電圧は、エッジレート制御段１３２のトランジスタＭ１
３６，Ｍ１４０によって制御される。電流Ｉ8 における
変動は、電流Ｉ4 を変化させる。電流Ｉ4 は以下の如く
に計算される。
【００７９】最大Ｉ4 ＝４．５Ｉ2 ＋４．５Ｉ2 ＝９
（Ｉ2 ） ＥＤＧＥ＿ＣＯＮピンが接地されていると仮
定。
【００８０】中間Ｉ4 ＝４．５Ｉ2 ＋（４．５／２）Ｉ
2 ＝（３／２）（４．５Ｉ2 ） ＥＤＧＥ＿ＣＯＮピンがフローティングと仮定。
【００８１】最小Ｉ4 ＝４．５Ｉ2 ＋０＝４．５（Ｉ
2 ） ＥＤＧＥ＿ＣＯＮピンがＶDDへ接続と仮定。
【００８２】電流Ｉ4 に対するこれら３つの設定は、ド
ライバ１００のエッジレートに対し３つの異なる設定を
与える。
【００８３】トランジスタＭ１５４，Ｍ１５６は４５０
μｍのチャンネル幅及び２μｍのチャンネル長を有する
ことが可能であり、トランジスタＭ１５８，Ｍ１６０は
２３０μｍのチャンネル及び２μｍのチャンネル長を有
することが可能であり、トランジスタＭ１６６，Ｍ１６
８は２００μｍのチャンネル幅及び１μｍのチャンネル
長を有することが可能であり、且つトランジスタＭ１７
０は２０００μｍのチャンネル幅及び１μｍのチャンネ
ル長を有することが可能である。抵抗Ｒ３４，Ｒ３６
は、各々、５０ＫΩの値を有することが可能であり、抵
抗Ｒ３８，Ｒ４０の各々は１００ＫΩの値を有すること
が可能であり、抵抗Ｒ４２は１２．５ＫΩの値を有する
ことが可能であり、抵抗Ｒ２０は１ＫΩの値を有するこ
とが可能であり、且つ抵抗Ｒ２２は５ＫΩの値を有する
ことが可能である。コンデンサＣ２，Ｃ４の各々は４ｐ
Ｆの値を有することが可能であり、且つコンデンサＣ６
は８ｐＦの値を有することが可能である。
【００８４】出力ＩＰ１／ＩＰ２はトランジスタＭ１６
２，Ｍ１６４のゲートからとられる。これらの出力は温
度及び供給電圧における変動を補償する。出力ＩＮ１／
ＩＮ２はトランジスタＭ１６６，Ｍ１６８のゲートから
とられ、それらもまた温度及び供給電圧における変動を
補償する。以下に説明するように、出力ＩＮ１／ＩＮ２
は抵抗Ｒ２０，Ｒ２２及びトランジスタＭ１７０に起因
する低インピーダンス出力である。図２Ｂを参照する
と、トランジスタＭ１７２，Ｍ１７４はそれらのゲート
を夫々ノードＮ１０，Ｎ１２を介してトランジスタＭ１
２２，Ｍ１２４のゲートへ結合している。トランジスタ
Ｍ１７２，Ｍ１７４によって導通される電流Ｉ9 はカレ
ントトランジスタＭ１８４／Ｍ１８６及びＭ１７６／Ｍ
１７８を介して電流Ｉ10へ反映される。トランジスタＭ
１８０，Ｍ１８２によって導通される電流Ｉ12は電流Ｉ
10及びＩ11の和に等しい。電流Ｉ11は電流Ｉ8 と同様に
エッジレート制御段１３２によって調節される。従っ
て、電流Ｉ12は電流Ｉ4 と同様の態様でエッジレート制
御段１３２によって調節可能である。
【００８５】トランジスタＭ１７２，Ｍ１７４は１２０
０μｍのチャンネル幅及び３μｍのチャンネル長を有す
ることが可能であり、トランジスタＭ１７６，Ｍ１７８
は１００μｍのチャンネル幅及び２μｍのチャンネル長
を有することが可能であり、トランジスタＭ１８４，Ｍ
１８６は６７０μｍのチャンネル幅及び２μｍのチャン
ネル長を有することが可能であり、且つトランジスタＭ
１８０，Ｍ１８２は４００μｍのチャンネル幅及び１μ
ｍのチャンネル長を有することが可能である。抵抗Ｒ２
４は４ＫΩの値を有することが可能であり、且つ抵抗Ｒ
２６は１ＫΩの値を有することが可能である。
【００８６】トランジスタＭ１８０，１８２のゲートは
電圧供給補償段１３６へ結合している。電圧供給補償段
１３６は電流Ｉ5 、従って出力ＩＰＵＬ１／ＩＰＵＬ２
を供給電圧ＶDDに従属させる。換言すると、電流Ｉ5 は
供給電圧ＶDDと共に可逆的に即ち逆に変化する。このこ
とは、初期的充電電流Ｉinit（図１Ａに示してある）が
トランジスタＭ５２のドレイン接合容量ｃ（ｄｖ／ｄ
ｔ）の寄生電流を有しているので有用である。供給電圧
ＶDDが高ければ高い程、寄生電流は一層高い。この不所
望の電流増加を補償するために、電流Ｉ5 は供給電圧補
償段１３６を介して減少され、該段は、電流源出力ＩＰ
ＵＬ１／ＩＰＵＬ２を介して、初期的充電電流Ｉinitを
実際上供給電圧ＶDD変動に影響を受けないものとさせ
る。従って、出力段１３８は供給電圧に依存する電流源
であり、且つ出力電圧ＩＰＵＬ１／ＩＰＵＬ２は供給電
圧ＶDDにおける増加に応答してトランジスタＭ５８，Ｍ
６０のゲート電圧を調節し、従って初期的充電電流Ｉ
initは供給電圧ＶDDにおける増加に応答して比較的一定
のレベルに維持される。
【００８７】トランジスタＭ１８８，Ｍ１９０は８０μ
ｍのチャンネル幅及び１μｍのチャンネル長を有するこ
とが可能であり、トランジスタＭ１９２，Ｍ１９６は４
０μｍのチャンネル幅及び２μｍのチャンネル長を有す
ることが可能であり、且つトランジスタＭ１９４は２６
μｍのチャンネル幅及び２μｍのチャンネル長を有する
ことが可能である。抵抗Ｒ２８は４０ＫΩの値を有する
ことが可能である。
【００８８】出力段１３８は低インピーダンスの電流源
出力ＩＰＵＬ１／ＩＰＵＬ２を供給する。上述したよう
に、電流源出力ＩＮ１／ＩＮ２も低インピーダンスであ
る。電流源出力ＩＰＵＬ１／ＩＰＵＬ２，ＩＮ１／ＩＮ
２は複数個の伝送線ドライバにおいて使用されるので、
例えば１８チャンネルドライバにおいて使用されるの
で、出力インピーダンスはノード電圧スイッチングから
のフィードバック結合を減少させるために可及的に低く
維持すべきである。このようなノード電圧スイッチング
結合は、ソース出力が低インピーダンス放電経路を有す
ることがない場合には、厳しいドライバ出力の歪を発生
させる場合がある。ソースホロワトランジスタＭ２０
４，Ｍ１７０及びそれらと関連する抵抗はこの目的のた
めに設けられている。
【００８９】トランジスタＭ１９８，Ｍ２００は１６０
μｍのチャンネル幅及び１μｍのチャンネル長を有する
ことが可能であり、トランジスタＭ２０２は１４０μｍ
のチャンネル幅及び２μｍのチャンネル長を有すること
が可能であり、且つトランジスタＭ２０４は２０００μ
ｍのチャンネル幅及び１μｍのチャンネル長を有するこ
とが可能である。抵抗Ｒ３０は２．５ＫΩの値を有する
ことが可能であり、且つ抵抗Ｒ３２は０．５ＫΩの値を
有することが可能である。
【００９０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１Ａ】 本発明に基づく伝送線ドライバの一部を示
した概略図。
【図１Ｂ】 図１Ａの伝送線ドライバの別の部分を示し
た概略図。
【図２Ａ】 図１Ａ及び１Ｂに示した伝送線ドライバに
おいて使用することの可能な電流源の一部を示した概略
図。
【図２Ｂ】 図２Ａの電流源の別の部分を示した概略
図。
【図２Ｃ】 図２Ａ及び２Ｂに示した電流源の別の部分
を示した概略図。
【図３】 図１Ａ及び１Ｂに示した伝送線ドライバの動
作を示したタイミング線図。
【図４】 図１Ａ及び１Ｂに示した伝送線ドライバの動
作を示したタイミング線図。
【図５】 図１Ａ及び１Ｂに示した伝送線ドライバの動
作を示したタイミング線図。
【符号の説明】
１００ 伝送線ドライバ １０２ 伝送線 １０４ スパイク放電段 １０６ 主充電段 １０８ 主放電段 １１０ 初期的充電段 １１２ 充電保持段 １１４ 主充電段パルス発生回路 １１６ 電圧検知増幅器 １１７ ＣＭＯＳインバータ １２２ インバータ １２６ プログラム可能電流源 １３０ 正温度係数電流発生段

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 データシステムから伝送線へ二進信号を
    供給するドライバにおいて、 データ入力ノード、 データ出力ノードと接地との間に結合されており、ゲー
    トと、ソースとそれらの間の対応するゲート・ソース電
    圧とを有する出力トランジスタ、 前記出力トランジスタのゲートへ結合されており、前記
    入力ノードへ印加される信号に応答して、前記出力トラ
    ンジスタのゲートを放電しそのゲート・ソース電圧を減
    少させるために前記出力トランジスタのゲートから放電
    電流を導通させる第一トランジスタ、 前記放電電流が前記出力トランジスタのゲート・ソース
    電圧を接地へ減少させることを防止するために前記出力
    トランジスタのゲート・ソース電圧を接地より高い第一
    電圧レベルへクランプさせるクランプ回路、を有するこ
    とを特徴とするドライバ。
  2. 【請求項２】 請求項１において、前記クランプ回路
    が、前記放電電流の少なくとも第一部分を導通させるべ
    く結合されている第一ＰＮ接合を有しており、前記第一
    電圧レベルが前記ＰＮ接合を横断しての電圧にほぼ等し
    いことを特徴とするドライバ。
  3. 【請求項３】 請求項２において、前記第一ＰＮ接合
    が、ＰＭＯＳトランジスタから形成されており、且つ前
    記第一電圧レベルが前記ＰＭＯＳトランジスタのソース
    ・基板電圧とほぼ等しいことを特徴とするドライバ。
  4. 【請求項４】 伝送線ドライバの出力トランジスタのタ
    ーンオン遅延を減少させる方法において、 前記出力トランジスタのゲート・ソース電圧を減少させ
    るために前記出力トランジスタのゲートを放電電流で放
    電させ、 前記出力トランジスタのゲート・ソース電圧が接地へ減
    少されることを防止するために、前記出力トランジスタ
    のゲート・ソース電圧を接地より高く且つ前記出力トラ
    ンジスタのスレッシュホールド電圧より低い第一電圧レ
    ベルへクランプさせ、 前記第一電圧レベルから前記スレッシュホールド電圧よ
    り高い電圧レベルへ前記出力トランジスタのゲート・ソ
    ース電圧を増加させるために前記出力トランジスタのゲ
    ートを充電する、上記各ステップを有することを特徴と
    する方法。
  5. 【請求項５】 請求項４において、更に、温度及び供給
    電圧における変動に対し前記放電電流を補償するステッ
    プを有することを特徴とする方法。
JP9107968A 1996-04-24 1997-04-24 可変出力低及び最小オン／オフ遅延を有する制御可能な上昇時間及び下降時間を持った伝送線ドライバ Pending JPH10117137A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/639,921 US5818260A (en) 1996-04-24 1996-04-24 Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay
US08/639921 1996-04-24

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Publication Number Publication Date
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