JPH0997831A - Semiconductor substrate and production thereof - Google Patents
Semiconductor substrate and production thereofInfo
- Publication number
- JPH0997831A JPH0997831A JP7252228A JP25222895A JPH0997831A JP H0997831 A JPH0997831 A JP H0997831A JP 7252228 A JP7252228 A JP 7252228A JP 25222895 A JP25222895 A JP 25222895A JP H0997831 A JPH0997831 A JP H0997831A
- Authority
- JP
- Japan
- Prior art keywords
- crystal defect
- layer
- free layer
- crystal
- defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Element Separation (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板及び半
導体基板の製造方法に関し、特に、その表面上に半導体
素子が形成される結晶無欠陥層に隣接して結晶欠陥層を
形成し、さらに半導体素子の形成領域の周囲にトレンチ
を形成することにより、所定の半導体素子形成領域中の
キャリアの、他の半導体素子形成領域への移動を抑制す
るようにした半導体基板及び半導体基板の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor substrate and a method for manufacturing a semiconductor substrate, and more particularly, to forming a crystal defect layer adjacent to a crystal defect-free layer on the surface of which a semiconductor element is formed, The present invention relates to a semiconductor substrate and a method for manufacturing a semiconductor substrate in which a trench is formed around an element formation region to prevent carriers in a predetermined semiconductor element formation region from moving to another semiconductor element formation region.
【０００２】[0002]
【従来の技術】近年の技術進歩に伴い、半導体装置は小
型化、高機能化、高集積化が図られ、１つのチップ内に
複数の回路（以下の記載における回路とは、１つまたは
複数個の、トランジスタ、ダイオード等の半導体素子を
いう）が形成されている。2. Description of the Related Art With the recent technological progress, semiconductor devices have been downsized, highly functionalized, and highly integrated. Individual semiconductor elements such as transistors and diodes) are formed.
【０００３】しかしながら、回路の高集積化等に伴っ
て、以下に示す問題が発生する。例えば、ｐｎ拡散接合
によるダイオードを形成した場合、このダイオードに電
圧を印加すると、空乏層が接合界面を中心に誘起され、
また、反転層が半導体基板と酸化膜の境界面付近に誘起
され、それぞれの層中で、不所望なキャリアが誘起され
ることになる。However, the following problems arise with the high integration of circuits. For example, in the case of forming a diode with a pn diffusion junction, when a voltage is applied to this diode, a depletion layer is induced around the junction interface,
Further, the inversion layer is induced near the interface between the semiconductor substrate and the oxide film, and undesired carriers are induced in each layer.
【０００４】そして、この素子（ダイオード）の形成さ
れている領域（素子形成領域）の半導体基板内に発生し
たキャリアが、隣接する他の素子形成領域に移動する
と、暗電流等のノイズが現れ、その素子形成領域（キャ
リアの移動を受けた領域）に形成される回路の特性が劣
化してしまい、設計時の性能を得ることが困難になる。When the carriers generated in the semiconductor substrate in the area (element formation area) where the element (diode) is formed move to another adjacent element formation area, noise such as dark current appears, The characteristics of the circuit formed in the element formation region (region where carriers are moved) deteriorate, and it becomes difficult to obtain the performance at the time of design.
【０００５】そこで、従来、異なる役割を有する回路
を、１つのチップ（基板）内に複数個形成する場合、所
定の素子形成領域の半導体基板内で発生した上記不所望
なキャリアの、他の素子形成領域への移動を抑制するよ
うに、様々な工夫がなされている。Therefore, conventionally, when a plurality of circuits having different roles are formed in one chip (substrate), another element of the above-mentioned undesired carrier generated in the semiconductor substrate in a predetermined element formation region is formed. Various measures have been taken to suppress the movement to the formation region.
【０００６】例えば、ＬＯＣＯＳ（Local Oxidation of
Silicon）等の素子分離法は、半導体基板の界面付近で
発生したキャリアの移動（他の素子形成領域への移動）
を抑制するようにすることができる。しかし、ＬＯＣＯ
Ｓは、半導体基板中の深い位置で発生したキャリアにつ
いては、その移動を十分に抑制することができない。For example, LOCOS (Local Oxidation of
Silicon) and other element isolation methods use the movement of carriers generated near the interface of the semiconductor substrate (movement to other element formation regions).
Can be suppressed. However, LOCO
S cannot sufficiently suppress the movement of carriers generated at a deep position in the semiconductor substrate.
【０００７】このため、所定の回路で発生した不所望な
キャリアが、他の素子形成領域に移動し、その領域に形
成される回路に影響を及ぼす恐れのある場合、上記ＬＯ
ＣＯＳの他に次に示すような方法がとられている。Therefore, when an unwanted carrier generated in a predetermined circuit may move to another element forming region and affect the circuit formed in that region, the LO is added.
In addition to COS, the following method is adopted.
【０００８】すなわち、所定の回路で発生した不所望な
キャリアの、隣接する他の素子形成領域への到達不可能
距離を、予め見込んで半導体装置の設計を行うという方
法（第１の方法）がある。That is, there is a method (first method) of designing a semiconductor device in which an unreachable distance of an undesired carrier generated in a predetermined circuit to another adjacent element formation region is estimated in advance. is there.
【０００９】また、ウェル構造に代表される、キャリア
リーク抑制用の埋め込み拡散層を半導体基板の素子形成
領域の周囲に形成するという方法（第２の方法）があ
る。There is also a method (second method) of forming a buried diffusion layer for suppressing carrier leak, which is represented by a well structure, around the element formation region of the semiconductor substrate.
【００１０】さらに、半導体基板全体に熱処理を施し、
キャリアのライフタイムを短くするという方法（第３の
方法）もある。Further, heat treatment is applied to the entire semiconductor substrate,
There is also a method (third method) of shortening the carrier lifetime.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、上記の
第１乃至第３の方法は、それぞれ、次に示す課題を有し
ている。However, each of the above-mentioned first to third methods has the following problems.
【００１２】すなわち、第１の方法は、各素子形成領域
を、１つのチップ内で、ある程度離れた間隔で形成する
ようにするので、上述したような半導体装置の高集積化
等を実現することが困難になるという課題を有してい
る。つまり、高集積化半導体装置を形成する場合、各素
子形成領域間の距離が狭くなるので、第１の方法を用い
てキャリアの移動を抑制することは困難である。That is, in the first method, each element forming region is formed in one chip at a certain distance from each other, so that high integration of the semiconductor device as described above can be realized. Has a problem that it becomes difficult. That is, when forming a highly integrated semiconductor device, it is difficult to suppress carrier movement using the first method because the distance between the element formation regions becomes narrow.
【００１３】第２の方法は、その処理が複雑であり、コ
ストが高くなってしまうという課題を有している。ま
た、この方法においても、半導体装置が比較的大きくな
ってしまうという課題がある。The second method has the problems that the processing is complicated and the cost is high. Further, this method also has a problem that the semiconductor device becomes relatively large.
【００１４】第３の方法は、半導体基板の全体に熱処理
を施すため、不所望なキャリアのみならず、必要とされ
るキャリアのライフタイムまでもが短くなってしまい、
半導体装置の性能が劣化してしまうという課題を有して
いる。In the third method, since the entire semiconductor substrate is heat-treated, not only undesired carriers but also required lifetimes of carriers are shortened.
There is a problem that the performance of the semiconductor device is deteriorated.
【００１５】本発明はこのような状況に鑑みてなされた
ものであり、半導体装置を小型化、高機能化、高集積化
しつつ、半導体装置の性能の劣化を抑制することを目的
とする。The present invention has been made in view of such a situation, and an object thereof is to suppress the deterioration of the performance of the semiconductor device while making the semiconductor device compact, highly functional, and highly integrated.
【００１６】[0016]
【課題を解決するための手段】請求項１に記載の半導体
基板は、所定の面上に半導体素子が形成される第１の結
晶無欠陥層と、第１の結晶無欠陥層の半導体素子の形成
される面に対向する面に隣接して形成される結晶欠陥層
と、結晶欠陥層の第１の結晶無欠陥層との隣接面に対向
する面に隣接して形成される第２の結晶無欠陥層と、第
１の結晶無欠陥層の半導体素子の形成される面上から、
半導体素子の形成領域の周囲を囲み、結晶欠陥層に到達
する深さを有する溝とを備えることを特徴とする。A semiconductor substrate according to a first aspect of the present invention comprises a first crystal defect-free layer having a semiconductor element formed on a predetermined surface and a semiconductor element having a first crystal defect-free layer. A crystal defect layer formed adjacent to the surface opposite to the surface to be formed and a second crystal formed adjacent to the surface opposite to the surface adjacent to the first crystal defect-free layer of the crystal defect layer. From the surface on which the semiconductor element of the defect-free layer and the first crystal defect-free layer is formed,
A groove surrounding the semiconductor element formation region and having a depth reaching the crystal defect layer.
【００１７】請求項２に記載の半導体基板は、所定の面
上に半導体素子が形成される第１の結晶無欠陥層と、第
１の結晶無欠陥層の半導体素子の形成される面に対向す
る面に隣接して形成される結晶欠陥層と、結晶欠陥層の
第１の結晶無欠陥層との隣接面に対向する面に隣接して
形成される第２の結晶無欠陥層と、第１の結晶無欠陥層
の半導体素子の形成される面上から、半導体素子の形成
領域の周囲を囲み、結晶欠陥層の近傍に到達する深さを
有する溝とを備えることを特徴とする。According to another aspect of the semiconductor substrate of the present invention, a first crystal-free layer having a semiconductor element formed on a predetermined surface and a surface of the first crystal-free layer on which the semiconductor element is formed are opposed to each other. A crystal defect layer formed adjacent to a surface of the crystal defect layer, a second crystal defect-free layer formed adjacent to a surface of the crystal defect layer facing the surface adjacent to the first crystal defect-free layer, A groove having a depth that reaches the vicinity of the crystal defect layer and surrounds the semiconductor element formation region from the surface of the first crystal defect-free layer on which the semiconductor element is formed.
【００１８】請求項６に記載の半導体基板の製造方法
は、所定の面上に半導体素子が形成される第１の結晶無
欠陥層と、第１の結晶無欠陥層に対向する側に形成され
る第２の結晶無欠陥層との間に結晶欠陥層を形成し、第
１の結晶無欠陥層の半導体素子の形成される面上から、
半導体素子の形成領域の周囲を囲み、結晶欠陥層に到達
する深さを有する溝を形成することを特徴とする。According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor substrate, wherein a first crystal defect-free layer on which a semiconductor element is formed on a predetermined surface, and a side opposite to the first crystal defect-free layer are formed. A crystal defect layer is formed between the second crystal defect-free layer and the second crystal defect-free layer.
It is characterized in that a groove is formed so as to surround the formation region of the semiconductor element and have a depth reaching the crystal defect layer.
【００１９】請求項７に記載の半導体基板の製造方法
は、所定の面上に半導体素子が形成される第１の結晶無
欠陥層と、第１の結晶無欠陥層に対向する側に形成され
る第２の結晶無欠陥層との間に結晶欠陥層を形成し、第
１の結晶無欠陥層の半導体素子の形成される面上から、
半導体素子の形成領域の周囲を囲み、結晶欠陥層の近傍
に到達する深さを有する溝を形成することを特徴とす
る。According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor substrate, wherein a first crystal defect-free layer on which a semiconductor element is formed on a predetermined surface, and a side facing the first crystal defect-free layer are formed. A crystal defect layer is formed between the second crystal defect-free layer and the second crystal defect-free layer.
A feature is that a groove is formed so as to surround the formation region of the semiconductor element and have a depth reaching the vicinity of the crystal defect layer.
【００２０】請求項１に記載の半導体基板においては、
所定の面上に半導体素子が形成される第１の結晶無欠陥
層と、第１の結晶無欠陥層の半導体素子の形成される面
に対向する面に隣接して形成される結晶欠陥層と、結晶
欠陥層の第１の結晶無欠陥層との隣接面に対向する面に
隣接して形成される第２の結晶無欠陥層と、第１の結晶
無欠陥層の半導体素子の形成される面上から、半導体素
子の形成領域の周囲を囲み、結晶欠陥層に到達する深さ
を有する溝とを備える。In the semiconductor substrate according to claim 1,
A first crystal defect-free layer on which a semiconductor element is formed on a predetermined surface, and a crystal defect layer formed adjacent to a surface of the first crystal defect-free layer facing the surface on which the semiconductor element is formed A second crystal defect-free layer formed adjacent to a surface of the crystal defect layer facing the surface adjacent to the first crystal defect-free layer, and a semiconductor element of the first crystal defect-free layer. A groove surrounding the semiconductor element formation region from above the surface and having a depth reaching the crystal defect layer.
【００２１】請求項２に記載の半導体基板においては、
所定の面上に半導体素子が形成される第１の結晶無欠陥
層と、第１の結晶無欠陥層の半導体素子の形成される面
に対向する面に隣接して形成される結晶欠陥層と、結晶
欠陥層の第１の結晶無欠陥層との隣接面に対向する面に
隣接して形成される第２の結晶無欠陥層と、第１の結晶
無欠陥層の半導体素子の形成される面上から、半導体素
子の形成領域の周囲を囲み、結晶欠陥層の近傍に到達す
る深さを有する溝とを備える。In the semiconductor substrate according to claim 2,
A first crystal defect-free layer on which a semiconductor element is formed on a predetermined surface, and a crystal defect layer formed adjacent to a surface of the first crystal defect-free layer facing the surface on which the semiconductor element is formed A second crystal defect-free layer formed adjacent to a surface of the crystal defect layer facing the surface adjacent to the first crystal defect-free layer, and a semiconductor element of the first crystal defect-free layer. A groove surrounding the semiconductor element formation region from above the surface and having a depth reaching the vicinity of the crystal defect layer.
【００２２】請求項６に記載の半導体基板の製造方法に
おいては、所定の面上に半導体素子が形成される第１の
結晶無欠陥層と、第１の結晶無欠陥層に対向する側に形
成される第２の結晶無欠陥層との間に結晶欠陥層を形成
し、第１の結晶無欠陥層の半導体素子の形成される面上
から、半導体素子の形成領域の周囲を囲み、結晶欠陥層
に到達する深さを有する溝を形成する。According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor substrate in which a semiconductor element is formed on a predetermined surface and a first crystal defect-free layer is formed on a side opposite to the first crystal defect-free layer. A crystal defect layer is formed between the second crystal defect-free layer and the second crystal defect-free layer, and the semiconductor defect formation region is surrounded from the surface of the first crystal defect-free layer on which the semiconductor device is formed to form a crystal defect. Form a groove having a depth that reaches the layer.
【００２３】請求項７に記載の半導体基板の製造方法に
おいては、所定の面上に半導体素子が形成される第１の
結晶無欠陥層と、第１の結晶無欠陥層に対向する側に形
成される第２の結晶無欠陥層との間に結晶欠陥層を形成
し、第１の結晶無欠陥層の半導体素子の形成される面上
から、半導体素子の形成領域の周囲を囲み、結晶欠陥層
の近傍に到達する深さを有する溝を形成する。In the method of manufacturing a semiconductor substrate according to the seventh aspect, the first crystal defect-free layer on which a semiconductor element is formed on a predetermined surface, and the first crystal defect-free layer is formed on the side opposite to the first crystal defect-free layer. A crystal defect layer is formed between the second crystal defect-free layer and the second crystal defect-free layer, and the semiconductor defect formation region is surrounded from the surface of the first crystal defect-free layer on which the semiconductor device is formed to form a crystal defect. Form a groove having a depth that reaches close to the layer.
【００２４】[0024]
【発明の実施の形態】以下に、本発明の実施例を、図面
を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００２５】図１は、本発明を適用した半導体基板の一
実施例の構成を示す断面図である。図１に示すシリコン
半導体基板１においては、その上部が結晶無欠陥層１ａ
（第１の結晶無欠陥層）とされ、結晶無欠陥層１ａの半
導体素子の形成される面に対向する面（すなわち、結晶
無欠陥層１ａの下部）には、結晶欠陥層１ｂが結晶無欠
陥層１ａに隣接して形成されている。さらに、結晶欠陥
層１ｂの結晶無欠陥層１ａとの隣接面に対向する面の下
部には、結晶無欠陥層１ｃ（第２の結晶無欠陥層）が形
成されている。以下に、このシリコン半導体基板１の形
成方法の一例について説明する。FIG. 1 is a sectional view showing the structure of an embodiment of a semiconductor substrate to which the present invention is applied. In the silicon semiconductor substrate 1 shown in FIG. 1, the upper portion thereof is the crystal-defect-free layer 1a
The first crystal-defect-free layer is the first crystal-defect-free layer, and the crystal-defect layer 1b is not crystal-deposited on the surface of the crystal-defect-free layer 1a facing the surface on which the semiconductor element is formed (that is, the lower part of the crystal-defect-free layer 1a). It is formed adjacent to the defect layer 1a. Further, a crystal-defect-free layer 1c (second crystal-defect-free layer) is formed below the surface of the crystal-defect layer 1b facing the surface adjacent to the crystal-defect-free layer 1a. Hereinafter, an example of a method of forming the silicon semiconductor substrate 1 will be described.
【００２６】まず、シリコン半導体基板１を、１０００
乃至１２００゜Ｃで約２時間程度アニールし、その後、
６００乃至９００゜Ｃで約１２時間程度アニールする。
その後、さらに、このシリコン半導体基板１を、１００
０゜Ｃで約３６時間程度アニールする。以上の熱処理に
よって、図１に示すように、シリコン半導体基板１は、
結晶無欠陥層１ａ、結晶欠陥層１ｂ及び結晶無欠陥層１
ｃに分離される。First, the silicon semiconductor substrate 1 is set to 1000
Anneal at ~ 1200 ° C for about 2 hours, then
Anneal at 600 to 900 ° C. for about 12 hours.
After that, the silicon semiconductor substrate 1 is further treated with 100
Anneal at 0 ° C. for about 36 hours. As a result of the above heat treatment, as shown in FIG.
Crystal-defect-free layer 1a, crystal-defect layer 1b, and crystal-defect-free layer 1
c.
【００２７】図示せぬ半導体素子（回路）は、シリコン
半導体基板１の上部の結晶無欠陥層１ａの表面上に形成
される。素子形成領域Ａは、所定の素子（回路）が形成
される領域である。A semiconductor element (circuit) (not shown) is formed on the surface of the crystal defect-free layer 1 a above the silicon semiconductor substrate 1. The element forming area A is an area where a predetermined element (circuit) is formed.
【００２８】トレンチ（溝）２は、素子形成領域Ａの周
囲を囲み、結晶無欠陥層１ａの表面上から、結晶欠陥層
１ｂに到達するように形成されている。このトレンチ２
は、例えば、レジスト等によって、結晶無欠陥層１ａの
表面上の素子形成領域Ａを囲むようにパターニングし、
その後、パターニングしたレジストをマスクとして、Ｒ
ＩＥ（Reactive Ion Etdhing）等によるエッチング処理
を、施すことによって形成される。The trench 2 is formed so as to surround the element forming region A and reach the crystal defect layer 1b from the surface of the crystal defect-free layer 1a. This trench 2
Is patterned, for example, with a resist so as to surround the element forming region A on the surface of the crystal defect-free layer 1a,
Then, using the patterned resist as a mask, R
It is formed by performing an etching process such as IE (Reactive Ion Etdhing).
【００２９】以上のようにすることによって、素子形成
領域Ａ中に誘起されたキャリアＣは、結晶無欠陥層１ａ
中のみが移動可能範囲であるので、トレンチ２及び結晶
欠陥層１ｂにより、キャリアの移動範囲が制限され、素
子形成領域Ａに隣接する他の素子形成領域への移動が抑
制されるので、他の素子形成領域に形成される回路（素
子）の性能の劣化を抑制するようにすることができる。As a result of the above, the carriers C induced in the element forming region A are not affected by the crystal defect-free layer 1a.
Since only the inside is the movable range, the movement range of the carriers is limited by the trench 2 and the crystal defect layer 1b, and the movement to other element forming regions adjacent to the element forming area A is suppressed. It is possible to suppress deterioration of the performance of the circuit (element) formed in the element formation region.
【００３０】図２は、本発明を適用した半導体基板の他
の実施例の構成を示す断面図である。本実施例の半導体
基板の構成は、図１に示す場合と基本的に同様であり、
ＳｉＯ2 等からなる絶縁物１１がトレンチ２の内部に充
填されている。以下に、トレンチ２の内部を絶縁物１１
で充填する処理の一例について、図３を参照して説明す
る。FIG. 2 is a sectional view showing the structure of another embodiment of the semiconductor substrate to which the present invention is applied. The structure of the semiconductor substrate of this embodiment is basically the same as that shown in FIG.
The inside of the trench 2 is filled with an insulator 11 made of SiO 2 or the like. Below, the inside of the trench 2 is covered with an insulator 11
An example of the process of filling in will be described with reference to FIG.
【００３１】まず、図３（ａ）に示すように、例えば、
絶縁物（例えばＳｉＯ2）１１ を、プラズマＣＤＶ（Ch
emical Vapour Deposition）装置等を用いて、結晶無欠
陥層１ａの全面に、少なくとも、トレンチ２が完全に埋
まるように堆積する。First, as shown in FIG. 3A, for example,
An insulator (for example, SiO 2 ) 11 is applied to the plasma CDV (Ch
By using an emical vapor deposition apparatus or the like, the entire surface of the crystal defect-free layer 1a is deposited so that at least the trench 2 is completely filled.
【００３２】次に、図３（ｂ）に示すように、粘度の低
い（例えば、硬化したときのエッチングレートが絶縁物
１１（ＳｉＯ2） のエッチングレートと等しい）レジス
ト１２を、絶縁物１１の表面全体に形成する。Next, as shown in FIG. 3B, a resist 12 having a low viscosity (for example, the etching rate when cured is equal to the etching rate of the insulator 11 (SiO 2 )) is applied to the insulator 12. Form on the entire surface.
【００３３】最後に、レジスト１２の表面上から、全面
エッチング処理を行い、図３（ｃ）に示すような（すな
わち、図２に示すような）、半導体基板が形成される。Finally, the entire surface of the resist 12 is etched to form a semiconductor substrate as shown in FIG. 3C (that is, as shown in FIG. 2).
【００３４】本実施例のように、トレンチ２の内部を絶
縁物で充填することによって、トレンチ２内への異物の
混入を抑制するようにすることができ、また、半導体基
板の強度を強化することができる。さらに、本実施例の
場合、結晶無欠陥層１ａの表面（すなわち、素子等が形
成される面）が平坦になり（トレンチ２の内部を絶縁物
で充填しているので）、配線等をこの表面上に形成する
ことが容易になる。By filling the inside of the trench 2 with an insulating material as in the present embodiment, it is possible to suppress the entry of foreign matter into the trench 2 and to strengthen the strength of the semiconductor substrate. be able to. Further, in the case of the present embodiment, the surface of the crystal-defect-free layer 1a (that is, the surface on which elements and the like are formed) becomes flat (since the inside of the trench 2 is filled with an insulator), and wiring etc. It is easy to form on the surface.
【００３５】また、本実施例の場合、絶縁物１１として
ＳｉＯ2 をトレンチ２の内部に充填するようにしている
ので、トレンチ２の露出面（すなわち、結晶無欠陥層１
ａ）が酸化されてしまう恐れがある。そこで、図４に示
すように、酸化抑制物（例えば、Ｓｉ3Ｎ4）２１を、ト
レンチ２の露出面に形成した後に、トレンチ２の内部を
絶縁物（ＳｉＯ2 ）１１で充填する。このようにするこ
とによって、トレンチ２の露出面（結晶無欠陥層１ａ）
の酸化を抑制するようにすることができる。Further, in the case of this embodiment, since SiO 2 is filled in the trench 2 as the insulator 11, the exposed surface of the trench 2 (that is, the crystal-defect-free layer 1).
There is a risk that a) will be oxidized. Therefore, as shown in FIG. 4, after an oxidation inhibitor (eg, Si 3 N 4 ) 21 is formed on the exposed surface of the trench 2, the inside of the trench 2 is filled with an insulator (SiO 2 ) 11. By doing so, the exposed surface of the trench 2 (the crystal defect-free layer 1a)
Can be suppressed.
【００３６】なお、本実施例の場合、トレンチ２の内部
を絶縁物で充填するようにしているが、本発明はこれに
限らず、トレンチ２の内部を誘電物で充填するようにし
てもよい。In this embodiment, the inside of the trench 2 is filled with the insulating material, but the present invention is not limited to this, and the inside of the trench 2 may be filled with the dielectric material. .
【００３７】また、以上の実施例においては、トレンチ
２の深さを、結晶欠陥層１ｂに到達する深さとしている
が、これに限らず、トレンチ２の深さを、所定の素子形
成領域で発生したキャリアの、隣接する素子形成領域へ
の移動を抑制するような深さ（結晶欠陥層１ｂの近傍
（例えば、結晶欠陥層１ｂからの距離が１μｍ以内）に
到達する深さ）とすることも可能である。Further, in the above embodiments, the depth of the trench 2 is set to reach the crystal defect layer 1b, but the present invention is not limited to this, and the depth of the trench 2 is set to a predetermined element formation region. The depth is set so as to suppress the movement of the generated carriers to the adjacent element formation region (the depth reaching the vicinity of the crystal defect layer 1b (for example, the distance from the crystal defect layer 1b is within 1 μm)). Is also possible.
【００３８】さらに、本発明の半導体基板は、上述した
実施例と異なる方法によって形成することも可能である
ことはいうまでもない。Further, it goes without saying that the semiconductor substrate of the present invention can be formed by a method different from that of the above-mentioned embodiments.
【００３９】[0039]
【発明の効果】請求項１に記載の半導体基板によれば、
結晶欠陥層を、結晶無欠陥層の半導体素子の形成される
面に対向する面に隣接して形成し、半導体素子の形成面
上から、半導体素子の形成領域を囲み、結晶欠陥層に到
達する深さを有する溝を形成するようにしたので、半導
体装置を小型化、高機能化、高集積化しつつ、不所望な
キャリアの移動による半導体装置の性能の劣化を抑制す
るようにすることができる。According to the semiconductor substrate of the first aspect,
A crystal defect layer is formed adjacent to a surface of the crystal defect-free layer facing the surface on which the semiconductor element is formed, and the semiconductor element formation region is surrounded from the semiconductor element formation surface to reach the crystal defect layer. Since the groove having the depth is formed, the semiconductor device can be downsized, highly functionalized, and highly integrated, and the deterioration of the performance of the semiconductor device due to unwanted carrier movement can be suppressed. .
【００４０】請求項２に記載の半導体基板によれば、結
晶欠陥層を、結晶無欠陥層の半導体素子の形成される面
に対向する面に隣接して形成し、半導体素子の形成面上
から、半導体素子の形成領域を囲み、結晶欠陥層の近傍
に到達する深さを有する溝を形成するようにしたので、
半導体装置を小型化、高機能化、高集積化しつつ、不所
望なキャリアの移動による半導体装置の性能の劣化を抑
制するようにすることができる。According to the semiconductor substrate of the second aspect, the crystal defect layer is formed adjacent to the surface of the crystal defect-free layer facing the surface on which the semiconductor element is formed, and from the surface on which the semiconductor element is formed. Since a groove having a depth reaching the vicinity of the crystal defect layer is formed so as to surround the formation region of the semiconductor element,
It is possible to suppress the deterioration of the performance of the semiconductor device due to the undesired movement of carriers while reducing the size, increasing the functionality, and increasing the integration of the semiconductor device.
【００４１】請求項６に記載の半導体基板によれば、結
晶欠陥層を、結晶無欠陥層の半導体素子の形成される面
に対向する面に隣接して形成し、半導体素子の形成面上
から、半導体素子の形成領域を囲み、結晶欠陥層に到達
する深さを有する溝を形成するようにしたので、半導体
装置を小型化、高機能化、高集積化しつつ、不所望なキ
ャリアの移動による半導体装置の性能の劣化を抑制する
ようにすることができる。According to the semiconductor substrate of the sixth aspect, the crystal defect layer is formed adjacent to the surface of the crystal defect-free layer facing the surface on which the semiconductor element is formed, and from the surface on which the semiconductor element is formed. Since a groove having a depth reaching the crystal defect layer is formed so as to surround the formation region of the semiconductor element, the semiconductor device can be downsized, highly functionalized, and highly integrated, and undesired movement of carriers can occur. It is possible to suppress deterioration of the performance of the semiconductor device.
【００４２】請求項７に記載の半導体基板によれば、結
晶欠陥層を、結晶無欠陥層の半導体素子の形成される面
に対向する面に隣接して形成し、半導体素子の形成面上
から、半導体素子の形成領域を囲み、結晶欠陥層の近傍
に到達する深さを有する溝を形成するようにしたので、
半導体装置を小型化、高機能化、高集積化しつつ、不所
望なキャリアの移動による半導体装置の性能の劣化を抑
制するようにすることができる。According to the semiconductor substrate of the seventh aspect, the crystal defect layer is formed adjacent to the surface of the crystal defect-free layer facing the surface on which the semiconductor element is formed, and from the surface on which the semiconductor element is formed. Since a groove having a depth reaching the vicinity of the crystal defect layer is formed so as to surround the formation region of the semiconductor element,
It is possible to suppress the deterioration of the performance of the semiconductor device due to the undesired movement of carriers while reducing the size, increasing the functionality, and increasing the integration of the semiconductor device.
【図１】本発明の一実施例の構成を示す断面図である。FIG. 1 is a sectional view showing the configuration of an embodiment of the present invention.
【図２】本発明の他の実施例の構成を示す断面図であ
る。FIG. 2 is a sectional view showing the configuration of another embodiment of the present invention.
【図３】図２に示す半導体基板の製造過程を説明する断
面図である。FIG. 3 is a cross-sectional view illustrating the manufacturing process of the semiconductor substrate shown in FIG.
【図４】本発明の他の実施例の構成を示す断面図であ
る。FIG. 4 is a cross-sectional view showing the configuration of another embodiment of the present invention.
１ シリコン半導体基板 １ａ 結晶無欠陥層 １ｂ 結晶欠陥層 １ｃ 結晶無欠陥層 ２ トレンチ １１ 絶縁物 １２ レジスト ２１ 酸化抑制物 1 Silicon Semiconductor Substrate 1a Crystal Defect Free Layer 1b Crystal Defect Layer 1c Crystal Defect Layer 2 Trench 11 Insulator 12 Resist 21 Oxidation Suppressor
Claims (7)
いて、 所定の面上に前記半導体素子が形成される第１の結晶無
欠陥層と、 前記第１の結晶無欠陥層の前記半導体素子の形成される
面に対向する面に隣接して形成される結晶欠陥層と、 前記結晶欠陥層の前記第１の結晶無欠陥層との隣接面に
対向する面に隣接して形成される第２の結晶無欠陥層
と、 前記第１の結晶無欠陥層の前記半導体素子の形成される
面上から、前記半導体素子の形成領域の周囲を囲み、前
記結晶欠陥層に到達する深さを有する溝とを備えること
を特徴とする半導体基板。1. In a semiconductor substrate on which a semiconductor element is formed, a first crystalline defect-free layer on which a semiconductor element is formed on a predetermined surface, and the formation of the semiconductor element on the first crystalline defect-free layer. A crystal defect layer formed adjacent to a surface opposed to the surface formed with the first crystal defect layer and a second surface formed adjacent to a surface opposed to the surface adjacent to the first crystal defect-free layer of the crystal defect layer. A crystal-defect-free layer, and a groove having a depth reaching the crystal-defect layer from the surface of the first crystal-defect-free layer on which the semiconductor element is formed, surrounding the formation region of the semiconductor element. A semiconductor substrate comprising:
いて、 所定の面上に前記半導体素子が形成される第１の結晶無
欠陥層と、 前記第１の結晶無欠陥層の前記半導体素子の形成される
面に対向する面に隣接して形成される結晶欠陥層と、 前記結晶欠陥層の前記第１の結晶無欠陥層との隣接面に
対向する面に隣接して形成される第２の結晶無欠陥層
と、 前記第１の結晶無欠陥層の前記半導体素子の形成される
面上から、前記半導体素子の形成領域の周囲を囲み、前
記結晶欠陥層の近傍に到達する深さを有する溝とを備え
ることを特徴とする半導体基板。2. In a semiconductor substrate on which a semiconductor element is formed, a first crystal defect-free layer on which a semiconductor element is formed on a predetermined surface, and the formation of the semiconductor element on the first crystal defect-free layer. A crystal defect layer formed adjacent to a surface opposed to the surface formed with the first crystal defect layer and a second surface formed adjacent to a surface opposed to the surface adjacent to the first crystal defect-free layer of the crystal defect layer. A crystal-defect-free layer, and a depth that surrounds the formation region of the semiconductor element from the surface of the first crystal-defect-free layer on which the semiconductor element is formed and reaches the vicinity of the crystal defect layer. A semiconductor substrate comprising: a groove.
物によって充填されていることを特徴とする請求項１ま
たは２に記載の半導体基板。3. The semiconductor substrate according to claim 1, wherein the inside of the groove is filled with an insulating material or a dielectric material.
露出面上に形成されていることを特徴とする請求項３に
記載の半導体基板。4. The semiconductor substrate according to claim 3, wherein an oxidation inhibitor that suppresses oxidation is formed on the exposed surface of the groove.
晶無欠陥層と前記結晶欠陥層は、所定の熱処理によって
形成されることを特徴とする請求項１乃至４のいずれか
に記載の半導体基板。5. The first crystalline defect-free layer, the second crystalline defect-free layer, and the crystalline defect layer are formed by a predetermined heat treatment. The semiconductor substrate described.
造方法において、 所定の面上に前記半導体素子が形成される第１の結晶無
欠陥層と、前記第１の結晶無欠陥層に対向する側に形成
される第２の結晶無欠陥層との間に結晶欠陥層を形成
し、 前記第１の結晶無欠陥層の前記半導体素子の形成される
面上から、前記半導体素子の形成領域の周囲を囲み、前
記結晶欠陥層に到達する深さを有する溝を形成すること
を特徴とする半導体基板の製造方法。6. A method of manufacturing a semiconductor substrate having a semiconductor element formed thereon, the first crystal defect-free layer having the semiconductor element formed on a predetermined surface and facing the first crystal defect-free layer. A crystal defect layer is formed between the second crystal defect-free layer and the second crystal defect-free layer formed on the side of the first crystal defect-free layer from the surface on which the semiconductor element is formed, A method for manufacturing a semiconductor substrate, which comprises forming a groove surrounding the periphery and having a depth reaching the crystal defect layer.
造方法において、 所定の面上に前記半導体素子が形成される第１の結晶無
欠陥層と、前記第１の結晶無欠陥層に対向する側に形成
される第２の結晶無欠陥層との間に結晶欠陥層を形成
し、 前記第１の結晶無欠陥層の前記半導体素子の形成される
面上から、前記半導体素子の形成領域の周囲を囲み、前
記結晶欠陥層の近傍に到達する深さを有する溝を形成す
ることを特徴とする半導体基板の製造方法。7. A method of manufacturing a semiconductor substrate having a semiconductor element formed thereon, the first crystal defect-free layer having the semiconductor element formed on a predetermined surface, and the first crystal defect-free layer opposed to the first crystal defect-free layer. A crystal defect layer is formed between the second crystal defect-free layer and the second crystal defect-free layer formed on the side of the first crystal defect-free layer from the surface on which the semiconductor element is formed, A method for manufacturing a semiconductor substrate, comprising forming a groove surrounding the periphery and having a depth reaching the vicinity of the crystal defect layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252228A JPH0997831A (en) | 1995-09-29 | 1995-09-29 | Semiconductor substrate and production thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252228A JPH0997831A (en) | 1995-09-29 | 1995-09-29 | Semiconductor substrate and production thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997831A true JPH0997831A (en) | 1997-04-08 |
Family
ID=17234305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7252228A Withdrawn JPH0997831A (en) | 1995-09-29 | 1995-09-29 | Semiconductor substrate and production thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997831A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704321B1 (en) | 1998-03-06 | 2004-03-09 | Nec Corporation | Traffic shaper |
-
1995
- 1995-09-29 JP JP7252228A patent/JPH0997831A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704321B1 (en) | 1998-03-06 | 2004-03-09 | Nec Corporation | Traffic shaper |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5966606A (en) | Method for manufacturing a MOSFET having a side-wall film formed through nitridation of the gate electrode | |
| US10985071B1 (en) | Gate oxide forming process | |
| KR100271399B1 (en) | Shallow trench manufacturing method for isolating semiconductor device | |
| US20130270680A1 (en) | Method for forming semiconductor devices with active silicon height variation | |
| JPH0997831A (en) | Semiconductor substrate and production thereof | |
| KR100913331B1 (en) | MOS transistor and method for manufacturing the transistor | |
| KR100275732B1 (en) | Method for forming a trench type device isolation film uisng an anneling | |
| JPH0210730A (en) | Forming method and construction of field isolation for field effect transistor on integrated circuit chip | |
| KR100420701B1 (en) | Method of forming an isolation film in semiconductor device | |
| KR100934050B1 (en) | Manufacturing Method and Structure of Semiconductor Device | |
| KR100564561B1 (en) | Method for trench isolation in semiconductor device without void | |
| KR100734254B1 (en) | Trench isolation method with maintaining wafer align key | |
| KR100562305B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100334390B1 (en) | Manufacturing method for dual gate oxide | |
| KR100801725B1 (en) | Method for forming the Isolation Layer of Semiconductor Device | |
| TW457628B (en) | Air gap formation for high speed IC processing | |
| KR20010026809A (en) | Method of forming an isolation film in a semiconductor device | |
| KR20030001941A (en) | Method For Manufacturing Semiconductor Devices | |
| KR100762843B1 (en) | Method for forming trench isolation layer in semiconductor device | |
| KR19980029390A (en) | Manufacturing method of semiconductor device | |
| KR20030001965A (en) | Method for fabricating semiconductor device | |
| KR19990029508A (en) | A method of forming a narrow silicon thermal oxide side insulating region in a semiconductor substrate, and a MOS semiconductor device manufactured by the method | |
| KR19990076105A (en) | Trench element isolation | |
| KR19990001763A (en) | Method for forming isolation region of semiconductor device using SIMOX | |
| KR20040001224A (en) | Method for manufacturing isolation layer in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |