JPH0997299A

JPH0997299A - 複素数絶対値回路

Info

Publication number: JPH0997299A
Application number: JP27483995A
Authority: JP
Inventors: Kokuriyou Kotobuki; 国梁寿; Nagaaki Shu; 長明周; Makoto Yamamoto; 山本　　誠; Sunao Takatori; 直高取
Original assignee: Yozan Inc; Sharp Corp
Current assignee: Yozan Inc; Sharp Corp
Priority date: 1995-09-28
Filing date: 1995-09-28
Publication date: 1997-04-08

Abstract

(57)【要約】【目的】アナログ・アーキテクチャに好適な複素数絶
対値回路を提供することを目的とする。【構成】複素数の実部に対応する第１入力電圧が接続
された第１反転回路と、複素数の虚部に対応する第２電
圧が接続された第２反転回路と、前記第１、第２電圧お
よび第１、第２反転回路の出力が接続された第１最大値
回路と、前記第１電圧および第１反転回路の出力が接続
された第２最大値回路と、前記第２電圧および第２反転
回路の出力が接続された第３最大値回路と、前記第２、
第３最大値回路の出力が接続された最小値回路と、この
最小値回路の出力と前記第１最大値回路の出力とそれぞ
れ接続されたキャパシタンスの出力を相互に接続してな
りかつ最小値回路の出力と前記第１最大値回路の出力に
１対２の重み付けをしつつ統合する容量結合と、この容
量結合の出力が接続された第３反転回路と、この第３反
転回路の出力に接続された第４反転回路とによって従来
の近似式およびその改良式を算出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複素数の実部、虚
部をアナログ電圧として与えたときにその絶対値の近似
値をアナログ電圧で生成する複素数絶対値回路に係り、
例えば通信分野において、複素数の実部（Ｉ成分）、虚
部（Ｑ成分）として送信された信号の受信に適用し得る
複素数絶対値回路に関する。

【０００２】

【従来の技術】絶対値演算は２乗および平方根の演算を
要するため、デジタル・ハードウエアへの置き換えは困
難であり、一般に近似式をＤＳＰ（デジタル・シグナル
・プロセッサ）によって演算する方法がとられている。
例えば米国スタンフォード・テレコム社は以下の近似式
を内部で演算するＬＳＩを開発しており、比較的高い評
価を得ている。

【数１】ここに、Ｍａｇ：複素数の絶対値Ｍａｘ｛｝：最大値Ｍｉｎ｛｝：最小値Ａｂｓ（）：絶対値である。

【０００３】一方本発明の発明者等は、アナログ処理に
よる種々の演算回路、フィルタ回路を提案しており、こ
の一連のアナログ・アーキテクチャにおいてはデジタル
ＬＳＩは不適合であった。

【０００４】

【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、アナログ・
アーキテクチャに好適な複素数絶対値回路を提供するこ
とを目的とする。

【０００５】

【課題を解決するための手段】本発明に係る複素数絶対
値回路は、複素数の実部に対応する第１入力電圧が接続
された第１反転回路と、複素数の虚部に対応する第２電
圧が接続された第２反転回路と、前記第１、第２電圧お
よび第１、第２反転回路の出力が接続された第１最大値
回路と、前記第１電圧および第１反転回路の出力が接続
された第２最大値回路と、前記第２電圧および第２反転
回路の出力が接続された第３最大値回路と、前記第２、
第３最大値回路の出力が接続された最小値回路と、この
最小値回路の出力と前記第１最大値回路の出力とそれぞ
れ接続されたキャパシタンスの出力を相互に接続してな
りかつ最小値回路の出力と前記第１最大値回路の出力に
１対２の重み付けをしつつ統合する容量結合と、この容
量結合の出力が接続された第３反転回路と、この第３反
転回路の出力に接続された第４反転回路とによって従来
の近似式およびその改良式を算出する。

【０００６】

【実施例】次に本発明に係る複素数絶対値回路の第１実
施例を図面に基づいて説明する。

【０００７】図１は前記従来例の式（１）をアナログ処
理により演算する回路を示すものであり、１対のインバ
ータ回路ＩＮＶ１１、ＩＮＶ１２に信号の実部Ｉ、虚部
Ｑをそれぞれ接続してある。図２に示すように、インバ
ータ回路ＩＮＶ１１は奇数段のＭＯＳインバータＩ１、
Ｉ２、Ｉ３を直列接続してなり、個々のインバータのゲ
インの積としての高いゲインを持つ。ＩＮＶ１１の入力
には入力キャパシタンスＣ１１が接続され、実部Ｉはこ
のキャパシタンスＣ１１を介してＩＮＶ１１に接続され
ている。ＩＮＶ１１の出力は帰還キャパシタンスＣ１２
を介してその入力に接続され、ＩＮＶ１１の出力をＶｏ
１１、電源電圧をＶｄｄとすると式（２）の関係が得ら
れる。ここにＣ１１、Ｃ１２は同一容量とされ、Ｖｏ１
１はＩの反転出力となる。そしてＩＮＶ１１の高いゲイ
ンにより、出力はその負荷に無関係に安定かつ高精度と
なる。

【数２】インバータ回路ＩＮＶ１２はＩＮＶ１１と同様の構成を
有し、その出力Ｖｏ１２は式（３）のようにＱの反転出
力となる。

【数３】

【０００８】ＩＮＶ１１の入出力Ｉ、Ｖｏ１１は第２最
大値回路ＭＡＸ２に入力され、ＩＮＶ１２の入出力Ｑ、
Ｖｏ１２は第３最大値回路ＭＡＸ３に入力されている。
これら全ての入出力は第１最大値回路ＭＡＸ１に入力さ
れ、一方ＭＡＸ２、ＭＡＸ３の出力は最小値回路ＭＩＮ
に入力されている。

【０００９】図３に示すように、最大値回路ＭＡＸ１は
４入力に対応した４個のｎＭＯＳ（Ｔ３１、Ｔ３２、Ｔ
３３、Ｔ３４で示す。）を有し、そのドレインｄは電源
Ｖｄｄに接続され、ソースｓは共通の出力Ｖｏｕｔ３と
なっている。各ｎＭＯＳのゲートには入力電圧Ｖｉｎ３
１、Ｖｉｎ３２、Ｖｉｎ３３、Ｖｎ３４が接続され、前
記ソースｓは高抵抗Ｒ３を介して接地されている。

【００１０】各ｎＭＯＳ独立の特性として、ゲート電圧
がソースにそのまま生じ、Ｖｉｎ３１〜Ｖｉｎ３４の内
の１つが他の電圧より高かったときには、他のｎＭＯＳ
はソース電圧がゲート電圧よりも高くなって遮断され、
最大の電圧のみがＶｏｕｔ３として出力されることにな
る。

【００１１】図４において、第２最大値回路ＭＡＸ２は
同様の回路を２入力として構成し、２個のｎＭＯＳ（Ｔ
４１、Ｔ４２で示す。）のドレインをＶｄｄに、ソース
を接地抵抗Ｒ４に接続しつつ共通出力Ｖｏｕｔ４として
いる。

【００１２】図５において、最小値回路ＭＩＮは２入力
に対応した２個のｐＭＯＳ（Ｔ５１、Ｔ５２で示す。）
を有し、そのソースｓは高抵抗Ｒ５を介して電源電圧Ｖ
ｄｄに接続されかつ共通の出力Ｖｏｕｔ５とされてい
る。各ｐＭＯＳのゲートには入力電圧Ｖｉｎ５１、Ｖｉ
ｎ５２が接続され、ドレインｄにはグランドが接続され
ている。

【００１３】各ｐＭＯＳ独立の特性として、ゲート電圧
がソースにそのまま生じ、Ｖｉｎ５１、Ｖｉｎ５２の一
方が他方より低かったときには、他のｐＭＯＳはソース
電圧がゲート電圧よりも低くなって遮断され、最少の電
圧のみがＶｏｕｔ５として出力されることになる。

【００１４】ＭＡＸ１およびＭＩＮの出力は容量結合Ｃ
Ｐ１のキャパシタンスＣ１５、Ｃ１６に接続され、ＣＰ
１の出力は、インバータ回路ＩＮＶ１３に入力されてい
る。ＩＮＶ１３はＩＮＶ１１と同様に構成され、その出
力は帰還キャパシタンスＣ１７を介してその入力に接続
されている。ここで、ＭＡＸ１の出力をＶｏ１３、ＭＩ
Ｎの出力をＶｏ１４、ＩＮＶ１３の出力をＶｏ１５とす
ると、式（４）の関係が得られる。ここにＣ１５、Ｃ１
６、Ｃ１７は２対１対１の容量比に設定されている。

【数４】さらにＩＮＶ１３の出力にはキャパシタンスＣ１８を介
してインバータ回路ＩＮＶ１４が接続され、その出力は
帰還キャパシタンスＣ１９を介して入力に接続されてい
る。Ｃ１８、Ｃ１９は等しい容量に設定され、式（４）
を考慮するとＩＮＶ１４の最終出力Ｍａｇは式（５）の
ように設定される。

【００１５】

【数５】式（５）における−Ｖｄｄ／４はオフセット電圧であ
り、ＩＮＶ１３の出力と並列にこれを相殺する電圧をキ
ャパシタンスを介して印加することによって容易に消去
し得る。前記式（２）、（３）およびＭＡＸ１、ＭＡＸ
２、ＭＡＸ３、ＭＩＮの特性を考慮し、かつオフセット
電圧を相殺したときには、式（５）は以下のように変形
される。

【数６】正負の両値域を最大限に確保するためには数値的な
「０」は電圧Ｖｄｄ／２で代表することが好ましく、こ
の場合最大値演算は絶対値と等価である。従って式
（６）は式（７）のように書き直される。

【数７】これは前記式（１）にほかならず、従来の演算がアナロ
グ方式で実現されたことになる。

【００１６】再び図２において、前記インバータ回路Ｉ
ＮＶ１１（ＩＮＶ１２、ＩＮＶ１３、ＩＮＶ１４も同
様。）には、ローパスフィルタとして機能するキャパシ
タンスＣ２が出力端に接続され、第２段インバータＩ２
の出力にレジスタンスＲ２１、Ｒ２２よりなる平衡レジ
スタンスが接続されている。Ｒ２１は一端子がＩ２に接
続されるとともに他端子が電源Ｖｄｄに接続され、Ｒ２
２は一端子がＩ２に接続されるとともに他端子がグラン
ドに接続されている。平衡レジスタンスはインバータ回
路のゲインを低下し、キャパシタンスは高周波成分を除
去し、結果的に、帰還キャパシタンスにより生じるフィ
ードバック系における発振を防止している。

【００１７】以上の回路による出力をシミュレーション
・ソフトウエアによりシミュレーションした結果図６の
データが得られた。図は種々の入力（約１０００個）に
対する出力の理論値を横軸に取り、シミュレーションデ
ータを近似値として縦軸に取っており、プロットによっ
て理論値と近似値の関係を示している。また理論値と近
似値の一致を示す理想直線（図中の実線）を併せて表示
する。すなわちプロットが理想直線に沿っているほど近
似値として優れていることを示す。図６の結果自体は従
来の式（１）の性能そのものを示すが、このような比較
的優秀な近似値が第１実施例により算出されることが再
確認される。

【００１８】以上のように式（１）の近似式は良好な性
能を有するが、発明者の研究によれば、前記キャパシタ
ンスＣ１５、Ｃ１６、Ｃ１７の容量比を１０対５対１１
とすることにより、より高精度の近似値が得られる。そ
のときの近似式は式（８）のとおりである。これは第１
実施例に変形例ということができる。

【数８】

【００１９】図７は本発明の第２実施例を示すものであ
り、第１実施例と同様に従来の式（１）を実現する。本
実施例は実部Ｉ、虚部Ｑにそれぞれ接続された第１、第
２絶対値回路Ａｂｓ７１、Ａｂｓ７２を有し、これら絶
対値回路の出力は第１、第２容量結合ＣＰ７１、ＣＰ７
２によって統合されている。容量結合ＣＰ７１はキャパ
シタンスＣ７１、Ｃ７２を有し、Ａｂｓ７１、Ａｂｓ７
２の出力はＣ７１、Ｃ７２にそれぞれ接続されている。
容量結合ＣＰ７２はキャパシタンスＣ７４、Ｃ７５を有
し、Ａｂｓ７１、Ａｂｓ７２の出力はＣ７４、Ｃ７５に
それぞれ接続されている。ＣＰ７１の出力は図２のイン
バータ回路と同様のインバータ回路ＩＮＶ７１に接続さ
れ、ＣＰ７２の出力はインバータ回路ＩＮＶ７２に接続
されている。インバータ回路ＩＮＶ７１、ＩＮＶ７２の
出力は帰還キャパシタンスＣ７３、Ｃ７６によってその
入力に接続され、以上のキャパシタンスの容量比は以下
のように設定されている。Ｃ７１：Ｃ７２：Ｃ７３＝２：１：２（９）Ｃ７４：Ｃ７５：Ｃ７６＝１：２：２（１０）

【００２０】従って、ＩＮＶ７１、ＩＮＶ７２の出力を
Ｖｏ７１、Ｖｏ７２とすると、以下の式（１１）、（１
２）が得られる。

【数９】

【数１０】

【００２１】前記絶対値回路の出力は比較回路Ｃｏｍｐ
７に入力され、Ｃｏｍｐ７はＡｂｓ（Ｉ）、Ａｂｓ
（Ｑ）のいずれが大きいかを示す信号（図９のＣ８およ
び図１０のＶｏｕｔ１０）を出力する。ＩＮＶ７１、Ｉ
ＮＶ７２の出力はマルチプレクサＭＵＸ７に入力され、
Ａｂｓ（Ｉ）≧Ａｂｓ（Ｑ）のときにＶｏ７１を、Ａｂ
ｓ（Ｉ）＜Ａｂｓ（Ｑ）のときにＶｏ７２を出力するよ
うにＭＵＸ７をコントロールする。

【００２２】ＭＵＸ７の出力はキュパシタンスＣ７７を
介してインバータＩＮＶ７３に入力され、ＩＮＶ７３の
出力はキャパシタンスＣ７８によってその入力に接続さ
れている。ここにＣ７７、Ｃ７８は等しい容量に設定さ
れ、前記式（１１）、（１２）を反転した出力が最終出
力Ｍａｇとして生成される。

【００２３】すなわち、最終出力Ｍａｇは、Ａｂｓ
（Ｉ）≧Ａｂｓ（Ｑ）のとき、

【数１１】Ａｂｓ（Ｉ）＜Ａｂｓ（Ｑ）

【数１２】となり、これは前記式（１）と等価である。なおオフセ
ット電圧−Ｖｄｄ／４は前記と同様、容易に相殺し得
る。

【００２４】図８において、前記絶対値回路Ａｂｓ７１
はＭＯＳインバータＩ８（図２のＩ１〜Ｉ３と同様の回
路）を有し、Ｉ８において入力電圧Ｖｉｎ８（図７のＩ
に対応）がそのスレッショルド（Ｖｄｄ／２）を越えた
か否かを判断する。Ｉ８はＶｉｎ８がスレッショルド以
下のときにＶｄｄを出力し、スレッショルドを越えると
０［Ｖ］に反転する。

【００２５】さらにＶｉｎ８はキャパシタンスＣ８１を
介して前記と同様のインバータ回路ＩＮＶ８に入力さ
れ、ＩＮＶ８の出力は帰還キャパシタンスＣ８２によっ
てその入力に接続されている。キャパシタンスＣ８１、
Ｃ８２は同一容量であり、インバータ回路はＩＮＶ８は
Ｖｉｎ８の反転出力を安定かつ高精度に生成する。Ｖｉ
ｎ８自体およびその反転出力はマルチプレクサＭＵＸ８
に入力され、ＭＵＸ８はＩ８の出力によって切替制御さ
れている。ＭＵＸ８はＶｉｎ８≧Ｖｄｄ／２のとき、Ｖ
ｉｎ８を出力し、Ｖｉｎ８＜Ｖｄｄ／２のとき反転出力
（Ｖｄｄ−Ｖｉｎ８）を出力する。

【００２６】図９において、ＭＵＸ７は一対のＭＯＳス
イッチＴ９１、Ｔ９２を有し、それぞれの入力には入力
電圧Ｖｉｎ９１、Ｖｉｎ９２が接続されている。ＭＯＳ
スイッチＴ９１は、ｎＭＯＳのゲートコントロール信号
Ｃ８がｐＭＯＳのゲートにその反転（インバータＩ９に
よる）が入力され、一方Ｔ９２は、ｐＭＯＳのゲートに
Ｃ８、ｎＭＯＳのゲートにその反転が入力されている。
すなわちＴ９１、Ｔ９２は２者択一的に閉成され、Ｖｉ
ｎ９１またはＶｉｎ９２を出力Ｖｏｕｔ９として出力す
る。

【００２７】図１０において、Ｃｏｍｐ７はキャパシタ
ンスＣ１０３、Ｃ１０４よりなる容量結合ＣＰ１０を有
し、Ｃ１０３にはインバータ回路ＩＮＶ１０１が接続さ
れている。ＩＮＶ１０１にはキャパシタンスＣ１０１を
介して第１の入力Ｖｉｎ１０１が入力される。ＩＮＶ１
０１はその出力が帰還キャパシタンスＣ１０２によって
入力に接続され、Ｃ１０１＝Ｃ１０２の容量設定によ
り、Ｖｉｎ１０１の反転出力がＣ１０３に印加される。
ここにＣ１０３、Ｃ１０４は等しい容量に設定され、Ｃ
Ｐ１０の出力Ｖｏ１０は式（１５）のとおりとなる。

【数１３】この出力はＭＯＳインバータＩ１０に入力され、式（１
５）の第２項の正負によってＶｏ１０は第１項のＶｄｄ
／２以上あるいはそれ未満となる。ここにＩ１０はＶｄ
ｄ／２をスレッショルドとし、Ｖ１０１、Ｖ１０２の大
小関係によってＶｄｄまたは０［Ｖ］を出力Ｖｏｕｔ１
０として生成する。

【００２８】以上の第２実施例による演算結果も図６と
同様となり、式（１）の近似計算をアナログ方式で実現
し得ることになる。また第１実施例の変形例と同様に、
式（８）の演算のための回路を実現することは容易であ
り、キャパシタンスＣ７１、Ｃ７２、Ｃ７３、Ｃ７４、
Ｃ７５、Ｃ７６に対して以下の容量比を設定すればよ
い。Ｃ７１：Ｃ７２：Ｃ７３＝１０：５：１１（１６）Ｃ７４：Ｃ７５：Ｃ７６＝５：１０：１１（１７）

【００２９】通信分野において受信信号と拡散コードの
相関ピークを算出し、これが所定レベルを越えているか
否かを判定することが多く、複素数の絶対値が比較的低
レベルの領域は重要性が低い。そこで第３実施例におい
ては、発明者等は低レベルの範囲の近似精度を犠牲にし
て、簡略化した近似式（１８）を開発した。

【数１４】この式（１８）による演算結果は図１２に示すとおりで
あり、「１」以上の値については充分な精度を有する。

【００３０】図１１は式（１８）をアナログ方式で演算
する回路であり、２入力に対応した第１、第２絶対値回
路Ａｂｓ１１１、Ａｂｓ１１２を、容量結合ＣＰ１１の
キャパシタンスＣ１１１、Ｃ１１２に接続している。Ｃ
Ｐ１１の出力は図２と同様のインバータ回路ＩＮＶ１１
１に接続され、ＩＮＶ１１１の出力は帰還キャパシタン
スＣ１１３によってその入力に接続されている。Ｃ１１
１、Ｃ１１２、Ｃ１１３の容量比は、Ｃ１１１：Ｃ１１２：Ｃ１１３＝３：３：４（１９）であり、ＩＮＶ１１１の出力Ｖｏ１１１は式（２０）の
とおりとなる。

【数１５】ＩＮＶ１１１の出力はキャパシタンスＣ１１４を介して
インバータ回路ＩＮＶ１１２に接続され、ＩＮＶ１１２
の出力は帰還キャパシタンスＣ１１５によってその入力
に接続されている。このインバータ回路はＩＮＶ１４、
ＩＮＶ７３等と同様の反転のための回路であり、Ｃ１１
４＝Ｃ１１５の容量比となっている。従って、オフセッ
ト電圧を消去したときの、ＩＮＶ１１２からの最終出力
Ｍａｇは前記式（１８）となる。

【００３１】さらに式（１８）の演算結果に対してオフ
セットを与えることにより、演算結果が所定レベル以下
との誤判定を防止することが可能であり、受信信号の性
質に応じて種々のオフセットが考えられる。このオフセ
ットをαとすると、式（１８）は式（２１）のように変
形される（第４実施例）。

【００３２】

【数１６】一般的に、αの値は入力信号のピーク・ツ・ピークの電
圧Ｖｐｐの定数倍、例えばα＝０．２５０Ｖｐｐあるい
はα＝０．１２５Ｖｐｐとして良好な結果を得ており、
これらの演算結果は図１４（α＝０．２５０Ｖｐｐ）、
図１５（α＝０．１２５Ｖｐｐ）のとおりである。図１
４では近似値は全て理論値よりも大であり、図１５では
大部分の近似値が理論値より大（一部は理論値より低
い）である。

【００３３】図１３は式（２１）を実現するための回路
であり、前記図１１の回路における容量結合にオフセッ
ト入力用のキャパシタンスを追加したものである。図１
３において、Ｉ、Ｑ入力のための絶対値回路Ａｂｓ１３
１、Ａｂｓ１３２を容量結合ＣＰ１３のキャパシタンス
Ｃ１３１、Ｃ１３２に接続し、さらに容量結合に追加さ
れたキャパシタンスＣ１３４にオフセット電圧αを接続
している。ＣＰ１３の出力にはインバータ回路ＩＮＶ１
３１を接続し、その出力をキャパシタンスＣ１３３を介
して入力に接続している。ＩＮＶ１３１の出力はキャパ
シタンスＣ１３５を介してインバータＩＮＶ１３２に接
続され、ＩＮＶ１３２の出力はキャパシタンスＣ１３６
を介して入力に接続されている。

【００３４】ここに、Ｃ１３１：Ｃ１３２：Ｃ１３３：Ｃ１３４＝３：３：４：４（２２）Ｃ１３５：Ｃ１３６＝１：１（２３）であり、オフセット電圧を解消した状態では、式（２
１）が実現されることは明らかである。

【００３５】図１６は第５実施例を示し、Ｉ、Ｑが接続
された第１、第２絶対値回路Ａｂｓ１６１、Ａｂｓ１６
２の出力を、減算回路ＳＵＢに接続している。ＳＵＢは
Ａｂｓ１６１の出力からＡｂｓ１６２の出力を減ずる。
ＳＵＢの出力は第３絶対値回路Ａｂｓ１６３に入力さ
れ、Ａｂｓ１６３の出力はＡｂｓ１６１、Ａｂｓ１６２
の出力とともに重み付き加算回路Ａｄｄに入力されてい
る。ＡｄｄはＡｂｓ１６３、Ａｂｄ１６１、Ａｂｓ１６
２の出力に対して、ａ、ｂ、ｃの乗数を乗じて加算す
る。以上により、Ａｄｄからの最終出力Ｍａｇは、

【数１７】となる。ここで、ａ＝１／４、ｂ＝ｃ＝３／４とする
と、前記式（１）と等価な近似式となる。そして、図１
６の回路は絶対値回路と加算、減算回路のみで構成で
き、構成要素が単純であり、個々の回路の精度を確保し
易いという特徴がある。

【００３６】さらに第５実施例の変形例として前記ａ、
ｂ、ｃの値を改良し全体精度を高めることが可能であ
る。ここに、ａ＝５／２２、ｂ＝１５／２２、ｃ＝１５
／２２とすることにより、図１７のような演算結果が得
られる。これは全値域において、式（１）の演算結果よ
りも精度が高い。

【００３７】前記最大値回路、最小値回路は他の回路に
置き換えることも可能である。例えば図１８において、
入力電圧Ｖｉｎ１８１、Ｖｉｎ１８２がマルチプレクサ
ＭＵＸ１８に接続され、またＶｉｎ１８１の反転とＶｉ
ｎ１８２とが容量結合ＣＰ１８によって加算されてい
る。ＣＰ１８の出力はＭＯＳインバータＩ１８により
（Ｖｄｄ／２）を越えているか否か判定される。Ｖｉｎ
１８１を反転するインバータ回路ＩＮＶ１８１、入力キ
ャパシタンスＣ１８１、帰還キャパシタンスＣ１８２、
容量結合ＣＰ１８およびＭＯＳインバータＩ１８の構成
は前記比較回路Ｃｏｍｐ７（図１０）と同様であり、
（Ｖｉｎ１８２−Ｖｉｎ１８１）の正負によってＩ１８
の出力がＶｄｄあるいは０［Ｖ］となる。

【００３８】マルチプレクサはＩ１８の出力に応じてＶ
１８１またはＶ１８２を出力し、ＭＵＸ１８の設定によ
り最大値回路または最小値回路が実現される。すなわち
図９の回路における入力の接続を適宜入れ替えればＣＰ
１８の接続との関係により、最大値、最小値いずれの設
定も可能である。このような回路要素の統一化を行う
と、回路の歩留まり、精度を高めることが可能である。

【００３９】

【発明の効果】前述のとおり、本発明に係る複素数絶対
値回路は、複素数の実部に対応する第１入力電圧が接続
された第１反転回路と、複素数の虚部に対応する第２電
圧が接続された第２反転回路と、前記第１、第２電圧お
よび第１、第２反転回路の出力が接続された第１最大値
回路と、前記第１電圧および第１反転回路の出力が接続
された第２最大値回路と、前記第２電圧および第２反転
回路の出力が接続された第３最大値回路と、前記第２、
第３最大値回路の出力が接続された最小値回路と、この
最小値回路の出力と前記第１最大値回路の出力とそれぞ
れ接続されたキャパシタンスの出力を相互に接続してな
りかつ最小値回路の出力と前記第１最大値回路の出力に
１対２の重み付けをしつつ統合する容量結合と、この容
量結合の出力が接続された第３反転回路と、この第３反
転回路の出力に接続された第４反転回路とによって従来
の近似式およびその改良式を算出するので、アナログ・
アーキテクチャに好適な複素数絶対値回路を実現し得
る。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す回路図である。

【図２】同実施例におけるインバータ回路を示す回路図
である。

【図３】同実施例における第１最大値回路を示す回路図
である。

【図４】同実施例における第２最大値回路を示す回路図
である。

【図５】同実施例における最小値回路を示す回路図であ
る。

【図６】同実施例の演算結果を示すグラフである。

【図７】本発明の第２実施例を示す回路図である。

【図８】同実施例の第１絶対値回路を示す回路図であ
る。

【図９】同実施例のマルチプレクサを示す回路図であ
る。

【図１０】同実施例の比較回路を示す回路図である。

【図１１】本発明の第３実施例を示す回路図である。

【図１２】同実施例の演算結果を示すグラフである。

【図１３】本発明の第４実施例を示す回路図である。

【図１４】同実施例の第１の演算結果を示すグラフであ
る。

【図１５】同実施例の第２の演算結果を示すグラフであ
る。

【図１６】本発明の第５実施例を示す回路図である。

【図１７】同実施例の演算結果を示すグラフである。

【図１８】最大値、最小値回路の変形例を示す回路図で
ある。

【符号の説明】

ＭＡＸ１、ＭＡＸ２、ＭＡＸ３ … 最大値回路ＭＩＮ … 最小値回路Ａｂｓ７１、Ａｂｓ７２、Ａｂｓ１１１、Ａｂｓ１１
２、Ａｂｓ１３１、Ａｂｓ１３２、Ａｂｓ１６１、Ａｂ
ｓ１６２、Ａｂｓ１６３ … 絶対値回路Ｃｏｍｐ７ … 比較回路ＭＵＸ７、ＭＵＸ８、ＭＵＸ１８ … マルチプレクサＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３、ＩＮＶ１４、Ｉ
ＮＶ７１、ＩＮＶ７２、ＩＮＶ７３、ＩＮＶ８、ＩＮＶ
１０１、ＩＮＶ１１１、ＩＮＶ１１２、ＩＮＶ１３１、
ＩＮＶ１３２、ＩＮＶ１８１ … インバータ回路ＣＰ１、ＣＰ７１、ＣＰ７２、ＣＰ１１、ＣＰ１３、Ｃ
Ｐ１８ … 容量結合Ｃ１２、Ｃ１４、Ｃ１７、Ｃ１９、Ｃ７３、Ｃ７６、Ｃ
７８、Ｃ１０２、Ｃ１１３、Ｃ１１５Ｃ１３３、Ｃ１３
６、Ｃ１８２ … 帰還キャパシタンスＩ１、Ｉ２、Ｉ３、Ｉ８、Ｉ９、Ｉ１０、Ｉ１８ …
ＭＯＳインバータＴ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ４１、Ｔ４２ …
ｎＭＯＳＴ５１、Ｔ５２ … ｐＭＯＳＲ２１、Ｒ２２、Ｒ３、Ｒ４、Ｒ５ … レジスタンスＣ１１、Ｃ１３、Ｃ１５、Ｃ１６、Ｃ１８、Ｃ２、Ｃ７
１、Ｃ７２、Ｃ７４、Ｃ７５、Ｃ７７、Ｃ８１、Ｃ１０
１、Ｃ１０３、Ｃ１０４、Ｃ１１１、Ｃ１１２、Ｃ１１
４、Ｃ１３１、Ｃ１３２、Ｃ１３３、Ｃ１３４、Ｃ１３
５、Ｃ１８１、Ｃ１８３、Ｃ１８４ … キャパシタン
スＩ … 実部Ｑ … 虚部Ｍａｇ … 複素数絶対値出力Ｖｉｎ２、Ｖｉｎ３１、Ｖｉｎ３２、Ｖｉｎ３３、Ｖｉ
ｎ３４、Ｖｉｎ４１、Ｖｉｎ４２、Ｖｉｎ５１、Ｖｉｎ
５２、Ｖｉｎ８、Ｖｉｎ９１、Ｖｉｎ９２、Ｖｉｎ１０
１、Ｖｉｎ１０２、Ｖｉｎ１８１、Ｖｉｎ１８２ …
入力電圧Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏｕｔ４、Ｖｏｕｔ５、Ｖ
ｏｕｔ８、Ｖｏｕｔ９、Ｖｏｕｔ１０、Ｖｏｕｔ１８
… 出力電圧。====================================
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───────────────────────────────────────────────────── フロントページの続き (72)発明者山本誠東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内 (72)発明者高取直東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内

Claims

【特許請求の範囲】

【請求項１】複素数の実部に対応する第１入力電圧
が接続された第１反転回路と、複素数の虚部に対応する
第２電圧が接続された第２反転回路と、前記第１、第２
電圧および第１、第２反転回路の出力が接続された第１
最大値回路と、前記第１電圧および第１反転回路の出力
が接続された第２最大値回路と、前記第２電圧および第
２反転回路の出力が接続された第３最大値回路と、前記
第２、第３最大値回路の出力が接続された最小値回路
と、この最小値回路の出力と前記第１最大値回路の出力
とそれぞれ接続されたキャパシタンスの出力を相互に接
続してなりかつ最小値回路の出力と前記第１最大値回路
の出力に１対２の重み付けをしつつ統合する容量結合
と、この容量結合の出力が接続された第３反転回路と、
この第３反転回路の出力に接続された第４反転回路とを
備えた複素数絶対値回路。
【請求項２】第１反転回路は、ａ）奇数段の直列な
ＭＯＳインバータよりなるインバータ回路と、ｂ）この
インバータ回路の入力と前記第１入力電圧との間に接続
された入力キャパシタンスと、ｃ）この入力キャパシタ
ンスと同一容量を有するとともに前記インバータ回路の
出力を入力に接続する帰還キャパシタンスとを備え；第
２反転回路は、ａ）奇数段の直列なＭＯＳインバータよ
りなるインバータ回路と、ｂ）このインバータ回路の入
力と前記第２入力電圧との間に接続された入力キャパシ
タンスと、ｃ）この入力キャパシタンスと同一容量を有
するとともに前記インバータ回路の出力を入力に接続す
る帰還キャパシタンスとを備え；第３反転回路は、ａ）
奇数段の直列なＭＯＳインバータよりなるインバータ回
路と、ｂ）前記インバータ回路の出力を入力に接続する
帰還キャパシタンスとを備え；第４反転回路は、ａ）奇
数段の直列なＭＯＳインバータよりなるインバータ回路
と、ｂ）このインバータ回路と前記第３反転回路の間に
接続された入力キャパシタンスと、ｃ）この入力キャパ
シタンスと同一容量を有するとともに前記インバータ回
路の出力を入力に接続する帰還キャパシタンスとを備
え；第１最大値回路は、４個のｎＭＯＳのドレインに電
源電圧を接続し、これらｎＭＯＳの各ゲートに前記第
１、第２電圧および第１、第２反転回路の出力をそれぞ
れ接続し、ｎＭＯＳのソースを統合しつつ共通出力とし
かつ高抵抗を介して接地してなり；第２最大値回路は、
２個のｎＭＯＳのドレインに電源電圧を接続し、これら
ｎＭＯＳの各ゲートに前記第１電圧および第１反転回路
の出力をそれぞれ接続し、ｎＭＯＳのソースを統合しつ
つ共通出力としかつ高抵抗を介して接地してなり；第３
最大値回路は、２個のｎＭＯＳのドレインに電源電圧を
接続し、これらｎＭＯＳの各ゲートに前記第２電圧およ
び第２反転回路の出力をそれぞれ接続し、ｎＭＯＳのソ
ースを統合しつつ共通出力としかつ高抵抗を介して接地
してなり；最小値回路は、２個のｐＭＯＳのドレインを
接地し、これらｐＭＯＳの各ゲートに前記第２、第３最
大値回路の出力をそれぞれ接続し、ｐＭＯＳのソースを
統合しつつ共通出力としかつ高抵抗を介して電源電圧に
接続してなる；ことを特徴とする請求項１記載の複素数
絶対値回路。
【請求項３】第３反転回路の帰還キャパシタンスは
容量結合の第１最大値回路に接続されたキャパシタンス
と同一容量を有することを特徴とする請求項３記載の複
素数絶対値回路。
【請求項４】第３反転回路の帰還キャパシタンスは
容量結合の第１最大値回路に接続されたキャパシタンス
の（１０／１１）倍の容量を有することを特徴とする請
求項２記載の複素数絶対値回路。
【請求項５】複素数の実部に対応する第１入力電圧
が接続された第１絶対値回路と、複素数の虚部に対応す
る第２電圧が接続された第２絶対値回路と、これら第
１、第２絶対値回路の出力が接続されかつこれら出力の
大小に応じた２値出力を生成する比較回路と、前記第
１、第２絶対値回路の出力にそれぞれ接続されたキャパ
シタンスの出力を相互に接続してなりかつ第１、第２絶
対値回路の出力に２対１の重み付けをしつつ統合する第
１容量結合と、この第１容量結合の出力が接続された第
１反転回路と、前記第１、第２絶対値回路の出力にそれ
ぞれ接続されたキャパシタンスの出力を相互に接続して
なりかつ第１、第２絶対値回路の出力に１対２の重み付
けをしつつ統合する第２容量結合と、この第２容量結合
の出力が接続された第２反転回路と、前記第１、第２反
転回路の出力が入力されかつ前記比較回路の出力によっ
て切替制御されるマルチプレクサと、このマルチプレク
サの出力が接続された第３反転回路とを備えた複素数絶
対値回路。
【請求項６】第１絶対値回路は、ａ）第１入力電圧
が接続されたＭＯＳインバータと、ｂ）第１入力電圧が
接続された反転回路であって、ｂ−１）奇数段の直列
なＭＯＳインバータよりなるインバータ回路と、ｂ−
２）このインバータ回路の入力と前記第１入力電圧との
間に接続された入力キャパシタンスと、ｂ−３）この入
力キャパシタンスと同一容量を有するとともに前記イン
バータ回路の出力を入力に接続する帰還キャパシタンス
とを備えた反転回路と、ｃ）この反転回路の出力および
前記第１入力電圧が入力されかつ前記ＭＯＳインバータ
の出力によって切替制御されるマルチプレクサとを備
え；第２絶対値回路は、ａ）第２入力電圧が接続された
ＭＯＳインバータと、ｂ）第２入力電圧が接続された反
転回路であって、ｂ−１）奇数段の直列なＭＯＳイン
バータよりなるインバータ回路と、ｂ−２）このインバ
ータ回路の入力と前記第２入力電圧との間に接続された
入力キャパシタンスと、ｂ−３）この入力キャパシタン
スと同一容量を有するとともに前記インバータ回路の出
力を入力に接続する帰還キャパシタンスとを備えた反転
回路と、ｃ）この反転回路の出力および前記第２入力電
圧が入力されかつ前記ＭＯＳインバータの出力によって
切替制御されるマルチプレクサとを備え；第１反転回路
は、ａ）奇数段の直列なＭＯＳインバータよりなるイン
バータ回路と、ｂ）前記インバータ回路の出力を入力に
接続する帰還キャパシタンスとを備え；第２反転回路
は、ａ）奇数段の直列なＭＯＳインバータよりなるイン
バータ回路と、ｂ）前記インバータ回路の出力を入力に
接続する帰還キャパシタンスとを備え；第３反転回路
は、ａ）奇数段の直列なＭＯＳインバータよりなるイン
バータ回路と、ｂ）このインバータ回路と前記マルチプ
レクサの間に接続された入力キャパシタンスと、ｃ）こ
の入力キャパシタンスと同一容量を有するとともに前記
インバータ回路の出力を入力に接続する帰還キャパシタ
ンスとを備え；ていることを特徴とする請求項５記載の
複素数絶対値回路。
【請求項７】第１反転回路の帰還キャパシタンス
は、第１容量結合の第１絶対値回路側のキャパシタンス
と同一容量を有し、第２反転回路の帰還キャパシタンス
は、第２容量結合の第２絶対値回路側のキャパシタンス
と同一容量を有することを特徴とする請求項６記載の複
素数絶対値回路。
【請求項８】第１反転回路の帰還キャパシタンス
は、第１容量結合の第１絶対値回路側のキャパシタンス
の（１０／１１）倍の容量を有し、第２反転回路の帰還
キャパシタンスは、第２容量結合の第２絶対値回路側の
キャパシタンスの（１０／１１）倍の容量を有すること
を特徴とする請求項６記載の複素数絶対値回路。
【請求項９】比較回路は、第１絶対値回路の出力が
接続された反転回路と、この反転回路の出力と第２絶対
値回路の出力とにそれぞれ接続された容量比１対１のキ
ャパシタンスの出力を相互に接続してなる容量結合と、
この容量結合の出力が接続された奇数段の直列なＭＯＳ
インバータとを備え、前記反転回路は、ａ）奇数段の直
列なＭＯＳインバータよりなるインバータ回路と、ｂ）
このインバータ回路の入力と前記第１絶対値回路との間
に接続された入力キャパシタンスと、ｃ）この入力キャ
パシタンスと同一容量を有するとともに前記インバータ
回路の出力を入力に接続する帰還キャパシタンスとを備
えていることを特徴とする請求項５記載の複素数絶対値
回路。
【請求項１０】マルチプレクサは、１対のＭＯＳス
イッチとＭＯＳインバータとを有し、比較回路の出力は
直接一方のＭＯＳスイッチのゲートに入力されるととも
にＭＯＳインバータを介して他方のＭＯＳスイッチのゲ
ートに入力され、各ＭＯＳスイッチの入力に第１、第２
反転回路の出力をそれぞれ接続し、両ＭＯＳスイッチの
出力を共通出力としてなることを特徴とする請求項５記
載の複素数絶対値回路。
【請求項１１】複素数の実部に対応する第１入力電
圧が接続された第１絶対値回路と、複素数の虚部に対応
する第２電圧が接続された第２絶対値回路と、これら第
１、第２絶対値回路の出力に（１５／２２）の重みをか
けつつ加算する重み付き加算回路とを備えた複素数絶対
値回路。
【請求項１２】第１絶対値回路は、ａ）第１入力電
圧が接続されたＭＯＳインバータと、ｂ）第１入力電圧
が接続された反転回路であって、ｂ−１）奇数段の直
列なＭＯＳインバータよりなるインバータ回路と、ｂ−
２）このインバータ回路の入力と前記第１入力電圧との
間に接続された入力キャパシタンスと、ｂ−３）この入
力キャパシタンスと同一容量を有するとともに前記イン
バータ回路の出力を入力に接続する帰還キャパシタンス
とを備えた反転回路と、ｃ）この反転回路の出力および
前記第１入力電圧が入力されかつ前記ＭＯＳインバータ
の出力によって切替制御されるマルチプレクサとを備
え；第２絶対値回路は、ａ）第２入力電圧が接続された
ＭＯＳインバータと、ｂ）第２入力電圧が接続された反
転回路であって、ｂ−１）奇数段の直列なＭＯＳイン
バータよりなるインバータ回路と、ｂ−２）このインバ
ータ回路の入力と前記第２入力電圧との間に接続された
入力キャパシタンスと、ｂ−３）この入力キャパシタン
スと同一容量を有するとともに前記インバータ回路の出
力を入力に接続する帰還キャパシタンスとを備えた反転
回路と、ｃ）この反転回路の出力および前記第２入力電
圧が入力されかつ前記ＭＯＳインバータの出力によって
切替制御されるマルチプレクサとを備え；ていることを
特徴とする請求項１１記載の複素数絶対値回路。
【請求項１３】重み付き加算回路は、第１、第２絶
対値回路の出力にそれぞれ接続された容量比１対１のキ
ャパシタンスの出力を相互に接続してなる容量結合と、
この容量結合の出力に接続された奇数段の直列なＭＯＳ
インバータよりなる第１インバータ回路と、この第１イ
ンバータ回路の出力を入力に接続する第１帰還キャパシ
タンスと、この第１帰還キャパシタンスの出力が接続さ
れた入力キャパシタンスと、この入力キャパシタンスの
出力が接続された奇数段の直列なＭＯＳインバータより
なる第２インバータ回路と、前記入力キャパシタンスと
同一容量を有しかつ第２インバータ回路の出力を入力に
接続する第２帰還キャパシタンスとを備え、第１絶対値
回路の出力に接続されたキャパシタンスと第１帰還キャ
パシタンスと第２インバータ回路の入力キャパシタンス
とその帰還キャパシタンスの容量比は３対４対４対４に
設定されていることを特徴とする請求項１１記載の複素
数絶対値回路。
【請求項１４】容量結合にはさらに帰還キャパシタ
ンスと同一容量のキャパシタンスが設けられ、このキャ
パシタンスには、入力電圧のピーク・ツ・ピーク値の定
数倍に対応したアナログ電圧が印可されていることを特
徴とする請求項１３記載の複素数絶対値回路。
【請求項１５】定数は０．２５０であることを特徴
とする請求項１４記載の複素数絶対値回路。
【請求項１６】定数は０．１２５であることを特徴
とする請求項１４記載の複素数絶対値回路。
【請求項１７】複素数の実部に対応する第１入力電
圧が接続された第１絶対値回路と、複素数の虚部に対応
する第２電圧が接続された第２絶対値回路と、これら第
１、第２絶対値回路の出力が接続されかつ第１絶対値回
路の出力から第２絶対値回路の出力を減ずる減算回路
と、この減算回路の出力に接続された第３絶対値回路
と、この第３絶対値回路の出力と前記第１、第２絶対値
の出力とにそれぞれ１対３対３の重み付けをしつつ加算
する重み付き加算回路とを備えた複素数絶対値回路。
【請求項１８】第１絶対値回路は、ａ）第１入力電
圧が接続されたＭＯＳインバータと、ｂ）第１入力電圧
が接続された反転回路であって、ｂ−１）奇数段の直
列なＭＯＳインバータよりなるインバータ回路と、ｂ−
２）このインバータ回路の入力と前記第１入力電圧との
間に接続された入力キャパシタンスと、ｂ−３）この入
力キャパシタンスと同一容量を有するとともに前記イン
バータ回路の出力を入力に接続する帰還キャパシタンス
とを備えた反転回路と、ｃ）この反転回路の出力および
前記第１入力電圧が入力されかつ前記ＭＯＳインバータ
の出力によって切替制御されるマルチプレクサとを備
え；第２絶対値回路は、ａ）第２入力電圧が接続された
ＭＯＳインバータと、ｂ）第２入力電圧が接続された反
転回路であって、ｂ−１）奇数段の直列なＭＯＳイン
バータよりなるインバータ回路と、ｂ−２）このインバ
ータ回路の入力と前記第２入力電圧との間に接続された
入力キャパシタンスと、ｂ−３）この入力キャパシタン
スと同一容量を有するとともに前記インバータ回路の出
力を入力に接続する帰還キャパシタンスとを備えた反転
回路と、ｃ）この反転回路の出力および前記第２入力電
圧が入力されかつ前記ＭＯＳインバータの出力によって
切替制御されるマルチプレクサとを備え；第３絶対値回
路は、ａ）減算回路の出力が接続されたＭＯＳインバー
タと、ｂ）減算回路出力が接続された反転回路であっ
て、ｂ−１）奇数段の直列なＭＯＳインバータよりな
るインバータ回路と、ｂ−２）このインバータ回路の入
力と前記減算回路出力電圧との間に接続された入力キャ
パシタンスと、ｂ−３）この入力キャパシタンスと同一
容量を有するとともに前記インバータ回路の出力を入力
に接続する帰還キャパシタンスとを備えた反転回路と、
ｃ）この反転回路の出力および前記減算回路出力が入力
されかつ前記ＭＯＳインバータの出力によって切替制御
されるマルチプレクサとを備え；ていることを特徴とす
る請求項１７記載の複素数絶対値回路。
【請求項１９】減算回路は、第１絶対値回路の出力
に接続された第１入力キャパシタンスと、この第１入力
キャパシタンスの出力に接続された奇数段のＭＯＳイン
バータよりなる第１インバータ回路と、前記第１入力キ
ャパシタンスと同一容量を有しかつこの第１インバータ
回路の出力を入力に接続する第１帰還キャパシタンス
と、第２絶対値回路の出力と前記第１インバータ回路の
出力とにそれぞれ接続されたキャパシタンスの出力を相
互に接続してなる容量結合と、この容量結合の出力に接
続された奇数段のＭＯＳインバータよりなる第２インバ
ータ回路と、前記容量結合のキャパシタンスの容量和と
等しい容量を有しかつ第２インバータ回路の出力を入力
に接続する第２帰還キャパシタンスとを備えていること
を特徴とする請求項１７記載の複素数絶対値回路。
【請求項２０】重み付き加算回路は、第１、第２、
第３絶対値回路の出力にそれぞれ接続された容量比３対
３対１のキャパシタンスの出力を相互に接続してなる容
量結合と、この容量結合の出力に接続された奇数段の直
列なＭＯＳインバータよりなる第１インバータ回路と、
この第１インバータ回路の出力を入力に接続する第１帰
還キャパシタンスと、この第１帰還キャパシタンスの出
力が接続された入力キャパシタンスと、この入力キャパ
シタンスの出力が接続された奇数段の直列なＭＯＳイン
バータよりなる第２インバータ回路と、前記入力キャパ
シタンスと同一容量を有しかつ第２インバータ回路の出
力を入力に接続する第２帰還キャパシタンスとを備えて
いることを特徴とする請求項１７記載の複素数絶対値回
路。
【請求項２１】第１帰還キャパシタンスは、容量結
合における第３絶対値回路に接続されたキャパシタンス
の（２２／５）倍の容量を有することを特徴とする請求
項２０項記載の複素数絶対値回路。
【請求項２２】第１帰還キャパシタンスは、容量結
合における第１、第２絶対値回路に接続されたキャパシ
タンスの（２２／１５）倍の容量を有することを特徴と
する請求項２０項記載の複素数絶対値回路。