JPH0996661A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 テストパターンの内容が簡単ですむ半導体試
験装置を提供する。 【解決手段】 カウンタ制御部１は、被試験チップＤＵ
ＴからデータＤｏｕｔとともに出力されるレディ信号／
ＲＥＡＤＹによって活性化され、パターン格納メモリ５
３からの番地情報に基づいてプログラムカウンタ５２を
制御する。比較器５６は、レディ信号／ＲＥＡＤＹによ
って活性化され、チップＤＵＴの出力データＤｏｕｔと
その期待値とを比較し、そのアドレスが正常であるか否
かを判定する。したがって、チップＤＵＴのアクセス時
間がアドレスによって変化する場合でも、その情報をテ
ストパターンに含ませる必要がない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体試験装置に
関し、特に、アドレスによってアクセス時間が異なる半
導体記憶装置をテストするための半導体試験装置に関す
る。

【０００２】

【従来の技術】図１０はＤＲＡＭチップ３０の構成を示
すブロック図、図１１はその読出動作を示すタイムチャ
ートである。ＤＲＡＭチップ３０は、制御信号／ＲＡ
Ｓ，／ＣＡＳおよびアドレス信号Ａｄｄ．に応答して読
出データＤｏｕｔを出力する。すなわち、ある時刻ｔ０
に制御信号／ＲＡＳが「Ｌ」レベルに立下がるとロウア
ドレスＸ０が取込まれ、制御信号／ＣＡＳが「Ｌ」レベ
ルに立下がるとコラムアドレスＹ０が取込まれ、時刻ｔ
０からアクセス時間Ｔｄ経過後にそのアドレスＸ０Ｙ０
のデータＤ０が出力される。次に、時刻ｔ１に制御信号
／ＲＡＳが「Ｌ」レベルに立下がるとロウアドレスＸ１
が取込まれ、制御信号／ＣＡＳが「Ｌ」レベルに立下が
るとコラムアドレスＹ０が取込まれ、時刻ｔ１からアク
セス時間Ｔｄ経過後にそのアドレスＸ１Ｙ１のデータＤ
１が出力される。

【０００３】このように、ＤＲＡＭチップ３０では、ア
ドレスによらず制御信号／ＲＡＳの立下がりから一定の
アクセス時間Ｔｄ経過後にデータＤｏｕｔが出力され
る。

【０００４】図１２はＣＤＲＡＭチップ４０の構成を示
すブロック図である。図１２を参照して、ＣＤＲＡＭチ
ップ４０は、ＴＡＧ＋コントロール回路４１およびメモ
リ部４４を備える。メモリ部４４は、アクセス速度が速
い小容量のＳＲＡＭ４２と、アクセス速度が遅い大容量
のＤＲＡＭ４３とで階層構成されている。ＳＲＡＭ４２
は、アクセス頻度が高いデータを保持するキャッシュメ
モリとして機能する。

【０００５】ＴＡＧ＋コントロール回路４１は、クロッ
ク信号ＣＬＫ、制御信号／ＳＴＡＲＴおよびアドレス信
号Ａｄｄ．に応答してＳＲＡＭ４２およびＤＲＡＭ４３
を制御する。キャッシュヒットした場合はデータＤｏｕ
ｔはＳＲＡＭ４２から出力され、キャッシュミスした場
合はデータＤｏｕｔはＤＲＡＭ４３から出力される。ま
た、データＤｏｕｔの出力と同時にＴＡＧ＋コントロー
ル回路４１からレディ信号／ＲＥＡＤＹが出力される。

【０００６】図１３は図１２で示したＣＤＲＡＭチップ
４０の読出動作を示すタイムチャートである。クロック
信号ＣＬＫが立上がった時刻ｔ０において制御信号／Ｓ
ＴＡＲＴが活性化レベルの「Ｌ」レベルになっていると
きアドレスが取込まれる。このアドレスがキャッシュヒ
ットした場合は、時刻ｔ０からＳＲＡＭ４２のアクセス
時間Ｔｓ経過後にＳＲＡＭ４２からデータＤｏｕｔが出
力される。

【０００７】また、クロック信号ＣＬＫが立上がった時
刻ｔ１において制御信号／ＳＴＡＲＴが活性化レベルの
「Ｌ」レベルになっているときアドレスが取込まれる。
このアドレスがキャッシュミスした場合は、時刻ｔ１か
らＤＲＡＭ４３のアクセス時間Ｔｄ（Ｔｄ＞Ｔｓ）経過
後にＤＲＡＭ４３からデータＤｏｕｔが出力される。

【０００８】このように、ＣＤＲＡＭチップ４０では、
キャッシュヒットした場合はクロック信号ＣＬＫの立上
がりからＳＲＡＭ４２のアクセス時間Ｔｓ経過後にデー
タＤｏｕｔが出力され、キャッシュミスした場合はクロ
ック信号ＣＬＫの立上がりからＤＲＡＭ４３のアクセス
時間Ｔｄ経過後にデータＤｏｕｔが出力される。

【０００９】図１４は、図１０のＤＲＡＭチップ４０や
図１２のＣＤＲＡＭチップ４０のテストを行なうための
テスタの構成を示すブロック図である。図１４を参照し
て、このテスタは、カウンタ制御部５１、プログラムカ
ウンタ５２、パターン格納メモリ５３、パターン発生器
５４、信号波形生成器５５および比較器５６を備える。

【００１０】パターン格納メモリ５３は、被試験チップ
ＤＵＴの各アドレス用のテストパターンを所定の番地に
記憶している。各テストパターンは、テストを行なうメ
モリセルのアドレス、「０」／「１」の書込データ、読
出データの期待値、書込／読出の制御信号などを含む。
また、パターン格納メモリ５３は、各テストパターンを
出力する際、所定のタイミングでそのテストパターンの
番地に関する情報をカウンタ制御部５１に与えるととも
に、所定のタイミングで比較イネーブル信号および読出
データＤｏｕｔの期待値を比較器５６に与える。

【００１１】プログラムカウンタ５２は、アップ／ダウ
ンカウンタおよびラッチ回路を含み、アップ／ダウンカ
ウンタのカウント値に従ってパターン格納メモリ５３の
番地を指定する。

【００１２】カウンタ制御部５１は、パターン格納メモ
リ５３から与えられた番地情報に基づいてテストパター
ンが読出された番地を検知し、その番地に応じた数だけ
プログラムカウンタ５２のアップ／ダウンカウンタのカ
ウント値を増大または減少させる。通常、カウント制御
部５１は、プログラムカウンタ５２のアップ／ダウンカ
ウンタのカウント値を１だけ増大させる。

【００１３】パターン発生器５４は、パターン格納メモ
リ５３のプログラムカウンタ５２によって指定された番
地からテストパターンを読出して波形パターンを生成す
る。信号波形生成器５５は、その波形パターンに基づい
て信号波形（たとえば図１１の信号／ＲＡＳ，／ＣＡ
Ｓ，Ａｄｄ．、図１３の信号／ＳＴＡＲＴ，Ａｄｄ．）
を生成し被試験チップＤＵＴに与える。

【００１４】比較器５６は、比較イネーブル信号が入力
されたタイミングでチップＤＵＴの読出データＤｏｕｔ
と期待値とを比較し、両者が一致した場合はそのアドレ
スのメモリセルが正常であることを示す信号Ｐを出力
し、両者が一致しない場合はそのアドレスのメモリセル
が不良であることを示す信号Ｆを出力する。

【００１５】次に、図１４で示したテスタの動作につい
て説明する。被測定チップＤＵＴとしてたとえばＤＲＡ
Ｍチップ３０がセットされ、テストが開始される。ま
ず、プログラムカウンタ５２によってパターン格納メモ
リ５３の第１番目の番地が指定され、その番地のテスト
パターンがパターン発生器５４に与えられる。次いで、
パターン発生器５４から信号波形生成器５５に波形パタ
ーンが出力され信号波形生成器５５からチップＤＵＴに
図１１で示した制御信号／ＲＡＳ，／ＣＡＳおよびアド
レス信号Ａｄｄ．が与えられる。信号／ＲＡＳの立下が
りからアクセス時間Ｔｄ経過後にチップＤＵＴから読出
データＤｏｕｔが出力される。

【００１６】一方、パターン格納メモリ５３から比較器
５６に比較イネーブル信号および期待値が与えられ、パ
ターン格納メモリ５３からカウンタ制御部５１に番地情
報が与えられる。比較器５６は、比較イネーブル信号に
応答してチップＤＵＴの読出データＤｏｕｔとその期待
値を比較し、そのアドレスのメモリセルの良否を判定す
る。また、カウンタ制御部５１は、パターン格納メモリ
５３が与えられた番地情報に基づいてプログラムカウン
タ５２を制御し、パターン格納メモリ５３の次の番地を
指定させる。

【００１７】以上のサイクルが被試験チップＤＵＴのす
べてのアドレスについて繰り返され、被試験チップＤＵ
Ｔのテストが終了する。

【００１８】

【発明が解決しようとする課題】しかし、従来のテスタ
では、被試験チップＤＵＴがＣＤＲＡＭチップ４０であ
る場合はテストパターンの内容が複雑になるという問題
があった。これは、被試験チップＤＵＴがＤＲＡＭチッ
プ３０である場合は、アドレスによらずアクセス時間が
一定であるから一定の時間間隔で比較イネーブル信号お
よび番地情報を発生すればよいが、被試験チップＤＵＴ
がＣＤＲＡＭチップ４０である場合は、アドレスによっ
てアクセス時間が変化するからアドレスによって比較イ
ネーブル信号および番地情報を発生するタイミングを変
化させる必要があるからである。つまり、被試験チップ
ＤＵＴがＣＤＲＡＭチップ４０である場合は、比較イネ
ーブル信号および番地情報を発生するタイミングを各テ
ストパターンに含ませる必要があるので、テストパター
ンが複雑になる。

【００１９】それゆえに、この発明の主たる目的は、テ
ストパターンの内容が簡単ですむ半導体試験装置を提供
することである。

【００２０】

【課題を解決するための手段】請求項１に係る発明は、
外部から与えられる制御信号およびアドレス信号に従っ
てアドレス信号によって指定されたアドレスのデータを
出力するとともにデータの外部への取出しが可能である
ことを示すレディ信号を出力する半導体記憶装置をテス
トするための半導体試験装置であって、パターン格納メ
モリ、読出制御手段、および試験実行手段を備える。パ
ターン格納メモリは、それぞれが半導体記憶装置の複数
のアドレスに対応して設けられた複数の番地を含む。各
番地には対応のアドレスに書込むためのデータ、対応の
アドレスから読出されるデータの期待値および制御信号
を含むテストパターンが格納される。読出制御手段は、
半導体記憶装置からレディ信号が出力されたことに応じ
てパターン格納メモリの前回と異なる番地を指定し、指
定した番地からテストパターンを読出す。試験実行手段
は、読出制御手段によって読出されたテストパターンに
基づいて半導体記憶装置をテストする。

【００２１】請求項２に係る発明では、請求項１に係る
発明の読出制御手段は、プログラムカウンタ、検知手
段、変更手段、および活性化手段を含む。プログラムカ
ウンタは、そのカウント値に従ってパターン格納メモリ
の番地を指定する。検知手段は、パターン格納メモリの
テストパターンが読出された番地を検知する。変更手段
は、検知手段の検知結果に基づいてプログラムカウンタ
のカウント値を変更する。活性化手段は、半導体記憶装
置からレディ信号が出力されたことに応じて変更手段を
活性化させる。

【００２２】請求項３に係る発明は、アドレスによって
アクセス時間が異なる半導体記憶装置をテストするため
の半導体試験装置であって、パターン格納メモリ、読出
手段、制御手段、および試験実行手段を備える。パター
ン格納メモリは、複数の番地を有する。各番地には、コ
ントロールパターン、アドレスパターンおよびデータパ
ターンを含むテストパターンが格納される。読出手段
は、パターン格納メモリの各番地を予め定める時間ずつ
順次指定し、指定した番地からテストパターンを読出
す。制御手段は、読出手段によって読出されたテストパ
ターンが半導体記憶装置のあるアドレスへのアクセスを
要求するものであることに応じて、読出手段を制御して
読出手段にパターン格納メモリのある番地を指定させ続
けるとともに半導体記憶装置のあるアドレスへのアクセ
ス準備が終了する時刻を予測し、その時刻にあるアドレ
スへのアクセスが開始されるように読出手段の制御を解
除する。試験実行手段は、読出手段によって読出された
テストパターンに基づいて半導体記憶装置をテストす
る。

【００２３】請求項４に係る発明では、請求項３に係る
発明の読出手段は、インストラクションメモリ、インス
トラクションデコーダ、インストラクションアドレスポ
インタ、およびパターンメモリアドレスレジスタを含
む。インストラクションメモリは、複数の番地を有す
る。各番地には、インストラクションとパターン格納メ
モリの番地が格納される。インストラクションデコーダ
は、インストラクションメモリから読出されたインスト
ラクションに基づいて、次回に指定すべきインストラク
ションメモリの番地を決定する。インストラクションア
ドレスポインタは、インストラクションデコーダによっ
て決定されたインストラクションメモリの番地を予め定
める時間だけ指定し、指定した番地からパターン格納メ
モリの番地を読出す。パターンメモリアドレスレジスタ
は、インストラクションアドレスポインタによって読出
されたパターン格納メモリの番地を指定し、指定した番
地からテストパターンを読出する。

【００２４】請求項５に係る発明では、請求項４に係る
発明の制御手段は、読出手段によって読出されたテスト
パターンが半導体記憶装置のあるアドレスへのアクセス
を要求するものであることに応じて、インストラクショ
ンデコーダおよびパターンメモリアドレスレジスタの出
力を保持状態にするとともに、インストラクションデコ
ーダとインストラクションアドレスポインタを切離し
て、パターンメモリアドレスレジスタにパターン格納メ
モリのある番地を指定させ続ける。

【００２５】請求項６に係る発明では、請求項４に係る
発明に、インストラクションメモリから読出されたパタ
ーン格納メモリの番地と、インストラクションアドレス
ポインタに現在指定しているインストラクションメモリ
の番地を指定させ続けるインストラクションとを記憶す
るインストラクションテンポラリレジスタがさらに設け
られる。制御手段は、読出手段によって読出されたテス
トパターンが半導体記憶装置のあるアドレスへのアクセ
スを要求するものであることに応じて、インストラクシ
ョンテンポラリレジスタの出力を保持状態にするととも
に、インストラクションデコーダおよびパターンメモリ
アドレスレジスタをインストラクションメモリから切離
しインストラクションテンポラリレジスタに結合させ
て、インストラクションテンポラリレジスタにパターン
メモリアドレスレジスタを介してパターン格納メモリの
ある番地を指定させ続ける。

【００２６】請求項７に係る発明では、請求項４に係る
発明に、インストラクションメモリから読出されたパタ
ーン格納メモリの番地を記憶するインストラクションテ
ンポラリレジスタがさらに設けられる。制御手段は、読
出手段によって読出されたテストパターンが半導体記憶
装置のあるアドレスへのアクセスを要求するものである
ことに応じて、インストラクションメモリ、インストラ
クションデコーダ、インストラクションアドレスポイン
タおよびインストラクションテンポラリレジスタの出力
を保持状態にするとともに、パターンメモリアドレスレ
ジスタをインストラクションメモリから切離しインスト
ラクションテンポラリレジスタに結合させて、インスト
ラクションテンポラリレジスタにパターンメモリアドレ
スレジスタを介してパターン格納メモリのある番地を指
定させ続ける。

【００２７】

【発明の実施の形態】

［実施の形態１］図１は、この発明の一実施の形態によ
るテスタの構成を示すブロック図である。図１を参照し
て、このテスタが図１４の従来のテスタと異なる点は、
カウンタ制御部５１がカウンタ制御部１で置換されてい
る点である。被試験チップＤＵＴであるＣＤＲＡＭチッ
プ４０から出力されるレディ信号／ＲＥＡＤＹは、パタ
ーン格納メモリ５３から出力される番地情報とともにカ
ウンタ制御部１に入力される。また、レディ信号／ＲＥ
ＡＤＹは、比較イネーブル信号の代わりに比較器５６に
入力される。

【００２８】カウンタ制御部１は、図２に示すように、
番地判定部２、スイッチ制御部３、スイッチ４，５およ
びカウント値変更回路６，７を含む。番地判定部２は、
パターン格納メモリ５３からの番地情報に基づいて、次
にプログラムカウンタ５２を１だけ進めるか１以外の所
定の数ｎだけ進めるか判定し、判定結果に応じて「Ｈ」
レベルまたは「Ｌ」レベルの信号を発生しラッチする。

【００２９】スイッチ制御部３は、レディ信号／ＲＥＡ
ＤＹによって活性化され、番地判定部２の出力レベルを
検知し、検知結果に基づいて２つのスイッチ４，５のう
ちのいずれか一方を導通させる。スイッチ４が導通した
場合は、カウント値変更回路６がプログラムカウンタ５
２に接続され、プログラムカウンタ５２のカウント値が
１だけ増大する。また、スイッチ５が導通した場合は、
カウント値変更回路７がプログラムカウンタ５２に接続
され、プログラムカウンタ５２のカウント値がｎだけ増
大する。

【００３０】次に、図１および図２で示したテスタの動
作について説明する。被測定チップＤＵＴであるＣＤＲ
ＡＭチップ４０がセットされ、テストが開始される。ま
ず、プログラムカウンタ５２によってパターン格納メモ
リ５３の第１番目の番地が指定され、その番地のテスト
パターンがパターン発生器５４に与えられる。また、パ
ターン格納メモリ５３から比較器５６に読出データＤｏ
ｕｔの期待値が与えられ、パターン格納メモリ５３から
カウンタ制御部１に番地情報が与えられる。

【００３１】次いで、パターン発生器５４から信号波形
生成器５５に波形パターンが出力され信号波形生成器５
５からチップＤＵＴに図１３で示した制御信号／ＳＴＡ
ＲＴおよびアドレス信号Ａｄｄ．が与えられる。アクセ
ス時間ＴｓまたはＴｄ経過後にチップＤＵＴから読出デ
ータＤｏｕｔおよびレディ信号／ＲＥＡＤＹが出力され
る。比較器５６は、レディ信号／ＲＥＡＤＹによって活
性化され、チップＤＵＴからの読出データＤｏｕｔとパ
ターン格納メモリ５３からの期待値とを比較し、両者が
一致した場合は正常であることを示す信号Ｐを出力し、
両者が一致しない場合は不良であることを示す信号Ｆを
出力する。

【００３２】一方、チップＤＵＴから出力されたレディ
信号／ＲＥＡＤＹはカウンタ制御部１のスイッチ制御部
３に入力される。スイッチ制御部３はレディ信号／ＲＥ
ＡＤＹによって活性化され、番地判定部２の出力レベル
に従って、たとえばスイッチ４を導通させる。これによ
りプログラムカウンタ５２のカウンタ値が１だけ増大
し、プログラムカウンタ５２はパターン格納メモリ５３
の第２番目の番地を指定する。

【００３３】以上のサイクルがチップＤＵＴのすべての
アドレスについて繰り返されチップＤＵＴのテストが終
了する。

【００３４】この実施の形態では、被試験チップＤＵＴ
（ＣＤＲＡＭ４０）から出力されるレディ信号／ＲＥＡ
ＤＹによってカウンタ制御部１および比較器５６を活性
化させるので、従来のように番地情報をカウンタ制御部
５１に与えるタイミングおよび比較イネーブル信号を比
較器５６に与えるタイミングをチップＤＵＴのアドレス
によって変える必要がない。したがって、それらのタイ
ミングに関する情報分だけテストパターンの内容が従来
よりも簡単化される。

【００３５】なお、カウンタ制御部１の全部、あるいは
カウンタ制御部１のうちの少なくともスイッチ制御部３
およびスイッチ４，５をハードウェアで組まれた組合せ
回路で構成すれば、ソフト的に処理する場合に比べ応答
速度が速くなる。組合せ回路をゲートアレイまたはＰＬ
Ｄ（プログラマブル・ロジック・デバイス）のような電
気的に論理の書き換えが可能な論理回路で構成すると好
適である。

【００３６】［実施の形態２］実施の形態１では、テス
トパターンの内容が簡単化されたが、レディ信号／ＲＥ
ＡＤＹの出力からテストパターンの読出までにある程度
の遅延時間が生じる。この実施の形態では、この遅延時
間をなくしてテストパターンの読出を円滑に行なう。

【００３７】図３は、この発明の実施の形態２によるテ
スタの構成を示すブロック図である。図３を参照して、
このテスタは、マイクロインストラクションメモリ１
０、マイクロインテトラクションデコーダ１１、スイッ
チ１２、マイクロインストラクションアドレスポインタ
１３、パターンメモリアドレスレジスタ１４、パターン
格納メモリ１５、シーケンサ１６、パターン発生器５
４、信号波形生成器５５および比較器５６を備える。

【００３８】マイクロインストラクションメモリ１０の
各番地には、図４に示すように、マイクロインストラク
ションアドレスポインタ１３を制御するためのインスト
ラクションと、パターン格納メモリ１５の番地が格納さ
れている。マイクロインストラクションアドレスポイン
タ１３によって指定された番地のインストラクションが
マイクロインストラクションデコーダ１１に与えられ、
その番地のパターン格納メモリの番地がパターンメモリ
アドレスレジスタ１４に与えられる。

【００３９】マイクロインストラクションデコーダ１１
は、マイクロインストラクションメモリ１０からロード
されたインストラクションをデコードして、次のサイク
ルにマイクロインストラクションアドレスポインタ１３
が指定すべきマイクロインストラクションメモリ１０の
番地を決定する。スイッチ１２は、マイクロインストラ
クションデコーダ１１とマイクロインストラクションア
ドレスポインタ１３の間に設けられる。マイクロインス
トラクションアドレスポインタ１３は、各テストサイク
ルの始めに、マイクロインストラクションデコーダ１１
によって決定されたマイクロインストラクションメモリ
１０の番地を指定し、その番地に格納されたインストラ
クションとパターン格納メモリ１５の番地をロードさせ
る。

【００４０】パターンメモリアドレスレジスタ１４は、
マイクロインストラクションメモリ１０からロードされ
たパターン格納メモリ１５の番地を保持し、その番地を
指定してその番地に格納されているテストパターンを読
出す。

【００４１】パターン格納メモリ１５の各番地には、図
５に示すように、アドレスパターン、データパターン、
コントロールパターンなどがテストサイクル単位で格納
されている。これらのテストパターンは、被試験チップ
ＤＵＴ（ＣＤＲＡＭ４０）を試験するための各種信号の
基となる。

【００４２】パターン格納メモリ１５からテストパター
ンを読出すにはある一定の時間が必要であるので、図６
に示すように、パターン格納メモリ１５の番地がパター
ンメモリアドレスレジスタ１４に保持されたテストサイ
クルの次のサイクルにその番地のテストパターンが読出
される。たとえば、図６のテストサイクル２でパターン
メモリアドレスレジスタ１４がパターン格納メモリ１５
の１番地を保持すると、次のサイクル３でメモリリード
動作を指示するテストパターンが読出される。

【００４３】パターン格納メモリ１５が読出されたテス
トパターンはパターン発生器５４に与えられる。また、
読出されたテストパターンのうち読出データＤｏｕｔの
期待値は比較器５６に与えられ、アドレスパターンおよ
びコントロールパターンはシーケンサ１６に与えられ
る。

【００４４】シーケンサ１６は、図１２で示した被試験
チップＤＵＴ（ＣＤＲＡＭ４０）内のＴＡＧ＋コントロ
ール回路４１と同様の機能を含んでいて、パターン格納
メモリ１５から与えられたアドレスパターンおよびコン
トロールパターンに基づいて被試験チップＤＵＴからレ
ディ信号／ＲＥＡＤＹが出力されるタイミングを予測す
る。そして、シーケンサ１６は、その予測結果に基づい
てマイクロインストラクションデコーダ１１、スイッチ
１２およびパターンメモリアドレスレジスタ１４を制御
し、テストパターンの読出制御を円滑に行なう。

【００４５】詳しく説明すると、シーケンサ１６は、パ
ターン格納メモリ１５から与えられたパターンが被試験
チップＤＵＴのアクセス要求を示すパターンであること
に応じて活性状態となる。活性状態となったシーケンサ
１６は、次のテストサイクルのインストラクションおよ
びパターン格納メモリ１５の番地がそれぞれマイクロイ
ンストラクションデコーダ１１およびパターンメモリア
ドレスレジスタ１４に保持された後に、マイクロインス
トラクションデコーダ１１およびパターンメモリアドレ
スレジスタ１４を保持状態に固定するとともにスイッチ
１２を非導通にする。保持状態に固定されたマイクロイ
ンストラクションデコーダ１１およびパターンメモリア
ドレスレジスタ１４は、それぞれ外部入力に関係なく現
在のインストラクションおよび番地を保持する。以下、
この状態を第２の状態と称し、それ以外の状態を第１の
状態と称す。

【００４６】たとえばアクセス要求がデータの読出に関
するものであれば、図７に示すように、シーケンサ１６
はテストサイクル２で与えられたアドレスパターンに基
づいて所望のデータを準備できるまでのテストサイクル
数を判断し、その間第２の状態を維持する。データの準
備が可能となるサイクル（図ではサイクル１０）になれ
ば、シーケンサ１６は第２の状態を解放し再び第１の状
態を維持し続ける。

【００４７】アクセス要求がデータの書込に関するもの
であれば、シーケンサ１６は、そのときに与えられたア
ドレスパターンに基づいてデータを受取ることが可能に
なるまでのテストサイクル数を判断し、それまでは第２
の状態を維持する。データの受取が可能なサイクルにな
れば、シーケンサ１６は第２の状態を解放し、再び第１
の状態を維持し続ける。

【００４８】次に、図３〜図７で示したテスタの動作に
ついて説明する。第１の状態では第３のスイッチ１２が
導通し、マイクロインストラクションアドレスポインタ
１３はマイクロインストラクションデコーダ１１の決定
に従ってマイクロインストラクションメモリ１０の各番
地を１サイクルずつ順次指定する。

【００４９】マイクロインストラクションメモリ１０か
ら読出されたパターン格納メモリ１５の番地は、パター
ンメモリアドレスレジスタ１４によって保持され、その
保持された番地のテストパターンがパターン格納メモリ
１５から読出される。

【００５０】パターン格納メモリ１５から読出されたテ
ストパターンがデータの読出動作を指示するものであっ
た場合、シーケンサ１６は活性状態となる。シーケンサ
１６は、テストパターンで指示されたアドレスのデータ
の準備に必要なテストサイクル数を判断し、データの準
備が可能となるまでテスタを第２の状態にし、データの
準備が可能となった時点で第１の状態に戻す。第２の状
態では、スイッチ１２が非導通になるとともに、マイク
ロインストラクションメモリ１０およびパターンメモリ
アドレスレジスタ１４が保持状態に固定される。

【００５１】一方、パターン格納メモリ１５から読出さ
れたテストパターンは、パターン発生器５４および信号
波形生成器５５によって各種信号に変換される。非試験
チップＤＵＴは、信号波形生成器５５から与えられた各
種信号に応答して読出動作を行ない、各種信号によって
指定されたアドレスに応じたアクセス時間ＴｓまたはＴ
ｄ後にレディ信号／ＲＥＡＤＹおよび読出データＤｏｕ
ｔを出力する。このとき（図７のテストサイクル１
１）、テスタは第１の状態になっていて、パターン格納
メモリ１５から比較器５６に読出データの期待値が与え
られる。比較器５６は、チップＤＵＴの読出データＤｏ
ｕｔとパターン格納メモリ１５から期待値とを比較し、
両者が一致した場合は正常であることを示す信号Ｐを出
力し、両者が一致しない場合は不良であることを示す信
号Ｆを出力する。

【００５２】この実施の形態では、被試験チップＤＵＴ
からレディ信号／ＲＥＡＤＹが出力される時刻を予測
し、その予測結果に基づいてテストパターンの読出を行
なう。したがって、レディ信号／ＲＥＡＤＹが出力され
てから一定の遅延時間後にテストパターンの読出を行な
っていた実施の形態１に比べ、テストパターンの読出を
迅速かつ円滑に行なうことができる。

【００５３】また、シーケンサ１６は、パターン格納メ
モリ１５から読出されたテストパターンがアクセス要求
をするものであることを検知したことに応じてテスタを
第２の状態に固定するので、第２の状態用のテストパタ
ーン（図７ではＮＯＯＰで示される）は１サイクル分で
よい。したがって、パターン格納メモリ１５に同じテス
トパターンを複数サイクル分格納する必要がなく、パタ
ーン格納メモリ１５の有効利用を図ることができる。

【００５４】また、アクセス要求からデータアクセスサ
イクルまでの期間を考慮する必要がないので、パターン
プログラムの作成の簡単化が図られる。

【００５５】［実施の形態３］図８は、この発明の実施
の形態３によるテスタの構成を示すブロック図である。

【００５６】図８を参照して、このテスタが図３のテス
タと異なる点は、スイッチ１２が除去され、切換スイッ
チ１７およびマイクロインストラクションテンポラリレ
ジスタ１８が新たに設けられている点である。マイクロ
インストラクションデコーダ１１の出力はマイクロイン
ストラクションアドレスポインタ１３に直接入力され
る。切換スイッチ１７の一方切換端子１７ａはマイクロ
インストラクションメモリ１０の出力を受け、その他方
切換端子１７ｂはマイクロインストラクションテンポラ
リレジスタ１８の出力を受け、その共通端子１７ｃはマ
イクロインストラクションデコーダ１１およびパターン
メモリアドレスレジスタ１４に接続される。マイクロイ
ンストラクションテンポラリレジスタ１８は、マイクロ
インストラクションメモリ１０からロードされたパター
ン格納メモリ１５の番地と、マイクロインストラクショ
ンアドレスポインタ１３が現在指定しているマイクロイ
ンストラクションメモリ１０の番地を指定し続けるイン
ストラクション（ＪＭＰ）だけを記憶する。シーケンサ
１６は、切換スイッチ１７およびマイクロインストラク
ションテンポラリレジスタ１８を制御する。

【００５７】シーケンサ１６が非活性状態の場合は、切
換スイッチ１７の一方切換端子１７ａと共通端子１７ｃ
の間が導通し、テストパターンの発生は実施の形態２の
第１の状態時と同様に行なわれる。

【００５８】パターン格納メモリ１５からデータ読出を
指示するテストパターンが読出されてシーケンサ１６が
活性状態になると、活性状態のシーケンサ１６は、次の
サイクル（図７のサイクル３）でマイクロインストラク
ションメモリ１０からロードされているパターン格納メ
モリ１５の番地をマイクロインストラクションテンポラ
リレジスタ１８にストアさせて保持状態に固定するとと
もに、切換スイッチ１７を切換えて端子１７ｂと１７ｃ
を導通させる。マイクロインストラクションテンポラリ
レジスタ１８に格納されたインストラクション（ＪＭ
Ｐ）およびパターン格納メモリ１５の番地は、それぞれ
マイクロインストラクションデコーダ１１およびパター
ンメモリアドレスレジスタ１４に与えられる。したがっ
て、この状態が続く限り、パターン格納メモリ１５の同
じ番地のテストパターン（図７のＮＯＯＰ）がロードさ
れ続ける。

【００５９】一方、シーケンサ１６は、パターン格納メ
モリ１５から与えられたアドレスパターンに基づいてそ
のアドレスのデータを準備できるまでのテストサイクル
数を判断し、その間上述の状態を維持する。データの準
備が可能となるサイクル（図７のサイクル１０）になれ
ば、シーケンサ１６は切換スイッチ１７を切換えて端子
１７ａと１７ｃを導通させるとともに、マイクロインス
トラクションテンポラリレジスタ１８の保持状態を解除
する。他の構成およびテスト方法は、実施の形態２と同
様であるので説明は省略される。

【００６０】この実施の形態でも、実施の形態２と同じ
効果が得られる。また、シーケンサ１６は切換スイッチ
１７およびマイクロインストラクションテンポラリレジ
スタ１８だけを制御すればよいので、マイクロインスト
ラクションデコーダ１１、スイッチ１２およびパターン
メモリアドレスレジスタ１４を制御する必要があった実
施の形態２に比べ、回路構成の簡単化ば図られる。

【００６１】［実施の形態４］図９は、この発明の実施
の形態４によるテスタの構成を示すブロック図である。

【００６２】図９を参照して、このテスタが図８のテス
タと異なる点は、マイクロインストラクションテンポラ
リレジスタ１８がシーケンサ１６′内に組込まれている
点と、マイクロインストラクションメモリ１０、マイク
ロインストラクションデコーダ１１およびマイクロイン
ストラクションアドレスポインタ１３が１つの機能ブロ
ック２０として構成されている点である。シーケンサ１
６′は、切換スイッチ１７および機能ブロック２０を制
御する。

【００６３】シーケンサ１６′が非活性状態の場合は、
切換スイッチ１７の端子１７ａと１７ｃが導通し、テス
トパターンの発生は実施の形態２の第１の状態と同様に
行なわれる。

【００６４】シーケンサ１６′が活性状態になると、活
性状態のシーケンサ１６′は、次のサイクル（図７のサ
イクル３）でマイクロインストラクションメモリ１０か
らロードされたパターン格納メモリ１５の番地を取込ん
で内蔵のマイクロインストラクションテンポラリレジス
タ１８にラッチするとともに、切換スイッチ１７を切換
えて端子１７ｂと１７ｃを導通させる。その後、シーケ
ンサ１６′は機能ブロック２０を停止状態にする。

【００６５】一方、シーケンサ１６′は、パターン格納
メモリ１５から与えられたアドレスパターンに基づいて
そのアドレスのデータを準備できるまでのテストサイク
ル数を判断する。データの準備が可能となるサイクル
（図７のサイクル１０）になれば、シーケンサ１６′は
機能ブロック２０の停止状態を解除するとともに、切換
スイッチ１７を切換えて端子１７ａと１７ｃを導通させ
る。

【００６６】この実施の形態でも、実施の形態３と同じ
効果が得られる。

【００６７】

【発明の効果】以上のように、請求項１に係る発明で
は、読出制御手段は、半導体記憶装置からレディ信号が
出力されたことに応じてパターン格納メモリの番地を指
定するので、従来のように番地情報を発生するタイミン
グを各テストパターンに含ませる必要がない。したがっ
て、テストパターンの内容が簡単化される。

【００６８】請求項２に係る発明では、請求項１に係る
発明の読出制御手段は、プログラムカウンタと、パター
ン格納メモリのテストパターンが読出された番地を検知
する検知手段と、検知手段の検知結果に基づいてプログ
ラムカウンタのカウント値を変更する変更手段と、レデ
ィ信号に応答して変更手段を活性化させる活性化手段と
を含む。したがって、読出制御手段を容易に構成でき
る。請求項３に係る発明では、制御手段は、読出手段に
よってパターン格納メモリから読出されたテストパター
ンが半導体記憶装置のあるアドレスへのアクセスを要求
するものであることに応じて、読出手段を制御して読出
手段にパターン格納メモリのある番地を指定させ続け
る。そして制御手段は、そのアドレスへのアクセス準備
が終了する時刻を予測し、その時刻にそのアドレスへの
アクセスが開始されるように読出手段の制御を解除す
る。したがって、各アドレスへのアクセス準備に必要な
時間に関する情報をテストパターンに含ませる必要がな
く、テストパターンの内容の簡単化を図ることができ
る。また、レディ信号に応答してテストパターンの読出
を行なう請求項１に係る発明に比べて、レディ信号の出
力からテストパターンの読出までの遅延時間をなくすこ
とができるので、テストパターンの読出の迅速化、円滑
化を図ることができる。

【００６９】請求項４に係る発明では、請求項３の読出
手段は、リング状に結合されたインストラクションメモ
リ、インストラクションデコーダおよびインストラクシ
ョンアドレスポインタと、インストラクションメモリか
ら読出されたパターン格納メモリの番地からテストパタ
ーンを読出すパターンメモリアドレスレジスタとを含
む。したがって、読出手段を容易に構成できる。

【００７０】請求項５に係る発明では、制御手段は、テ
ストパターンがあるアドレスへのアクセスを要求するも
のであることに応じて、インストラクションデコーダお
よびパターンメモリアドレスレジスタの出力を保持状態
にするとともに、インストラクションデコーダとインス
トラクションアドレスポインタを切離す。これにより、
パターンメモリアドレスレジスタにパターン格納メモリ
のある番地を指定させ続けることができる。

【００７１】請求項６に係る発明では、インストラクシ
ョンメモリから読出されたパターン格納メモリの番地
と、インストラクションアドレスポインタに現在指定し
ているインストラクションメモリの番地を指定させ続け
るインストラクションとを記憶するインストラクション
テンポラリレジスタがさらに設けられる。制御手段は、
テストパターンがあるアドレスへのアクセスを要求する
ものであることに応じて、インストラクションテンポラ
リレジスタの出力を保持状態にするとともに、インスト
ラクションデコーダおよびパターンメモリアドレスレジ
スタをインストラクションメモリから切離しインストラ
クションテンポラリレジスタに結合させる。これによ
り、インストラクションテンポラリレジスタにパターン
メモリアドレスレジスタを介してパターン格納メモリの
ある番地を指定させ続けることができる。

【００７２】請求項７に係る発明では、インストラクシ
ョンメモリから読出されたパターン格納メモリの番地を
記憶するインストラクションテンポラリレジスタがさら
に設けられる。制御手段は、テストパターンがあるアド
レスへのアクセスを要求するものであることに応じて、
インストラクションメモリ、インストラクションデコー
ダ、インストラクションアドレスポインタおよびインス
トラクションテンポラリレジスタの出力を保持状態にす
るとともに、パターンメモリアドレスレジスタをインス
トラクションメモリから切離し、インストラクションテ
ンポラリレジスタに結合させる。これにより、インスト
ラクションテンポラリレジスタにパターンメモリアドレ
スレジスタを介してパターン格納メモリのある番地を指
定させ続けることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるテスタの構成
を示すブロック図である。

【図２】 図１で示したテスタのカウント制御部の構成
を示すブロック図である。

【図３】 この発明の実施の形態２によるテスタの構成
を示すブロック図である。

【図４】 図３に示したマイクロインストラクションメ
モリ１０の構成を示す一部省略したブロック図である。

【図５】 図３に示したパターン格納メモリ１５の構成
を示すブロック図である。

【図６】 図３に示したパターンメモリアドレスレジス
タの出力とパターン格納メモリの出力の関係を示すタイ
ムチャートである。

【図７】 図３に示したパターン格納メモリの出力とシ
ーケンサの動作状態の関係を示すタイムチャートであ
る。

【図８】 この発明の実施の形態３によるテスタの構成
を示すブロック図である。

【図９】 この発明の実施の形態４によるテスタの構成
を示すブロック図である。

【図１０】 ＤＲＡＭチップの構成を示すブロック図で
ある。

【図１１】 図１０で示したＤＲＡＭチップの読出動作
を示すタイムチャートである。

【図１２】 ＣＤＲＡＭチップの構成を示すブロック図
である。

【図１３】 図１２で示したＣＤＲＡＭチップの読出動
作を示すタイムチャートである。

【図１４】 従来のテスタの構成を示すブロック図であ
る。

【符号の説明】

１，５１ カウンタ制御部、２ 番地判定部、３ スイ
ッチ制御部、４，５，１２，１７ スイッチ、６，７
カウント値変更回路、１０ マイクロインストラクショ
ンメモリ、１１ マイクロインストラクションデコー
ダ、１３ マイクロインストラクションアドレスポイン
タ、１４ パターンメモリアドレスレジスタ、１６，１
６′ シーケンサ、１８ マイクロインストラクション
テンポラリレジスタ、２０ 機能ブロック、３０ ＤＲ
ＡＭチップ、４０ ＣＤＲＡＭチップ、４１ ＴＡＧ＋
コントロール回路、４２ ＳＲＡＭ、４３ ＤＲＡＭ、
４４メモリ部、５２ プログラムカウンタ、１５，５３
パターン格納メモリ、５４ パターン発生器、５５
信号波形生成器、５６ 比較器。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる制御信号およびアド
   レス信号に従って前記アドレス信号によって指定された
   アドレスのデータを出力するとともに該データの外部へ
   の取出しが可能であることを示すレディ信号を出力する
   半導体記憶装置をテストするための半導体試験装置であ
   って、 それぞれが前記半導体記憶装置の複数のアドレスに対応
   して設けられた複数の番地を含み、各番地に対応のアド
   レスに書込むためのデータ、対応のアドレスから読出さ
   れるデータの期待値および制御信号を含むテストパター
   ンが格納されたパターン格納メモリ、 前記半導体記憶装置から前記レディ信号が出力されたこ
   とに応じて前記パターン格納メモリの前回と異なる番地
   を指定し、指定した番地から前記テストパターンを読出
   す読出制御手段、および前記読出制御手段によって読出
   されたテストパターンに基づいて前記半導体記憶装置を
   テストする試験実行手段を備える、半導体試験装置。
2. 【請求項２】 前記読出制御手段は、 そのカウント値に従って前記パターン格納メモリの番地
   を指定するプログラムカウンタ、 前記パターン格納メモリの前記テストパターンが読出さ
   れた番地を検知する検知手段、 前記検知手段の検知結果に基づいて前記プログラムカウ
   ンタのカウント値を変更する変更手段、および前記半導
   体記憶装置から前記レディ信号が出力されたことに応じ
   て前記変更手段を活性化させる活性化手段を含む、請求
   項１に記載の半導体試験装置。
3. 【請求項３】 アドレスによってアクセス時間が異なる
   半導体記憶装置をテストするための半導体試験装置であ
   って、 複数の番地を有し、各番地にコントロールパターン、ア
   ドレスパターンおよびデータパターンを含むテストパタ
   ーンが格納されたパターン格納メモリ、 前記パターン格納メモリの各番地を予め定める時間ずつ
   順次指定し、指定した番地から前記テストパターンを読
   出す読出手段、 前記読出手段によって読出されたテストパターンが前記
   半導体記憶装置のあるアドレスへのアクセスを要求する
   ものであることに応じて、前記読出手段を制御して該読
   出手段に前記パターン格納メモリのある番地を指定させ
   続けるとともに前記半導体記憶装置のあるアドレスへの
   アクセス準備が終了する時刻を予測し、該時刻に前記あ
   るアドレスへのアクセスが開始されるように前記読出手
   段の制御を解除する制御手段、および前記読出手段によ
   って読出されたテストパターンに基づいて前記半導体記
   憶装置をテストする試験実行手段を備える、半導体試験
   装置。
4. 【請求項４】 前記読出手段は、 複数の番地を有し、各番地にインストラクションと前記
   パターン格納メモリの番地が格納されたインストラクシ
   ョンメモリ、 前記インストラクションメモリから読出されたインスト
   ラクションに基づいて、次回に指定すべき前記インスト
   ラクションメモリの番地を決定するインストラクション
   デコーダ、 前記インストラクションデコーダによって決定された前
   記インストラクションメモリの番地を前記予め定める時
   間だけ指定し、指定した番地から前記パターン格納メモ
   リの番地を読出すインストラクションアドレスポイン
   タ、および前記インストラクションアドレスポインタに
   よって読出された前記パターン格納メモリの番地を指定
   し、指定した番地から前記テストパターンを読出すパタ
   ーンメモリアドレスレジスタを含む、請求項３に記載の
   半導体試験装置。
5. 【請求項５】 前記制御手段は、前記読出手段によって
   読出されたテストパターンが前記半導体記憶装置のある
   アドレスへのアクセスを要求するものであることに応じ
   て、前記インストラクションデコーダおよび前記パター
   ンメモリアドレスレジスタの出力を保持状態にするとと
   もに、前記インストラクションデコーダと前記インスト
   ラクションアドレスポインタを切離して、前記パターン
   メモリアドレスレジスタに前記パターン格納メモリのあ
   る番地を指定させ続ける、請求項４に記載の半導体試験
   装置。
6. 【請求項６】 さらに、前記インストラクションメモリ
   から読出された前記パターン格納メモリの番地と、前記
   インストラクションアドレスポインタに現在指定してい
   る前記インストラクションメモリの番地を指定させ続け
   るインストラクションとを記憶するインストラクション
   テンポラリレジスタを備え、 前記制御手段は、前記読出手段によって読出されたテス
   トパターンが前記半導体記憶装置のあるアドレスへのア
   クセスを要求するものであることに応じて、前記インス
   トラクションテンポラリレジスタの出力を保持状態にす
   るとともに、前記インストラクションデコーダおよび前
   記パターンメモリアドレスレジスタを前記インストラク
   ションメモリから切離し前記インストラクションテンポ
   ラリレジスタに結合させて、前記インストラクションテ
   ンポラリレジスタに前記パターンメモリアドレスレジス
   タを介して前記パターン格納メモリのある番地を指定さ
   せ続ける、請求項４に記載の半導体試験装置。
7. 【請求項７】 さらに、前記インストラクションメモリ
   から読出された前記パターン格納メモリの番地を記憶す
   るインストラクションテンポラリレジスタを備え、 前記制御手段は、前記読出手段によって読出されたテス
   トパターンが前記半導体記憶装置のあるアドレスへのア
   クセスを要求するものであることに応じて、前記インス
   トラクションメモリ、前記インストラクションデコー
   ダ、前記インストラクションアドレスポインタおよび前
   記インストラクションテンポラリレジスタの出力を保持
   状態にするとともに、前記パターンメモリアドレスレジ
   スタを前記インストラクションメモリから切離し前記イ
   ンストラクションテンポラリレジスタに結合させて、前
   記インストラクションテンポラリレジスタに前記パター
   ンメモリアドレスレジスタを介して前記パターン格納メ
   モリのある番地を指定させ続ける、請求項４に記載の半
   導体試験装置。