JPH0992792A - 強誘電体メモリセル - Google Patents
強誘電体メモリセルInfo
- Publication number
- JPH0992792A JPH0992792A JP7249012A JP24901295A JPH0992792A JP H0992792 A JPH0992792 A JP H0992792A JP 7249012 A JP7249012 A JP 7249012A JP 24901295 A JP24901295 A JP 24901295A JP H0992792 A JPH0992792 A JP H0992792A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor
- ferroelectric
- memory cell
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 98
- 239000004065 semiconductor Substances 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 239000010409 thin film Substances 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 6
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 229910002367 SrTiO Inorganic materials 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 20
- 239000000126 substance Substances 0.000 description 11
- 230000010287 polarization Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-L Sulfate Chemical compound [O-]S([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-L 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 強誘電体メモリセルに関し、書き込み動作に
おいて流れる電流を低減して、動作を容易にし、消費電
力を軽減する。 【解決手段】 ヒステリシス特性を有し、金属（電極
１）／強誘電体（強誘電体層２）／半導体（半導体基板
３）構造を有するメモリダイオードセルにおいて、この
半導体とショットキー接触し、データ書き込むためのシ
ョットキー電極５と、この半導体と低抵抗あるいはオー
ミック接触し、データ読み出すためのオーミック電極４
を具える構成を採用する。この際、ショットキー電極５
をメモリダイオードの反対側に形成し、オーミック電極
４をメモリダイオード側に形成することができる。この
ショットキー電極５とオーミック電極４を逆にできる。
ショットキー電極５とオーミック電極４を共にメモリダ
イオード側またはメモリダイオードの反対側に形成で
き、半導体を支持基板上に形成した半導体薄膜とする。
おいて流れる電流を低減して、動作を容易にし、消費電
力を軽減する。 【解決手段】 ヒステリシス特性を有し、金属（電極
１）／強誘電体（強誘電体層２）／半導体（半導体基板
３）構造を有するメモリダイオードセルにおいて、この
半導体とショットキー接触し、データ書き込むためのシ
ョットキー電極５と、この半導体と低抵抗あるいはオー
ミック接触し、データ読み出すためのオーミック電極４
を具える構成を採用する。この際、ショットキー電極５
をメモリダイオードの反対側に形成し、オーミック電極
４をメモリダイオード側に形成することができる。この
ショットキー電極５とオーミック電極４を逆にできる。
ショットキー電極５とオーミック電極４を共にメモリダ
イオード側またはメモリダイオードの反対側に形成で
き、半導体を支持基板上に形成した半導体薄膜とする。
Description
【０００１】
【発明が属する技術分野】本発明は、強誘電体を用いた
不揮発性メモリに関するものである。半導体メモリは、
電子産業において大型コンピュータから家電に至るま
で、ＣＰＵと共に不可欠の電子部品である。そして、特
に近年、ＤＲＡＭを中心としたメモリの大容量化への速
度が早まっており、２５６Ｍの記憶容量をもつメモリが
試作されている。
不揮発性メモリに関するものである。半導体メモリは、
電子産業において大型コンピュータから家電に至るま
で、ＣＰＵと共に不可欠の電子部品である。そして、特
に近年、ＤＲＡＭを中心としたメモリの大容量化への速
度が早まっており、２５６Ｍの記憶容量をもつメモリが
試作されている。
【０００２】しかしながら、従来のメモリ構成では、そ
の構造の複雑さや工程の多さからみて、あと、１〜２世
代で限界に達するのではないかと考えられており、新た
なメモリの構成方法の開発が急務となっている。また、
ＤＲＡＭやＳＲＡＭのように記憶保持に電源が必要なメ
モリに対し、記憶保持に電源を必要としないＥＰＲＯＭ
やフラッシュメモリと呼ばれる不揮発性メモリは、ハー
ドディスク等の磁気メモリの置き換えるものとして注目
されている（枡岡富士雄著「飛躍するフラッシュメモ
リ」）。
の構造の複雑さや工程の多さからみて、あと、１〜２世
代で限界に達するのではないかと考えられており、新た
なメモリの構成方法の開発が急務となっている。また、
ＤＲＡＭやＳＲＡＭのように記憶保持に電源が必要なメ
モリに対し、記憶保持に電源を必要としないＥＰＲＯＭ
やフラッシュメモリと呼ばれる不揮発性メモリは、ハー
ドディスク等の磁気メモリの置き換えるものとして注目
されている（枡岡富士雄著「飛躍するフラッシュメモ
リ」）。
【０００３】また、強誘電体を用いたキャパシタは、従
来の誘電体を用いたキャパシタに比べて数十倍の容量を
確保することができ、かつ、不揮発性にできるという特
徴をもち、さらには、蓄積キャパシタが不要で非破壊読
み出し可能なＭＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
等、ＩＣ以降の大容量メモリへの候補技術として注目さ
れている（垂井康夫、日経マイクロデバイス １９９３
年７月号）。
来の誘電体を用いたキャパシタに比べて数十倍の容量を
確保することができ、かつ、不揮発性にできるという特
徴をもち、さらには、蓄積キャパシタが不要で非破壊読
み出し可能なＭＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
等、ＩＣ以降の大容量メモリへの候補技術として注目さ
れている（垂井康夫、日経マイクロデバイス １９９３
年７月号）。
【０００４】
【従来の技術】強誘電体のメモリへの応用の１つとし
て、ＭＦＳトランジスタ構造がある。これは、従来のＦ
ＥＴのゲート絶縁膜を強誘電体に置き替えた構造で、強
誘電体の残留分極によりチャネルの半導体にキャリアを
誘起し、分極電荷による半導体内の横方向の電荷の変化
を利用するものである。
て、ＭＦＳトランジスタ構造がある。これは、従来のＦ
ＥＴのゲート絶縁膜を強誘電体に置き替えた構造で、強
誘電体の残留分極によりチャネルの半導体にキャリアを
誘起し、分極電荷による半導体内の横方向の電荷の変化
を利用するものである。
【０００５】現在のところ、強誘電体に単結晶のＴＧＳ
（Ｔｒｉｇｒｉｃｉｎｅ Ｓｕｌｆａｔｅ）を用い、そ
の上に半導体チャネルとしてＣｄＳ薄膜を形成してトラ
ンジスタを作った構造、あるいは、ＳｉのＭＯＳトラン
ジスタの絶縁膜を強誘電体に代えた構造において、強誘
電体メモリの動作報告がある。
（Ｔｒｉｇｒｉｃｉｎｅ Ｓｕｌｆａｔｅ）を用い、そ
の上に半導体チャネルとしてＣｄＳ薄膜を形成してトラ
ンジスタを作った構造、あるいは、ＳｉのＭＯＳトラン
ジスタの絶縁膜を強誘電体に代えた構造において、強誘
電体メモリの動作報告がある。
【０００６】また、金属／強誘電体／半導体構造から構
成されるダイオード型のメモリセルも提案されている
（特開平７−１４９９０号公報）。これは、強誘電体の
自発分極に起因するヒステリシスをもつ電流−電圧特性
を利用してデータを蓄積する方式となっている。
成されるダイオード型のメモリセルも提案されている
（特開平７−１４９９０号公報）。これは、強誘電体の
自発分極に起因するヒステリシスをもつ電流−電圧特性
を利用してデータを蓄積する方式となっている。
【０００７】
【発明が解決しようとする課題】前述したようなＭＦＳ
トランジスタを実現しようとすると、半導体チャネルと
強誘電体の接合が必要となる。しかしながら、ＰＺＴや
ＢａＴｉＯ3 等の強誘電体は酸化物材料であり、Ｓｉや
ＧａＡｓ等の半導体材料との整合性において問題があ
る。例えば、強誘電体である酸化物からチャネルの半導
体へ酸素が拡散した場合、界面での電荷のトラップによ
って動作が不安定になったり、トランジスタの特性劣化
を招いたりする。
トランジスタを実現しようとすると、半導体チャネルと
強誘電体の接合が必要となる。しかしながら、ＰＺＴや
ＢａＴｉＯ3 等の強誘電体は酸化物材料であり、Ｓｉや
ＧａＡｓ等の半導体材料との整合性において問題があ
る。例えば、強誘電体である酸化物からチャネルの半導
体へ酸素が拡散した場合、界面での電荷のトラップによ
って動作が不安定になったり、トランジスタの特性劣化
を招いたりする。
【０００８】さらに、ゲートに用いている強誘電体薄膜
のリーク電流が大きい場合、メモリあるいはトランジス
タ特性の劣化や動作の不安定性を生じたりする。このよ
うな問題を解決するため、前述したように金属／誘電体
／半導体構造から構成されるダイオード型のメモリセル
も提案されている。
のリーク電流が大きい場合、メモリあるいはトランジス
タ特性の劣化や動作の不安定性を生じたりする。このよ
うな問題を解決するため、前述したように金属／誘電体
／半導体構造から構成されるダイオード型のメモリセル
も提案されている。
【０００９】図１は、メモリダイオードの電流−電圧特
性およびメモリ動作の原理説明図である。このメモリダ
イオードは、金属（電極）側を順方向としたショットキ
ーダイオードの電流−電圧特性をもっている。まず、ダ
イオードの両側に強誘電体の分極の反転電圧（しきい値
電圧）以上の電圧（ＶW0あるいはＶW1）を印加した場
合、その電圧の極性によって電流−電圧特性にヒステリ
シスを生じる。このヒステリシスをデータの書き込みに
用いる。
性およびメモリ動作の原理説明図である。このメモリダ
イオードは、金属（電極）側を順方向としたショットキ
ーダイオードの電流−電圧特性をもっている。まず、ダ
イオードの両側に強誘電体の分極の反転電圧（しきい値
電圧）以上の電圧（ＶW0あるいはＶW1）を印加した場
合、その電圧の極性によって電流−電圧特性にヒステリ
シスを生じる。このヒステリシスをデータの書き込みに
用いる。
【００１０】さらに、しきい値電圧以下の順方向の電圧
（ＶR ）を印加し、そのダイオードに流れる電流（ＩR0
あるいはＩR1）を検出する（すなわち、ダイオードのコ
ンダクタンスを検出する）ことによってデータの読み出
しを行う。
（ＶR ）を印加し、そのダイオードに流れる電流（ＩR0
あるいはＩR1）を検出する（すなわち、ダイオードのコ
ンダクタンスを検出する）ことによってデータの読み出
しを行う。
【００１１】ただし、上述したメモリダイオードでは、
ダイオードの順方向にバイアスして書込みを行う場合、
比較的大きな電流で駆動する必要があり、ダイオードを
駆動するためのトランジスタの負荷が大きくなってしま
う。また、書込み時において順方向に大きな電流が流れ
るため、消費電力の点でも問題になる。本発明は、強誘
電体を用いたメモリダイオードにおいて、書き込み動作
において流れる電流を低減することにより、動作が容易
で消費電力の低い不揮発性メモリを実現することを目的
とする。
ダイオードの順方向にバイアスして書込みを行う場合、
比較的大きな電流で駆動する必要があり、ダイオードを
駆動するためのトランジスタの負荷が大きくなってしま
う。また、書込み時において順方向に大きな電流が流れ
るため、消費電力の点でも問題になる。本発明は、強誘
電体を用いたメモリダイオードにおいて、書き込み動作
において流れる電流を低減することにより、動作が容易
で消費電力の低い不揮発性メモリを実現することを目的
とする。
【００１２】
【課題を解決するための手段】図２は、本発明の第１の
実施の形態の強誘電体メモリセルの説明図である。この
図の１は電極、２は強誘電体層、３は半導体基板、４は
オーミックあるいは低接触抵抗の電極、５はショットキ
ー電極である。
実施の形態の強誘電体メモリセルの説明図である。この
図の１は電極、２は強誘電体層、３は半導体基板、４は
オーミックあるいは低接触抵抗の電極、５はショットキ
ー電極である。
【００１３】この図によって、本発明の強誘電体メモリ
セルの原理を説明する。この強誘電体メモリセルにおい
ては、半導体基板３の上面に強誘電体層２が形成され、
この強誘電体層２の上面に電極１が形成され、半導体基
板３の上面にショットキー電極５が形成され、半導体基
板３の下面にオーミックあるいは低接触抵抗の電極４が
形成されている。
セルの原理を説明する。この強誘電体メモリセルにおい
ては、半導体基板３の上面に強誘電体層２が形成され、
この強誘電体層２の上面に電極１が形成され、半導体基
板３の上面にショットキー電極５が形成され、半導体基
板３の下面にオーミックあるいは低接触抵抗の電極４が
形成されている。
【００１４】オーミックあるいは低接触抵抗の電極４
は、半導体基板３と低抵抗あるいはオーミックの接触抵
抗を形成しており、電極１およびオーミックあるいは低
接触抵抗の電極４の間の、強誘電体層２、半導体基板３
によってメモリダイオードが構成されている。
は、半導体基板３と低抵抗あるいはオーミックの接触抵
抗を形成しており、電極１およびオーミックあるいは低
接触抵抗の電極４の間の、強誘電体層２、半導体基板３
によってメモリダイオードが構成されている。
【００１５】この電極１およびオーミックあるいは低接
触抵抗の電極４の間において、電極１の側に順方向のバ
イアス電圧を印加することにより読み出し動作を行う。
また、電極１およびショットキー電極５の間にバイアス
電圧を印加することによりデータの書込み動作を行う。
触抵抗の電極４の間において、電極１の側に順方向のバ
イアス電圧を印加することにより読み出し動作を行う。
また、電極１およびショットキー電極５の間にバイアス
電圧を印加することによりデータの書込み動作を行う。
【００１６】上記の構成の他に、オーミックあるいは低
接触抵抗の電極とショットキー電極を、共に半導体基板
の上面に形成することができ、また、半導体基板を基板
上に形成された半導体層とすることができ、そしてま
た、オーミックあるいは低接触抵抗の電極とショットキ
ー電極を基板上に形成された半導体層の同じ面に形成す
ることもできる。
接触抵抗の電極とショットキー電極を、共に半導体基板
の上面に形成することができ、また、半導体基板を基板
上に形成された半導体層とすることができ、そしてま
た、オーミックあるいは低接触抵抗の電極とショットキ
ー電極を基板上に形成された半導体層の同じ面に形成す
ることもできる。
【００１７】前述したように、書き込み動作では強誘電
体層の分極を反転するためのしきい値以上の電圧を強誘
電体層に印加する必要がある。ここで書き込み電圧を一
定とすると、書き込み動作時における電流を低減するた
めには、半導体基板（層）と高抵抗の接触抵抗を形成す
る電極を用い、電極間の抵抗を高くすることにより流れ
る電流を下げることが必要となる。
体層の分極を反転するためのしきい値以上の電圧を強誘
電体層に印加する必要がある。ここで書き込み電圧を一
定とすると、書き込み動作時における電流を低減するた
めには、半導体基板（層）と高抵抗の接触抵抗を形成す
る電極を用い、電極間の抵抗を高くすることにより流れ
る電流を下げることが必要となる。
【００１８】書き込み電極に印加される電圧は直列接続
された強誘電体層と半導体基板（層）に分割されるた
め、書き込み電圧を低くするためには、電圧が効率よく
強誘電体層に印加される必要がある。このときの分割比
は強誘電体層と半導体基板（層）の誘電率で決まるた
め、書き込み電圧を低くするには、半導体基板（層）の
誘電率が高い方が望ましい。よって、半導体基板（層）
と書き込み電極の間に誘電率の低い高抵抗の層がある場
合には、強誘電体層および半導体基板（層）とのキャパ
シタンスの比によって印加電圧が高抵抗層に吸収されて
しまう。
された強誘電体層と半導体基板（層）に分割されるた
め、書き込み電圧を低くするためには、電圧が効率よく
強誘電体層に印加される必要がある。このときの分割比
は強誘電体層と半導体基板（層）の誘電率で決まるた
め、書き込み電圧を低くするには、半導体基板（層）の
誘電率が高い方が望ましい。よって、半導体基板（層）
と書き込み電極の間に誘電率の低い高抵抗の層がある場
合には、強誘電体層および半導体基板（層）とのキャパ
シタンスの比によって印加電圧が高抵抗層に吸収されて
しまう。
【００１９】図２に示すように、書き込み電極に半導体
基板（層）とショットキーを形成する電極を用いた場
合、ダイオードに対して順方向の電圧を印加したとき
に、ショットキーがバリアとなって電流を抑制すること
になる。さらに、ショットキーをバリアとして用いる場
合には、バリアの誘電率は半導体基板（層）と同じであ
るから、バリアに吸収される電圧は小さく、動作電圧を
引き上げることにはならない。
基板（層）とショットキーを形成する電極を用いた場
合、ダイオードに対して順方向の電圧を印加したとき
に、ショットキーがバリアとなって電流を抑制すること
になる。さらに、ショットキーをバリアとして用いる場
合には、バリアの誘電率は半導体基板（層）と同じであ
るから、バリアに吸収される電圧は小さく、動作電圧を
引き上げることにはならない。
【００２０】一方、読み出しにおいては、センスアンプ
の動作を考えた場合、読み出し電流を大きくしたい。一
定電圧で読み出し電流を大きくするためには、電極間の
抵抗を下げて、読み出し電極と半導体基板（層）の接触
抵抗を小さくする（オーミック接触が望ましい）ことに
なる。
の動作を考えた場合、読み出し電流を大きくしたい。一
定電圧で読み出し電流を大きくするためには、電極間の
抵抗を下げて、読み出し電極と半導体基板（層）の接触
抵抗を小さくする（オーミック接触が望ましい）ことに
なる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。 （第１の実施の形態）先に本発明の強誘電体メモリセル
の原理を説明する際に用いた図２によって第１の実施の
形態の強誘電体メモリセルを再度説明する。図２は、本
発明の第１の実施の形態の強誘電体メモリセルの説明図
である。この図の１は電極、２は強誘電体層、３は半導
体基板、４はオーミックあるいは低接触抵抗の電極、５
はショットキー電極である。
する。 （第１の実施の形態）先に本発明の強誘電体メモリセル
の原理を説明する際に用いた図２によって第１の実施の
形態の強誘電体メモリセルを再度説明する。図２は、本
発明の第１の実施の形態の強誘電体メモリセルの説明図
である。この図の１は電極、２は強誘電体層、３は半導
体基板、４はオーミックあるいは低接触抵抗の電極、５
はショットキー電極である。
【００２２】この実施の形態の強誘電体メモリセルにお
いては、ＳｒＴｉＯ3 等からなる半導体基板３の上面に
ＰＺＴ，ＰＴＯ等からなる強誘電体層２が形成され、こ
の強誘電体層２の上面にＰｔあるいはＡｕからなる電極
１が形成され、半導体基板３の上面に読み出しのための
Ｙ，Ｎｂ等からなる低抵抗のオーミックあるいは低接触
抵抗の電極４が形成され、半導体基板３の下面に書込み
のためのＰｔ，Ａｕ等からなるショットキー電極５が形
成されている。そして、電極１およびオーミックあるい
は低接触抵抗の電極４の間の、強誘電体層２、半導体基
板３によってメモリダイオードが構成されている。
いては、ＳｒＴｉＯ3 等からなる半導体基板３の上面に
ＰＺＴ，ＰＴＯ等からなる強誘電体層２が形成され、こ
の強誘電体層２の上面にＰｔあるいはＡｕからなる電極
１が形成され、半導体基板３の上面に読み出しのための
Ｙ，Ｎｂ等からなる低抵抗のオーミックあるいは低接触
抵抗の電極４が形成され、半導体基板３の下面に書込み
のためのＰｔ，Ａｕ等からなるショットキー電極５が形
成されている。そして、電極１およびオーミックあるい
は低接触抵抗の電極４の間の、強誘電体層２、半導体基
板３によってメモリダイオードが構成されている。
【００２３】この電極１およびオーミックあるいは低接
触抵抗の電極４の間において、電極１の側に順方向のバ
イアス電圧を印加することにより読み出し動作を行い、
電極１およびショットキー電極５の間にバイアス電圧を
印加することによりデータの書込み動作を行う。
触抵抗の電極４の間において、電極１の側に順方向のバ
イアス電圧を印加することにより読み出し動作を行い、
電極１およびショットキー電極５の間にバイアス電圧を
印加することによりデータの書込み動作を行う。
【００２４】前述したように、書き込み電圧を低くする
ためには、半導体基板（層）の誘電率が高いほうが望ま
しいが、例えば、誘電率が２００程度の酸化物半導体を
用いると、動作電圧を１Ｖ程度まで下げることが可能に
なる。
ためには、半導体基板（層）の誘電率が高いほうが望ま
しいが、例えば、誘電率が２００程度の酸化物半導体を
用いると、動作電圧を１Ｖ程度まで下げることが可能に
なる。
【００２５】また、読み出し電流を増やすためには、電
極１およびオーミックあるいは低接触抵抗の電極４の間
のダイオードの抵抗を下げる必要がある。そのために
は、オーミックあるいは低接触抵抗の電極４と半導体基
板（層）の接触抵抗の低減とともに、半導体を高濃度に
ドープすることにより抵抗を低減することが望ましい。
極１およびオーミックあるいは低接触抵抗の電極４の間
のダイオードの抵抗を下げる必要がある。そのために
は、オーミックあるいは低接触抵抗の電極４と半導体基
板（層）の接触抵抗の低減とともに、半導体を高濃度に
ドープすることにより抵抗を低減することが望ましい。
【００２６】（第２の実施の形態）図３は、本発明の第
２の実施の形態の強誘電体メモリセルの説明図である。
この図の１は電極、２は強誘電体層、３は半導体基板、
４はオーミックあるいは低接触抵抗の電極、５はショッ
トキー電極である。
２の実施の形態の強誘電体メモリセルの説明図である。
この図の１は電極、２は強誘電体層、３は半導体基板、
４はオーミックあるいは低接触抵抗の電極、５はショッ
トキー電極である。
【００２７】この実施の形態の強誘電体メモリセルにお
いては、半導体基板３の上面に強誘電体層２が形成さ
れ、この強誘電体層２の上面に電極１が形成され、半導
体基板３の上面にショットキー電極５が形成され、半導
体基板３の下面に低抵抗のオーミックあるいは低接触抵
抗の電極４が形成している。電極１およびオーミックあ
るいは低接触抵抗の電極４の間の、強誘電体層２、半導
体基板３によってメモリダイオードが構成されている。
いては、半導体基板３の上面に強誘電体層２が形成さ
れ、この強誘電体層２の上面に電極１が形成され、半導
体基板３の上面にショットキー電極５が形成され、半導
体基板３の下面に低抵抗のオーミックあるいは低接触抵
抗の電極４が形成している。電極１およびオーミックあ
るいは低接触抵抗の電極４の間の、強誘電体層２、半導
体基板３によってメモリダイオードが構成されている。
【００２８】前述と同様に、この電極１およびオーミッ
クあるいは低接触抵抗の電極４の間において、電極１の
側に順方向のバイアス電圧を印加することにより読み出
し動作を行い、電極１およびショットキー電極５の間に
バイアス電圧を印加することによりデータの書込み動作
を行う。
クあるいは低接触抵抗の電極４の間において、電極１の
側に順方向のバイアス電圧を印加することにより読み出
し動作を行い、電極１およびショットキー電極５の間に
バイアス電圧を印加することによりデータの書込み動作
を行う。
【００２９】（第３の実施の形態）図４は、本発明の第
３の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９
は半導体薄膜、１０はオーミックあるいは低接触抵抗の
電極、１１はショットキー電極である。
３の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９
は半導体薄膜、１０はオーミックあるいは低接触抵抗の
電極、１１はショットキー電極である。
【００３０】この実施の形態の強誘電体メモリセルの特
徴は半導体として半導体の薄膜を用いた点であり、Ｓｉ
Ｏ2 層を形成したＳｉ基板、ＭｇＯ基板、ノンドープの
ＳｒＴｉＯ3 等からなる支持基板６の上に、ショットキ
ー電極１１が形成され、その上に半導体薄膜９が形成さ
れ、その上の一部に強誘電体層８が形成され、この強誘
電体層８の上に電極７が形成され、半導体薄膜９の上に
オーミックあるいは低接触抵抗の電極１０が形成されて
いる。
徴は半導体として半導体の薄膜を用いた点であり、Ｓｉ
Ｏ2 層を形成したＳｉ基板、ＭｇＯ基板、ノンドープの
ＳｒＴｉＯ3 等からなる支持基板６の上に、ショットキ
ー電極１１が形成され、その上に半導体薄膜９が形成さ
れ、その上の一部に強誘電体層８が形成され、この強誘
電体層８の上に電極７が形成され、半導体薄膜９の上に
オーミックあるいは低接触抵抗の電極１０が形成されて
いる。
【００３１】この実施の形態においても、前述と同様
に、電極７およびオーミックあるいは低接触抵抗の電極
１０の間において、電極７の側に順方向のバイアス電圧
を印加することにより読み出し動作を行い、電極７およ
びショットキー電極１１の間にバイアス電圧を印加する
ことによりデータの書込み動作を行う。
に、電極７およびオーミックあるいは低接触抵抗の電極
１０の間において、電極７の側に順方向のバイアス電圧
を印加することにより読み出し動作を行い、電極７およ
びショットキー電極１１の間にバイアス電圧を印加する
ことによりデータの書込み動作を行う。
【００３２】（第４の実施の形態）図５は、本発明の第
４の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９
は半導体薄膜、１０はオーミックあるいは低接触抵抗の
電極、１１はショットキー電極である。
４の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９
は半導体薄膜、１０はオーミックあるいは低接触抵抗の
電極、１１はショットキー電極である。
【００３３】この実施の形態の強誘電体メモリセルの特
徴は第４の実施の形態と同様に、半導体として半導体の
薄膜を用いた点であり、ＳｉＯ2 層を形成したＳｉ基
板、ＭｇＯ2 基板、ノンドープのＳｒＴｉＯ3 等からな
る支持基板６の上に、オーミックあるいは低接触抵抗の
電極１０が形成され、その上に半導体薄膜９が形成さ
れ、その上の一部に強誘電体層８が形成され、この強誘
電体層８の上に電極７が形成され、半導体薄膜９の上に
ショットキー電極１１が形成されている。
徴は第４の実施の形態と同様に、半導体として半導体の
薄膜を用いた点であり、ＳｉＯ2 層を形成したＳｉ基
板、ＭｇＯ2 基板、ノンドープのＳｒＴｉＯ3 等からな
る支持基板６の上に、オーミックあるいは低接触抵抗の
電極１０が形成され、その上に半導体薄膜９が形成さ
れ、その上の一部に強誘電体層８が形成され、この強誘
電体層８の上に電極７が形成され、半導体薄膜９の上に
ショットキー電極１１が形成されている。
【００３４】この実施の形態においても、前述と同様
に、電極７およびオーミックあるいは低接触抵抗の電極
１０の間において、電極７の側に順方向のバイアス電圧
を印加することにより読み出し動作を行い、電極７およ
びショットキー電極１１の間にバイアス電圧を印加する
ことによりデータの書込み動作を行う。
に、電極７およびオーミックあるいは低接触抵抗の電極
１０の間において、電極７の側に順方向のバイアス電圧
を印加することにより読み出し動作を行い、電極７およ
びショットキー電極１１の間にバイアス電圧を印加する
ことによりデータの書込み動作を行う。
【００３５】図６は、本発明の第５の実施の形態の強誘
電体メモリセルの説明図である。この図の１は電極、２
は強誘電体層、３は半導体基板、４はオーミックあるい
は低接触抵抗の電極、５はショットキー電極である。
電体メモリセルの説明図である。この図の１は電極、２
は強誘電体層、３は半導体基板、４はオーミックあるい
は低接触抵抗の電極、５はショットキー電極である。
【００３６】この実施の形態の強誘電体メモリセルの基
本構造は図２によって説明した第１の実施の形態の強誘
電体メモリセルと同様であるが、半導体基板３の上面に
強誘電体層２が形成され、この強誘電体層２の上面に電
極１が形成され、半導体基板３の上面に低抵抗のオーミ
ックあるいは低接触抵抗の電極４と、ショットキー電極
５が形成されている。
本構造は図２によって説明した第１の実施の形態の強誘
電体メモリセルと同様であるが、半導体基板３の上面に
強誘電体層２が形成され、この強誘電体層２の上面に電
極１が形成され、半導体基板３の上面に低抵抗のオーミ
ックあるいは低接触抵抗の電極４と、ショットキー電極
５が形成されている。
【００３７】この実施の形態においても、前述と同様
に、電極１およびオーミックあるいは低接触抵抗の電極
４の間において、電極１の側に順方向のバイアス電圧を
印加することにより読み出し動作を行い、電極１および
ショットキー電極５の間にバイアス電圧を印加すること
によりデータの書込み動作を行う。
に、電極１およびオーミックあるいは低接触抵抗の電極
４の間において、電極１の側に順方向のバイアス電圧を
印加することにより読み出し動作を行い、電極１および
ショットキー電極５の間にバイアス電圧を印加すること
によりデータの書込み動作を行う。
【００３８】図７は、本発明の第６の実施の形態の強誘
電体メモリセルの説明図である。この図の１は電極、２
は強誘電体層、３は半導体基板、４はオーミックあるい
は低接触抵抗の電極、５はショットキー電極である。
電体メモリセルの説明図である。この図の１は電極、２
は強誘電体層、３は半導体基板、４はオーミックあるい
は低接触抵抗の電極、５はショットキー電極である。
【００３９】この実施の形態の強誘電体メモリセルの基
本構造は図２、図６によって説明した第１の実施の形
態、第５の実施の形態の強誘電体メモリセルと同様であ
るが、半導体基板３の上面に強誘電体層２が形成され、
この強誘電体層２の上面に電極１が形成され、半導体基
板３の下面に低抵抗のオーミックあるいは低接触抵抗の
電極４と、ショットキー電極５が形成されている。
本構造は図２、図６によって説明した第１の実施の形
態、第５の実施の形態の強誘電体メモリセルと同様であ
るが、半導体基板３の上面に強誘電体層２が形成され、
この強誘電体層２の上面に電極１が形成され、半導体基
板３の下面に低抵抗のオーミックあるいは低接触抵抗の
電極４と、ショットキー電極５が形成されている。
【００４０】この実施の形態においても、前述と同様
に、電極１およびオーミックあるいは低接触抵抗の電極
４の間において、電極１の側に順方向のバイアス電圧を
印加することにより読み出し動作を行い、電極１および
ショットキー電極５の間にバイアス電圧を印加すること
によりデータの書込み動作を行う。
に、電極１およびオーミックあるいは低接触抵抗の電極
４の間において、電極１の側に順方向のバイアス電圧を
印加することにより読み出し動作を行い、電極１および
ショットキー電極５の間にバイアス電圧を印加すること
によりデータの書込み動作を行う。
【００４１】（第７の実施の形態）図８は、本発明の第
７の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９
は半導体薄膜、１０はオーミックあるいは低接触抵抗の
電極、１１はショットキー電極である。
７の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９
は半導体薄膜、１０はオーミックあるいは低接触抵抗の
電極、１１はショットキー電極である。
【００４２】この実施の形態の強誘電体メモリセルの基
本構造は図４によって説明した第３の実施の形態の強誘
電体メモリセルと同様であるが、支持基板６の上に半導
体薄膜９が形成され、その上の一部に強誘電体層８が形
成され、この強誘電体層８の上に電極７が形成され、半
導体薄膜９の上にオーミックあるいは低接触抵抗の電極
１０とショットキー電極１１が形成されている。
本構造は図４によって説明した第３の実施の形態の強誘
電体メモリセルと同様であるが、支持基板６の上に半導
体薄膜９が形成され、その上の一部に強誘電体層８が形
成され、この強誘電体層８の上に電極７が形成され、半
導体薄膜９の上にオーミックあるいは低接触抵抗の電極
１０とショットキー電極１１が形成されている。
【００４３】この実施の形態においても、前述と同様
に、電極７およびオーミックあるいは低接触抵抗の電極
１０の間において、電極７の側に順方向のバイアス電圧
を印加することにより読み出し動作を行い、電極７およ
びショットキー電極１１の間にバイアス電圧を印加する
ことによりデータの書込み動作を行う。
に、電極７およびオーミックあるいは低接触抵抗の電極
１０の間において、電極７の側に順方向のバイアス電圧
を印加することにより読み出し動作を行い、電極７およ
びショットキー電極１１の間にバイアス電圧を印加する
ことによりデータの書込み動作を行う。
【００４４】（第８の実施の形態）図９は、本発明の第
８の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９
は半導体薄膜、１０はオーミックあるいは低接触抵抗の
電極、１１はショットキー電極である。
８の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９
は半導体薄膜、１０はオーミックあるいは低接触抵抗の
電極、１１はショットキー電極である。
【００４５】この実施の形態の強誘電体メモリセルの基
本構造は図４によって説明した第３の実施の形態の強誘
電体メモリセルと同様であるが、支持基板６の上にオー
ミックあるいは低接触抵抗の電極１０とショットキー電
極１１が間隔を置いて形成され、その上に半導体薄膜９
が形成され、その上に強誘電体層８が形成され、この強
誘電体層８の上に電極７が形成されている。
本構造は図４によって説明した第３の実施の形態の強誘
電体メモリセルと同様であるが、支持基板６の上にオー
ミックあるいは低接触抵抗の電極１０とショットキー電
極１１が間隔を置いて形成され、その上に半導体薄膜９
が形成され、その上に強誘電体層８が形成され、この強
誘電体層８の上に電極７が形成されている。
【００４６】この実施の形態においても、前述と同様
に、電極７およびオーミックあるいは低接触抵抗の電極
１０の間において、電極７の側に順方向のバイアス電圧
を印加することにより読み出し動作を行い、電極７およ
びショットキー電極１１の間にバイアス電圧を印加する
ことによりデータの書込み動作を行う。
に、電極７およびオーミックあるいは低接触抵抗の電極
１０の間において、電極７の側に順方向のバイアス電圧
を印加することにより読み出し動作を行い、電極７およ
びショットキー電極１１の間にバイアス電圧を印加する
ことによりデータの書込み動作を行う。
【００４７】（第９の実施の形態）図１０は、本発明の
第９の実施の形態の強誘電体メモリの説明図であり、
（Ａ）は断面図、（Ｂ）は（Ａ）の一部の拡大図であ
る。この図の６は支持基板、７は電極、８は強誘電体
層、９は半導体薄膜、１０はオーミックあるいは低接触
抵抗の電極、１１はショットキー電極、１２は強誘電体
メモリセルを多数並べたメモリセルアレイチップ、１３
はメモリセルアレイを駆動する周辺回路、１４はバンプ
である。
第９の実施の形態の強誘電体メモリの説明図であり、
（Ａ）は断面図、（Ｂ）は（Ａ）の一部の拡大図であ
る。この図の６は支持基板、７は電極、８は強誘電体
層、９は半導体薄膜、１０はオーミックあるいは低接触
抵抗の電極、１１はショットキー電極、１２は強誘電体
メモリセルを多数並べたメモリセルアレイチップ、１３
はメモリセルアレイを駆動する周辺回路、１４はバンプ
である。
【００４８】この実施の形態の強誘電体メモリにおいて
は、図６によって説明した第５の実施の形態の強誘電体
メモリセル、あるいは、図８によって説明した第７の実
施の形態の強誘電体メモリセルのように多数の強誘電体
メモリダイオードの電極を半導体基板または支持基板の
片側にだけ形成した強誘電体メモリセルアレイチップ１
２と、メモリセルアレイを駆動する周辺回路１３を貼り
合わせている。
は、図６によって説明した第５の実施の形態の強誘電体
メモリセル、あるいは、図８によって説明した第７の実
施の形態の強誘電体メモリセルのように多数の強誘電体
メモリダイオードの電極を半導体基板または支持基板の
片側にだけ形成した強誘電体メモリセルアレイチップ１
２と、メモリセルアレイを駆動する周辺回路１３を貼り
合わせている。
【００４９】図８によって説明した第７の実施の形態の
強誘電体メモリセルを用いた例を説明すると、支持基板
６の上に半導体薄膜９が形成され、その上の一部に強誘
電体層８が形成され、この強誘電体層８の上に電極７が
形成され、半導体薄膜９の上にオーミックあるいは低接
触抵抗の電極１０とショットキー電極１１が形成されて
いる強誘電体メモリセルチップと、メモリセルアレイを
駆動する周辺回路１３をそのバンプ１４によって接続し
て貼り合わせている。
強誘電体メモリセルを用いた例を説明すると、支持基板
６の上に半導体薄膜９が形成され、その上の一部に強誘
電体層８が形成され、この強誘電体層８の上に電極７が
形成され、半導体薄膜９の上にオーミックあるいは低接
触抵抗の電極１０とショットキー電極１１が形成されて
いる強誘電体メモリセルチップと、メモリセルアレイを
駆動する周辺回路１３をそのバンプ１４によって接続し
て貼り合わせている。
【００５０】本発明の強誘電体メモリセルに用いる強誘
電体や半導体等は酸化物材料である場合が多く、このよ
うな酸化物からなる強誘電体メモリセルを、通常Ｓｉの
集積回路によって構成されるメモリの周辺回路と共に製
造すると、その製造工程において相互汚染等が問題にな
るが、この実施の形態の強誘電体メモリによると、汚染
を嫌う回路素子を別体にして独立に製造することができ
るため、汚染の問題を解消することができる。
電体や半導体等は酸化物材料である場合が多く、このよ
うな酸化物からなる強誘電体メモリセルを、通常Ｓｉの
集積回路によって構成されるメモリの周辺回路と共に製
造すると、その製造工程において相互汚染等が問題にな
るが、この実施の形態の強誘電体メモリによると、汚染
を嫌う回路素子を別体にして独立に製造することができ
るため、汚染の問題を解消することができる。
【００５１】
【発明の効果】以上説明したように、本発明によると、
強誘電体メモリダイオードを用いたメモリセルにおい
て、書き込み時に流れる電流を低減する効果を奏し、低
消費電力の高密度強誘電体メモリを実現する上で有効で
ある。
強誘電体メモリダイオードを用いたメモリセルにおい
て、書き込み時に流れる電流を低減する効果を奏し、低
消費電力の高密度強誘電体メモリを実現する上で有効で
ある。
【図１】メモリダイオードの電流−電圧特性およびメモ
リ動作の原理説明図である。
リ動作の原理説明図である。
【図２】本発明の第１の実施の形態の強誘電体メモリセ
ルの説明図である。
ルの説明図である。
【図３】本発明の第２の実施の形態の強誘電体メモリセ
ルの説明図である。
ルの説明図である。
【図４】本発明の第３の実施の形態の強誘電体メモリセ
ルの説明図である。
ルの説明図である。
【図５】本発明の第４の実施の形態の強誘電体メモリセ
ルの説明図である。
ルの説明図である。
【図６】本発明の第５の実施の形態の強誘電体メモリセ
ルの説明図である。
ルの説明図である。
【図７】本発明の第６の実施の形態の強誘電体メモリセ
ルの説明図である。
ルの説明図である。
【図８】本発明の第７の実施の形態の強誘電体メモリセ
ルの説明図である。
ルの説明図である。
【図９】本発明の第８の実施の形態の強誘電体メモリセ
ルの説明図である。
ルの説明図である。
【図１０】本発明の第９の実施の形態の強誘電体メモリ
の説明図であり、（Ａ）は断面図、（Ｂ）は（Ａ）の一
部の拡大図である。
の説明図であり、（Ａ）は断面図、（Ｂ）は（Ａ）の一
部の拡大図である。
１ 電極 ２ 強誘電体層 ３ 半導体基板 ４ オーミックあるいは低接触抵抗の電極 ５ ショットキー電極 ６ 支持基板 ７ 電極 ８ 強誘電体層 ９ 半導体薄膜 １０ オーミックあるいは低接触抵抗の電極 １１ ショットキー電極 １２ 強誘電体メモリセルを多数並べたメモリセルアレ
イチップ １３ メモリセルアレイを駆動する周辺回路 １４ バンプ
イチップ １３ メモリセルアレイを駆動する周辺回路 １４ バンプ
Claims (5)
- 【請求項１】 金属／強誘電体／半導体構造を有するメ
モリダイオードセルにおいて、該半導体とショットキー
接触するデータ書き込み電極と、該半導体と低抵抗ある
いはオーミック接触するデータ読み出し電極を具えるこ
とを特徴とする強誘電体メモリセル。 - 【請求項２】 支持基板上に半導体薄膜を具え、該支持
基板と該半導体薄膜の間に、該半導体薄膜と低抵抗ある
いはオーミック接触するデータ読み出し電極を具え、該
半導体薄膜の上に該半導体薄膜とショットキー接触する
データ書込み電極を具えることを特徴とする請求項１に
記載された強誘電体メモリセル。 - 【請求項３】 支持基板上に半導体薄膜を具え、該半導
体薄膜の上に、該半導体薄膜とショットキー接触するデ
ータ書き込み電極と、該半導体薄膜と低抵抗あるいはオ
ーミック接触するデータ読み出し電極を具え、該データ
書き込み電極とデータ読み出し電極の上にメモリダイオ
ードを具えることを特徴とする請求項１に記載された強
誘電体メモリセル。 - 【請求項４】 強誘電体メモリセルが複数個配列された
メモリセルアレイと、該メモリアレイを駆動する周辺回
路チップを貼り合わせたことを特徴とする請求項３に記
載された強誘電体メモリセル。 - 【請求項５】 半導体基板あるいは半導体薄膜として、
ＳｒＴｉＯ3 等の高い誘電率の酸化物材料を用いること
を特徴とする請求項１から請求項４までのいずれか１項
に記載された強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24901295A JP3541331B2 (ja) | 1995-09-27 | 1995-09-27 | 強誘電体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24901295A JP3541331B2 (ja) | 1995-09-27 | 1995-09-27 | 強誘電体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992792A true JPH0992792A (ja) | 1997-04-04 |
| JP3541331B2 JP3541331B2 (ja) | 2004-07-07 |
Family
ID=17186701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24901295A Expired - Lifetime JP3541331B2 (ja) | 1995-09-27 | 1995-09-27 | 強誘電体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3541331B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006009218A1 (ja) * | 2004-07-22 | 2008-05-01 | 日本電信電話株式会社 | ２安定抵抗値取得装置及びその製造方法並びに金属酸化物薄膜及びその製造方法 |
| JP2011146692A (ja) * | 2009-12-17 | 2011-07-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、測定装置、比誘電率の測定方法 |
-
1995
- 1995-09-27 JP JP24901295A patent/JP3541331B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006009218A1 (ja) * | 2004-07-22 | 2008-05-01 | 日本電信電話株式会社 | ２安定抵抗値取得装置及びその製造方法並びに金属酸化物薄膜及びその製造方法 |
| US7696502B2 (en) | 2004-07-22 | 2010-04-13 | Nippon Telegraph And Telephone Corporation | Bistable resistance value acquisition device, manufacturing method thereof, metal oxide thin film, and manufacturing method thereof |
| JP4559425B2 (ja) * | 2004-07-22 | 2010-10-06 | 日本電信電話株式会社 | ２安定抵抗値取得装置及びその製造方法 |
| US7875872B2 (en) | 2004-07-22 | 2011-01-25 | Nippon Telegraph And Telephone Corporation | Bistable resistance value acquisition device, manufacturing method thereof, metal oxide thin film, and manufacturing method thereof |
| US8088644B2 (en) | 2004-07-22 | 2012-01-03 | Nippon Telegraph And Telephone Corporation | Bistable resistance value acquisition device, manufacturing method thereof, metal oxide thin film, and manufacturing method thereof |
| JP2011146692A (ja) * | 2009-12-17 | 2011-07-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、測定装置、比誘電率の測定方法 |
| US8853683B2 (en) | 2009-12-17 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, measurement apparatus, and measurement method of relative permittivity |
| US9530893B2 (en) | 2009-12-17 | 2016-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, measurement apparatus, and measurement method of relative permittivity |
| JP2018198339A (ja) * | 2009-12-17 | 2018-12-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3541331B2 (ja) | 2004-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3460095B2 (ja) | 強誘電体メモリ | |
| JP3768504B2 (ja) | 不揮発性フリップフロップ | |
| KR100258751B1 (ko) | 금속-강유전체-금속-절연체-반도체구조를기본으로한비휘발성메모리,그제조방법및그정보저장/비파괴판독방법 | |
| US7170770B2 (en) | Nonvolatile ferroelectric perpendicular electrode cell, FeRAM having the cell and method for manufacturing the cell | |
| US8599604B2 (en) | Semiconductor memory device and driving method thereof | |
| US6285577B1 (en) | Non-volatile memory using ferroelectric capacitor | |
| US7167386B2 (en) | Ferroelectric memory and operating method therefor | |
| US5768185A (en) | Non-volatile semiconductor memory of a metal ferroelectric field effect transistor | |
| US6930906B2 (en) | Ferroelectric memory and operating method therefor, and memory device | |
| CN1211827A (zh) | 带有阻性耦合浮栅的铁电存储晶体管 | |
| JP3554666B2 (ja) | 半導体メモリ装置 | |
| US11430510B2 (en) | Multi-level ferroelectric field-effect transistor devices | |
| JP3089671B2 (ja) | 半導体記憶装置 | |
| JPH07106440A (ja) | 不揮発性半導体記憶装置及びそれを用いた応用システム | |
| JP4042351B2 (ja) | 記憶装置 | |
| JPH07106450A (ja) | 強誘電体ゲートトランジスタメモリ | |
| JP3541331B2 (ja) | 強誘電体メモリセル | |
| US7529116B2 (en) | Memory device having a threshold voltage switching device and a method for storing information in the memory device | |
| JP3131340B2 (ja) | 強誘電体記憶素子 | |
| JP2002015588A (ja) | 半導体記憶装置及びその駆動方法 | |
| JP3363038B2 (ja) | 半導体記憶装置 | |
| US20010052607A1 (en) | Nonvolatile semiconductor memory | |
| JP2000323669A (ja) | 半導体不揮発メモリ素子 | |
| RU2785593C1 (ru) | Элемент постоянной памяти на основе проводящего ферроэлектрика GeTe | |
| US20240206187A1 (en) | Non-volatile memory device and its operating method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040316 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040318 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |