JPH098788A - 微分回路 - Google Patents
微分回路Info
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- JPH098788A JPH098788A JP7158097A JP15809795A JPH098788A JP H098788 A JPH098788 A JP H098788A JP 7158097 A JP7158097 A JP 7158097A JP 15809795 A JP15809795 A JP 15809795A JP H098788 A JPH098788 A JP H098788A
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Abstract
(57)【要約】
【目的】 ＮＲＺの符号で構成される入力信号から最大
のクロック成分を抽出する。 【構成】 ＮＲＺの符号で構成される入力信号Ｓ１が入
力バッファ２を介して可変遅延回路４ｖに入力される。
可変遅延回路４ｖは端子４ｖｂがグランドで終端されて
いるので、入力信号Ｓ１がグランドで反射して反転信号
となり、この反射波が可変遅延回路４ｖを伝搬するの
で、入力信号Ｓ１に対して可変遅延回路４ｖの遅延時間
の２倍の遅延後、可変遅延回路４ｖの端子４ｖａに到達
し、前記反射波が入力信号Ｓ１に加算されて該入力信号
Ｓ１の微分波形Ｓ３が生成される。微分波形Ｓ３の整流
信号のデューティが５０％になるように可変遅延回路４
ｖの遅延時間を制御し、前記微分波形Ｓ３を整流するこ
とにより、最大のクロック成分の電圧が抽出される。
のクロック成分を抽出する。 【構成】 ＮＲＺの符号で構成される入力信号Ｓ１が入
力バッファ２を介して可変遅延回路４ｖに入力される。
可変遅延回路４ｖは端子４ｖｂがグランドで終端されて
いるので、入力信号Ｓ１がグランドで反射して反転信号
となり、この反射波が可変遅延回路４ｖを伝搬するの
で、入力信号Ｓ１に対して可変遅延回路４ｖの遅延時間
の２倍の遅延後、可変遅延回路４ｖの端子４ｖａに到達
し、前記反射波が入力信号Ｓ１に加算されて該入力信号
Ｓ１の微分波形Ｓ３が生成される。微分波形Ｓ３の整流
信号のデューティが５０％になるように可変遅延回路４
ｖの遅延時間を制御し、前記微分波形Ｓ３を整流するこ
とにより、最大のクロック成分の電圧が抽出される。
Description
【０００１】
【産業上の利用分野】本発明は、例えば光伝送システム
の光送信器及び光受信器等において、基準クロック信号
を２逓倍する逓倍器や、入力データからクロック成分を
抽出するタイミング抽出回路等に用いられる微分回路に
関するものである。
の光送信器及び光受信器等において、基準クロック信号
を２逓倍する逓倍器や、入力データからクロック成分を
抽出するタイミング抽出回路等に用いられる微分回路に
関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；1991年電子情報通信学会秋季大会予稿C-418 、菊
池博行、石原昇、佐野栄一、赤沢幸雄、山根康朗、「10
Gb/s GaAs-MESFETタイミング抽出IC」、P.5-132 一般に、光伝送システムでは、光伝送路の片端に光送信
端局装置を設け、伝送速度の低い複数の回線を時分割多
重化し、より高い伝送速度の光信号を光伝送路に送出す
る。この時分割多重化は、通常、光送信端局装置に供給
される基準クロック信号を、光伝送路に送出する光信号
の伝送速度のクロック信号に対応して逓倍されたクロッ
ク信号を基準として行われる。クロック信号を逓倍する
ためには、前記基準クロック信号の微分波形を生成し、
該微分波形を整流する必要がある。又、光受信器におい
て入力データ信号の論理レベルやジッタを識別再生する
場合、通常、等化処理されたデータ信号を所定のクロッ
ク信号によってラッチすることにより行われる。前記入
力データ信号がＲＺ(Return to Zero)符号のようにクロ
ック成分を持つ信号であれば、フィルタを通すことによ
り容易にクロック成分を抽出することができる。しか
し、最近では、前記入力データ信号の符号形式はＮＲＺ
（Non Return to Zero) 符号に標準化される方向にあ
り、クロック成分を抽出するためには、この入力データ
信号を微分する回路が必要となる。例えば、従来の光受
信器、特にGb/S程度の高速に動作する光受信器では、前
記文献に記載されているような微分回路を採用してい
る。
例えば、次のような文献に記載されるものがあった。 文献；1991年電子情報通信学会秋季大会予稿C-418 、菊
池博行、石原昇、佐野栄一、赤沢幸雄、山根康朗、「10
Gb/s GaAs-MESFETタイミング抽出IC」、P.5-132 一般に、光伝送システムでは、光伝送路の片端に光送信
端局装置を設け、伝送速度の低い複数の回線を時分割多
重化し、より高い伝送速度の光信号を光伝送路に送出す
る。この時分割多重化は、通常、光送信端局装置に供給
される基準クロック信号を、光伝送路に送出する光信号
の伝送速度のクロック信号に対応して逓倍されたクロッ
ク信号を基準として行われる。クロック信号を逓倍する
ためには、前記基準クロック信号の微分波形を生成し、
該微分波形を整流する必要がある。又、光受信器におい
て入力データ信号の論理レベルやジッタを識別再生する
場合、通常、等化処理されたデータ信号を所定のクロッ
ク信号によってラッチすることにより行われる。前記入
力データ信号がＲＺ(Return to Zero)符号のようにクロ
ック成分を持つ信号であれば、フィルタを通すことによ
り容易にクロック成分を抽出することができる。しか
し、最近では、前記入力データ信号の符号形式はＮＲＺ
（Non Return to Zero) 符号に標準化される方向にあ
り、クロック成分を抽出するためには、この入力データ
信号を微分する回路が必要となる。例えば、従来の光受
信器、特にGb/S程度の高速に動作する光受信器では、前
記文献に記載されているような微分回路を採用してい
る。
【０００３】図２は、従来の微分回路の構成ブロック図
である。この微分回路は入力端子１を有し、該入力端子
１が入力バッファ２の入力端子に接続されている。入力
バッファ２の出力端子は出力バッファ３の入力端子に接
続されると共に、固定遅延回路４の一方の端子４ａに接
続され、該固定遅延回路４の他方の端子４ｂがグランド
に接続されている。固定遅延回路４は、遅延時間τ／２
の伝送線路で構成されている。出力バッファ３の出力端
子は出力端子５に接続されている。図３は、図２の動作
を説明するためのタイムチャートであり、縦軸に電圧、
及び横軸に時間がとられている。
である。この微分回路は入力端子１を有し、該入力端子
１が入力バッファ２の入力端子に接続されている。入力
バッファ２の出力端子は出力バッファ３の入力端子に接
続されると共に、固定遅延回路４の一方の端子４ａに接
続され、該固定遅延回路４の他方の端子４ｂがグランド
に接続されている。固定遅延回路４は、遅延時間τ／２
の伝送線路で構成されている。出力バッファ３の出力端
子は出力端子５に接続されている。図３は、図２の動作
を説明するためのタイムチャートであり、縦軸に電圧、
及び横軸に時間がとられている。
【０００４】この図を参照しつつ、図２の動作を説明す
る。入力端子１から入力バッファ２を介して固定遅延回
路４に入力される信号を図３中の信号Ｓ１のような波形
の信号とする。固定遅延回路４は端子４ｂがグランドで
終端されているので、入力信号Ｓ１がグランドで反射し
て反転信号となり、この反射波が固定遅延回路４を伝搬
するので、図３中の信号Ｓ２のように、入力信号Ｓ１に
対してτ（即ち、遅延時間τ／２の２倍）の遅延後、固
定遅延回路４の端子４ａに到達し、信号Ｓ２が入力信号
Ｓ１に加算された信号Ｓ３が生成される。即ち、パルス
幅τを有する入力信号Ｓ１の微分波形Ｓ３が得られる。
更に微分波形Ｓ３を整流することにより、図３の信号Ｓ
４のような波形が得られ、クロック成分が生成される。
上記整流波形をフーリエ変換することにより、生成され
るクロック成分Ａは、次の（１）式の関係で表される。 Ａ∝（ｓｉｎπτ／Ｔ0 ）／π ・・・（１） τ；パルス幅 Ｔ0 ；１ｂｉｔの周期に相当するパルス幅 従って、次の（２）式の条件でパルス幅τを設計すれ
ば、最大のクロック成分が得られる。 τ＝Ｔ0 ／２ ・・・（２）
る。入力端子１から入力バッファ２を介して固定遅延回
路４に入力される信号を図３中の信号Ｓ１のような波形
の信号とする。固定遅延回路４は端子４ｂがグランドで
終端されているので、入力信号Ｓ１がグランドで反射し
て反転信号となり、この反射波が固定遅延回路４を伝搬
するので、図３中の信号Ｓ２のように、入力信号Ｓ１に
対してτ（即ち、遅延時間τ／２の２倍）の遅延後、固
定遅延回路４の端子４ａに到達し、信号Ｓ２が入力信号
Ｓ１に加算された信号Ｓ３が生成される。即ち、パルス
幅τを有する入力信号Ｓ１の微分波形Ｓ３が得られる。
更に微分波形Ｓ３を整流することにより、図３の信号Ｓ
４のような波形が得られ、クロック成分が生成される。
上記整流波形をフーリエ変換することにより、生成され
るクロック成分Ａは、次の（１）式の関係で表される。 Ａ∝（ｓｉｎπτ／Ｔ0 ）／π ・・・（１） τ；パルス幅 Ｔ0 ；１ｂｉｔの周期に相当するパルス幅 従って、次の（２）式の条件でパルス幅τを設計すれ
ば、最大のクロック成分が得られる。 τ＝Ｔ0 ／２ ・・・（２）
【０００５】
【発明が解決しようとする課題】しかしながら、図２に
示す従来の微分回路では、次のような課題があった。即
ち、（１）式から分かるように、固定遅延回路４の伝搬
遅延時間τ／２が（２）式の条件に合致しない場合、ク
ロック成分の振幅が減少する。そのため、基準クロック
信号の１周期又は１ｂｉｔの周期Ｔ0 即ち伝送速度が変
化する度に、固定遅延回路４の伝搬遅延時間τ／２を設
計しなければならない。又、固定遅延回路４に高い精度
が要求され、製造が困難であった。
示す従来の微分回路では、次のような課題があった。即
ち、（１）式から分かるように、固定遅延回路４の伝搬
遅延時間τ／２が（２）式の条件に合致しない場合、ク
ロック成分の振幅が減少する。そのため、基準クロック
信号の１周期又は１ｂｉｔの周期Ｔ0 即ち伝送速度が変
化する度に、固定遅延回路４の伝搬遅延時間τ／２を設
計しなければならない。又、固定遅延回路４に高い精度
が要求され、製造が困難であった。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、微分回路において、一方の端子から
入力されたＮＲＺの符号で構成される入力信号の伝搬遅
延時間を変化させ、かつ接地された他方の端子からの前
記入力信号の反射波と前記入力信号とを合成することに
より、前記入力信号の微分波形を生成する可変遅延回路
と、前記入力信号を入力端子から前記可変遅延回路へ選
択的に伝搬する入力バッファと、前記微分波形を出力端
子へ選択的に伝搬する出力バッファとを、備えている。
第２の発明では、微分回路において、第１の発明の可変
遅延回路と、第１の発明の入力バッファと、第１の発明
の出力バッファと、前記出力バッファの出力信号を整流
して整流信号を生成する整流回路と、前記整流信号を一
周期積分して該整流信号のデューティに対応した出力電
圧を生成する積分回路とを備え、前記積分回路の出力電
圧と前記整流信号の50％のデューティに対応して設定さ
れた基準電圧との差分に基づき、前記整流信号のデュー
ティが50％になるように前記可変遅延回路の伝搬遅延時
間を制御するようにしている。第３の発明では、微分回
路において、第１の発明の可変遅延回路と、第１の発明
の入力バッファと、第１の発明の出力バッファと、第２
の発明の整流回路と、第２の発明の積分回路と、前記積
分回路の出力電圧と前記整流信号の50％のデューティに
対応して設定された基準電圧との差分に基づき前記整流
信号のデューティが50％になるように前記可変遅延回路
の伝搬遅延時間を制御する帰還回路とを、備えている。
を解決するために、微分回路において、一方の端子から
入力されたＮＲＺの符号で構成される入力信号の伝搬遅
延時間を変化させ、かつ接地された他方の端子からの前
記入力信号の反射波と前記入力信号とを合成することに
より、前記入力信号の微分波形を生成する可変遅延回路
と、前記入力信号を入力端子から前記可変遅延回路へ選
択的に伝搬する入力バッファと、前記微分波形を出力端
子へ選択的に伝搬する出力バッファとを、備えている。
第２の発明では、微分回路において、第１の発明の可変
遅延回路と、第１の発明の入力バッファと、第１の発明
の出力バッファと、前記出力バッファの出力信号を整流
して整流信号を生成する整流回路と、前記整流信号を一
周期積分して該整流信号のデューティに対応した出力電
圧を生成する積分回路とを備え、前記積分回路の出力電
圧と前記整流信号の50％のデューティに対応して設定さ
れた基準電圧との差分に基づき、前記整流信号のデュー
ティが50％になるように前記可変遅延回路の伝搬遅延時
間を制御するようにしている。第３の発明では、微分回
路において、第１の発明の可変遅延回路と、第１の発明
の入力バッファと、第１の発明の出力バッファと、第２
の発明の整流回路と、第２の発明の積分回路と、前記積
分回路の出力電圧と前記整流信号の50％のデューティに
対応して設定された基準電圧との差分に基づき前記整流
信号のデューティが50％になるように前記可変遅延回路
の伝搬遅延時間を制御する帰還回路とを、備えている。
【０００７】第４の発明では、微分回路において、ＮＲ
Ｚの符号で構成された入力信号の非反転信号と反転信号
とを生成し、かつ該非反転信号及び反転信号をそれぞれ
第１及び第２の可変遅延回路へ選択的に伝搬する差動型
入力バッファと、一方の端子から入力された前記非反転
信号の伝搬遅延時間を変化させ、かつ接地された他方の
端子からの前記非反転信号の反射波と前記非反転信号と
を合成することにより、前記非反転信号の微分波形を生
成する第１の可変遅延回路と、一方の端子から入力され
た前記反転信号の伝搬遅延時間を変化させ、かつ接地さ
れた他方の端子からの前記反転信号の反射波と前記反転
信号とを合成することにより、前記反転信号の微分波形
を生成する第２の可変遅延回路と、前記第１の可変遅延
回路により生成された微分波形と前記第２の可変遅延回
路により生成された微分波形との差分信号を出力端子へ
選択的に伝搬する差動型出力バッファとを、備えてい
る。第５の発明では、微分回路において、第４の発明の
差動型入力バッファと、第４の発明の第１の可変遅延回
路と、第４の発明の第２の可変遅延回路と、第４の発明
の差動型出力バッファと、前記差動型出力バッファの出
力信号を整流して整流信号を出力する整流回路と、前記
整流信号を一周期積分して該整流信号のデューティに対
応した出力電圧を生成する積分回路と、前記積分回路の
出力電圧と前記整流信号の50％のデューティに対応して
設定された基準電圧との差分に基づき、前記整流信号の
デューティが50％になるように前記第１の可変遅延回路
の伝搬遅延時間を制御する第１の帰還回路と、前記積分
回路の出力電圧と前記整流信号の50％のデューティに対
応して設定された基準電圧との差分に基づき、前記整流
信号のデューティが50％になるように前記第２の可変遅
延回路の伝搬遅延時間を制御する第２の帰還回路とを、
備えている。
Ｚの符号で構成された入力信号の非反転信号と反転信号
とを生成し、かつ該非反転信号及び反転信号をそれぞれ
第１及び第２の可変遅延回路へ選択的に伝搬する差動型
入力バッファと、一方の端子から入力された前記非反転
信号の伝搬遅延時間を変化させ、かつ接地された他方の
端子からの前記非反転信号の反射波と前記非反転信号と
を合成することにより、前記非反転信号の微分波形を生
成する第１の可変遅延回路と、一方の端子から入力され
た前記反転信号の伝搬遅延時間を変化させ、かつ接地さ
れた他方の端子からの前記反転信号の反射波と前記反転
信号とを合成することにより、前記反転信号の微分波形
を生成する第２の可変遅延回路と、前記第１の可変遅延
回路により生成された微分波形と前記第２の可変遅延回
路により生成された微分波形との差分信号を出力端子へ
選択的に伝搬する差動型出力バッファとを、備えてい
る。第５の発明では、微分回路において、第４の発明の
差動型入力バッファと、第４の発明の第１の可変遅延回
路と、第４の発明の第２の可変遅延回路と、第４の発明
の差動型出力バッファと、前記差動型出力バッファの出
力信号を整流して整流信号を出力する整流回路と、前記
整流信号を一周期積分して該整流信号のデューティに対
応した出力電圧を生成する積分回路と、前記積分回路の
出力電圧と前記整流信号の50％のデューティに対応して
設定された基準電圧との差分に基づき、前記整流信号の
デューティが50％になるように前記第１の可変遅延回路
の伝搬遅延時間を制御する第１の帰還回路と、前記積分
回路の出力電圧と前記整流信号の50％のデューティに対
応して設定された基準電圧との差分に基づき、前記整流
信号のデューティが50％になるように前記第２の可変遅
延回路の伝搬遅延時間を制御する第２の帰還回路とを、
備えている。
【０００８】
【作用】第１の発明によれば、以上のように微分回路を
構成したので、ＮＲＺの符号で構成される入力信号が可
変遅延回路の一方の端子から入力され、所定の遅延時間
で伝搬される。この入力信号が接地された他方の端子で
反射して反転し、所定の遅延時間で前記一方の端子にお
いて前記入力信号と合成され、入力信号の微分波形が生
成される。任意の方法で可変遅延回路の遅延時間を調整
することにより、微分波形のパルス幅が調整される。入
力バッファは、前記入力信号が入力端子へ伝搬されるこ
とを防止し、出力バッファは、出力端子上の信号が可変
遅延回路へ伝搬されることを防止する働きをする。その
ため、入力信号の伝送速度が異なった場合、又、可変遅
延回路の伝搬遅延時間の精度が不十分な場合でも、可変
遅延回路の遅延時間を調整することにより、入力データ
信号から最大のクロック成分が抽出される。第２及び第
３の発明によれば、第１の発明の出力バッファの出力信
号が整流回路で整流され、この整流信号が積分回路で一
周期積分されて該整流信号のデューティに対応した出力
電圧が生成される。前記可変遅延回路の伝搬遅延時間
は、前記積分回路の出力電圧と前記整流信号の50％のデ
ューティに対応して設定された基準電圧との差分に基づ
き、前記整流信号のデューティが50％になるように制御
される。そのため、入力バッファ、出力バッファ、可変
遅延回路、及び整流回路の温度特性等により、整流回路
の出力信号のデューティが変動した場合についても、入
力信号から最大のクロック成分が抽出されるように最適
状態に制御される。
構成したので、ＮＲＺの符号で構成される入力信号が可
変遅延回路の一方の端子から入力され、所定の遅延時間
で伝搬される。この入力信号が接地された他方の端子で
反射して反転し、所定の遅延時間で前記一方の端子にお
いて前記入力信号と合成され、入力信号の微分波形が生
成される。任意の方法で可変遅延回路の遅延時間を調整
することにより、微分波形のパルス幅が調整される。入
力バッファは、前記入力信号が入力端子へ伝搬されるこ
とを防止し、出力バッファは、出力端子上の信号が可変
遅延回路へ伝搬されることを防止する働きをする。その
ため、入力信号の伝送速度が異なった場合、又、可変遅
延回路の伝搬遅延時間の精度が不十分な場合でも、可変
遅延回路の遅延時間を調整することにより、入力データ
信号から最大のクロック成分が抽出される。第２及び第
３の発明によれば、第１の発明の出力バッファの出力信
号が整流回路で整流され、この整流信号が積分回路で一
周期積分されて該整流信号のデューティに対応した出力
電圧が生成される。前記可変遅延回路の伝搬遅延時間
は、前記積分回路の出力電圧と前記整流信号の50％のデ
ューティに対応して設定された基準電圧との差分に基づ
き、前記整流信号のデューティが50％になるように制御
される。そのため、入力バッファ、出力バッファ、可変
遅延回路、及び整流回路の温度特性等により、整流回路
の出力信号のデューティが変動した場合についても、入
力信号から最大のクロック成分が抽出されるように最適
状態に制御される。
【０００９】第４の発明によれば、ＮＲＺの符号で構成
された入力信号は、差動型入力バッファで非反転信号と
反転信号になり、かつ該非反転信号及び反転信号がそれ
ぞれ第１及び第２の可変遅延回路へ入力される。前記非
反転信号は、第１の可変遅延回路の一方の端子から入力
され、所定の遅延時間で伝搬される。この非反転信号が
接地された他方の端子で反射して反転し、所定の遅延時
間で前記一方の端子において前記非反転信号と合成さ
れ、該非反転信号の微分波形が生成される。前記反転信
号は、第２の可変遅延回路の一方の端子から入力され、
所定の遅延時間で伝搬される。この反転信号が接地され
た他方の端子で反射して反転し、所定の遅延時間で前記
一方の端子において前記反転信号と合成され、該反転信
号の微分波形が生成される。前記第１の可変遅延回路に
より生成された微分波形と前記第２の可変遅延回路によ
り生成された微分波形とが差動型出力バッファに入力さ
れ、これらの微分波形の差分信号が出力端子へ出力され
る。そのため、入力信号の伝送速度が異なった場合、
又、第１及び第２の可変遅延回路の伝搬遅延時間の精度
が不十分な場合でも、該可変遅延回路の遅延時間を調整
することにより、入力データ信号から最大のクロック成
分が抽出される。
された入力信号は、差動型入力バッファで非反転信号と
反転信号になり、かつ該非反転信号及び反転信号がそれ
ぞれ第１及び第２の可変遅延回路へ入力される。前記非
反転信号は、第１の可変遅延回路の一方の端子から入力
され、所定の遅延時間で伝搬される。この非反転信号が
接地された他方の端子で反射して反転し、所定の遅延時
間で前記一方の端子において前記非反転信号と合成さ
れ、該非反転信号の微分波形が生成される。前記反転信
号は、第２の可変遅延回路の一方の端子から入力され、
所定の遅延時間で伝搬される。この反転信号が接地され
た他方の端子で反射して反転し、所定の遅延時間で前記
一方の端子において前記反転信号と合成され、該反転信
号の微分波形が生成される。前記第１の可変遅延回路に
より生成された微分波形と前記第２の可変遅延回路によ
り生成された微分波形とが差動型出力バッファに入力さ
れ、これらの微分波形の差分信号が出力端子へ出力され
る。そのため、入力信号の伝送速度が異なった場合、
又、第１及び第２の可変遅延回路の伝搬遅延時間の精度
が不十分な場合でも、該可変遅延回路の遅延時間を調整
することにより、入力データ信号から最大のクロック成
分が抽出される。
【００１０】第５の発明によれば、差動型出力バッファ
の出力信号は整流回路で整流され、この整流信号が積分
回路で一周期積分されて該整流信号のデューティに対応
した出力電圧が生成される。前記積分回路の出力電圧と
前記整流信号の50％のデューティに対応して設定された
基準電圧との差分に基づき、第１の帰還回路は前記整流
信号のデューティが50％になるように第１の可変遅延回
路の伝搬遅延時間を制御する。同様に、前記積分回路の
出力電圧と前記整流信号の50％のデューティに対応して
設定された基準電圧との差分に基づき、第２の帰還回路
は前記整流信号のデューティが50％になるように第２の
可変遅延回路の伝搬遅延時間を制御する。そのため、差
動型入力バッファ、差動型出力バッファ、第１及び第２
の可変遅延回路、及び整流回路温度特性等により該整流
回路の出力信号のデューティが変動した場合、第１及び
第２の可変遅延回路の遅延時間が該出力信号のデューテ
ィの５０％に対応した値に調整され、入力信号から最大
のクロック成分が抽出可能な最適状態に制御される。従
って、前記課題を解決できるのである。
の出力信号は整流回路で整流され、この整流信号が積分
回路で一周期積分されて該整流信号のデューティに対応
した出力電圧が生成される。前記積分回路の出力電圧と
前記整流信号の50％のデューティに対応して設定された
基準電圧との差分に基づき、第１の帰還回路は前記整流
信号のデューティが50％になるように第１の可変遅延回
路の伝搬遅延時間を制御する。同様に、前記積分回路の
出力電圧と前記整流信号の50％のデューティに対応して
設定された基準電圧との差分に基づき、第２の帰還回路
は前記整流信号のデューティが50％になるように第２の
可変遅延回路の伝搬遅延時間を制御する。そのため、差
動型入力バッファ、差動型出力バッファ、第１及び第２
の可変遅延回路、及び整流回路温度特性等により該整流
回路の出力信号のデューティが変動した場合、第１及び
第２の可変遅延回路の遅延時間が該出力信号のデューテ
ィの５０％に対応した値に調整され、入力信号から最大
のクロック成分が抽出可能な最適状態に制御される。従
って、前記課題を解決できるのである。
【００１１】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す微分回路の構成ブ
ロック図であり、従来の図２中の要素と共通の要素には
共通の符号が付されている。この微分回路は、図２の従
来の微分回路における固定遅延回路４を可変遅延回路４
ｖに置き換えた構成である。可変遅延回路４ｖは、例え
ば可変容量ダイオード等で構成され、一方の端子４ｖａ
は入力バッファ２の出力端子に接続され、他方の端子４
ｖｂがグランドに接続されている。次に、図３を参照し
つつ、図１の動作を説明する。図２に示す従来の微分回
路と同様に、端子４ｖｂがグランドに接続された可変遅
延回路４ｖからの反射波Ｓ２と入力信号Ｓ１との加算に
より微分波形Ｓ３が生成されるが、可変遅延回路４ｖの
遅延時間を式（２）の条件を満足するように調整し、前
記微分波形Ｓ３を整流して信号Ｓ４を生成することによ
り、最大のクロック成分の電圧が抽出される。以上のよ
うに、この第１の実施例では、入力信号Ｓ１の伝送速度
が変動した場合や、遅延回路の伝搬遅延時間の精度が不
十分な場合でも、可変遅延回路４ｖの遅延時間の調整に
より、該入力信号Ｓ１から最大のクロック成分が抽出さ
れる。又、入力信号Ｓ１をクロック信号に置き換えて考
えれば、同様にして、入力クロック信号の２倍の周波数
に相当するクロック信号が抽出され、逓倍器としても使
用可能であることが分かる。
ロック図であり、従来の図２中の要素と共通の要素には
共通の符号が付されている。この微分回路は、図２の従
来の微分回路における固定遅延回路４を可変遅延回路４
ｖに置き換えた構成である。可変遅延回路４ｖは、例え
ば可変容量ダイオード等で構成され、一方の端子４ｖａ
は入力バッファ２の出力端子に接続され、他方の端子４
ｖｂがグランドに接続されている。次に、図３を参照し
つつ、図１の動作を説明する。図２に示す従来の微分回
路と同様に、端子４ｖｂがグランドに接続された可変遅
延回路４ｖからの反射波Ｓ２と入力信号Ｓ１との加算に
より微分波形Ｓ３が生成されるが、可変遅延回路４ｖの
遅延時間を式（２）の条件を満足するように調整し、前
記微分波形Ｓ３を整流して信号Ｓ４を生成することによ
り、最大のクロック成分の電圧が抽出される。以上のよ
うに、この第１の実施例では、入力信号Ｓ１の伝送速度
が変動した場合や、遅延回路の伝搬遅延時間の精度が不
十分な場合でも、可変遅延回路４ｖの遅延時間の調整に
より、該入力信号Ｓ１から最大のクロック成分が抽出さ
れる。又、入力信号Ｓ１をクロック信号に置き換えて考
えれば、同様にして、入力クロック信号の２倍の周波数
に相当するクロック信号が抽出され、逓倍器としても使
用可能であることが分かる。
【００１２】第２の実施例 図４は、本発明の第２の実施例を示す微分回路の回路図
であり、図１中の要素と共通の要素には共通の符号が付
されている。この微分回路は、図１の微分回路に整流回
路１１、低域通過フィルタ（以下、LPF という）で構成
された積分回路１２、及び帰還回路２０を設けたもので
ある。即ち、出力バッファ３の出力端子は、整流回路１
１の入力側に接続され、整流回路１１の出力側は出力端
子５に接続されると共に、積分回路１２の入力側に接続
されている。積分回路１２の出力側は、帰還回路２０中
の抵抗２１を介して演算増幅器（以下、オペアンプとい
う）２２の反転入力端子に接続されている。オペアンプ
２２の非反転入力端子は、可変基準電圧源２３を介して
グランドに接続されている。オペアンプ２２の出力端子
は、抵抗２４を介して該オペアンプ２２の反転入力端子
に接続されると共に、可変遅延回路４ｖの遅延制御端子
に接続されている。
であり、図１中の要素と共通の要素には共通の符号が付
されている。この微分回路は、図１の微分回路に整流回
路１１、低域通過フィルタ（以下、LPF という）で構成
された積分回路１２、及び帰還回路２０を設けたもので
ある。即ち、出力バッファ３の出力端子は、整流回路１
１の入力側に接続され、整流回路１１の出力側は出力端
子５に接続されると共に、積分回路１２の入力側に接続
されている。積分回路１２の出力側は、帰還回路２０中
の抵抗２１を介して演算増幅器（以下、オペアンプとい
う）２２の反転入力端子に接続されている。オペアンプ
２２の非反転入力端子は、可変基準電圧源２３を介して
グランドに接続されている。オペアンプ２２の出力端子
は、抵抗２４を介して該オペアンプ２２の反転入力端子
に接続されると共に、可変遅延回路４ｖの遅延制御端子
に接続されている。
【００１３】次に、図３を参照しつつ、図４の動作を説
明する。図１の動作と同様に、出力端子５において信号
Ｓ４が得られ、該信号Ｓ４を積分回路１２により積分す
ることにより、信号Ｓ４のデューティに比例した直流信
号Ｓ１２が得られる。この直流信号Ｓ１２が帰還回路２
０の可変基準電圧源２３の電圧値に等しくなるように可
変遅延回路４ｖが制御されるので、可変基準電圧源２３
の電圧値を信号Ｓ４のデューティの５０％に対応した値
に調整することにより、最大のクロック成分が抽出さ
れ、なおかつ、入力バッファ２、出力バッファ３、可変
遅延回路４ｖ、及び整流回路１１の温度特性等により信
号Ｓ４のデューティが変動した場合についても、常に最
適状態に制御される。以上のように、この第２の実施例
では、入力バッファ２、出力バッファ３、可変遅延回路
４ｖ、及び整流回路１１の温度特性等により信号Ｓ４の
デューティが変動した場合についても、入力データ信号
Ｓ１から最大のクロック成分が抽出される最適の状態に
制御される。又、第１の実施例と同様に、逓倍器として
も使用できる。
明する。図１の動作と同様に、出力端子５において信号
Ｓ４が得られ、該信号Ｓ４を積分回路１２により積分す
ることにより、信号Ｓ４のデューティに比例した直流信
号Ｓ１２が得られる。この直流信号Ｓ１２が帰還回路２
０の可変基準電圧源２３の電圧値に等しくなるように可
変遅延回路４ｖが制御されるので、可変基準電圧源２３
の電圧値を信号Ｓ４のデューティの５０％に対応した値
に調整することにより、最大のクロック成分が抽出さ
れ、なおかつ、入力バッファ２、出力バッファ３、可変
遅延回路４ｖ、及び整流回路１１の温度特性等により信
号Ｓ４のデューティが変動した場合についても、常に最
適状態に制御される。以上のように、この第２の実施例
では、入力バッファ２、出力バッファ３、可変遅延回路
４ｖ、及び整流回路１１の温度特性等により信号Ｓ４の
デューティが変動した場合についても、入力データ信号
Ｓ１から最大のクロック成分が抽出される最適の状態に
制御される。又、第１の実施例と同様に、逓倍器として
も使用できる。
【００１４】第３の実施例 図５は、本発明の第３の実施例を示す微分回路の回路図
であり、図４中の要素と共通の要素には共通の符号が付
されている。この微分回路は、差動型入力バッファ２
Ａ、差動型出力バッファ３Ａ、可変遅延回路４ｖＡ，４
ｖＢ、整流回路１１、整流回路１２、及び帰還回路２
０，３０から構成されている。入力端子１は差動型入力
バッファ２Ａの非反転入力端子に接続されている。この
差動型入力バッファ２Ａは、入力信号Ｓ１の非反転信号
Ｓ１と反転信号Ｓ１１とを生成する機能を有している。
差動型入力バッファ２Ａの非反転出力端子は差動型出力
バッファ３Ａの非反転入力端子に接続されると共に、第
１の可変遅延回路４ｖＡを介してグランドに接続されて
いる。差動型入力バッファ２Ａの反転出力端子は差動型
出力バッファ３Ａの反転入力端子に接続されると共に、
第２の可変遅延回路４ｖＢを介してグランドに接続され
ている。差動型出力バッファ３Ａは、可変遅延回路４ｖ
Ａにより生成された微分波形と可変遅延回路４ｖＢによ
り生成された微分波形との差分信号を出力端子へ選択的
に伝搬する機能を有している。差動型出力バッファ３Ａ
の非反転出力端子は整流回路１１の入力側に接続され、
該整流回路１１の出力部が出力端子５に接続されると共
に、積分回路１２の入力側に接続されている。積分回路
１２の出力側は、図４と同様に帰還回路２０に接続さ
れ、オペアンプ２２の出力端子は、可変遅延回路４ｖＡ
の遅延制御端子に接続されている。又、積分回路１２の
出力側は、帰還回路３０中の抵抗３１を介してオペアン
プ３２の反転入力端子に接続されている。オペアンプ３
２の非反転入力端子は、可変基準電圧源３３を介してグ
ランドに接続されている。オペアンプ３２の出力端子
は、抵抗３４を介して該オペアンプ３２の反転入力端子
に接続されると共に、可変遅延回路４ｖＢの遅延制御端
子に接続されている。図６は、図５の動作を説明するた
めのタイムチャートであり、縦軸に電圧、及び横軸に時
間がとられている。
であり、図４中の要素と共通の要素には共通の符号が付
されている。この微分回路は、差動型入力バッファ２
Ａ、差動型出力バッファ３Ａ、可変遅延回路４ｖＡ，４
ｖＢ、整流回路１１、整流回路１２、及び帰還回路２
０，３０から構成されている。入力端子１は差動型入力
バッファ２Ａの非反転入力端子に接続されている。この
差動型入力バッファ２Ａは、入力信号Ｓ１の非反転信号
Ｓ１と反転信号Ｓ１１とを生成する機能を有している。
差動型入力バッファ２Ａの非反転出力端子は差動型出力
バッファ３Ａの非反転入力端子に接続されると共に、第
１の可変遅延回路４ｖＡを介してグランドに接続されて
いる。差動型入力バッファ２Ａの反転出力端子は差動型
出力バッファ３Ａの反転入力端子に接続されると共に、
第２の可変遅延回路４ｖＢを介してグランドに接続され
ている。差動型出力バッファ３Ａは、可変遅延回路４ｖ
Ａにより生成された微分波形と可変遅延回路４ｖＢによ
り生成された微分波形との差分信号を出力端子へ選択的
に伝搬する機能を有している。差動型出力バッファ３Ａ
の非反転出力端子は整流回路１１の入力側に接続され、
該整流回路１１の出力部が出力端子５に接続されると共
に、積分回路１２の入力側に接続されている。積分回路
１２の出力側は、図４と同様に帰還回路２０に接続さ
れ、オペアンプ２２の出力端子は、可変遅延回路４ｖＡ
の遅延制御端子に接続されている。又、積分回路１２の
出力側は、帰還回路３０中の抵抗３１を介してオペアン
プ３２の反転入力端子に接続されている。オペアンプ３
２の非反転入力端子は、可変基準電圧源３３を介してグ
ランドに接続されている。オペアンプ３２の出力端子
は、抵抗３４を介して該オペアンプ３２の反転入力端子
に接続されると共に、可変遅延回路４ｖＢの遅延制御端
子に接続されている。図６は、図５の動作を説明するた
めのタイムチャートであり、縦軸に電圧、及び横軸に時
間がとられている。
【００１５】この図を参照しつつ、図５の動作を説明す
る。入力端子１から差動型入力バッファ２Ａを介して可
変遅延回路４ｖＡに入力される信号を図５中の信号Ｓ１
のような波形の信号とすると、可変遅延回路４ｖＢに
は、信号Ｓ１の反転信号Ｓ１１が入力される。可変遅延
回路４ｖＡ，４ｖＢの遅延時間をτ／２とすると、パル
ス幅τを有する信号Ｓ１の微分信号Ｓ３及び信号Ｓ１１
の微分信号Ｓ１３が生成され、差動型出力バッファ３Ａ
の非反転入力端子及び反転入力端子にそれぞれ入力され
る。図４の動作と同様に、出力端子５において信号Ｓ４
が得られ、積分回路１２により積分することにより、信
号Ｓ４のデューティに比例した直流信号が得られる。帰
還回路２０と同様にして、前記直流信号が帰還回路３０
中の可変基準電圧源３３の電圧値に等しくなるように可
変遅延回路４ｖＢが制御されるので、可変基準電圧源３
３の電圧値を調整することにより最大のクロック成分が
抽出され、なおかつ、差動型入力バッファ２Ａ、差動型
出力バッファ３Ａ、可変遅延回路４ｖＡ，４ｖＢ、及び
整流回路１１の温度特性等により信号Ｓ４のデューティ
が変動した場合についても、常に最適状態に制御され
る。以上のように、この第３の実施例では、差動型入力
バッファ２Ａ及び差動型出力バッファ３Ａを備えた微分
回路についても、差動型入力バッファ２Ａ、差動型出力
バッファ３Ａ、可変遅延回路４ｖＡ，４ｖＢ、及び整流
回路１１の温度特性等により信号Ｓ４のデューティが変
動した場合、入力データ信号Ｓ１から最大のクロック成
分を抽出可能な最適状態に制御される。また、第１の実
施例と同様に、逓倍器としても使用可能である。
る。入力端子１から差動型入力バッファ２Ａを介して可
変遅延回路４ｖＡに入力される信号を図５中の信号Ｓ１
のような波形の信号とすると、可変遅延回路４ｖＢに
は、信号Ｓ１の反転信号Ｓ１１が入力される。可変遅延
回路４ｖＡ，４ｖＢの遅延時間をτ／２とすると、パル
ス幅τを有する信号Ｓ１の微分信号Ｓ３及び信号Ｓ１１
の微分信号Ｓ１３が生成され、差動型出力バッファ３Ａ
の非反転入力端子及び反転入力端子にそれぞれ入力され
る。図４の動作と同様に、出力端子５において信号Ｓ４
が得られ、積分回路１２により積分することにより、信
号Ｓ４のデューティに比例した直流信号が得られる。帰
還回路２０と同様にして、前記直流信号が帰還回路３０
中の可変基準電圧源３３の電圧値に等しくなるように可
変遅延回路４ｖＢが制御されるので、可変基準電圧源３
３の電圧値を調整することにより最大のクロック成分が
抽出され、なおかつ、差動型入力バッファ２Ａ、差動型
出力バッファ３Ａ、可変遅延回路４ｖＡ，４ｖＢ、及び
整流回路１１の温度特性等により信号Ｓ４のデューティ
が変動した場合についても、常に最適状態に制御され
る。以上のように、この第３の実施例では、差動型入力
バッファ２Ａ及び差動型出力バッファ３Ａを備えた微分
回路についても、差動型入力バッファ２Ａ、差動型出力
バッファ３Ａ、可変遅延回路４ｖＡ，４ｖＢ、及び整流
回路１１の温度特性等により信号Ｓ４のデューティが変
動した場合、入力データ信号Ｓ１から最大のクロック成
分を抽出可能な最適状態に制御される。また、第１の実
施例と同様に、逓倍器としても使用可能である。
【００１６】尚、本発明は上記実施例に限定されず、種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （ａ） 図５中の第１の可変遅延回路４ｖＡと第２の可
変遅延回路４ｖＢとが同一の可変特性であれば、帰還回
路２０，３０のいずれか一方のみの出力信号で該可変遅
延回路４ｖＡ，４ｖＢを制御してもよい。 （ｂ） 図５中の整流回路１１への入力信号は、差動型
出力バッファ３Ａの反転出力端子から取り出してもよ
い。
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （ａ） 図５中の第１の可変遅延回路４ｖＡと第２の可
変遅延回路４ｖＢとが同一の可変特性であれば、帰還回
路２０，３０のいずれか一方のみの出力信号で該可変遅
延回路４ｖＡ，４ｖＢを制御してもよい。 （ｂ） 図５中の整流回路１１への入力信号は、差動型
出力バッファ３Ａの反転出力端子から取り出してもよ
い。
【００１７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力信号の伝送速度が異なった場合、又、遅
延回路の伝搬遅延時間の精度が不十分な場合でも、可変
遅延回路の遅延時間を、出力信号のデューティの５０％
に対応した値に調整するようにしたので、入力データ信
号から最大のクロック成分を抽出できる。更に、入力信
号をクロック信号に置き換えて考えれば、同様にして、
入力クロック信号の２倍の周波数に相当するクロック信
号が抽出され、逓倍器としても使用できる。第２及び第
３の発明によれば、入力バッファ、出力バッファ、可変
遅延回路、及び整流回路の温度特性等により、該整流回
路の出力信号のデューティが変動した場合についても、
可変遅延回路の遅延時間を該出力信号のデューティの５
０％に対応した値に調整するようにしたので、入力信号
から最大のクロック成分を抽出可能な最適状態に制御で
きる。又、第１の発明と同様に、逓倍器としても使用可
能できる。
によれば、入力信号の伝送速度が異なった場合、又、遅
延回路の伝搬遅延時間の精度が不十分な場合でも、可変
遅延回路の遅延時間を、出力信号のデューティの５０％
に対応した値に調整するようにしたので、入力データ信
号から最大のクロック成分を抽出できる。更に、入力信
号をクロック信号に置き換えて考えれば、同様にして、
入力クロック信号の２倍の周波数に相当するクロック信
号が抽出され、逓倍器としても使用できる。第２及び第
３の発明によれば、入力バッファ、出力バッファ、可変
遅延回路、及び整流回路の温度特性等により、該整流回
路の出力信号のデューティが変動した場合についても、
可変遅延回路の遅延時間を該出力信号のデューティの５
０％に対応した値に調整するようにしたので、入力信号
から最大のクロック成分を抽出可能な最適状態に制御で
きる。又、第１の発明と同様に、逓倍器としても使用可
能できる。
【００１８】第４の発明によれば、差動型入力バッファ
及び差動型出力バッファを備えた微分回路についても、
差動型入力バッファ、差動型出力バッファ、第１及び第
２の可変遅延回路、及び整流回路温度特性等により該整
流回路の出力信号のデューティが変動した場合、可変遅
延回路の遅延時間を該出力信号のデューティの５０％に
対応した値に調整するようにしたので、入力信号から最
大のクロック成分を抽出可能な最適状態に制御できる。
又、第１の発明と同様に、逓倍器としても使用可能でき
る。第５の発明によれば、差動型入力バッファ及び差動
型出力バッファを備えた微分回路についても、差動型入
力バッファ、差動型出力バッファ、第１及び第２の可変
遅延回路、及び整流回路温度特性等により該整流回路の
出力信号のデューティが変動した場合、可変遅延回路の
遅延時間を該出力信号のデューティの５０％に対応した
値に調整するようにしたので、入力信号から最大のクロ
ック成分を抽出可能な最適状態に制御できる。又、第１
の発明と同様に、逓倍器としても使用可能できる。
及び差動型出力バッファを備えた微分回路についても、
差動型入力バッファ、差動型出力バッファ、第１及び第
２の可変遅延回路、及び整流回路温度特性等により該整
流回路の出力信号のデューティが変動した場合、可変遅
延回路の遅延時間を該出力信号のデューティの５０％に
対応した値に調整するようにしたので、入力信号から最
大のクロック成分を抽出可能な最適状態に制御できる。
又、第１の発明と同様に、逓倍器としても使用可能でき
る。第５の発明によれば、差動型入力バッファ及び差動
型出力バッファを備えた微分回路についても、差動型入
力バッファ、差動型出力バッファ、第１及び第２の可変
遅延回路、及び整流回路温度特性等により該整流回路の
出力信号のデューティが変動した場合、可変遅延回路の
遅延時間を該出力信号のデューティの５０％に対応した
値に調整するようにしたので、入力信号から最大のクロ
ック成分を抽出可能な最適状態に制御できる。又、第１
の発明と同様に、逓倍器としても使用可能できる。
【図１】本発明の第１の実施例を示す微分回路の構成ブ
ロック図である。
ロック図である。
【図２】従来の微分回路の構成ブロック図である。
【図３】図２のタイムチャートである。
【図４】本発明の第２の実施例を示す微分回路の回路図
である。
である。
【図５】本発明の第３の実施例を示す微分回路の回路図
である。
である。
【図６】図５のタイムチャートである。
２ 入力バッフ
ァ ２Ａ 差動型入力
バッファ ３ 出力バッフ
ァ ３Ａ 差動型出力
バッファ ４ｖ 可変遅延回
路 ４ｖＡ 第１の可変
遅延回路 ４ｖＢ 第２の可変
遅延回路 １１ 整流回路 １２ 積分回路 ２０，３０ 帰還回路
ァ ２Ａ 差動型入力
バッファ ３ 出力バッフ
ァ ３Ａ 差動型出力
バッファ ４ｖ 可変遅延回
路 ４ｖＡ 第１の可変
遅延回路 ４ｖＢ 第２の可変
遅延回路 １１ 整流回路 １２ 積分回路 ２０，３０ 帰還回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 10/04 10/06
Claims (5)
- 【請求項１】 一方の端子から入力されたＮＲＺの符号
で構成される入力信号の伝搬遅延時間を変化させ、かつ
接地された他方の端子からの前記入力信号の反射波と前
記入力信号とを合成することにより、前記入力信号の微
分波形を生成する可変遅延回路と、 前記入力信号を入力端子から前記可変遅延回路へ選択的
に伝搬する入力バッファと、 前記微分波形を出力端子へ選択的に伝搬する出力バッフ
ァとを、 備えたことを特徴とする微分回路。 - 【請求項２】 請求項１記載の可変遅延回路と、 請求項１記載の入力バッファと、 請求項１記載の出力バッファと、 前記出力バッファの出力信号を整流して整流信号を生成
する整流回路と、 前記整流信号を一周期積分して該整流信号のデューティ
に対応した出力電圧を生成する積分回路とを備え、 前記積分回路の出力電圧と前記整流信号の50％のデュー
ティに対応して設定された基準電圧との差分に基づき、
前記整流信号のデューティが50％になるように前記可変
遅延回路の伝搬遅延時間を制御する構成にしたことを特
徴とする微分回路。 - 【請求項３】 請求項１記載の可変遅延回路と、 請求項１記載の入力バッファと、 請求項１記載の出力バッファと、 請求項２記載の積分回路と、 前記積分回路の出力電圧と前記整流信号の50％のデュー
ティに対応して設定された基準電圧との差分に基づき前
記整流信号のデューティが50％になるように前記可変遅
延回路の伝搬遅延時間を制御する帰還回路とを、 備えたことを特徴とする微分回路。 - 【請求項４】 ＮＲＺの符号で構成された入力信号の非
反転信号と反転信号とを生成し、かつ該非反転信号及び
反転信号をそれぞれ第１及び第２の可変遅延回路へ選択
的に伝搬する差動型入力バッファと、 一方の端子から入力された前記非反転信号の伝搬遅延時
間を変化させ、かつ接地された他方の端子からの前記非
反転信号の反射波と前記非反転信号とを合成することに
より、前記非反転信号の微分波形を生成する第１の可変
遅延回路と、 一方の端子から入力された前記反転信号の伝搬遅延時間
を変化させ、かつ接地された他方の端子からの前記反転
信号の反射波と前記反転信号とを合成することにより、
前記反転信号の微分波形を生成する第２の可変遅延回路
と、 前記第１の可変遅延回路により生成された微分波形と前
記第２の可変遅延回路により生成された微分波形との差
分信号を出力端子へ選択的に伝搬する差動型出力バッフ
ァとを、 備えたことを特徴とする微分回路。 - 【請求項５】 請求項４記載の差動型入力バッファと、 請求項４記載の第１の可変遅延回路と、 請求項４記載の第２の可変遅延回路と、 請求項４記載の差動型出力バッファと、 前記差動型出力バッファの出力信号を整流して整流信号
を出力する整流回路と、 前記整流信号を一周期積分し
て該整流信号のデューティに対応した出力電圧を生成す
る積分回路と、 前記積分回路の出力電圧と前記整流信号の50％のデュー
ティに対応して設定された基準電圧との差分に基づき、
前記整流信号のデューティが50％になるように前記第１
の可変遅延回路の伝搬遅延時間を制御する第１の帰還回
路と、 前記積分回路の出力電圧と前記整流信号の50％のデュー
ティに対応して設定された基準電圧との差分に基づき、
前記整流信号のデューティが50％になるように前記第２
の可変遅延回路の伝搬遅延時間を制御する第２の帰還回
路とを、 備えたことを特徴とする微分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7158097A JPH098788A (ja) | 1995-06-23 | 1995-06-23 | 微分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7158097A JPH098788A (ja) | 1995-06-23 | 1995-06-23 | 微分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098788A true JPH098788A (ja) | 1997-01-10 |
Family
ID=15664245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7158097A Withdrawn JPH098788A (ja) | 1995-06-23 | 1995-06-23 | 微分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008020297A (ja) * | 2006-07-12 | 2008-01-31 | Anritsu Corp | サンプリング装置および波形観測装置 |
-
1995
- 1995-06-23 JP JP7158097A patent/JPH098788A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008020297A (ja) * | 2006-07-12 | 2008-01-31 | Anritsu Corp | サンプリング装置および波形観測装置 |
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