JPH0982968A - Ｓｏｉ基板の作製方法 - Google Patents
Ｓｏｉ基板の作製方法Info
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- JPH0982968A JPH0982968A JP23386195A JP23386195A JPH0982968A JP H0982968 A JPH0982968 A JP H0982968A JP 23386195 A JP23386195 A JP 23386195A JP 23386195 A JP23386195 A JP 23386195A JP H0982968 A JPH0982968 A JP H0982968A
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Abstract
(57)【要約】
【目的】本発明は、膜厚数百ｎｍと薄く、表面が平滑で
膜厚が均一であり、しかも欠陥が非常に少ない半導体膜
を有するＳＯＩ基板を低コストで効率よく得ることがで
きるＳＯＩ基板の作製方法を提供することを目的とす
る。 【構成】半導体基板の表面を多孔質化して、前記半導体
基板から延出する柱状部と、前記柱よりも太い頭部とを
有する複数の柱を形成し、前記複数の柱を酸化すること
により、前記柱の頭部を突出させ、前記柱間の間隙を酸
化物で塞ぐにように酸化膜を形成し、この半導体基板に
熱処理を施すことにより、半導体基板の表面を平坦化
し、前記半導体基板の表面上に半導体材料の結晶を成長
させて半導体薄膜を形成することを特徴としている。
膜厚が均一であり、しかも欠陥が非常に少ない半導体膜
を有するＳＯＩ基板を低コストで効率よく得ることがで
きるＳＯＩ基板の作製方法を提供することを目的とす
る。 【構成】半導体基板の表面を多孔質化して、前記半導体
基板から延出する柱状部と、前記柱よりも太い頭部とを
有する複数の柱を形成し、前記複数の柱を酸化すること
により、前記柱の頭部を突出させ、前記柱間の間隙を酸
化物で塞ぐにように酸化膜を形成し、この半導体基板に
熱処理を施すことにより、半導体基板の表面を平坦化
し、前記半導体基板の表面上に半導体材料の結晶を成長
させて半導体薄膜を形成することを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板の製造方法に
関し、特にＳＯＩ（silicon on insulator）の作製方法
に関する。
関し、特にＳＯＩ（silicon on insulator）の作製方法
に関する。
【０００２】
【従来の技術およびその課題】薄膜ＳＯＩ基板は、耐放
射線デバイス、バルクウエハの微細化の限界を越える完
全空乏型Ｃ−ＭＯＳデバイス、パワー素子等に利用され
る。ＳＯＩ構造は電子デバイスの理想構造と言われてお
り、現在までにいくつかの作製方法により実現されてい
る。
射線デバイス、バルクウエハの微細化の限界を越える完
全空乏型Ｃ−ＭＯＳデバイス、パワー素子等に利用され
る。ＳＯＩ構造は電子デバイスの理想構造と言われてお
り、現在までにいくつかの作製方法により実現されてい
る。
【０００３】一般に、ＳＯＩ基板の作製方法としては、
貼り合わせ方法が挙げられる。この貼り合わせ方法に
は、エッチバック法とポリッシュバック法がある。エッ
チバック法は、Ｂ+ 、Ｎ2 注入層を形成し、表面を酸化
して酸化膜を形成したボンドウエハの酸化膜表面をベー
スウエハに貼り合わせ、ボンドウエハを厚さが１０μｍ
程度になるまで平面研削し、さらにボンドウエハを、例
えばフッ硝酸液を用い、Ｂ+ 、Ｎ2 注入層をエッチング
ストッパ層とした選択性エッチングにより、厚さ約数μ
ｍになるまで薄膜化してシリコン薄膜を形成する方法で
ある。この方法は、シリコン薄膜の均一性は良好である
が、ＳＯＩ基板にエッチピットが発生したり、イオン注
入によりダメージを受けたりする等の問題がある。
貼り合わせ方法が挙げられる。この貼り合わせ方法に
は、エッチバック法とポリッシュバック法がある。エッ
チバック法は、Ｂ+ 、Ｎ2 注入層を形成し、表面を酸化
して酸化膜を形成したボンドウエハの酸化膜表面をベー
スウエハに貼り合わせ、ボンドウエハを厚さが１０μｍ
程度になるまで平面研削し、さらにボンドウエハを、例
えばフッ硝酸液を用い、Ｂ+ 、Ｎ2 注入層をエッチング
ストッパ層とした選択性エッチングにより、厚さ約数μ
ｍになるまで薄膜化してシリコン薄膜を形成する方法で
ある。この方法は、シリコン薄膜の均一性は良好である
が、ＳＯＩ基板にエッチピットが発生したり、イオン注
入によりダメージを受けたりする等の問題がある。
【０００４】また、エッチバック法には、ポーラスシリ
コンを利用した方法がある。この方法では、まず、ボン
ドウエハにポーラスシリコン層を形成し、ポーラスシリ
コン層上にエピタキシャル成長により厚さ０．１μｍの
シリコン層を形成する。そして、酸化膜を形成したベー
スウエハの酸化膜表面に、このポーラスシリコン層を貼
り合わせ、厚いシリコン層を平面研削により除去して酸
化膜上にポーラスシリコン層のみを残存させる。そし
て、シリコンに対してポーラスシリコンが１０5倍の選
択比を有するフッ酸・過酸化水素混合液を用いてポーラ
スシリコン層をエッチングする。この方法では、ＳＯＩ
膜の厚さ分布は均一であるが、１０3 ｃｍ-2程度の積層
欠陥が発生し、ミクロサイズの表面凹凸が残る等の問題
がある。
コンを利用した方法がある。この方法では、まず、ボン
ドウエハにポーラスシリコン層を形成し、ポーラスシリ
コン層上にエピタキシャル成長により厚さ０．１μｍの
シリコン層を形成する。そして、酸化膜を形成したベー
スウエハの酸化膜表面に、このポーラスシリコン層を貼
り合わせ、厚いシリコン層を平面研削により除去して酸
化膜上にポーラスシリコン層のみを残存させる。そし
て、シリコンに対してポーラスシリコンが１０5倍の選
択比を有するフッ酸・過酸化水素混合液を用いてポーラ
スシリコン層をエッチングする。この方法では、ＳＯＩ
膜の厚さ分布は均一であるが、１０3 ｃｍ-2程度の積層
欠陥が発生し、ミクロサイズの表面凹凸が残る等の問題
がある。
【０００５】ポリッシュバック法は、エッチバック法と
同様にボンドウエハとベースウエハを貼り合わせてボン
ドウエハを平面研削した後、ボンドウエハを薄膜化して
シリコン薄膜を形成する際に、ポリッシングまたはプラ
ズマエッチングや光アシストエッチングを用いる方法で
ある。この方法では、ＳＯＩ基板に積層欠陥等が発生す
ることはないが、シリコン薄膜の膜厚分布が１±０．２
μｍと大きくなる欠点がある。
同様にボンドウエハとベースウエハを貼り合わせてボン
ドウエハを平面研削した後、ボンドウエハを薄膜化して
シリコン薄膜を形成する際に、ポリッシングまたはプラ
ズマエッチングや光アシストエッチングを用いる方法で
ある。この方法では、ＳＯＩ基板に積層欠陥等が発生す
ることはないが、シリコン薄膜の膜厚分布が１±０．２
μｍと大きくなる欠点がある。
【０００６】この他に、ＳＯＩ基板の作製方法として
は、ＳＩＭＯＸ（separation by implanted oxygen）技
術を利用した方法がある。この方法は、シリコン基板に
酸素イオンを１×１０18ｃｍ-2のドーズ量で注入し、そ
の後高温アニールによりシリコン基板中に埋め込み酸化
膜を形成してＳＯＩ基板を作製する方法である。この方
法では、イオン注入による結晶欠陥が１０9 ｃｍ-2と多
く残存してしまうため、このようにして得られたＳＯＩ
基板は、その用途が放射線素子等の特殊な分野に限られ
てしまう。
は、ＳＩＭＯＸ（separation by implanted oxygen）技
術を利用した方法がある。この方法は、シリコン基板に
酸素イオンを１×１０18ｃｍ-2のドーズ量で注入し、そ
の後高温アニールによりシリコン基板中に埋め込み酸化
膜を形成してＳＯＩ基板を作製する方法である。この方
法では、イオン注入による結晶欠陥が１０9 ｃｍ-2と多
く残存してしまうため、このようにして得られたＳＯＩ
基板は、その用途が放射線素子等の特殊な分野に限られ
てしまう。
【０００７】本発明はかかる点に鑑みてなされたもので
あり、膜厚数百ｎｍと薄く、表面が平滑で膜厚が均一で
あり、しかも欠陥が非常に少ない半導体膜を有するＳＯ
Ｉ基板を低コストで効率よく得ることができるＳＯＩ基
板の作製方法を提供することを目的とする。
あり、膜厚数百ｎｍと薄く、表面が平滑で膜厚が均一で
あり、しかも欠陥が非常に少ない半導体膜を有するＳＯ
Ｉ基板を低コストで効率よく得ることができるＳＯＩ基
板の作製方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、半導体基板の
表面を多孔質化して、前記半導体基板から延出する柱状
部と、前記柱よりも太い頭部とを有する複数の柱を形成
する工程と、前記複数の柱を酸化することにより、前記
柱の頭部を突出させ、前記柱間の間隙を酸化物で塞ぐに
ように酸化膜を形成する工程と、この半導体基板に熱処
理を施すことにより、半導体基板の表面を平坦化する工
程と、前記半導体基板の表面上に半導体材料の結晶を成
長させて半導体薄膜を形成する工程とを具備することを
特徴とするＳＯＩ基板の作製方法を提供する。
表面を多孔質化して、前記半導体基板から延出する柱状
部と、前記柱よりも太い頭部とを有する複数の柱を形成
する工程と、前記複数の柱を酸化することにより、前記
柱の頭部を突出させ、前記柱間の間隙を酸化物で塞ぐに
ように酸化膜を形成する工程と、この半導体基板に熱処
理を施すことにより、半導体基板の表面を平坦化する工
程と、前記半導体基板の表面上に半導体材料の結晶を成
長させて半導体薄膜を形成する工程とを具備することを
特徴とするＳＯＩ基板の作製方法を提供する。
【０００９】
【発明の実施の形態】本発明の方法においては、まず、
半導体基板の表面を多孔質化して、半導体基板から延出
する柱状部と、柱よりも太い頭部とを有する複数の柱を
形成する。このように、半導体基板に複数の柱を形成す
る、すなわちポーラスシリコン層を形成する方法として
は、半導体基板を陽極とした陽極化成法、硝酸やフッ酸
中に半導体基板を浸漬して作製する化学エッチング法等
を挙げることができる。柱の柱状部と頭部は、陽極化成
における条件、例えば電流密度、電解液、処理時間、半
導体基板中の不純物濃度を適宜変更することにより個々
に形成することができる。頭部の太さは、柱状部の太さ
よりも太い必要があるが、両者の太さの割合はとくに制
限されない、ただし、頭部同士は接触しないようにする
必要がある。これは、頭部同士が接触すると、後工程に
おいて良好に柱状部が酸化されないからである。
半導体基板の表面を多孔質化して、半導体基板から延出
する柱状部と、柱よりも太い頭部とを有する複数の柱を
形成する。このように、半導体基板に複数の柱を形成す
る、すなわちポーラスシリコン層を形成する方法として
は、半導体基板を陽極とした陽極化成法、硝酸やフッ酸
中に半導体基板を浸漬して作製する化学エッチング法等
を挙げることができる。柱の柱状部と頭部は、陽極化成
における条件、例えば電流密度、電解液、処理時間、半
導体基板中の不純物濃度を適宜変更することにより個々
に形成することができる。頭部の太さは、柱状部の太さ
よりも太い必要があるが、両者の太さの割合はとくに制
限されない、ただし、頭部同士は接触しないようにする
必要がある。これは、頭部同士が接触すると、後工程に
おいて良好に柱状部が酸化されないからである。
【００１０】次いで、複数の柱を酸化することにより、
柱の頭部を突出させ、柱間の間隙を酸化物で塞ぐによう
に酸化膜を形成する。このように酸化膜を形成する方法
としては、熱酸化法等の方法を挙げることができる。上
記のように、頭部の太さが柱状部の太さよりも太い場合
には、熱酸化処理の条件、例えば時間、温度等を適宜変
更することにより、柱の頭部を突出させ、柱間の間隙を
酸化物で塞ぐにように酸化膜を形成することができる。
次いで、上記頭部に形成された酸化膜をエッチングによ
り除去した。エッチングの際に、ウエットエッチング、
ドライエッチングを採用するかは適宜選択する。
柱の頭部を突出させ、柱間の間隙を酸化物で塞ぐによう
に酸化膜を形成する。このように酸化膜を形成する方法
としては、熱酸化法等の方法を挙げることができる。上
記のように、頭部の太さが柱状部の太さよりも太い場合
には、熱酸化処理の条件、例えば時間、温度等を適宜変
更することにより、柱の頭部を突出させ、柱間の間隙を
酸化物で塞ぐにように酸化膜を形成することができる。
次いで、上記頭部に形成された酸化膜をエッチングによ
り除去した。エッチングの際に、ウエットエッチング、
ドライエッチングを採用するかは適宜選択する。
【００１１】次いで、この半導体基板に熱処理を施すこ
とにより、半導体基板の表面を平坦化する。この熱処理
の雰囲気は、上記頭部に形成される自然酸化膜を除去す
るために、水素雰囲気であることが好ましい。また、熱
処理の温度は、１１００〜１２００℃であることが好ま
しく、熱処理の時間は、３０〜２４０分であることが好
ましい。このような熱処理を施すことにより、頭部の材
料が流動化して表面が平坦化する。
とにより、半導体基板の表面を平坦化する。この熱処理
の雰囲気は、上記頭部に形成される自然酸化膜を除去す
るために、水素雰囲気であることが好ましい。また、熱
処理の温度は、１１００〜１２００℃であることが好ま
しく、熱処理の時間は、３０〜２４０分であることが好
ましい。このような熱処理を施すことにより、頭部の材
料が流動化して表面が平坦化する。
【００１２】最後に、半導体基板の表面上に半導体材料
の結晶を成長させて半導体薄膜を形成する。半導体材料
の結晶を成長させる方法としては、例えばエピタキシャ
ル成長により単結晶を成長させる。この成長により形成
される薄膜の厚さは、完全空乏型のＣＭＯＳタイプのＳ
ＯＩを目指すと、０．１μｍ以下であることが好まし
い。
の結晶を成長させて半導体薄膜を形成する。半導体材料
の結晶を成長させる方法としては、例えばエピタキシャ
ル成長により単結晶を成長させる。この成長により形成
される薄膜の厚さは、完全空乏型のＣＭＯＳタイプのＳ
ＯＩを目指すと、０．１μｍ以下であることが好まし
い。
【００１３】なお、本発明において、半導体基板として
は、シリコン基板、ＧａＡｓ基板やＩｎＰ基板等の化合
物半導体基板を用いることができる。また、半導体薄膜
としては、シリコン膜、ゲルマニウム膜等の他に、Ｇａ
Ａｓ膜、ＩｎＰ膜、ＨｇＣｄＴｅ膜等の混晶半導体薄膜
を挙げることができ、ベース基板と絶縁膜を介したヘテ
ロ接合を有する基板も用いることができる。
は、シリコン基板、ＧａＡｓ基板やＩｎＰ基板等の化合
物半導体基板を用いることができる。また、半導体薄膜
としては、シリコン膜、ゲルマニウム膜等の他に、Ｇａ
Ａｓ膜、ＩｎＰ膜、ＨｇＣｄＴｅ膜等の混晶半導体薄膜
を挙げることができ、ベース基板と絶縁膜を介したヘテ
ロ接合を有する基板も用いることができる。
【００１４】以下、本発明の実施形態を図面を参照して
具体的に説明する。 （第１の実施形態）図１は本発明にかかるＳＯＩ基板の
作製方法の一例を示す図である。
具体的に説明する。 （第１の実施形態）図１は本発明にかかるＳＯＩ基板の
作製方法の一例を示す図である。
【００１５】図１（Ａ）において、１０は不純物濃度が
１０19ｃｍ-3、面方位（１００）、厚さ５００μｍの５
インチｐ型シリコン基板を示す。このシリコン基板１０
に陽極化成処理を施すことにより多孔質化して、膜厚約
１０ｎｍ、微細孔径（間隙）約０．３μｍであるポーラ
スシリコンの頭部１１ａを形成し、続けて電流密度を変
えて再び陽極化成処理を施して、膜厚約１μｍ、微細孔
径（間隙）約２μｍであるポーラスシリコンの柱状部１
１ｂを形成した。このようにして、図１（Ｂ）に示すよ
うに、シリコン基板１０に頭部１１ａおよび柱状部１１
ｂを有する複数の柱からなるポーラスシリコン層を形成
した。
１０19ｃｍ-3、面方位（１００）、厚さ５００μｍの５
インチｐ型シリコン基板を示す。このシリコン基板１０
に陽極化成処理を施すことにより多孔質化して、膜厚約
１０ｎｍ、微細孔径（間隙）約０．３μｍであるポーラ
スシリコンの頭部１１ａを形成し、続けて電流密度を変
えて再び陽極化成処理を施して、膜厚約１μｍ、微細孔
径（間隙）約２μｍであるポーラスシリコンの柱状部１
１ｂを形成した。このようにして、図１（Ｂ）に示すよ
うに、シリコン基板１０に頭部１１ａおよび柱状部１１
ｂを有する複数の柱からなるポーラスシリコン層を形成
した。
【００１６】このとき、ポーラスシリコン層の形成は、
シリコン基板１０を陽極にし、白金対向電極を陰極にし
て、電解液としてフッ酸溶液（４９％ＨＦ：９９％Ｃ2
Ｈ5ＯＨ＝２：３）を１／１０に希釈したものを用いた
陽極化成処理により行った。陽極化成処理は、定電流電
圧源を使用し、電流はマルチメータでモニタしながら実
施し、頭部１１ａ形成は電流密度１ｍＡ／ｃｍ2 で６秒
間暗中において行い、柱状部１１ｂ形成は電流密度５０
〜１００ｍＡ／ｃｍ2 で１２分間暗中において行った。
なお、本実施形態では、ポーラスシリコン層の頭部１１
ａおよび柱状部１１ｂの膜厚と孔径を化成時間およびフ
ッ酸濃度により制御した例について説明しているが、シ
リコン基板の不純物濃度を変化させることによりポーラ
スシリコン層の頭部１１ａおよび柱状部１１ｂの膜厚と
孔径を制御してもよい。
シリコン基板１０を陽極にし、白金対向電極を陰極にし
て、電解液としてフッ酸溶液（４９％ＨＦ：９９％Ｃ2
Ｈ5ＯＨ＝２：３）を１／１０に希釈したものを用いた
陽極化成処理により行った。陽極化成処理は、定電流電
圧源を使用し、電流はマルチメータでモニタしながら実
施し、頭部１１ａ形成は電流密度１ｍＡ／ｃｍ2 で６秒
間暗中において行い、柱状部１１ｂ形成は電流密度５０
〜１００ｍＡ／ｃｍ2 で１２分間暗中において行った。
なお、本実施形態では、ポーラスシリコン層の頭部１１
ａおよび柱状部１１ｂの膜厚と孔径を化成時間およびフ
ッ酸濃度により制御した例について説明しているが、シ
リコン基板の不純物濃度を変化させることによりポーラ
スシリコン層の頭部１１ａおよび柱状部１１ｂの膜厚と
孔径を制御してもよい。
【００１７】次いで、このシリコン基板に熱酸化処理を
施してポーラスシリコン層の柱状部１１ｂを酸化膜に変
換した。このときの熱酸化処理条件は、ウェットなＯ
2 ：Ｎ2 ＝５０ｍｌ／ｍｉｎ：１０００ｍｌ／ｍｉｎ雰
囲気において、９００℃、４０分間とした。熱酸化処理
においては、酸素がポーラスシリコン層の頭部１１ａの
孔を通過して柱状部１１ｂに供給され、図１（Ｃ）に示
すように、柱状部１１ｂを熱酸化膜にして柱状部１１ｂ
の間隙を塞いだ。また、熱酸化処理によりポーラスシリ
コン層の頭部１１ａは熱酸化膜１２上に浮遊した状態と
なるが、このとき頭部１１ａのシリコン結晶は依然とし
て結晶性が保たれており、また結晶方位も（１００）方
向と変化はなかった。なお、この熱酸化処理の際に、ポ
ーラスシリコン層の頭部１１ａの表面でも同時に熱酸化
が進行し、シリコンからＳｉＯ2 に変化し、このときの
体積膨張により頭部の微細孔が塞がってしまい、ポーラ
スシリコン層の柱状部１１ｂへの酸素の供給が途絶える
ことがある。しかしながら、上述した熱酸化条件におい
ては、このような現象は生じなかった。
施してポーラスシリコン層の柱状部１１ｂを酸化膜に変
換した。このときの熱酸化処理条件は、ウェットなＯ
2 ：Ｎ2 ＝５０ｍｌ／ｍｉｎ：１０００ｍｌ／ｍｉｎ雰
囲気において、９００℃、４０分間とした。熱酸化処理
においては、酸素がポーラスシリコン層の頭部１１ａの
孔を通過して柱状部１１ｂに供給され、図１（Ｃ）に示
すように、柱状部１１ｂを熱酸化膜にして柱状部１１ｂ
の間隙を塞いだ。また、熱酸化処理によりポーラスシリ
コン層の頭部１１ａは熱酸化膜１２上に浮遊した状態と
なるが、このとき頭部１１ａのシリコン結晶は依然とし
て結晶性が保たれており、また結晶方位も（１００）方
向と変化はなかった。なお、この熱酸化処理の際に、ポ
ーラスシリコン層の頭部１１ａの表面でも同時に熱酸化
が進行し、シリコンからＳｉＯ2 に変化し、このときの
体積膨張により頭部の微細孔が塞がってしまい、ポーラ
スシリコン層の柱状部１１ｂへの酸素の供給が途絶える
ことがある。しかしながら、上述した熱酸化条件におい
ては、このような現象は生じなかった。
【００１８】次いで、図１（Ｄ）に示すように、シリコ
ン基板表面の酸化膜を希フッ酸中で除去し、これをガス
圧７００Ｔｏｒｒの水素ガス中で、温度１１５０℃で１
時間アニールした。このとき、ポーラスシリコン層の頭
部１１ａのシリコン結晶の自然酸化膜が除去されて、シ
リコン結晶中にドープされていたボロンが表面から解離
した。このときのシリコン結晶中のボロン濃度は、１０
19／ｃｍ3 から約１０15／ｃｍ3 までに減少した。さら
に、上記水素ガス中の高温アニールにより、シリコン結
晶が熱酸化膜１２の表面に流動して表面が平坦化され
た。
ン基板表面の酸化膜を希フッ酸中で除去し、これをガス
圧７００Ｔｏｒｒの水素ガス中で、温度１１５０℃で１
時間アニールした。このとき、ポーラスシリコン層の頭
部１１ａのシリコン結晶の自然酸化膜が除去されて、シ
リコン結晶中にドープされていたボロンが表面から解離
した。このときのシリコン結晶中のボロン濃度は、１０
19／ｃｍ3 から約１０15／ｃｍ3 までに減少した。さら
に、上記水素ガス中の高温アニールにより、シリコン結
晶が熱酸化膜１２の表面に流動して表面が平坦化され
た。
【００１９】最後に、図１（Ｅ）に示すように、ＳｉＨ
2 Ｃｌ2 ガスとＨ2 ガスの混合ガスを用いて９００℃で
ＣＶＤ（Chemical Vapor Deposition ）法により、平坦
化されたシリコン結晶上にエピタキシャル成長させ、厚
さ１００ｎｍのシリコン単結晶薄膜１３を形成してＳＯ
Ｉ基板を作製した。
2 Ｃｌ2 ガスとＨ2 ガスの混合ガスを用いて９００℃で
ＣＶＤ（Chemical Vapor Deposition ）法により、平坦
化されたシリコン結晶上にエピタキシャル成長させ、厚
さ１００ｎｍのシリコン単結晶薄膜１３を形成してＳＯ
Ｉ基板を作製した。
【００２０】このＳＯＩ基板は、全体で厚さが約５００
μｍであり、さらに従来の方法で作製されたＳＯＩ膜の
厚さよりも薄い、厚さ５０ｎｍ以下の膜を作製すること
ができた。また、シリコン単結晶薄膜１３の厚さのバラ
ツキを半導体基板にできる干渉縞により調べたところ、
±１０％に入る膜厚はウエハ面内１００箇所の測定点に
対して、９０％程度であり非常に厚さのバラツキが小さ
かった。また、シリコン単結晶薄膜１３には、欠陥は多
くは確認されなかった。
μｍであり、さらに従来の方法で作製されたＳＯＩ膜の
厚さよりも薄い、厚さ５０ｎｍ以下の膜を作製すること
ができた。また、シリコン単結晶薄膜１３の厚さのバラ
ツキを半導体基板にできる干渉縞により調べたところ、
±１０％に入る膜厚はウエハ面内１００箇所の測定点に
対して、９０％程度であり非常に厚さのバラツキが小さ
かった。また、シリコン単結晶薄膜１３には、欠陥は多
くは確認されなかった。
【００２１】図２は本発明の方法により作製されたＳＯ
Ｉ基板を用いて得られたＭＯＳ型電界効果トランジスタ
である。すなわち、シリコン基板２１上に熱酸化膜２２
を介して形成されたシリコン単結晶薄膜２３にチャネル
領域２８を規定するようにソース領域２４およびドレイ
ン領域２５が形成されており、チャネル領域２８上に
は、ゲート絶縁膜２６を介してゲート電極２７が形成さ
れている。このＭＯＳ型電界効果トランジスタは、従来
のＭＯＳ型電界効果トランジスタにおいて見られたキン
ク特性が消滅しており、電流オーバーシュート効果が低
減し、さらに低電圧で高速に動作することが確認され
た。 （第２の実施形態）本実施形態においては、本発明のＳ
ＯＩ基板の作製方法の他の形態について説明する。本実
施形態の方法は、半導体基板の表面を多孔質化して複数
の柱を形成する工程と、前記複数の柱間の間隙内に酸化
剤を充填する工程と、この半導体基板の表面上に半導体
材料の結晶を成長させて半導体薄膜を形成する工程と、
前記酸化剤で前記複数の柱を酸化することにより前記半
導体基板と前記半導体薄膜との間に酸化膜を形成する工
程とを具備することを特徴とするＳＯＩ基板の作製方法
である。
Ｉ基板を用いて得られたＭＯＳ型電界効果トランジスタ
である。すなわち、シリコン基板２１上に熱酸化膜２２
を介して形成されたシリコン単結晶薄膜２３にチャネル
領域２８を規定するようにソース領域２４およびドレイ
ン領域２５が形成されており、チャネル領域２８上に
は、ゲート絶縁膜２６を介してゲート電極２７が形成さ
れている。このＭＯＳ型電界効果トランジスタは、従来
のＭＯＳ型電界効果トランジスタにおいて見られたキン
ク特性が消滅しており、電流オーバーシュート効果が低
減し、さらに低電圧で高速に動作することが確認され
た。 （第２の実施形態）本実施形態においては、本発明のＳ
ＯＩ基板の作製方法の他の形態について説明する。本実
施形態の方法は、半導体基板の表面を多孔質化して複数
の柱を形成する工程と、前記複数の柱間の間隙内に酸化
剤を充填する工程と、この半導体基板の表面上に半導体
材料の結晶を成長させて半導体薄膜を形成する工程と、
前記酸化剤で前記複数の柱を酸化することにより前記半
導体基板と前記半導体薄膜との間に酸化膜を形成する工
程とを具備することを特徴とするＳＯＩ基板の作製方法
である。
【００２２】この方法において、半導体基板の表面を多
孔質化して複数の柱を形成する方法および半導体基板の
表面上に半導体材料の結晶を成長させて半導体薄膜を形
成する方法については、上記に示す方法を採用すること
ができる。また、複数の柱間の間隙内に充填する酸化剤
としては、不純物をドープした酸化物、ＳＯＧ（スピン
・オン・グラス）等を用いることができる。また、酸化
剤で複数の柱を酸化することにより半導体基板と半導体
薄膜との間に酸化膜を形成する方法としては、熱酸化
法、アニール法等を挙げることができる。
孔質化して複数の柱を形成する方法および半導体基板の
表面上に半導体材料の結晶を成長させて半導体薄膜を形
成する方法については、上記に示す方法を採用すること
ができる。また、複数の柱間の間隙内に充填する酸化剤
としては、不純物をドープした酸化物、ＳＯＧ（スピン
・オン・グラス）等を用いることができる。また、酸化
剤で複数の柱を酸化することにより半導体基板と半導体
薄膜との間に酸化膜を形成する方法としては、熱酸化
法、アニール法等を挙げることができる。
【００２３】図３（Ａ）において、３１は不純物濃度が
１０18ｃｍ-3、面方位（１００）、厚さ５００μｍの５
インチｐ型シリコン基板を示す。図３（Ｂ）に示すよう
に、このシリコン基板３１に陽極化成処理を施すことに
より多孔質化して、厚さ数μｍから数十μｍ、微細孔径
（間隙）１〜５μｍのポーラスシリコン層３２を形成し
た。このとき、ポーラスシリコン層３２の形成は、シリ
コン基板３１を陽極にし、白金対向電極を陰極にして、
電解液としてフッ酸溶液（４９％ＨＦ：９９％Ｃ2 Ｈ5
ＯＨ＝２：３）を用いた陽極化成処理により行った。陽
極化成処理は、定電流電圧源を使用し、電流はマルチメ
ータでモニタしながら実施し、電流密度１０〜２０ｍＡ
／ｃｍ2 で処理時間５〜４０分間で室内光下において行
った。
１０18ｃｍ-3、面方位（１００）、厚さ５００μｍの５
インチｐ型シリコン基板を示す。図３（Ｂ）に示すよう
に、このシリコン基板３１に陽極化成処理を施すことに
より多孔質化して、厚さ数μｍから数十μｍ、微細孔径
（間隙）１〜５μｍのポーラスシリコン層３２を形成し
た。このとき、ポーラスシリコン層３２の形成は、シリ
コン基板３１を陽極にし、白金対向電極を陰極にして、
電解液としてフッ酸溶液（４９％ＨＦ：９９％Ｃ2 Ｈ5
ＯＨ＝２：３）を用いた陽極化成処理により行った。陽
極化成処理は、定電流電圧源を使用し、電流はマルチメ
ータでモニタしながら実施し、電流密度１０〜２０ｍＡ
／ｃｍ2 で処理時間５〜４０分間で室内光下において行
った。
【００２４】次いで、図３（Ｃ）に示すように、ポーラ
スシリコン層３２上にＳＯＧ（spinon glass ）を塗布
して微細孔内に酸化剤３３としてＳＯＧを充填した。Ｓ
ＯＧとしては、ＯＣＤ（東京応化製、商品名）を使用し
た。すなわち、まず、希フッ酸を用いてポーラスシリコ
ン層３２上に自然酸化膜を除去し、これをアセトン中で
超音波洗浄した。次いで、シリコン基板３１をＯＣＤ溶
液中に約１日浸漬した後に引き上げて、回転数５０００
ｒｐｍ、時間１５ｓｅｃでスピン乾燥した。次いで、温
度１４０℃、時間３０ｍｉｎでプリベーキングを行い、
ＯＣＤ膜に含まれる有機成分を蒸発させた。最後に、希
フッ酸に数秒浸漬してポーラスシリコン層３２最表面の
ＯＣＤ膜を除去した。
スシリコン層３２上にＳＯＧ（spinon glass ）を塗布
して微細孔内に酸化剤３３としてＳＯＧを充填した。Ｓ
ＯＧとしては、ＯＣＤ（東京応化製、商品名）を使用し
た。すなわち、まず、希フッ酸を用いてポーラスシリコ
ン層３２上に自然酸化膜を除去し、これをアセトン中で
超音波洗浄した。次いで、シリコン基板３１をＯＣＤ溶
液中に約１日浸漬した後に引き上げて、回転数５０００
ｒｐｍ、時間１５ｓｅｃでスピン乾燥した。次いで、温
度１４０℃、時間３０ｍｉｎでプリベーキングを行い、
ＯＣＤ膜に含まれる有機成分を蒸発させた。最後に、希
フッ酸に数秒浸漬してポーラスシリコン層３２最表面の
ＯＣＤ膜を除去した。
【００２５】次いで、図３（Ｄ）に示すように、ＳｉＨ
2 Ｃｌ2 ガスとＨ2 ガスの混合ガスを用いて９００℃で
ＣＶＤ法により、ポーラスシリコン層３２上にエピタキ
シャル成長させ、厚さ１００ｎｍのシリコン単結晶薄膜
３４を形成した。
2 Ｃｌ2 ガスとＨ2 ガスの混合ガスを用いて９００℃で
ＣＶＤ法により、ポーラスシリコン層３２上にエピタキ
シャル成長させ、厚さ１００ｎｍのシリコン単結晶薄膜
３４を形成した。
【００２６】最後に、図３（Ｅ）に示すように、シリコ
ン単結晶薄膜３４とシリコン基板３１との間に介在する
ポーラスシリコン層３２を熱酸化膜３５に変換した。ま
ず、シリコン単結晶薄膜３４表面の酸化膜を希フッ酸中
で除去し、これをガス圧７００Ｔｏｒｒの水素ガス中
で、温度１１５０℃で３時間アニールした。高温アニー
ルにより、ポーラスシリコン層３２の微細孔内に充填さ
れたＯＣＤがポーラスシリコン層３２のシリコンと反応
して熱酸化膜に変わった。
ン単結晶薄膜３４とシリコン基板３１との間に介在する
ポーラスシリコン層３２を熱酸化膜３５に変換した。ま
ず、シリコン単結晶薄膜３４表面の酸化膜を希フッ酸中
で除去し、これをガス圧７００Ｔｏｒｒの水素ガス中
で、温度１１５０℃で３時間アニールした。高温アニー
ルにより、ポーラスシリコン層３２の微細孔内に充填さ
れたＯＣＤがポーラスシリコン層３２のシリコンと反応
して熱酸化膜に変わった。
【００２７】なお、ポーラスシリコン層３２のシリコン
がａ−ＳｉＯ2 に変化するときに堆積膨張が生じ、歪等
が発生することがある。この場合には、あらかじめ酸化
による体積膨張を予測し、この情報に基づいて陽極化成
時にポーラスシリコン層の多孔率を調整する。これによ
り、このような歪の発生を抑制することができる。
がａ−ＳｉＯ2 に変化するときに堆積膨張が生じ、歪等
が発生することがある。この場合には、あらかじめ酸化
による体積膨張を予測し、この情報に基づいて陽極化成
時にポーラスシリコン層の多孔率を調整する。これによ
り、このような歪の発生を抑制することができる。
【００２８】また、アニールの時間は、ポーラスシリコ
ン層３２が所望の絶縁性を有するまで行った。また、ア
ニールを水素ガス雰囲気中で実施することにより、シリ
コン単結晶薄膜３４の自然酸化膜が除去され、シリコン
結晶中にドープされていたリンが表面から解離した。こ
のときのシリコン結晶中のリン濃度は１０20／ｃｍ3か
ら約１０16／ｃｍ3 までに減少した。さらに、上記水素
ガス中の高温アニールにより、シリコン結晶が流動し
て、シリコン結晶は平坦化した。このようにしてＳＯＩ
基板を作製した。
ン層３２が所望の絶縁性を有するまで行った。また、ア
ニールを水素ガス雰囲気中で実施することにより、シリ
コン単結晶薄膜３４の自然酸化膜が除去され、シリコン
結晶中にドープされていたリンが表面から解離した。こ
のときのシリコン結晶中のリン濃度は１０20／ｃｍ3か
ら約１０16／ｃｍ3 までに減少した。さらに、上記水素
ガス中の高温アニールにより、シリコン結晶が流動し
て、シリコン結晶は平坦化した。このようにしてＳＯＩ
基板を作製した。
【００２９】このＳＯＩ基板は、全体で厚さが５００μ
ｍであり、シリコン単結晶薄膜１３の厚さのバラツキを
半導体基板にできる干渉縞により調べたところ、±１０
％に入る膜厚はウエハ面内１００箇所の測定点におい
て、８０％以上であり非常に厚さのバラツキが小さかっ
た。また、シリコン単結晶薄膜１３には、欠陥が多くは
確認されなかった。
ｍであり、シリコン単結晶薄膜１３の厚さのバラツキを
半導体基板にできる干渉縞により調べたところ、±１０
％に入る膜厚はウエハ面内１００箇所の測定点におい
て、８０％以上であり非常に厚さのバラツキが小さかっ
た。また、シリコン単結晶薄膜１３には、欠陥が多くは
確認されなかった。
【００３０】本実施形態では、酸化剤としてＯＣＤを用
いた場合について説明しているが、酸化剤として、ＰＢ
Ｆ、poly−Ｓｉ−Ｆｉｌｍ（東京応化工業社製、商品
名）、ＨＳＧ（日立化成社製、商品名）等の他のＳＯＧ
を利用することができる。
いた場合について説明しているが、酸化剤として、ＰＢ
Ｆ、poly−Ｓｉ−Ｆｉｌｍ（東京応化工業社製、商品
名）、ＨＳＧ（日立化成社製、商品名）等の他のＳＯＧ
を利用することができる。
【００３１】
【発明の効果】以上説明したように本発明のＳＯＩ基板
の作製方法は、半導体基板の表面を多孔質化して、前記
半導体基板から延出する柱状部と、前記柱よりも太い頭
部とを有する複数の柱を形成し、前記複数の柱を酸化す
ることにより、前記柱の頭部を突出させ、前記柱間の間
隙を酸化物で塞ぐにように酸化膜を形成し、この半導体
基板に熱処理を施すことにより、半導体基板の表面を平
坦化し、前記半導体基板の表面上に半導体材料の結晶を
成長させて半導体薄膜を形成するので、従来のベースウ
エハを基準にＳＯＩ膜を薄膜化する方法に比べて、半導
体薄膜の厚さのバラツキが格段に小さい薄いＳＯＩ基板
を簡単に得ることができる。
の作製方法は、半導体基板の表面を多孔質化して、前記
半導体基板から延出する柱状部と、前記柱よりも太い頭
部とを有する複数の柱を形成し、前記複数の柱を酸化す
ることにより、前記柱の頭部を突出させ、前記柱間の間
隙を酸化物で塞ぐにように酸化膜を形成し、この半導体
基板に熱処理を施すことにより、半導体基板の表面を平
坦化し、前記半導体基板の表面上に半導体材料の結晶を
成長させて半導体薄膜を形成するので、従来のベースウ
エハを基準にＳＯＩ膜を薄膜化する方法に比べて、半導
体薄膜の厚さのバラツキが格段に小さい薄いＳＯＩ基板
を簡単に得ることができる。
【図１】（Ａ）〜（Ｅ）は本発明にかかるＳＯＩ基板の
作製方法の一例を示す図。
作製方法の一例を示す図。
【図２】本発明の方法により作製されたＳＯＩ基板を用
いて得られたＭＯＳ型電界効果トランジスタを示す図。
いて得られたＭＯＳ型電界効果トランジスタを示す図。
【図３】（Ａ）〜（Ｅ）は本発明にかかるＳＯＩ基板の
作製方法の他の例を示す図。
作製方法の他の例を示す図。
１０，２１，３１…シリコン基板、１１ａ…ポーラスシ
リコン層の頭部、１１ｂ…ポーラスシリコン層の柱状
部、１２，２２，３５…熱酸化膜、１３，２３，３４…
シリコン単結晶薄膜、２４…ソース領域、２５…ドレイ
ン領域、２６…ゲート絶縁膜、２７…ゲート電極、２８
…チャネル領域、３２…ポーラスシリコン層、３３…酸
化剤。
リコン層の頭部、１１ｂ…ポーラスシリコン層の柱状
部、１２，２２，３５…熱酸化膜、１３，２３，３４…
シリコン単結晶薄膜、２４…ソース領域、２５…ドレイ
ン領域、２６…ゲート絶縁膜、２７…ゲート電極、２８
…チャネル領域、３２…ポーラスシリコン層、３３…酸
化剤。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２７Ａ
Claims (1)
- 【請求項１】半導体基板の表面を多孔質化して、前記半
導体基板から延出する柱状部と、前記柱よりも太い頭部
とを有する複数の柱を形成する工程と、 前記複数の柱を酸化することにより、前記柱の頭部を突
出させ、前記柱間の間隙を酸化物で塞ぐにように酸化膜
を形成する工程と、 この半導体基板に熱処理を施すことにより、半導体基板
の表面を平坦化する工程と、 前記半導体基板の表面上に半導体材料の結晶を成長させ
て半導体薄膜を形成する工程と、を具備することを特徴
とするＳＯＩ基板の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23386195A JP3302228B2 (ja) | 1995-09-12 | 1995-09-12 | Ｓｏｉ基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23386195A JP3302228B2 (ja) | 1995-09-12 | 1995-09-12 | Ｓｏｉ基板の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982968A true JPH0982968A (ja) | 1997-03-28 |
| JP3302228B2 JP3302228B2 (ja) | 2002-07-15 |
Family
ID=16961729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23386195A Expired - Fee Related JP3302228B2 (ja) | 1995-09-12 | 1995-09-12 | Ｓｏｉ基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302228B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999033114A3 (de) * | 1997-12-22 | 1999-08-19 | Inst Halbleiterphysik Gmbh | Halbleitersubstrat mit versenkter isolationsschicht für integrierte schaltung |
| KR100434537B1 (ko) * | 1999-03-31 | 2004-06-05 | 삼성전자주식회사 | 다공질 실리콘 혹은 다공질 산화 실리콘을 이용한 두꺼운 희생층을 가진 다층 구조 웨이퍼 및 그 제조방법 |
| KR100967097B1 (ko) * | 2003-06-30 | 2010-07-01 | 주식회사 하이닉스반도체 | 에스오아이 웨이퍼의 제조방법 |
| WO2020117334A1 (en) | 2018-12-04 | 2020-06-11 | Sri International | Using a compliant layer to eliminate bump bonding |
-
1995
- 1995-09-12 JP JP23386195A patent/JP3302228B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999033114A3 (de) * | 1997-12-22 | 1999-08-19 | Inst Halbleiterphysik Gmbh | Halbleitersubstrat mit versenkter isolationsschicht für integrierte schaltung |
| KR100434537B1 (ko) * | 1999-03-31 | 2004-06-05 | 삼성전자주식회사 | 다공질 실리콘 혹은 다공질 산화 실리콘을 이용한 두꺼운 희생층을 가진 다층 구조 웨이퍼 및 그 제조방법 |
| KR100967097B1 (ko) * | 2003-06-30 | 2010-07-01 | 주식회사 하이닉스반도체 | 에스오아이 웨이퍼의 제조방법 |
| WO2020117334A1 (en) | 2018-12-04 | 2020-06-11 | Sri International | Using a compliant layer to eliminate bump bonding |
| EP3891779A4 (en) * | 2018-12-04 | 2022-08-10 | SRI International | USING A RESILIENT LAYER TO ELIMINATE JOINT BONDING |
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| Publication number | Publication date |
|---|---|
| JP3302228B2 (ja) | 2002-07-15 |
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