JPH0982890A - 半導体装置及びその製造並びに検査の方法 - Google Patents
半導体装置及びその製造並びに検査の方法Info
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- JPH0982890A JPH0982890A JP7231518A JP23151895A JPH0982890A JP H0982890 A JPH0982890 A JP H0982890A JP 7231518 A JP7231518 A JP 7231518A JP 23151895 A JP23151895 A JP 23151895A JP H0982890 A JPH0982890 A JP H0982890A
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Abstract
(57)【要約】
【課題】 同時双方向回路に対するレベル印加が不要で
ノイズが発生し難く、小電流で高速試験が可能な半導体
装置の検査方法を提供すること。 【解決手段】 この半導体装置１では、それぞれ出力回
路３Ａ及び入力回路４Ａと出力回路３Ｂ及び入力回路４
Ｂとから成る同時双方向回路２Ａ，２Ｂと、内部信号６
と同時双方向回路２Ａ，２Ｂとの間でデータをラッチす
るための４つのデータラッチ用Ｆ／Ｆ８と、入出力端と
なる３つのパッド９とを有し、各パッド９のうちの一つ
には別インタフェース出力回路２０が接続されている。
ここでは同時双方向回路２Ａ，２Ｂのパッド９は一対と
してテスト用配線１０により結線接続されており、一方
の同時双方向回路から得られる出力信号を他方の同時双
方向回路に対する入力信号として使用する。
ノイズが発生し難く、小電流で高速試験が可能な半導体
装置の検査方法を提供すること。 【解決手段】 この半導体装置１では、それぞれ出力回
路３Ａ及び入力回路４Ａと出力回路３Ｂ及び入力回路４
Ｂとから成る同時双方向回路２Ａ，２Ｂと、内部信号６
と同時双方向回路２Ａ，２Ｂとの間でデータをラッチす
るための４つのデータラッチ用Ｆ／Ｆ８と、入出力端と
なる３つのパッド９とを有し、各パッド９のうちの一つ
には別インタフェース出力回路２０が接続されている。
ここでは同時双方向回路２Ａ，２Ｂのパッド９は一対と
してテスト用配線１０により結線接続されており、一方
の同時双方向回路から得られる出力信号を他方の同時双
方向回路に対する入力信号として使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、同時双方向回路を
有する半導体装置及びそのウェハ状態での製造並びに検
査の方法に関する。
有する半導体装置及びそのウェハ状態での製造並びに検
査の方法に関する。
【０００２】
【従来の技術】従来、この種の同時双方向回路を有する
半導体装置としては、例えば図５に示す回路構成のもの
が挙げられる。
半導体装置としては、例えば図５に示す回路構成のもの
が挙げられる。
【０００３】ここで、半導体装置１には、それぞれ出力
回路３Ａ及び入力回路４Ａと出力回路３Ｂ及び入力回路
４Ｂとから成る同時双方向回路２Ａ，２Ｂと、内部信号
６と同時双方向回路２Ａ，２Ｂとの間でデータをラッチ
するための複数（ここでは４つ）のデータラッチ用Ｆ／
Ｆ８と、入出力端となる複数（ここでは３つ）のパッド
９とを有している。又、この半導体装置１では特定のパ
ッド９に接続された別インタフェース出力回路２０も混
載されている。更に、この半導体装置１ではテスト装置
を成す各部として、特定のパッド９にリレー３３が接続
されており、他の各パッド９には直列配置されたリレー
３３及び分圧抵抗３１（一つのもののパッド９及びリレ
ー３３間には図示のように測定プローブ３０が含まれて
いる）が接続され、別インタフェース出力回路２０側の
リレー３３とこれに最寄りのリレー３３及び分圧抵抗３
１との間には電源電圧をレベル可変させるためのレベル
印加用電源３２が接続されている。即ち、この半導体装
置１はテスト装置と合わせて検査可能な構成になってい
る。
回路３Ａ及び入力回路４Ａと出力回路３Ｂ及び入力回路
４Ｂとから成る同時双方向回路２Ａ，２Ｂと、内部信号
６と同時双方向回路２Ａ，２Ｂとの間でデータをラッチ
するための複数（ここでは４つ）のデータラッチ用Ｆ／
Ｆ８と、入出力端となる複数（ここでは３つ）のパッド
９とを有している。又、この半導体装置１では特定のパ
ッド９に接続された別インタフェース出力回路２０も混
載されている。更に、この半導体装置１ではテスト装置
を成す各部として、特定のパッド９にリレー３３が接続
されており、他の各パッド９には直列配置されたリレー
３３及び分圧抵抗３１（一つのもののパッド９及びリレ
ー３３間には図示のように測定プローブ３０が含まれて
いる）が接続され、別インタフェース出力回路２０側の
リレー３３とこれに最寄りのリレー３３及び分圧抵抗３
１との間には電源電圧をレベル可変させるためのレベル
印加用電源３２が接続されている。即ち、この半導体装
置１はテスト装置と合わせて検査可能な構成になってい
る。
【０００４】図６は、この半導体装置１の一部と他の半
導体装置の一部とを対構成とした他のウェハ状態の半導
体装置を検査する場合の使用動作を説明するために示し
た要部回路図である。
導体装置の一部とを対構成とした他のウェハ状態の半導
体装置を検査する場合の使用動作を説明するために示し
た要部回路図である。
【０００５】ここでは半導体装置１Ａ，１Ｃの間で一対
の同時双方向回路２Ａ，２Ｃが接続線４０を介して接続
されており、各同時双方向回路２Ａ，２Ｃの出力回路３
Ａ，３Ｃ同士が接続線４０上に信号を出力し、これによ
って生じる信号線４０上の電圧レベルを入力回路４Ａ，
４Ｃが検知し、相手側に信号を伝えると同時に相手側の
信号を受信するようになっている。
の同時双方向回路２Ａ，２Ｃが接続線４０を介して接続
されており、各同時双方向回路２Ａ，２Ｃの出力回路３
Ａ，３Ｃ同士が接続線４０上に信号を出力し、これによ
って生じる信号線４０上の電圧レベルを入力回路４Ａ，
４Ｃが検知し、相手側に信号を伝えると同時に相手側の
信号を受信するようになっている。
【０００６】具体的に云えば、自身側出力回路３Ａがハ
イレベル（＝高位側電位４１）又はローレベル（＝低位
側電位４２）を出力し、相手側出力回路３Ｃがハイレベ
ル又はローレベルを出力する場合、接続線４０付近のレ
ベルはハイレベル又はローレベルになる。入力回路４
Ａ，４Ｃは、この接続線４０上のレベルを検出して互い
の出力信号レベルを検知する。
イレベル（＝高位側電位４１）又はローレベル（＝低位
側電位４２）を出力し、相手側出力回路３Ｃがハイレベ
ル又はローレベルを出力する場合、接続線４０付近のレ
ベルはハイレベル又はローレベルになる。入力回路４
Ａ，４Ｃは、この接続線４０上のレベルを検出して互い
の出力信号レベルを検知する。
【０００７】自身側出力回路３Ａがハイレベル又はロー
レベルを出力し、相手側出力回路３Ｃがローレベル又は
ハイレベルを出力した場合、出力回路３Ａの高位側電位
４１又は出力回路３Ｃから出力回路３Ｃの低位側電位４
２又は出力回路３Ａへ貫通電流パス４３ができる。
レベルを出力し、相手側出力回路３Ｃがローレベル又は
ハイレベルを出力した場合、出力回路３Ａの高位側電位
４１又は出力回路３Ｃから出力回路３Ｃの低位側電位４
２又は出力回路３Ａへ貫通電流パス４３ができる。
【０００８】このとき、接続線４０の電位レベルは、出
力回路３Ａ，３Ｃの各内部抵抗で分圧され、通常ハイレ
ベル及びローレベルの総和の絶対値における半分の値に
関する中間レベルとなる。この中間レベルを入力回路４
Ａ又は入力回路４Ｃで検出し、出力回路３Ａ又は出力回
路３Ｃの出力レベルから相手側の出力回路３Ｃ又は出力
回路３Ａの出力レベルを判定する。
力回路３Ａ，３Ｃの各内部抵抗で分圧され、通常ハイレ
ベル及びローレベルの総和の絶対値における半分の値に
関する中間レベルとなる。この中間レベルを入力回路４
Ａ又は入力回路４Ｃで検出し、出力回路３Ａ又は出力回
路３Ｃの出力レベルから相手側の出力回路３Ｃ又は出力
回路３Ａの出力レベルを判定する。
【０００９】以上に述べた動作を行う同時双方向性を具
備する図５に示した半導体装置のウェハ状態でのテスト
装置は、上述したように半導体装置１上のパッド９に測
定プローブ３０を接続し、分圧抵抗３１を介してテスタ
上でレベル印加用電源３２を接続した構成となる。ここ
でのレベル印加用電源３２は図５に示される場合のよう
に単独として一斉に複数ピン印加する場合と、同時双方
向回路の数分備えてそれぞれ１ピンずつ印加する場合と
がある。
備する図５に示した半導体装置のウェハ状態でのテスト
装置は、上述したように半導体装置１上のパッド９に測
定プローブ３０を接続し、分圧抵抗３１を介してテスタ
上でレベル印加用電源３２を接続した構成となる。ここ
でのレベル印加用電源３２は図５に示される場合のよう
に単独として一斉に複数ピン印加する場合と、同時双方
向回路の数分備えてそれぞれ１ピンずつ印加する場合と
がある。
【００１０】図５に示す半導体装置１における検査方法
としては、半導体装置１上のスキャンパス７構成にした
各データラッチ用Ｆ／Ｆ８をスキャンパスモードにして
スキャンさせ、各データラッチ用Ｆ／Ｆ８にデータをセ
ットする。同時双方向回路２Ａ，２Ｂの出力回路３Ａ，
３Ｂに出力させると共に、レベル印加用電源３２は同時
双方向回路が存在する箇所だけのリレー３３をオンにし
てハイレベル又はローレベルを印加する。この結果、出
力回路３Ａ，３Ｂの内部抵抗と同じ値を分圧抵抗３１に
よって分圧されたレベルがパッド９付近に設定される。
としては、半導体装置１上のスキャンパス７構成にした
各データラッチ用Ｆ／Ｆ８をスキャンパスモードにして
スキャンさせ、各データラッチ用Ｆ／Ｆ８にデータをセ
ットする。同時双方向回路２Ａ，２Ｂの出力回路３Ａ，
３Ｂに出力させると共に、レベル印加用電源３２は同時
双方向回路が存在する箇所だけのリレー３３をオンにし
てハイレベル又はローレベルを印加する。この結果、出
力回路３Ａ，３Ｂの内部抵抗と同じ値を分圧抵抗３１に
よって分圧されたレベルがパッド９付近に設定される。
【００１１】入力回路４Ａ，４Ｂは、図６の使用動作で
説明した方法に従ってレベル印加用電源３２が出力した
レベルがハイであるか又はローであるかを判定し、その
結果を各データラッチ用Ｆ／Ｆ８にセットする。再度ス
キャンモードにしてデータを取り出して各同時双方向回
路２Ａ，２Ｂが巧く機能しているか否かをテスタで確認
する。
説明した方法に従ってレベル印加用電源３２が出力した
レベルがハイであるか又はローであるかを判定し、その
結果を各データラッチ用Ｆ／Ｆ８にセットする。再度ス
キャンモードにしてデータを取り出して各同時双方向回
路２Ａ，２Ｂが巧く機能しているか否かをテスタで確認
する。
【００１２】図７はこの検査手順を示したフローチャー
トである。ここでの検査手順では、先ず双方向回路テス
トスタートによりスキャンを行って各データラッチ用Ｆ
／Ｆ８にデータをセット（ステップＳ１）する。次に、
出力回路３Ａ，３Ｂより出力（ステップＳ２）し、レベ
ルを入力回路４Ａ，４Ｂで検出し、出力回路３Ａ，３Ｂ
の出力を判定（ステップＳ３）する。更に、入力回路４
Ａ，４Ｂの判定結果を各データラッチ用Ｆ／Ｆ８にセッ
ト（ステップＳ４）する。この後、スキャン動作として
スキャンパス７により各データラッチ用Ｆ／Ｆ８のデー
タを取り出す（ステップＳ５）ことで手順を終了する。
トである。ここでの検査手順では、先ず双方向回路テス
トスタートによりスキャンを行って各データラッチ用Ｆ
／Ｆ８にデータをセット（ステップＳ１）する。次に、
出力回路３Ａ，３Ｂより出力（ステップＳ２）し、レベ
ルを入力回路４Ａ，４Ｂで検出し、出力回路３Ａ，３Ｂ
の出力を判定（ステップＳ３）する。更に、入力回路４
Ａ，４Ｂの判定結果を各データラッチ用Ｆ／Ｆ８にセッ
ト（ステップＳ４）する。この後、スキャン動作として
スキャンパス７により各データラッチ用Ｆ／Ｆ８のデー
タを取り出す（ステップＳ５）ことで手順を終了する。
【００１３】更に、他の関連技術としては特開平４−１
７５８４９号公報に開示された双方向バス検査方式が挙
げられる。図８は、この検査方式を適用した回路構成を
示したものである。ここでは論理パッケージ１０１に備
えられる同時双方向のバス１０２Ａ，１０２Ｂ同士をそ
れぞれコネクタ１０３を用いて接続用ケーブル１０４に
より接続し、一方の出力データを他方の入力検査データ
として利用することによって、同時双方向バスを意識せ
ずに検査データを付与することができると共に、テスタ
とのインターフェースも同時双方向バスの本数分だけ削
減できるようにしている。
７５８４９号公報に開示された双方向バス検査方式が挙
げられる。図８は、この検査方式を適用した回路構成を
示したものである。ここでは論理パッケージ１０１に備
えられる同時双方向のバス１０２Ａ，１０２Ｂ同士をそ
れぞれコネクタ１０３を用いて接続用ケーブル１０４に
より接続し、一方の出力データを他方の入力検査データ
として利用することによって、同時双方向バスを意識せ
ずに検査データを付与することができると共に、テスタ
とのインターフェースも同時双方向バスの本数分だけ削
減できるようにしている。
【００１４】
【発明が解決しようとする課題】上述した同時双方向性
を有する半導体装置における検査方法の場合、同時双方
向回路に流れる貫通電流を供給する必要がある上、高速
動作を得るために同時双方向回路の内部抵抗が低くされ
ていることにより、貫通電流が非常に大きくなってしま
う。
を有する半導体装置における検査方法の場合、同時双方
向回路に流れる貫通電流を供給する必要がある上、高速
動作を得るために同時双方向回路の内部抵抗が低くされ
ていることにより、貫通電流が非常に大きくなってしま
う。
【００１５】又、同時双方向回路毎にレベル印加用電源
を備えてレベル印加する場合、通常テスタの信号用ドラ
イバでは供給電流能力に限界があるため、供給できなく
なるという欠点があり、単独なレベル印加用電源により
複数分一斉にレベル印加する場合にも、半導体装置が多
ピン化する状況下にあって十分な供給能力のあるレベル
印加用電源をテスタ側で主電源とは別に用意しなければ
ならないという欠点がある。
を備えてレベル印加する場合、通常テスタの信号用ドラ
イバでは供給電流能力に限界があるため、供給できなく
なるという欠点があり、単独なレベル印加用電源により
複数分一斉にレベル印加する場合にも、半導体装置が多
ピン化する状況下にあって十分な供給能力のあるレベル
印加用電源をテスタ側で主電源とは別に用意しなければ
ならないという欠点がある。
【００１６】更に、何れの場合にもテスタ系の規制イン
ピーダンス及びインピーダンスミスマッチによりノイズ
が発生し易く、こうした場合には高速の試験が困難にな
るという欠点がある。
ピーダンス及びインピーダンスミスマッチによりノイズ
が発生し易く、こうした場合には高速の試験が困難にな
るという欠点がある。
【００１７】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、同時双方向回路に
対するレベル印加が不要でノイズが発生し難く、小電流
で高速試験が可能な半導体装置及びそのウェハ状態での
製造並びに検査の方法を提供することにある。
なされたもので、その技術的課題は、同時双方向回路に
対するレベル印加が不要でノイズが発生し難く、小電流
で高速試験が可能な半導体装置及びそのウェハ状態での
製造並びに検査の方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明によれば、パッド
に１対１で接続された複数の同時双方向回路を有する半
導体装置における該パッド同士を対にして結線すること
により、一方の同時双方向回路から得られる出力信号を
他方の同時双方向回路に対する入力信号として使用する
半導体装置の検査方法が得られる。
に１対１で接続された複数の同時双方向回路を有する半
導体装置における該パッド同士を対にして結線すること
により、一方の同時双方向回路から得られる出力信号を
他方の同時双方向回路に対する入力信号として使用する
半導体装置の検査方法が得られる。
【００１９】又、本発明によれば、パッドに１対１で接
続された複数の同時双方向回路を有する半導体装置にお
ける該パッド同士をスクライブ線上で結線接続して成る
半導体装置や、或いはパッドに１対１で接続された複数
の同時双方向回路を有する半導体装置における該パッド
の特定のものと他の半導体装置の同時双方向回路におけ
るパッドの特定のものとを一対にしてスクライブ線上で
結線接続して成る半導体装置が得られる。
続された複数の同時双方向回路を有する半導体装置にお
ける該パッド同士をスクライブ線上で結線接続して成る
半導体装置や、或いはパッドに１対１で接続された複数
の同時双方向回路を有する半導体装置における該パッド
の特定のものと他の半導体装置の同時双方向回路におけ
るパッドの特定のものとを一対にしてスクライブ線上で
結線接続して成る半導体装置が得られる。
【００２０】更に、本発明によれば、これらの半導体装
置を対象とする検査方法であって、同時双方向回路にお
ける一方から得られる出力信号をパッド及び結線接続に
よる配線を介して該同時双方向回路における他方に対す
る入力信号として使用する半導体装置の検査方法が得ら
れる。
置を対象とする検査方法であって、同時双方向回路にお
ける一方から得られる出力信号をパッド及び結線接続に
よる配線を介して該同時双方向回路における他方に対す
る入力信号として使用する半導体装置の検査方法が得ら
れる。
【００２１】加えて、本発明によれば、これらの半導体
装置を用いた半導体装置の製造方法であって、ウェハー
検査完了後のダイシング時にスクライブ線を同時双方向
回路相互間から切り離す配線切断工程を含む半導体装置
の製造方法が得られる。
装置を用いた半導体装置の製造方法であって、ウェハー
検査完了後のダイシング時にスクライブ線を同時双方向
回路相互間から切り離す配線切断工程を含む半導体装置
の製造方法が得られる。
【００２２】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体装置及びその製造並びに検査の方法について、図面
を参照して詳細に説明する。
導体装置及びその製造並びに検査の方法について、図面
を参照して詳細に説明する。
【００２３】最初に、本発明の半導体装置の検査方法の
概要を簡単に説明する。この検査方法は、パッドに１対
１で接続された複数の同時双方向回路を有する半導体装
置におけるパッド同士を対にして結線することにより、
一方の同時双方向回路から得られる出力信号を他方の同
時双方向回路に対する入力信号として使用するものであ
る。
概要を簡単に説明する。この検査方法は、パッドに１対
１で接続された複数の同時双方向回路を有する半導体装
置におけるパッド同士を対にして結線することにより、
一方の同時双方向回路から得られる出力信号を他方の同
時双方向回路に対する入力信号として使用するものであ
る。
【００２４】図１は、このような同時双方向回路を有す
る半導体装置の回路構成を一実施例として示したもので
ある。
る半導体装置の回路構成を一実施例として示したもので
ある。
【００２５】即ち、この半導体装置１も、図５に示した
回路構成と同様に検査可能となっており、それぞれ出力
回路３Ａ及び入力回路４Ａと出力回路３Ｂ及び入力回路
４Ｂとから成る同時双方向回路２Ａ，２Ｂと、内部信号
６と同時双方向回路２Ａ，２Ｂとの間でデータをラッチ
するための４つのデータラッチ用Ｆ／Ｆ８と、入出力端
となる３つのパッド９とを有しており、各パッド９のう
ちの一つには別インタフェース出力回路２０が接続され
ている。又、ここでは同時双方向回路２Ａ，２Ｂのパッ
ド９を一対にしてテスト用配線１０で結線接続するよう
に配線されており、図５に示した回路構成のようなテス
ト装置が具備されていない。
回路構成と同様に検査可能となっており、それぞれ出力
回路３Ａ及び入力回路４Ａと出力回路３Ｂ及び入力回路
４Ｂとから成る同時双方向回路２Ａ，２Ｂと、内部信号
６と同時双方向回路２Ａ，２Ｂとの間でデータをラッチ
するための４つのデータラッチ用Ｆ／Ｆ８と、入出力端
となる３つのパッド９とを有しており、各パッド９のう
ちの一つには別インタフェース出力回路２０が接続され
ている。又、ここでは同時双方向回路２Ａ，２Ｂのパッ
ド９を一対にしてテスト用配線１０で結線接続するよう
に配線されており、図５に示した回路構成のようなテス
ト装置が具備されていない。
【００２６】そこで、以下はここでの検査方法を具体的
に説明する。但し、各データラッチ用Ｆ／Ｆ８はモード
を切り換えるとスキャンパス７を形成するように構成さ
れているものとする。検査方法では、先ずデータラッチ
用Ｆ／Ｆ８をスキャンさせてデータをセットし、次にそ
のデータに基づいて同時双方向回路２Ａ，２Ｂの出力回
路３Ａ，３Ｂが出力する。これにより、図７に示したよ
うな検査手順に従ってテスト用配線１０付近は３値（ハ
イ，ロー，中間値）のレベルをとる。入力回路４Ａ，４
Ｂはこのテスト用配線１０付近のレベルを検知し、自身
の同時双方向回路２Ａ，２Ｂの出力回路３Ａ，３Ｂの出
力レベルに基づいて相手側の出力回路３Ｂ，３Ａの値を
判断して内部に出力する。この値はデータラッチ用Ｆ／
Ｆ８にセットされ、スキャンによって取り出して同時双
方向回路２Ａ，２Ｂが巧く機能しているか否かを試験す
る。
に説明する。但し、各データラッチ用Ｆ／Ｆ８はモード
を切り換えるとスキャンパス７を形成するように構成さ
れているものとする。検査方法では、先ずデータラッチ
用Ｆ／Ｆ８をスキャンさせてデータをセットし、次にそ
のデータに基づいて同時双方向回路２Ａ，２Ｂの出力回
路３Ａ，３Ｂが出力する。これにより、図７に示したよ
うな検査手順に従ってテスト用配線１０付近は３値（ハ
イ，ロー，中間値）のレベルをとる。入力回路４Ａ，４
Ｂはこのテスト用配線１０付近のレベルを検知し、自身
の同時双方向回路２Ａ，２Ｂの出力回路３Ａ，３Ｂの出
力レベルに基づいて相手側の出力回路３Ｂ，３Ａの値を
判断して内部に出力する。この値はデータラッチ用Ｆ／
Ｆ８にセットされ、スキャンによって取り出して同時双
方向回路２Ａ，２Ｂが巧く機能しているか否かを試験す
る。
【００２７】このような試験動作は、図７に示したよう
なフローチャートの検査手順に準ずるものである。
なフローチャートの検査手順に準ずるものである。
【００２８】図２は、この半導体装置１の一部と他のウ
ェハ状態の半導体装置の一部とを対構成とした他の実施
例に係る半導体装置を示した要部回路図である。
ェハ状態の半導体装置の一部とを対構成とした他の実施
例に係る半導体装置を示した要部回路図である。
【００２９】ここでの半導体装置は、隣接する半導体装
置１Ａ，１Ｃの同時双方向回路２Ａ，２Ｃ間を対構成さ
れるようにパッド９同士をスクライブ線１２上でテスト
用配線１０により結線接続している。ここでの半導体装
置は、更に複数の小規模な半導体装置を同時にテストす
る場合に適用することができるもので、検査手順は図１
に示した半導体装置の場合に準ずる。
置１Ａ，１Ｃの同時双方向回路２Ａ，２Ｃ間を対構成さ
れるようにパッド９同士をスクライブ線１２上でテスト
用配線１０により結線接続している。ここでの半導体装
置は、更に複数の小規模な半導体装置を同時にテストす
る場合に適用することができるもので、検査手順は図１
に示した半導体装置の場合に準ずる。
【００３０】図３は、上述した各実施例の半導体装置を
適用したレイアウト図を示したもので、同図（ａ）は図
１に示した一実施例の半導体装置に関するもの，同図
（ｂ）は図２に示した他の実施例の半導体装置に関する
ものである。
適用したレイアウト図を示したもので、同図（ａ）は図
１に示した一実施例の半導体装置に関するもの，同図
（ｂ）は図２に示した他の実施例の半導体装置に関する
ものである。
【００３１】図３（ａ）ではレイアウトの一例として、
パッド９に１対１で接続された同時双方向回路２Ａ，２
Ｂと２つの別インタフェース回路２０とを有する半導体
装置１Ｂにおける同時双方向回路２Ａ，２Ｂに関するパ
ッド９同士をスクライブ線１１上で結線接続して成ると
共に、スクライブ線１１を挟んで対向する他の半導体装
置１Ｄを含む構成の半導体装置が示されている。因み
に、ここでの半導体装置の場合、同時双方向回路２Ａ，
２Ｂの出力端であるパッド９の一対についてのみ、スク
ライブ線１１上でテスト用配線１０により接続するよう
に配線形成されている。
パッド９に１対１で接続された同時双方向回路２Ａ，２
Ｂと２つの別インタフェース回路２０とを有する半導体
装置１Ｂにおける同時双方向回路２Ａ，２Ｂに関するパ
ッド９同士をスクライブ線１１上で結線接続して成ると
共に、スクライブ線１１を挟んで対向する他の半導体装
置１Ｄを含む構成の半導体装置が示されている。因み
に、ここでの半導体装置の場合、同時双方向回路２Ａ，
２Ｂの出力端であるパッド９の一対についてのみ、スク
ライブ線１１上でテスト用配線１０により接続するよう
に配線形成されている。
【００３２】図３（ｂ）では、レイアウトの一例とし
て、パッド９に１対１で接続された同時双方向回路２
Ａ，２Ｂと２つの別インタフェース回路２０とを有する
半導体装置１Ｅにおけるパッド９の特定のものと、他の
同じ構成のパッド９に１対１で接続された同時双方向回
路２Ｃ，２Ｄと２つの別インタフェース回路２０とを有
する半導体装置１Ｆのパッド９の特定のものとを一対に
してスクライブ線１２上でテスト用配線１０により結線
接続して成る構成の半導体装置が示されている。
て、パッド９に１対１で接続された同時双方向回路２
Ａ，２Ｂと２つの別インタフェース回路２０とを有する
半導体装置１Ｅにおけるパッド９の特定のものと、他の
同じ構成のパッド９に１対１で接続された同時双方向回
路２Ｃ，２Ｄと２つの別インタフェース回路２０とを有
する半導体装置１Ｆのパッド９の特定のものとを一対に
してスクライブ線１２上でテスト用配線１０により結線
接続して成る構成の半導体装置が示されている。
【００３３】ところで、このようにレイアウトされた半
導体装置を用いた製造工程では、ウェハー検査完了後の
ダイシング時にスクライブ線１１，１２を同時双方向回
路相互間から切り離す配線切断工程を行うことにより、
例えば図４のレイアウト平面図に示されるようなテスト
用配線１０が除去された状態の半導体装置１Ｇが得られ
る。
導体装置を用いた製造工程では、ウェハー検査完了後の
ダイシング時にスクライブ線１１，１２を同時双方向回
路相互間から切り離す配線切断工程を行うことにより、
例えば図４のレイアウト平面図に示されるようなテスト
用配線１０が除去された状態の半導体装置１Ｇが得られ
る。
【００３４】
【発明の効果】以上に説明したように、本発明によれ
ば、パッドに１対１で接続された複数の同時双方向回路
を有する半導体装置のパッド同士を対にして結線し、一
方の同時双方向回路における出力信号を他方の同時双方
向回路における入力信号として利用しているので、外部
から同時双方向回路にレベルを印加する必要が無くな
り、従来のようなテスト装置が不要となる。この結果、
テスタ等の測定器の能力に制限されずに小電流で高速試
験が可能になる上、ノイズが発生し難くなる。又、パッ
ド同士を一対に接続するテスト用配線をスクライブ線上
に設け、試験後のダイシング時には配線切断工程でテス
ト用配線を切り離すようにしたので、製造工程における
後の工程には影響を与えずにウェハ状態の半導体装置に
関する適確且つ合理的な製造並びに検査が可能になる。
ば、パッドに１対１で接続された複数の同時双方向回路
を有する半導体装置のパッド同士を対にして結線し、一
方の同時双方向回路における出力信号を他方の同時双方
向回路における入力信号として利用しているので、外部
から同時双方向回路にレベルを印加する必要が無くな
り、従来のようなテスト装置が不要となる。この結果、
テスタ等の測定器の能力に制限されずに小電流で高速試
験が可能になる上、ノイズが発生し難くなる。又、パッ
ド同士を一対に接続するテスト用配線をスクライブ線上
に設け、試験後のダイシング時には配線切断工程でテス
ト用配線を切り離すようにしたので、製造工程における
後の工程には影響を与えずにウェハ状態の半導体装置に
関する適確且つ合理的な製造並びに検査が可能になる。
【図１】本発明の一実施例に係る同時双方向回路を有す
る半導体装置（検査可能なもの）の回路構成を示したも
のである。
る半導体装置（検査可能なもの）の回路構成を示したも
のである。
【図２】図１に示した半導体装置の一部を他の半導体装
置の一部の間で対構成とした他の実施例に係る半導体装
置を検査する場合の使用動作を説明するために示した要
部回路図である。
置の一部の間で対構成とした他の実施例に係る半導体装
置を検査する場合の使用動作を説明するために示した要
部回路図である。
【図３】上述した各実施例の半導体装置を適用したレイ
アウト平面図を示したもので、（ａ）は図１に示した一
実施例の半導体装置に関するもの，（ｂ）は図２に示し
た他の実施例の半導体装置に関するものである。
アウト平面図を示したもので、（ａ）は図１に示した一
実施例の半導体装置に関するもの，（ｂ）は図２に示し
た他の実施例の半導体装置に関するものである。
【図４】図３（ａ），（ｂ）に示すようにレイアウトさ
れた半導体装置を用いた製造工程の配線切断工程で得ら
れるダイシング後の半導体装置を示したレイアウト平面
図である。
れた半導体装置を用いた製造工程の配線切断工程で得ら
れるダイシング後の半導体装置を示したレイアウト平面
図である。
【図５】従来の同時双方向回路を有する半導体装置（テ
スト装置を含む）の回路構成を示したものである。
スト装置を含む）の回路構成を示したものである。
【図６】図５に示した半導体装置の一部を他の半導体装
置の一部の間で対構成とした他のウェハ状態の半導体装
置を検査する場合の使用動作を説明するために示した要
部回路図である。
置の一部の間で対構成とした他のウェハ状態の半導体装
置を検査する場合の使用動作を説明するために示した要
部回路図である。
【図７】図５に示した半導体装置における検査手順を示
したフローチャートである。
したフローチャートである。
【図８】従来の他の関連技術である双方向バス検査方式
を適用した回路構成を示したものである。
を適用した回路構成を示したものである。
１，１Ａ〜１Ｇ 半導体装置 ２Ａ〜２Ｄ 同時双方向回路 ３Ａ〜３Ｃ 入力回路 ４Ａ〜４Ｃ 出力回路 ６ 内部信号 ７ スキャンパス ８ データラッチ用Ｆ／Ｆ ９ パッド １０ テスト用配線 １１，１２ スクライブ線 ２０ 別インタフェース出力回路 ３０ 測定プローブ ３１ 分圧抵抗 ３２ レベル印加用電源 ３３ リレー ４０ 接続線 ４１ 高位側電位 ４２ 低位側電位 ４３ 貫通電流パス １０１ 論理パッケージ １０２Ａ，１０２Ｂ 同時双方向バス １０３ コネクタ １０４ 接続用ケーブル
Claims (5)
- 【請求項１】 パッドに１対１で接続された複数の同時
双方向回路を有する半導体装置における該パッド同士を
対にして結線することにより、一方の同時双方向回路か
ら得られる出力信号を他方の同時双方向回路に対する入
力信号として使用することを特徴とする半導体装置の検
査方法。 - 【請求項２】 パッドに１対１で接続された複数の同時
双方向回路を有する半導体装置における該パッド同士を
スクライブ線上で結線接続して成ることを特徴とする半
導体装置。 - 【請求項３】 パッドに１対１で接続された複数の同時
双方向回路を有する半導体装置における該パッドの特定
のものと他の半導体装置の同時双方向回路におけるパッ
ドの特定のものとを一対にしてスクライブ線上で結線接
続して成ることを特徴とする半導体装置。 - 【請求項４】 請求項２又は３記載の半導体装置を対象
とする検査方法であって、前記同時双方向回路における
一方から得られる出力信号を前記パッド及び前記結線接
続による配線を介して該同時双方向回路における他方に
対する入力信号として使用することを特徴とする半導体
装置の検査方法。 - 【請求項５】 請求項２又は３記載の半導体装置を用い
た半導体装置の製造方法であって、ウェハー検査完了後
のダイシング時に前記スクライブ線を前記同時双方向回
路相互間から切り離す配線切断工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7231518A JP2924946B2 (ja) | 1995-09-08 | 1995-09-08 | 半導体装置及びその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7231518A JP2924946B2 (ja) | 1995-09-08 | 1995-09-08 | 半導体装置及びその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982890A true JPH0982890A (ja) | 1997-03-28 |
| JP2924946B2 JP2924946B2 (ja) | 1999-07-26 |
Family
ID=16924747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7231518A Expired - Lifetime JP2924946B2 (ja) | 1995-09-08 | 1995-09-08 | 半導体装置及びその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924946B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4897054A (ja) * | 1972-02-14 | 1973-12-11 | ||
| JPH026772A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 集積回路 |
| JPH02211648A (ja) * | 1989-02-11 | 1990-08-22 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1995
- 1995-09-08 JP JP7231518A patent/JP2924946B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4897054A (ja) * | 1972-02-14 | 1973-12-11 | ||
| JPH026772A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 集積回路 |
| JPH02211648A (ja) * | 1989-02-11 | 1990-08-22 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924946B2 (ja) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990407 |