JPH0981074A - ディスプレイ装置及びディスプレイユニット及びディスプレイ信号生成装置 - Google Patents
ディスプレイ装置及びディスプレイユニット及びディスプレイ信号生成装置Info
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- JPH0981074A JPH0981074A JP7239661A JP23966195A JPH0981074A JP H0981074 A JPH0981074 A JP H0981074A JP 7239661 A JP7239661 A JP 7239661A JP 23966195 A JP23966195 A JP 23966195A JP H0981074 A JPH0981074 A JP H0981074A
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- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 サブフィールド方式で階調表示を行うディス
プレイ装置におけるフレームメモリの量を低減する。 【解決手段】 映像信号源２と、フレームメモリ４を有
する表示インターフェース３とを備える装置本体部１
と、サブフィールド法による階調表示を行うマトリクス
パネル１００と、マトリクスパネルを駆動するドライバ
１３０と、表示インターフェース３からの表示信号を受
け、表示信号に従って表示を行うようにドライバ１３０
を制御する表示制御部１３１とを備えるディスプレイパ
ネルユニット２と、装置本体部１とディスプレイパネル
ユニット２とを接続するケーブル９とを備えたディスプ
レイ装置であって、表示インターフェース３は、１フレ
ームの表示信号を、サブフィールド単位で伝送する。
プレイ装置におけるフレームメモリの量を低減する。 【解決手段】 映像信号源２と、フレームメモリ４を有
する表示インターフェース３とを備える装置本体部１
と、サブフィールド法による階調表示を行うマトリクス
パネル１００と、マトリクスパネルを駆動するドライバ
１３０と、表示インターフェース３からの表示信号を受
け、表示信号に従って表示を行うようにドライバ１３０
を制御する表示制御部１３１とを備えるディスプレイパ
ネルユニット２と、装置本体部１とディスプレイパネル
ユニット２とを接続するケーブル９とを備えたディスプ
レイ装置であって、表示インターフェース３は、１フレ
ームの表示信号を、サブフィールド単位で伝送する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ機能を有す
る表示素子であるセルの集合によって構成されたディス
プレイパネルユニットとこのディスプレイパネルユニッ
トに表示信号を伝送する装置本体部との間のデータ伝送
方式に関し、特に階調表示をサブフィールド方式で行う
ディスプレイ装置及びそのようなディスプレイ装置を構
成するディスプレイパネルユニットとディスプレイパネ
ルユニットに表示信号を供給する装置の本体側であるデ
ィスプレイ信号生成装置に関する。
る表示素子であるセルの集合によって構成されたディス
プレイパネルユニットとこのディスプレイパネルユニッ
トに表示信号を伝送する装置本体部との間のデータ伝送
方式に関し、特に階調表示をサブフィールド方式で行う
ディスプレイ装置及びそのようなディスプレイ装置を構
成するディスプレイパネルユニットとディスプレイパネ
ルユニットに表示信号を供給する装置の本体側であるデ
ィスプレイ信号生成装置に関する。
【０００２】メモリ機能を有する表示素子の代表的なも
のとしてＡＣ（交流）型プラズマディスプレイパネル
（Plasma Display Panel:PDP) がある。本発明は階調表
示をサブフィールド方式で行うものに適用可能であり、
ＡＣ型プラズマディスプレイパネルを使用するディスプ
レイ装置に限定されないが、ここではＡＣ型プラズマデ
ィスプレイパネルを使用した装置を例として説明するこ
とにする。
のとしてＡＣ（交流）型プラズマディスプレイパネル
（Plasma Display Panel:PDP) がある。本発明は階調表
示をサブフィールド方式で行うものに適用可能であり、
ＡＣ型プラズマディスプレイパネルを使用するディスプ
レイ装置に限定されないが、ここではＡＣ型プラズマデ
ィスプレイパネルを使用した装置を例として説明するこ
とにする。
【０００３】
【従来の技術】上記のＡＣ型ＰＤＰは、２本の維持電極
に、交互に電圧波形を印加することで放電を持続し、発
光表示を行うものである。一度の放電は、パルス印加
後、１μｓから数μｓで終了する。放電によって発生し
た正電荷であるイオンは、負の電圧が印加されている電
極上の絶縁層の表面に蓄積され、同様に負電荷である電
子は、正の電圧が印加されている電極上の絶縁層の表面
に蓄積される。
に、交互に電圧波形を印加することで放電を持続し、発
光表示を行うものである。一度の放電は、パルス印加
後、１μｓから数μｓで終了する。放電によって発生し
た正電荷であるイオンは、負の電圧が印加されている電
極上の絶縁層の表面に蓄積され、同様に負電荷である電
子は、正の電圧が印加されている電極上の絶縁層の表面
に蓄積される。
【０００４】従って、初めに高い電圧（書き込み電圧）
のパルス（書き込みパルス）で放電させて壁電荷を生成
した後、極性の異なる前回よりも低い電圧（維持電圧又
は維持放電電圧）のパルス（維持パルス又は維持放電パ
ルス）を印加すると、前に蓄積された壁電荷が重複さ
れ、放電空間に対する電圧は大きなものとなり、放電電
圧の閾値を越えて放電を開始する。つまり、一度書き込
み放電を行って壁電荷が形成されたセルは、その後、維
持パルスを交互に逆極性で印加することで、放電を維持
するという特徴がある。これをメモリ効果又はメモリ機
能と呼んでいる。一般にＡＣ型ＰＤＰは、このメモリ効
果を利用して表示を行うものである。
のパルス（書き込みパルス）で放電させて壁電荷を生成
した後、極性の異なる前回よりも低い電圧（維持電圧又
は維持放電電圧）のパルス（維持パルス又は維持放電パ
ルス）を印加すると、前に蓄積された壁電荷が重複さ
れ、放電空間に対する電圧は大きなものとなり、放電電
圧の閾値を越えて放電を開始する。つまり、一度書き込
み放電を行って壁電荷が形成されたセルは、その後、維
持パルスを交互に逆極性で印加することで、放電を維持
するという特徴がある。これをメモリ効果又はメモリ機
能と呼んでいる。一般にＡＣ型ＰＤＰは、このメモリ効
果を利用して表示を行うものである。
【０００５】ＡＣ型ＰＤＰには、２本の電極で選択放電
（アドレス放電）及び維持放電を行う２電極型と、第３
の電極を利用してアドレス放電を行う３電極型がある。
階調表示を行うカラーＰＤＰでは、放電により発生する
紫外線によって放電セル内に形成した蛍光体を励起して
いるが、この蛍光体は、放電により同時に発生する正電
荷であるイオンの衝撃に弱いという欠点がある。上記の
２電極型では、蛍光体がイオンに直接当たるような構成
になっているため、蛍光体の寿命低下を招く恐れがあ
る。これを回避するために、カラーＰＤＰでは、面放電
を利用した３電極構造が一般に用いられている。更に、
この３電極型においても、第３の電極を維持放電を行う
第１と第２の電極が配置されている基板に形成する場合
と、対向するもう一つの基板に配置する場合がある。ま
た、同一基板に前記の３種の電極を形成する場合でも、
維持放電を行う２本の電極の上に第３の電極を配置する
場合と、その下に第３の電極を配置する場合がある。更
に、蛍光体から発せられた可視光を、その蛍光体を透過
してみる場合（透過型）と、蛍光体からの反射を見る場
合（反射型）がある。また、放電を行うセルは、障壁
（リブ、バリア）によって、隣接セルとの空間的な結合
が断ち切られている。この障壁は、放電セルを取り囲む
ように四方に設けられ完全に密封されている場合と、一
方のみに設けられ、他方は電極間のギャップ（距離）の
適正化によって結合が切られている場合等がある。ここ
では、維持放電を行う電極の基板とは別な対向する基板
に第３の電極を形成したパネルで、障壁が垂直方向（つ
まり、第電極と第２電極に直交し、第３電極と平行）に
のみ形成され、維持電極の一部が透明電極によって形成
されている反射型を例として説明する。
（アドレス放電）及び維持放電を行う２電極型と、第３
の電極を利用してアドレス放電を行う３電極型がある。
階調表示を行うカラーＰＤＰでは、放電により発生する
紫外線によって放電セル内に形成した蛍光体を励起して
いるが、この蛍光体は、放電により同時に発生する正電
荷であるイオンの衝撃に弱いという欠点がある。上記の
２電極型では、蛍光体がイオンに直接当たるような構成
になっているため、蛍光体の寿命低下を招く恐れがあ
る。これを回避するために、カラーＰＤＰでは、面放電
を利用した３電極構造が一般に用いられている。更に、
この３電極型においても、第３の電極を維持放電を行う
第１と第２の電極が配置されている基板に形成する場合
と、対向するもう一つの基板に配置する場合がある。ま
た、同一基板に前記の３種の電極を形成する場合でも、
維持放電を行う２本の電極の上に第３の電極を配置する
場合と、その下に第３の電極を配置する場合がある。更
に、蛍光体から発せられた可視光を、その蛍光体を透過
してみる場合（透過型）と、蛍光体からの反射を見る場
合（反射型）がある。また、放電を行うセルは、障壁
（リブ、バリア）によって、隣接セルとの空間的な結合
が断ち切られている。この障壁は、放電セルを取り囲む
ように四方に設けられ完全に密封されている場合と、一
方のみに設けられ、他方は電極間のギャップ（距離）の
適正化によって結合が切られている場合等がある。ここ
では、維持放電を行う電極の基板とは別な対向する基板
に第３の電極を形成したパネルで、障壁が垂直方向（つ
まり、第電極と第２電極に直交し、第３電極と平行）に
のみ形成され、維持電極の一部が透明電極によって形成
されている反射型を例として説明する。
【０００６】上記の３電極・面放電のＰＤＰとして、図
８にその概略平面図を示すようなものが知られている。
また、図９は、図８のパネルの一つの放電セルにおける
概略的断面図（垂直方向）であり、図１０は同様に水平
方向の概略的断面図である。なお、以下に示す図におい
ては、同一の機能部分には同一の参照番号を付与して表
すこととする。
８にその概略平面図を示すようなものが知られている。
また、図９は、図８のパネルの一つの放電セルにおける
概略的断面図（垂直方向）であり、図１０は同様に水平
方向の概略的断面図である。なお、以下に示す図におい
ては、同一の機能部分には同一の参照番号を付与して表
すこととする。
【０００７】パネルは、２枚のガラス基板２１、２９に
よって構成されている。第１の基板２１には、平行する
維持電極である第１電極（Ｘ電極）１２及び第２電極
（Ｙ電極）１３を備えており、これらの電極は透明電極
２２ａ，２２ｂとバス電極２３ａ，２３ｂによって構成
されている。透明電極は蛍光体からの反射光を透過させ
る役割があるため、ＩＴＯ（酸化インジウムを主成分と
する透明な導体膜）等によって形成される。また、バス
電極は、電気抵抗による電圧ドロップを防ぐため、低抵
抗で形成する必要があり、Ｃｒ（クロム）やＣｕ（銅）
によって形成される。更に、それらを、誘電体層（ガラ
ス）２４で被覆し、放電面には保護膜としてＭｇＯ（酸
化マグネシウム）膜２５を形成する。また、第１のガラ
ス基板２１と向かい合う第２の基板２９には、第３の電
極（アドレス電極）１３を、維持電極と直交する形で形
成する。また、アドレス電極間には、障壁１４を形成
し、その障壁の間には、アドレス電極を覆う形で赤・緑
・青の発光特性を有する蛍光体２７を形成する。障壁１
４の尾根と、ＭｇＯ面２５が密着する形で２枚のガラス
基板が組み立てられている。蛍光体２７とＭｇＯ面２５
の間の空間が放電空間２６である。
よって構成されている。第１の基板２１には、平行する
維持電極である第１電極（Ｘ電極）１２及び第２電極
（Ｙ電極）１３を備えており、これらの電極は透明電極
２２ａ，２２ｂとバス電極２３ａ，２３ｂによって構成
されている。透明電極は蛍光体からの反射光を透過させ
る役割があるため、ＩＴＯ（酸化インジウムを主成分と
する透明な導体膜）等によって形成される。また、バス
電極は、電気抵抗による電圧ドロップを防ぐため、低抵
抗で形成する必要があり、Ｃｒ（クロム）やＣｕ（銅）
によって形成される。更に、それらを、誘電体層（ガラ
ス）２４で被覆し、放電面には保護膜としてＭｇＯ（酸
化マグネシウム）膜２５を形成する。また、第１のガラ
ス基板２１と向かい合う第２の基板２９には、第３の電
極（アドレス電極）１３を、維持電極と直交する形で形
成する。また、アドレス電極間には、障壁１４を形成
し、その障壁の間には、アドレス電極を覆う形で赤・緑
・青の発光特性を有する蛍光体２７を形成する。障壁１
４の尾根と、ＭｇＯ面２５が密着する形で２枚のガラス
基板が組み立てられている。蛍光体２７とＭｇＯ面２５
の間の空間が放電空間２６である。
【０００８】また、図１１は、図８から図１０に示した
ＰＤＰを駆動するための周辺回路を示した概略的ブロッ
ク図である。アドレス電極１３−１、１３−２、…は１
本毎にアドレスドライバ１０５に接続され、そのアドレ
スドライバによってアドレス放電時のアドレスパルスが
印加される。また、Ｙ電極１１−１、１１−２、…はＹ
ドライバ１０１に接続される。Ｙドライバ１０１はＹス
キャンドライバ１０２とＹ共通ライバ１０３で構成さ
れ、Ｙ電極は個別にＹスキャンドライバ１０２に接続さ
れる。Ｙスキャンドライバ１０２はＹ共通ドライバ１０
３に接続されており、アドレス放電時のパルスはＹスキ
ャンドライバ１０２から発生し、維持パルス等はＹ共通
ドライバ１０３で発生し、Ｙスキャンドライバ１０２を
経由して、Ｙ電極に印加される。Ｘ電極１２はパネルの
全表示ラインに亘って共通に接続され取り出される。Ｘ
共通ドライバ１０４は、書き込みパルス、維持パルス等
を発生する。これらのドライバ回路は、制御回路によっ
て制御され、その制御回路は、装置の外部より入力され
る同期信号や表示データ信号によって制御される。
ＰＤＰを駆動するための周辺回路を示した概略的ブロッ
ク図である。アドレス電極１３−１、１３−２、…は１
本毎にアドレスドライバ１０５に接続され、そのアドレ
スドライバによってアドレス放電時のアドレスパルスが
印加される。また、Ｙ電極１１−１、１１−２、…はＹ
ドライバ１０１に接続される。Ｙドライバ１０１はＹス
キャンドライバ１０２とＹ共通ライバ１０３で構成さ
れ、Ｙ電極は個別にＹスキャンドライバ１０２に接続さ
れる。Ｙスキャンドライバ１０２はＹ共通ドライバ１０
３に接続されており、アドレス放電時のパルスはＹスキ
ャンドライバ１０２から発生し、維持パルス等はＹ共通
ドライバ１０３で発生し、Ｙスキャンドライバ１０２を
経由して、Ｙ電極に印加される。Ｘ電極１２はパネルの
全表示ラインに亘って共通に接続され取り出される。Ｘ
共通ドライバ１０４は、書き込みパルス、維持パルス等
を発生する。これらのドライバ回路は、制御回路によっ
て制御され、その制御回路は、装置の外部より入力され
る同期信号や表示データ信号によって制御される。
【０００９】ＰＤＰでは発光の強度を変えることができ
ないため、発光の期間を変えることにより実質的に輝度
を変えて階調表示を行う。ＰＤＰでの階調表示は，通
常、表示データの各ビットの重み付けに応じて発光期間
の長さを変えることにより行っている。各ビットに対応
する発光動作をサブフィールドと呼び、このような方式
をサブフィールド方式と呼んでいる。
ないため、発光の期間を変えることにより実質的に輝度
を変えて階調表示を行う。ＰＤＰでの階調表示は，通
常、表示データの各ビットの重み付けに応じて発光期間
の長さを変えることにより行っている。各ビットに対応
する発光動作をサブフィールドと呼び、このような方式
をサブフィールド方式と呼んでいる。
【００１０】例えば、２５６階調表示を行う場合には表
示データは８ビットで表され、１フレームの表示を８個
のサブフィールド期間で行い、各ビットデータの表示を
それぞれのサブフィールド期間で行う。サブフィールド
期間の長さは、１：２：４：８：１６：３２：６４：１
２８になっている。図１２は、図８から図１０に示すＰ
ＤＰを図１１に示した回路によって駆動する従来の方法
を示す波形図であり、いわゆる従来の「アドレス／維持
放電期間分離型・書き込みアドレス方式」における１サ
ブフィールド期間を示している。この例では、１サブフ
ィールドは、リセット期間とアドレス期間更に維持放電
期間に分割される。リセット期間においては、まずすべ
てのＹ電極が０Ｖレベルにされ、同時に、Ｘ電極に電圧
Ｖｓ＋Ｖｗ（約３３０Ｖ）からなる全面書き込みパルス
が印加され、それまでの表示状態にかかわらず全表示ラ
インの全セルで放電が行われる。この時のアドレス電極
電位は、約１００Ｖ（Ｖａｗ）である。次に、Ｘ電極と
アドレス電極の電位が０Ｖとなり、全セルにおいて壁電
荷自体の電圧が放電開始電圧を越え、放電が開始され
る。この放電は、自己中和して放電が終息する。いわゆ
る、自己消去放電である。この自己消去放電によって、
パネル内の全セルの状態が、壁電荷のない均一な状態に
なる。このリセット期間は、前のサブフィールドの点灯
状態にかかわらずすべてのセルを同じ状態にする作用が
あり、次のアドレス（書き込み）放電を安定に行うこと
ができるようにするために行われる。
示データは８ビットで表され、１フレームの表示を８個
のサブフィールド期間で行い、各ビットデータの表示を
それぞれのサブフィールド期間で行う。サブフィールド
期間の長さは、１：２：４：８：１６：３２：６４：１
２８になっている。図１２は、図８から図１０に示すＰ
ＤＰを図１１に示した回路によって駆動する従来の方法
を示す波形図であり、いわゆる従来の「アドレス／維持
放電期間分離型・書き込みアドレス方式」における１サ
ブフィールド期間を示している。この例では、１サブフ
ィールドは、リセット期間とアドレス期間更に維持放電
期間に分割される。リセット期間においては、まずすべ
てのＹ電極が０Ｖレベルにされ、同時に、Ｘ電極に電圧
Ｖｓ＋Ｖｗ（約３３０Ｖ）からなる全面書き込みパルス
が印加され、それまでの表示状態にかかわらず全表示ラ
インの全セルで放電が行われる。この時のアドレス電極
電位は、約１００Ｖ（Ｖａｗ）である。次に、Ｘ電極と
アドレス電極の電位が０Ｖとなり、全セルにおいて壁電
荷自体の電圧が放電開始電圧を越え、放電が開始され
る。この放電は、自己中和して放電が終息する。いわゆ
る、自己消去放電である。この自己消去放電によって、
パネル内の全セルの状態が、壁電荷のない均一な状態に
なる。このリセット期間は、前のサブフィールドの点灯
状態にかかわらずすべてのセルを同じ状態にする作用が
あり、次のアドレス（書き込み）放電を安定に行うこと
ができるようにするために行われる。
【００１１】次に、アドレス期間において、表示データ
を応じたセルのオン／オフを行うために、線順次でアド
レス放電が行われる。まず、Ｙ電極に−ＶＹレベル（約
マイナス１５０Ｖ）のスキャンパルスを印加すると共
に、アドレス電極の内、維持放電を起こすセル、すなわ
ち、点灯させるセルに対応するアドレス電極に電圧Ｖａ
（約５０Ｖ）のアドレスパルスが選択的に印加され、点
灯させるセルのアドレス電極とＹ電極の間で放電が起き
る。次に、これをプライミング（種火）としてＸ電極
（電圧Ｖｘ＝５０Ｖ）とＹ電極間のＭｇＯ面に維持放電
が可能な量の壁電荷が蓄積する。
を応じたセルのオン／オフを行うために、線順次でアド
レス放電が行われる。まず、Ｙ電極に−ＶＹレベル（約
マイナス１５０Ｖ）のスキャンパルスを印加すると共
に、アドレス電極の内、維持放電を起こすセル、すなわ
ち、点灯させるセルに対応するアドレス電極に電圧Ｖａ
（約５０Ｖ）のアドレスパルスが選択的に印加され、点
灯させるセルのアドレス電極とＹ電極の間で放電が起き
る。次に、これをプライミング（種火）としてＸ電極
（電圧Ｖｘ＝５０Ｖ）とＹ電極間のＭｇＯ面に維持放電
が可能な量の壁電荷が蓄積する。
【００１２】以下、順次他の表示ラインについても同様
の動作が行われ、全表示ラインにおいて、新たな表示デ
ータの書き込みが行われる。その後、維持放電期間にな
ると、Ｙ電極とＸ電極に交互に電圧がＶｓ（約１８０
Ｖ）である維持パルスが印加されて維持放電が行われ、
１サブフィールドの画像表示が行われる。この際、アド
レス電極とＸ電極又はＹ電極間での放電を避けるため
に、アドレス電極に約１００Ｖの電圧Ｖａｗを印加して
いる。
の動作が行われ、全表示ラインにおいて、新たな表示デ
ータの書き込みが行われる。その後、維持放電期間にな
ると、Ｙ電極とＸ電極に交互に電圧がＶｓ（約１８０
Ｖ）である維持パルスが印加されて維持放電が行われ、
１サブフィールドの画像表示が行われる。この際、アド
レス電極とＸ電極又はＹ電極間での放電を避けるため
に、アドレス電極に約１００Ｖの電圧Ｖａｗを印加して
いる。
【００１３】なお、かかる「アドレス／維持放電分離型
・書き込みアドレス方式」においては、維持放電期間の
長短、つまり維持パルスの回数によって輝度が決定され
る。具体的には、多階調表示の一例として、２５６階調
表示を行う場合の駆動方法を図１３に示すこととする。
この例では、１フレームは、８個のサブフィールド：Ｓ
Ｆ１〜ＳＦ８に区分される。
・書き込みアドレス方式」においては、維持放電期間の
長短、つまり維持パルスの回数によって輝度が決定され
る。具体的には、多階調表示の一例として、２５６階調
表示を行う場合の駆動方法を図１３に示すこととする。
この例では、１フレームは、８個のサブフィールド：Ｓ
Ｆ１〜ＳＦ８に区分される。
【００１４】そして、これらのサブフィールド、ＳＦ１
〜ＳＦ８においては、リセット期間とアドレス期間は、
それぞれ同一の長さとなる。また、維持放電期間の長さ
は、１：２：４：８：１６：３２：６４：１２８の比率
となる。従って、点灯させるサブフィールドを選択する
ことで、０から２５５までの２５６階調の輝度の違いを
表示できる。
〜ＳＦ８においては、リセット期間とアドレス期間は、
それぞれ同一の長さとなる。また、維持放電期間の長さ
は、１：２：４：８：１６：３２：６４：１２８の比率
となる。従って、点灯させるサブフィールドを選択する
ことで、０から２５５までの２５６階調の輝度の違いを
表示できる。
【００１５】階調表示を行う場合、１フレームを発光回
数の異なった数枚のサブフィールドで構成する必要があ
るため、そのサブフィールド毎に表示ライン分のアドレ
スサイクルが必要となる。以上説明したように、発光強
度を変えられない表示素子では、サブフィールド方式に
より階調表示を行っている。そのため、パネルのドライ
バには図１３に示したように、サブフィールド方式に応
じた形式で表示データを供給する必要がある。
数の異なった数枚のサブフィールドで構成する必要があ
るため、そのサブフィールド毎に表示ライン分のアドレ
スサイクルが必要となる。以上説明したように、発光強
度を変えられない表示素子では、サブフィールド方式に
より階調表示を行っている。そのため、パネルのドライ
バには図１３に示したように、サブフィールド方式に応
じた形式で表示データを供給する必要がある。
【００１６】図１４は、パーソナルコンピュータを例と
した、サブフィールド方式で階調表示を行う従来のディ
スプレイ装置の全体構成を示す図である。図１４におい
て、参照番号１は装置本体部を、５１はマイクロプロセ
ッサユニット（ＭＰＵ）を、５２はオペレーティングシ
ステム（ＯＳ）のプログラムを記憶するＯＳ−ＲＯＭ
を、５３はメインメモリ用ＲＡＭを、５４は内部バス
を、５５は入力機器用インターフェース（Ｉ／Ｆ）を、
５６は印刷機器用Ｉ／Ｆを、５７は外部メモリＩ／Ｆ
を、１４０は表示機器用Ｉ／Ｆを、８１はキーボードや
マウス等の入力機器を、８２はプリンタ等の各種印刷機
器を、８３はＨＤＤやＣＤＤ（ＣＤドライブ）等の外部
メモリ機器を、６はディスプレイパネルユニットを示
す。入力機器８１は入力機器用Ｉ／Ｆ５５に、ディスプ
レイパネルユニット６は表示Ｉ／Ｆに、印刷機器８２は
印刷機器Ｉ／Ｆに、外部メモリ機器８３は外部メモリＩ
／Ｆに、それぞれ接続される。それらの接続は、通常ケ
ーブルを介して行われる。
した、サブフィールド方式で階調表示を行う従来のディ
スプレイ装置の全体構成を示す図である。図１４におい
て、参照番号１は装置本体部を、５１はマイクロプロセ
ッサユニット（ＭＰＵ）を、５２はオペレーティングシ
ステム（ＯＳ）のプログラムを記憶するＯＳ−ＲＯＭ
を、５３はメインメモリ用ＲＡＭを、５４は内部バス
を、５５は入力機器用インターフェース（Ｉ／Ｆ）を、
５６は印刷機器用Ｉ／Ｆを、５７は外部メモリＩ／Ｆ
を、１４０は表示機器用Ｉ／Ｆを、８１はキーボードや
マウス等の入力機器を、８２はプリンタ等の各種印刷機
器を、８３はＨＤＤやＣＤＤ（ＣＤドライブ）等の外部
メモリ機器を、６はディスプレイパネルユニットを示
す。入力機器８１は入力機器用Ｉ／Ｆ５５に、ディスプ
レイパネルユニット６は表示Ｉ／Ｆに、印刷機器８２は
印刷機器Ｉ／Ｆに、外部メモリ機器８３は外部メモリＩ
／Ｆに、それぞれ接続される。それらの接続は、通常ケ
ーブルを介して行われる。
【００１７】現行の大画面・多色表示の平面ディスプレ
イでは、ＣＲＴの入力タイミング仕様に準拠したディジ
タルＲＧＢのインターフェースが一般的である。これ
は、既存の装置本体がＣＲＴインターフェースに合った
信号を出力するものが一般的で、それとの共通化を図っ
ているためである。そのため、図１４に示すように、表
示インターフェース１４０はＣＲＴコントローラ（ＣＲ
ＴＣ）１４１とビデオＲＡＭ１４２を有しており、表示
データをビデオＲＡＭ１４２に展開した上でＣＲＴの入
力タイミング仕様に準拠した形で表示データを読み出し
て出力するようにしている。
イでは、ＣＲＴの入力タイミング仕様に準拠したディジ
タルＲＧＢのインターフェースが一般的である。これ
は、既存の装置本体がＣＲＴインターフェースに合った
信号を出力するものが一般的で、それとの共通化を図っ
ているためである。そのため、図１４に示すように、表
示インターフェース１４０はＣＲＴコントローラ（ＣＲ
ＴＣ）１４１とビデオＲＡＭ１４２を有しており、表示
データをビデオＲＡＭ１４２に展開した上でＣＲＴの入
力タイミング仕様に準拠した形で表示データを読み出し
て出力するようにしている。
【００１８】図１５は、装置本体部１が表示データをＣ
ＲＴインターフェースに合った信号として出力する場合
の信号構成を示す図である。図１５はＲＧＢのデータが
それぞれ８ビットで表される場合を示しており、それぞ
れが８ビットのＲＧＢのデータと、垂直同期信号Ｖｓｙ
ｎｃと、水平同期信号Ｈｓｙｎｃと、クロック信号Ｄｃ
ｌｏｃｋとが装置本体１からディスプレイパネルユニッ
ト２に出力される。
ＲＴインターフェースに合った信号として出力する場合
の信号構成を示す図である。図１５はＲＧＢのデータが
それぞれ８ビットで表される場合を示しており、それぞ
れが８ビットのＲＧＢのデータと、垂直同期信号Ｖｓｙ
ｎｃと、水平同期信号Ｈｓｙｎｃと、クロック信号Ｄｃ
ｌｏｃｋとが装置本体１からディスプレイパネルユニッ
ト２に出力される。
【００１９】図１６は、図１５の構成における装置本体
１からディスプレイパネルユニット２への出力信号を詳
細に示す図である。図１６に示した信号は、広く知られ
ているので、ここでは説明を省略する。ＲＧＢのデータ
は、それぞれが８ビットであるため、２４ビットのデー
タが並列に伝送される。表示ユニットがＣＲＴであれ
ば、ＣＲＴに送られたデータ信号はＲＧＢ毎に２５６段
階の信号に変換され、電子銃を強度変調することによ
り、階調表示が行われる。
１からディスプレイパネルユニット２への出力信号を詳
細に示す図である。図１６に示した信号は、広く知られ
ているので、ここでは説明を省略する。ＲＧＢのデータ
は、それぞれが８ビットであるため、２４ビットのデー
タが並列に伝送される。表示ユニットがＣＲＴであれ
ば、ＣＲＴに送られたデータ信号はＲＧＢ毎に２５６段
階の信号に変換され、電子銃を強度変調することによ
り、階調表示が行われる。
【００２０】しかし、図１３に示すように、サブフィー
ルド方式で階調表示を行う場合には、ＲＧＢデータの各
ビット毎にリセット、アドレス、維持放電の動作を行う
必要があり、ＣＲＴインターフェースに合った信号のま
まではドライバを駆動することはできない。そのため、
図１４に示すように、ディスプレイパネルユニット２
に、フレームバッファコントローラ１０７と、フレーム
メモリ１０８とを設けて、装置本体１の表示インターフ
ェース１４０からの表示データを一旦フレームメモリ１
０８に展開し、そこからサブフィールド方式に適合した
形でビット毎にデータを読み出して上側アドレスドライ
バ１２５と下側アドレスドライバ１２６に供給する。ス
キャンコントローラ１１０は、パネル１００のスキャン
バスをスキャンパルスが順次走査するようにスキャンド
ライバ１０１を制御し、サステナ１１１は維持放電動作
を制御する。
ルド方式で階調表示を行う場合には、ＲＧＢデータの各
ビット毎にリセット、アドレス、維持放電の動作を行う
必要があり、ＣＲＴインターフェースに合った信号のま
まではドライバを駆動することはできない。そのため、
図１４に示すように、ディスプレイパネルユニット２
に、フレームバッファコントローラ１０７と、フレーム
メモリ１０８とを設けて、装置本体１の表示インターフ
ェース１４０からの表示データを一旦フレームメモリ１
０８に展開し、そこからサブフィールド方式に適合した
形でビット毎にデータを読み出して上側アドレスドライ
バ１２５と下側アドレスドライバ１２６に供給する。ス
キャンコントローラ１１０は、パネル１００のスキャン
バスをスキャンパルスが順次走査するようにスキャンド
ライバ１０１を制御し、サステナ１１１は維持放電動作
を制御する。
【００２１】図１７は、上記のようなＣＲＴインターフ
ェースの形式で送られたそれぞれが８ビットのＲＧＢデ
ータを、８サブフィールドのデータに変化する場合の、
データの形式変化を示す図である。図１７に示すよう
に、装置本体側からは８ビットのＲＧＢデータが並列に
送られてくる。これを受けたディスプレイパネルユニッ
ト側では、フレームメモリに一旦展開する。これによ
り、ＲＧＢ毎に８サブフィールドのデータが読み出せる
状態になる。そして、図１３に示すように、各サブフィ
ールドのＲＧＢデータについて、リセット、アドレス、
及び維持放電を行う。これをすべてのサブフィールドに
ついて行う。以上のようにして１フレーム分の表示が終
了する。
ェースの形式で送られたそれぞれが８ビットのＲＧＢデ
ータを、８サブフィールドのデータに変化する場合の、
データの形式変化を示す図である。図１７に示すよう
に、装置本体側からは８ビットのＲＧＢデータが並列に
送られてくる。これを受けたディスプレイパネルユニッ
ト側では、フレームメモリに一旦展開する。これによ
り、ＲＧＢ毎に８サブフィールドのデータが読み出せる
状態になる。そして、図１３に示すように、各サブフィ
ールドのＲＧＢデータについて、リセット、アドレス、
及び維持放電を行う。これをすべてのサブフィールドに
ついて行う。以上のようにして１フレーム分の表示が終
了する。
【００２２】図１８は、ＰＤＰを使用した表示装置を一
体化したコンピュータの外観図である。このような外観
の装置も図１４のような構成を有しており、図示のよう
に、ディスプレイパネルユニット６は装置本体部１に回
転自在に取り付けられているが、その間の信号の接続
は、装置本体部１に設けた表示インターフェース基板６
３１と、ディスプレイパネルユニット６に設けたインタ
ーフェース基板１６２の間をケーブル９で接続すること
により行っている。
体化したコンピュータの外観図である。このような外観
の装置も図１４のような構成を有しており、図示のよう
に、ディスプレイパネルユニット６は装置本体部１に回
転自在に取り付けられているが、その間の信号の接続
は、装置本体部１に設けた表示インターフェース基板６
３１と、ディスプレイパネルユニット６に設けたインタ
ーフェース基板１６２の間をケーブル９で接続すること
により行っている。
【００２３】
【発明が解決しようとする課題】以上のように、従来の
装置においては、装置本体からディスプレイパネルユニ
ットにＣＲＴインターフェースに適合した形で表示デー
タを伝送しているが、その場合には、図１４に示すよう
に、装置本体１とディスプレイパネルユニット２の両方
にフレームメモリ１０８と１４２を設ける必要があっ
た。フレームメモリは、階調を表すビット数を全表示画
素について記憶する容量が必要であり、画素数が大きい
と膨大なメモリ量が必要である。特に、カラー表示の場
合にはそのようなフレームメモリを３つ設ける必要があ
り、その容量は更に大きくなる。更に、連続して入力さ
れるフレームのデータを途切れることなく表示するため
には、ディスプレイパネルユニットは、書き込んだデー
タをフレームメモリから読み出している間に次のフレー
ムのデータを書き込む必要があり、フレームメモリを複
数のフレーム分用意し、それらを切り換えて書き込みと
読み出しを並行して行う必要がある。そのために、フレ
ームメモリの容量は更に増加する。
装置においては、装置本体からディスプレイパネルユニ
ットにＣＲＴインターフェースに適合した形で表示デー
タを伝送しているが、その場合には、図１４に示すよう
に、装置本体１とディスプレイパネルユニット２の両方
にフレームメモリ１０８と１４２を設ける必要があっ
た。フレームメモリは、階調を表すビット数を全表示画
素について記憶する容量が必要であり、画素数が大きい
と膨大なメモリ量が必要である。特に、カラー表示の場
合にはそのようなフレームメモリを３つ設ける必要があ
り、その容量は更に大きくなる。更に、連続して入力さ
れるフレームのデータを途切れることなく表示するため
には、ディスプレイパネルユニットは、書き込んだデー
タをフレームメモリから読み出している間に次のフレー
ムのデータを書き込む必要があり、フレームメモリを複
数のフレーム分用意し、それらを切り換えて書き込みと
読み出しを並行して行う必要がある。そのために、フレ
ームメモリの容量は更に増加する。
【００２４】このように、サブフィールド方式で階調表
示を行うディスプレイ装置では、フレームメモリの容量
が大きいという問題があり、このためにコストが高くな
るという問題があった。本発明は上記問題点に鑑みてな
されたものであり、サブフィールド方式で階調表示を行
うディスプレイ装置におけるフレームメモリの容量を低
減することを目的とする。
示を行うディスプレイ装置では、フレームメモリの容量
が大きいという問題があり、このためにコストが高くな
るという問題があった。本発明は上記問題点に鑑みてな
されたものであり、サブフィールド方式で階調表示を行
うディスプレイ装置におけるフレームメモリの容量を低
減することを目的とする。
【００２５】
【課題を解決するための手段】図１は本発明のディスプ
レイ装置の原理構成を示す図である。図１に示すよう
に、本発明のディスプレイ装置は、映像信号源２と、フ
レームメモリ４を有する表示インターフェース３とを備
える装置本体部１と、サブフィールド法による階調表示
を行うマトリクスパネル１００と、マトリクスパネル１
００を駆動するドライバ１３０と、装置本体部１におけ
る表示インターフェース３からの表示信号を受け、表示
信号に従って表示を行うようにドライバ１３０を制御す
る表示制御部１３１とを備えるディスプレイパネルユニ
ット２と、装置本体部１とディスプレイパネルユニット
２とを接続するケーブル９とを備えたディスプレイ装置
であって、表示インターフェース３は、１フレームの表
示信号を、サブフィールド単位で伝送することを特徴と
する。
レイ装置の原理構成を示す図である。図１に示すよう
に、本発明のディスプレイ装置は、映像信号源２と、フ
レームメモリ４を有する表示インターフェース３とを備
える装置本体部１と、サブフィールド法による階調表示
を行うマトリクスパネル１００と、マトリクスパネル１
００を駆動するドライバ１３０と、装置本体部１におけ
る表示インターフェース３からの表示信号を受け、表示
信号に従って表示を行うようにドライバ１３０を制御す
る表示制御部１３１とを備えるディスプレイパネルユニ
ット２と、装置本体部１とディスプレイパネルユニット
２とを接続するケーブル９とを備えたディスプレイ装置
であって、表示インターフェース３は、１フレームの表
示信号を、サブフィールド単位で伝送することを特徴と
する。
【００２６】本発明は、従来の装置においては装置本体
側とディスプレイパネルユニットの両方に類似の機能を
有するフレームメモリが設けられている点に着目して、
共通化して一方を省くことによりフレームメモリの容量
を低減するものである。従来の装置においては、装置本
体側とディスプレイパネルユニットとの間のインターー
スにＣＲＴインターフェースを使用していたために、デ
ィスプレイパネルユニットにＣＲＴインターフェースの
表示信号をサブフィールド方式の表示信号に変換するた
めのフレームメモリを必要とした。本発明では、装置本
体側１からディスプレイパネルユニット２に伝送する表
示信号の形式をサブフィールド方式にすることにより、
伝送されてきた表示信号がディスプレイパネルユニット
２でそのまま使用できるようにする。これにより、ディ
スプレイパネルユニット２でのデータ形式の変換のため
のデータのフレームメモリへの書き込みと、読み出しが
不要となり、メモリ容量の低減及びロジック回路の低減
が可能になると共に、変換に要する時間が必要なくなる
ため、応答性も向上する。
側とディスプレイパネルユニットの両方に類似の機能を
有するフレームメモリが設けられている点に着目して、
共通化して一方を省くことによりフレームメモリの容量
を低減するものである。従来の装置においては、装置本
体側とディスプレイパネルユニットとの間のインターー
スにＣＲＴインターフェースを使用していたために、デ
ィスプレイパネルユニットにＣＲＴインターフェースの
表示信号をサブフィールド方式の表示信号に変換するた
めのフレームメモリを必要とした。本発明では、装置本
体側１からディスプレイパネルユニット２に伝送する表
示信号の形式をサブフィールド方式にすることにより、
伝送されてきた表示信号がディスプレイパネルユニット
２でそのまま使用できるようにする。これにより、ディ
スプレイパネルユニット２でのデータ形式の変換のため
のデータのフレームメモリへの書き込みと、読み出しが
不要となり、メモリ容量の低減及びロジック回路の低減
が可能になると共に、変換に要する時間が必要なくなる
ため、応答性も向上する。
【００２７】図２は、本発明における表示データ信号の
伝送タイミングを示すタイムチャートである。サブフィ
ールド方式では、表示信号のビットに対応したサブフィ
ールド毎に時間分割制御を行っているため、装置本体側
１からディスプレイパネルユニット２への表示信号の伝
送も、各サブフィールドのタイミングに合わせて対応す
る表示信号のビットを伝送する。従って、あらかじめ各
サブフィールドの順序や期間の長さが定められている場
合には、表示インターフェース３はあらかじめ定められ
たタイミングで表示データ信号を送り、ディスプレイパ
ネルユニット２の表示制御部１３１もそのタイミングで
受信処理を行う。
伝送タイミングを示すタイムチャートである。サブフィ
ールド方式では、表示信号のビットに対応したサブフィ
ールド毎に時間分割制御を行っているため、装置本体側
１からディスプレイパネルユニット２への表示信号の伝
送も、各サブフィールドのタイミングに合わせて対応す
る表示信号のビットを伝送する。従って、あらかじめ各
サブフィールドの順序や期間の長さが定められている場
合には、表示インターフェース３はあらかじめ定められ
たタイミングで表示データ信号を送り、ディスプレイパ
ネルユニット２の表示制御部１３１もそのタイミングで
受信処理を行う。
【００２８】表示インターフェース３が、Ｖｓｙｎｃや
Ｈｓｙｎｃに加えて各サブフィールドの伝送開始のタイ
ミングを示すサブフィールド同期信号を出力するように
してもよい。この場合には、表示制御部１３１はサブフ
ィールド同期信号を識別して同期をとるための処理を行
う。また、ディスプレイパネルユニット２が、サブフィ
ールドの点灯順序を変えることが可能である場合には、
表示制御部１３１は、サブフィールドの点灯順序情報を
装置本体部１に伝送し、表示インターフェース３は、伝
送された点灯順序情報に従って表示信号を伝送する。
Ｈｓｙｎｃに加えて各サブフィールドの伝送開始のタイ
ミングを示すサブフィールド同期信号を出力するように
してもよい。この場合には、表示制御部１３１はサブフ
ィールド同期信号を識別して同期をとるための処理を行
う。また、ディスプレイパネルユニット２が、サブフィ
ールドの点灯順序を変えることが可能である場合には、
表示制御部１３１は、サブフィールドの点灯順序情報を
装置本体部１に伝送し、表示インターフェース３は、伝
送された点灯順序情報に従って表示信号を伝送する。
【００２９】サブフィールド方式では、映像のフリッカ
・偽輪郭等による表示品質の低下を防止するため、サブ
フィールドの点灯順序を変えることが行われる。このよ
うなディスプレイパネルユニット２が、サブフィールド
の点灯順序を変える場合には、その点灯順序を装置本体
部１に伝送し、伝送された点灯順序情報に従って表示信
号を伝送することにより正常な表示が行われる。
・偽輪郭等による表示品質の低下を防止するため、サブ
フィールドの点灯順序を変えることが行われる。このよ
うなディスプレイパネルユニット２が、サブフィールド
の点灯順序を変える場合には、その点灯順序を装置本体
部１に伝送し、伝送された点灯順序情報に従って表示信
号を伝送することにより正常な表示が行われる。
【００３０】更に、ディスプレイパネルユニットが、マ
トリクスパネル１００への表示データの書き込みを複数
のブロックに分けて並列して行う場合には、表示インタ
ーフェース３は、表示信号を複数のブロックに対応する
ように並列に伝送する。ディスプレイパネルユニットの
ような各表示セルに並行してデータを書き込む表示装置
では、書き込みの速度は、アドレスライン（データライ
ン）を駆動するドライバのデータシフトレジスタの駆動
能力によって決定される。書き込みの速度、すなわち動
作速度を向上するためには、データシフトレジスタの駆
動能力を向上させる必要があるが、それにも限界があ
る。そこで、アドレスラインを複数のブロックに分割
し、各ブロックに並行してデータを書き込むことが行わ
れる。そのような場合には、表示インターフェース３
は、表示信号を複数のブロックに対応するように並列に
伝送すればよい。
トリクスパネル１００への表示データの書き込みを複数
のブロックに分けて並列して行う場合には、表示インタ
ーフェース３は、表示信号を複数のブロックに対応する
ように並列に伝送する。ディスプレイパネルユニットの
ような各表示セルに並行してデータを書き込む表示装置
では、書き込みの速度は、アドレスライン（データライ
ン）を駆動するドライバのデータシフトレジスタの駆動
能力によって決定される。書き込みの速度、すなわち動
作速度を向上するためには、データシフトレジスタの駆
動能力を向上させる必要があるが、それにも限界があ
る。そこで、アドレスラインを複数のブロックに分割
し、各ブロックに並行してデータを書き込むことが行わ
れる。そのような場合には、表示インターフェース３
は、表示信号を複数のブロックに対応するように並列に
伝送すればよい。
【００３１】
【発明の実施の形態】図３は、本発明の実施例のディス
プレイ装置の全体構成を示す図である。図１４と比較し
て明らかなように、本実施例の装置は、表示インターフ
ェース３とディスプレイパネルユニット６の一部を除い
て、図１４に示した従来の装置をほぼ同様の構成を有す
る。従って、異なる部分のみを説明する。
プレイ装置の全体構成を示す図である。図１４と比較し
て明らかなように、本実施例の装置は、表示インターフ
ェース３とディスプレイパネルユニット６の一部を除い
て、図１４に示した従来の装置をほぼ同様の構成を有す
る。従って、異なる部分のみを説明する。
【００３２】図３に示すように、表示インターフェース
３はフレームバッファコントローラ５とフレームメモリ
４とを有している。従来のビデオＲＡＭと同様に、ＭＰ
Ｕ５１はフレームバッファコントローラ５を介してフレ
ームメモリ４にアクセス可能に構成されている。フレー
ムバッファコントローラ５は、フレームメモリ４に書き
込まれた表示データを、図２に示すようにサブフィール
ド方式に従って読み出し、ディスプレイパネルユニット
６に出力する。
３はフレームバッファコントローラ５とフレームメモリ
４とを有している。従来のビデオＲＡＭと同様に、ＭＰ
Ｕ５１はフレームバッファコントローラ５を介してフレ
ームメモリ４にアクセス可能に構成されている。フレー
ムバッファコントローラ５は、フレームメモリ４に書き
込まれた表示データを、図２に示すようにサブフィール
ド方式に従って読み出し、ディスプレイパネルユニット
６に出力する。
【００３３】ディスプレイパネルユニット６は、図１４
に示したフレームバッファコントローラ１０７とフレー
ムメモリ１０８の替わりに、タイミングコントローラ１
２１を有している。表示インターフェース３から送られ
てくる表示データ信号はサブフィールド方式に合った信
号であるから、タイミングコントローラ１２１は、表示
データ信号をタイミングを合わせてそのまま上側アドレ
スドライバ１２５と下側アドレスドライバ１２６に出力
する。
に示したフレームバッファコントローラ１０７とフレー
ムメモリ１０８の替わりに、タイミングコントローラ１
２１を有している。表示インターフェース３から送られ
てくる表示データ信号はサブフィールド方式に合った信
号であるから、タイミングコントローラ１２１は、表示
データ信号をタイミングを合わせてそのまま上側アドレ
スドライバ１２５と下側アドレスドライバ１２６に出力
する。
【００３４】図３と図１４を比較して明らかなように、
本実施例では、ディスプレイパネルユニット６はフレー
ムメモリを有しておらず、単にタイミングの調整を行う
だけで、そのままアドレスドライバに出力している。図
４は、第１実施例のインターフェースの構成を示してい
る。装置本体１からディスプレイパネルユニット６に伝
送される表示データ信号は、サブフィールド形式で表現
されている。従って、ＲＧＢの各データは１ビットであ
る。これに加えて、垂直同期信号Ｖｓｙｎｃ、サブフィ
ールド同期信号ＳＦｓｙｎｃ、水平同期信号Ｈｔｍ、ク
ロック信号Ｄｃｌｏｃｋが送られる。ディスプレイパネ
ルユニット６ではＤｃｌｏｃｋを３倍周する倍周回路８
の出力に従って、マルチプレクサ７でＲＧＢの各データ
を１つのデータにまとめる。まとめられたデータ信号
は、アドレスドライバに出力される。
本実施例では、ディスプレイパネルユニット６はフレー
ムメモリを有しておらず、単にタイミングの調整を行う
だけで、そのままアドレスドライバに出力している。図
４は、第１実施例のインターフェースの構成を示してい
る。装置本体１からディスプレイパネルユニット６に伝
送される表示データ信号は、サブフィールド形式で表現
されている。従って、ＲＧＢの各データは１ビットであ
る。これに加えて、垂直同期信号Ｖｓｙｎｃ、サブフィ
ールド同期信号ＳＦｓｙｎｃ、水平同期信号Ｈｔｍ、ク
ロック信号Ｄｃｌｏｃｋが送られる。ディスプレイパネ
ルユニット６ではＤｃｌｏｃｋを３倍周する倍周回路８
の出力に従って、マルチプレクサ７でＲＧＢの各データ
を１つのデータにまとめる。まとめられたデータ信号
は、アドレスドライバに出力される。
【００３５】図５は、第１実施例における表示データ信
号を示すタイムチャートである。ＣＲＴインターフェー
スと同様に、Ｖｓｙｎｃは１６．７ｍｓであり、Ｖｓｙ
ｎｃの１周期は８サブフィールドに分けられる。各サブ
フィールドはアドレス期間とサステイン（維持放電）期
間に分けられる。図１３で説明したように、実際にはリ
セット期間が存在するが、ここでは省略してある。各サ
ブフィールドのサステイン期間は、対応する表示データ
のビットの重み付けに応じて長さが決められている。各
サブフィールドの最初にはＳＦｓｙｎｃのパルスが出力
される。
号を示すタイムチャートである。ＣＲＴインターフェー
スと同様に、Ｖｓｙｎｃは１６．７ｍｓであり、Ｖｓｙ
ｎｃの１周期は８サブフィールドに分けられる。各サブ
フィールドはアドレス期間とサステイン（維持放電）期
間に分けられる。図１３で説明したように、実際にはリ
セット期間が存在するが、ここでは省略してある。各サ
ブフィールドのサステイン期間は、対応する表示データ
のビットの重み付けに応じて長さが決められている。各
サブフィールドの最初にはＳＦｓｙｎｃのパルスが出力
される。
【００３６】各サブフィールドのアドレス期間には、Ｈ
ｔｍのパルスが所定のサイクルで出力され、Ｈｔｍに同
期してそのサブフィールドのアドレスに対応する表示ビ
ットデータが出力される。１Ｈｔｍの間には、（１水平
ラインの）の表示ビットデータがＤｃｌｏｃｋに同期し
て出力される。図６は、第２実施例のインターフェース
を示す図である。他の部分は第１実施例と同じである。
ｔｍのパルスが所定のサイクルで出力され、Ｈｔｍに同
期してそのサブフィールドのアドレスに対応する表示ビ
ットデータが出力される。１Ｈｔｍの間には、（１水平
ラインの）の表示ビットデータがＤｃｌｏｃｋに同期し
て出力される。図６は、第２実施例のインターフェース
を示す図である。他の部分は第１実施例と同じである。
【００３７】既に述べたように、映像のフリッカ・偽輪
郭等を低減して表示品質を向上させるために、サブフィ
ールドの点灯順序を変えることが行われる。第２実施例
ではサブフィールドの点灯順序が変えられる。ディスプ
レイパネルユニット６でサブフィールドの点灯順序を変
える場合、それに応じて装置本体１からの表示データの
伝送順も変える必要がある。第２実施例では、ディスプ
レイパネルユニット６が変更したサブフィールドの点灯
順序に関するサブフィールド順序情報信号を出力する。
装置本体１では、このサブフィールド順序情報信号を受
け、その情報に従って伝送順を変更する。伝送順の変更
は、フレームメモリ４の読み出す領域を変更するだけで
ある。
郭等を低減して表示品質を向上させるために、サブフィ
ールドの点灯順序を変えることが行われる。第２実施例
ではサブフィールドの点灯順序が変えられる。ディスプ
レイパネルユニット６でサブフィールドの点灯順序を変
える場合、それに応じて装置本体１からの表示データの
伝送順も変える必要がある。第２実施例では、ディスプ
レイパネルユニット６が変更したサブフィールドの点灯
順序に関するサブフィールド順序情報信号を出力する。
装置本体１では、このサブフィールド順序情報信号を受
け、その情報に従って伝送順を変更する。伝送順の変更
は、フレームメモリ４の読み出す領域を変更するだけで
ある。
【００３８】図７は、第３実施例のインターフェースを
示す図である。他の部分は第１実施例と同じである。既
に述べたように、ディスプレイパネルユニットのような
各表示セルに並行してデータを書き込む表示装置では、
アドレスライン（データライン）単位でセルを複数のブ
ロックに分割し、各ブロックに並行してデータを書き込
むことが行われる。第３実施例はそのような場合の例で
あり、フレームメモリ４に書き込まれた表示データは、
読み出し時にＲＧＢのデータを３倍周回路９２の信号に
従ってマルチプレクサ９１でシリアルな信号にする。こ
れを４つのブロック毎に行う。従って、伝送される信号
は４つのブロックに対応するデータ信号と、Ｖｓｙｎ
ｃ、サブフィールド同期信号Ｆｔｍ、水平同期信号Ｈｔ
ｍ、Ｄｃｌｏｃｋである。各データ信号にはＲＧＢのデ
ータ信号が交互に配置される。
示す図である。他の部分は第１実施例と同じである。既
に述べたように、ディスプレイパネルユニットのような
各表示セルに並行してデータを書き込む表示装置では、
アドレスライン（データライン）単位でセルを複数のブ
ロックに分割し、各ブロックに並行してデータを書き込
むことが行われる。第３実施例はそのような場合の例で
あり、フレームメモリ４に書き込まれた表示データは、
読み出し時にＲＧＢのデータを３倍周回路９２の信号に
従ってマルチプレクサ９１でシリアルな信号にする。こ
れを４つのブロック毎に行う。従って、伝送される信号
は４つのブロックに対応するデータ信号と、Ｖｓｙｎ
ｃ、サブフィールド同期信号Ｆｔｍ、水平同期信号Ｈｔ
ｍ、Ｄｃｌｏｃｋである。各データ信号にはＲＧＢのデ
ータ信号が交互に配置される。
【００３９】ディスプレイパネルユニット６では、伝送
された表示データ信号をブロック毎に設けられたアドレ
スドライバ１２７−１、１２７−２、１２７−３、１２
７−４に供給し、ブロック毎に書き込みを行う。
された表示データ信号をブロック毎に設けられたアドレ
スドライバ１２７−１、１２７−２、１２７−３、１２
７−４に供給し、ブロック毎に書き込みを行う。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
サブフィールド方式で階調表示を行うディスプレイ装置
におけるフレームメモリの量を大幅に低減することが可
能になり、コストを大幅に低減できる。また、表示速度
も向上させることができる。
サブフィールド方式で階調表示を行うディスプレイ装置
におけるフレームメモリの量を大幅に低減することが可
能になり、コストを大幅に低減できる。また、表示速度
も向上させることができる。
【図１】本発明の原理構成図である。
【図２】本発明におけるデータ伝送を示すタイムチャー
トである。
トである。
【図３】実施例のディスプレイ装置の全体構成を示す図
である。
である。
【図４】第１実施例のインターフェースを示す図であ
る。
る。
【図５】第１実施例の表示データ信号を示す図である。
【図６】第２実施例のインターフェースを示す図であ
る。
る。
【図７】第３実施例のインターフェースを示す図であ
る。
る。
【図８】３電極・面放電・ＡＣ型ＰＤＰの概略平面図で
ある。
ある。
【図９】３電極・面放電・ＡＣ型ＰＤＰの概略断面図で
ある。
ある。
【図１０】３電極・面放電・ＡＣ型ＰＤＰの概略断面図
である。
である。
【図１１】３電極・面放電・ＡＣ型ＰＤＰの駆動回路の
ブロック図である。
ブロック図である。
【図１２】従来の駆動波形を示す図である。
【図１３】ＰＤＰで階調表示するアドレス／維持放電分
離型アドレス方式のタイムチャートである。
離型アドレス方式のタイムチャートである。
【図１４】従来のディスプレイ装置の全体構成を示す図
である。
である。
【図１５】従来の表示機器のインターフェースを示す図
である。
である。
【図１６】従来の表示データ信号を示す図である。
【図１７】従来の表示データの処理の流れを示す図であ
る。
る。
【図１８】ＰＤＰを使用した表示装置一体型コンピュー
タの従来の構成を示す外観図である。
タの従来の構成を示す外観図である。
１…装置本体部 ２…映像信号源 ３…表示インターフェース ４…フレームメモリ ６…ディスプレイパネルユニット １１…Ｙ電極（第２電極） １２…Ｘ電極（第１電極） １３…アドレス電極（第３電極） １００…マトリクスパネル １３０…ドライバ １３１…表示制御部
Claims (12)
- 【請求項１】 映像信号源（２）と、フレームメモリ
（４）を有する表示インターフェース（３）とを備える
装置本体部（１）と、 サブフィールド法による階調表示を行うマトリクスパネ
ル（１００）と、該マトリクスパネル（１００）を駆動
するドライバ（１３０）と、前記装置本体部（１）にお
ける前記表示インターフェース（３）からの表示信号を
受け、該表示信号に従って表示を行うように前記ドライ
バ（１３０）を制御する表示制御部（１３１）とを備え
るディスプレイパネルユニット（２）と、 前記装置本体部（１）と前記ディスプレイパネルユニッ
ト（２）とを接続するケーブル（９）とを備えたディス
プレイ装置であって、 前記表示インターフェース（３）は、１フレームの表示
信号を、サブフィールド単位で伝送することを特徴とす
るディスプレイ装置。 - 【請求項２】 前記表示インターフェース（３）は、サ
ブフィールド同期信号を出力する請求項１に記載のディ
スプレイ装置。 - 【請求項３】 前記ディスプレイパネルユニット（２）
は、サブフィールドの点灯順序を変えることが可能であ
り、 前記表示制御部（１３１）は、前記サブフィールドの点
灯順序情報を前記装置本体部（１）に伝送し、前記表示
インターフェース（３）は、伝送された点灯順序情報に
従って表示信号を伝送する請求項１に記載のディスプレ
イ装置。 - 【請求項４】 前記ディスプレイパネルユニット（２）
は、前記マトリクスパネル（１００）への表示データの
書き込みを複数のブロックに分けて並列して行い、 前記表示インターフェース（３）は、表示信号を前記複
数のブロックに対応するように並列に伝送する請求項１
に記載のディスプレイ装置。 - 【請求項５】 映像信号源（２）と、フレームメモリ
（４）を有する表示インターフェース（３）とを備える
装置本体部（１）に、ケーブル（９）を介して接続さ
れ、 サブフィールド法による階調表示を行うマトリクスパネ
ル（１００）と、該マトリクスパネル（１００）を駆動
するドライバ（１３０）と、前記装置本体部（１）にお
ける前記表示インターフェース（３）からの表示信号を
受け、該表示信号に従って表示を行うように前記ドライ
バ（１３０）を制御する表示制御部（１３１）とを備え
るディスプレイパネルユニットであって、 前記表示制御部（１３１）は、１フレームの表示信号
を、サブフィールド単位で受けることを特徴とするディ
スプレイパネルユニット。 - 【請求項６】 前記表示制御部（１３１）は、サブフィ
ールド同期信号を受け、該サブフィールド同期信号に従
って各サブフィールド表示動作を制御する請求項５に記
載のディスプレイパネルユニット。 - 【請求項７】 当該ディスプレイパネルユニット（２）
は、サブフィールドの点灯順序を変えることが可能であ
り、 前記表示制御部（１３１）は、前記サブフィールドの点
灯順序情報を前記装置本体部（１）に伝送する請求項５
に記載のディスプレイパネルユニット。 - 【請求項８】 前記ディスプレイパネルユニット（２）
は、前記マトリクスパネル（１００）への表示データの
書き込みを複数のブロックに分けて並列して行い、 前記表示制御部（１３１）は、表示信号を前記複数のブ
ロックに対応するように並列に受ける請求項５に記載の
ディスプレイパネルユニット。 - 【請求項９】 映像信号源（２）と、 フレームメモリ（４）を有し、サブフィールド法による
階調表示を行うディスプレイパネルユニット（２）にケ
ーブル（９）を介して接続され、該ディスプレイパネル
ユニット（２）に表示信号を出力する表示インターフェ
ース（３）とを備えるディスプレイ信号生成装置であっ
て、 前記表示インターフェース（３）は、１フレームの表示
信号を、サブフィールド単位で伝送することを特徴とす
るディスプレイ信号生成装置。 - 【請求項１０】 前記表示インターフェース（３）は、
サブフィールド同期信号を出力する請求項９に記載のデ
ィスプレイ信号生成装置。 - 【請求項１１】 前記ディスプレイパネルユニット
（２）は、サブフィールドの点灯順序を変えることが可
能であり、該サブフィールドの点灯順序情報を前記装置
本体部（１）に伝送するように構成され、 前記表示インターフェース（３）は、伝送された点灯順
序情報に従って表示信号を伝送する請求項９に記載のデ
ィスプレイ信号生成装置。 - 【請求項１２】 前記ディスプレイパネルユニット
（２）は、前記マトリクスパネル（１００）への表示デ
ータの書き込みを複数のブロックに分けて並列して行
い、 前記表示インターフェース（３）は、表示信号を前記複
数のブロックに対応するように並列に伝送する請求項９
に記載のディスプレイ信号生成装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239661A JPH0981074A (ja) | 1995-09-19 | 1995-09-19 | ディスプレイ装置及びディスプレイユニット及びディスプレイ信号生成装置 |
| US08/612,103 US5959619A (en) | 1995-09-19 | 1996-03-07 | Display for performing gray-scale display according to subfield method, display unit and display signal generator |
| KR1019960008295A KR100265443B1 (ko) | 1995-09-19 | 1996-03-26 | 디스플레이장치 및 디스플레이 패널유닛 및 디스플레이 신호생성장치 |
| FR9604239A FR2738944B1 (fr) | 1995-09-19 | 1996-04-04 | Affichage permettant de realiser un affichage a echelle de gris selon un procede par sous-trames, unite d'affichage et generateur de signal d'affichage correspondants |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239661A JPH0981074A (ja) | 1995-09-19 | 1995-09-19 | ディスプレイ装置及びディスプレイユニット及びディスプレイ信号生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0981074A true JPH0981074A (ja) | 1997-03-28 |
Family
ID=17048026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7239661A Withdrawn JPH0981074A (ja) | 1995-09-19 | 1995-09-19 | ディスプレイ装置及びディスプレイユニット及びディスプレイ信号生成装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5959619A (ja) |
| JP (1) | JPH0981074A (ja) |
| KR (1) | KR100265443B1 (ja) |
| FR (1) | FR2738944B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008216362A (ja) * | 2007-02-28 | 2008-09-18 | Optrex Corp | 表示装置の駆動装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3703247B2 (ja) * | 1997-03-31 | 2005-10-05 | 三菱電機株式会社 | プラズマディスプレイ装置及びプラズマディスプレイ駆動方法 |
| JP3758294B2 (ja) * | 1997-04-10 | 2006-03-22 | 株式会社富士通ゼネラル | ディスプレイ装置の動画補正方法及び動画補正回路 |
| KR100230437B1 (ko) * | 1997-04-22 | 1999-11-15 | 손욱 | 면 방전형 교류 플라즈마 표시 패널의 구동 방법 |
| JP3028087B2 (ja) * | 1997-07-08 | 2000-04-04 | 日本電気株式会社 | プラズマディスプレイパネルの駆動方法 |
| JP3573968B2 (ja) * | 1997-07-15 | 2004-10-06 | 富士通株式会社 | プラズマディスプレイの駆動方法及び駆動装置 |
| JP3423865B2 (ja) * | 1997-09-18 | 2003-07-07 | 富士通株式会社 | Ａｃ型ｐｄｐの駆動方法及びプラズマ表示装置 |
| TW426840B (en) * | 1998-09-02 | 2001-03-21 | Acer Display Tech Inc | Driving device and method of plasma display panel which can remove the dynamic false contour |
| TW389883B (en) * | 1998-08-26 | 2000-05-11 | Acer Display Tech Inc | Method of driving the plasma display panel |
| JP2000089720A (ja) * | 1998-09-10 | 2000-03-31 | Fujitsu Ltd | プラズマディスプレイの駆動方法及びプラズマディスプレイ装置 |
| TW567363B (en) * | 1999-05-14 | 2003-12-21 | Seiko Epson Corp | Method for driving electrooptical device, drive circuit, electrooptical device, and electronic device |
| JP4797129B2 (ja) * | 2000-06-16 | 2011-10-19 | 株式会社 日立ディスプレイズ | アクティブマトリクス型表示装置 |
| JP4534387B2 (ja) * | 2001-03-19 | 2010-09-01 | ソニー株式会社 | 記録装置および方法、再生装置および方法、記録媒体、プログラム、並びにディスク媒体 |
| US7935309B2 (en) * | 2005-04-15 | 2011-05-03 | Worcester Polytechnic Institute | Multi-transduction mechanism based microfluidic analyte sensors |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3845243A (en) * | 1973-02-28 | 1974-10-29 | Owens Illinois Inc | System for producing a gray scale with a gaseous display and storage panel using multiple discharge elements |
| US3937878A (en) * | 1975-01-21 | 1976-02-10 | Bell Telephone Laboratories, Incorporated | Animated dithered display systems |
| JPS58143381A (ja) * | 1982-02-19 | 1983-08-25 | 大日本スクリ−ン製造株式会社 | 図形表示装置における発光強度の制御方法および装置 |
| GB8622717D0 (en) * | 1986-09-20 | 1986-10-29 | Emi Plc Thorn | Display device |
| JP2852042B2 (ja) * | 1987-10-05 | 1999-01-27 | 株式会社日立製作所 | 表示装置 |
| DE69232961T2 (de) * | 1991-12-20 | 2003-09-04 | Fujitsu Ltd | Vorrichtung zur Steuerung einer Anzeigetafel |
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-
1995
- 1995-09-19 JP JP7239661A patent/JPH0981074A/ja not_active Withdrawn
-
1996
- 1996-03-07 US US08/612,103 patent/US5959619A/en not_active Expired - Lifetime
- 1996-03-26 KR KR1019960008295A patent/KR100265443B1/ko not_active IP Right Cessation
- 1996-04-04 FR FR9604239A patent/FR2738944B1/fr not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2008216362A (ja) * | 2007-02-28 | 2008-09-18 | Optrex Corp | 表示装置の駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100265443B1 (ko) | 2000-09-15 |
| FR2738944A1 (fr) | 1997-03-21 |
| US5959619A (en) | 1999-09-28 |
| KR970017102A (ko) | 1997-04-28 |
| FR2738944B1 (fr) | 1998-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040413 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070425 |