JPH098038A - 平坦性のシミュレーション方法 - Google Patents

Abstract

(57)【要約】 【目的】 配線層のパターン形状に制約されずにシミュ
レーションを実行する。 【構成】 まず半導体装置の表面を多数のセルに分割す
る。各セル１１１に対して、セル１１１内の凸部３０１
の占有率ｄに対して、セル１１１の研磨速度ｒを、ｒ＝
ｒ₀・ｇ／ｄで算出する。定数ｒ₀は、すべてのセルが平
坦であるときの研磨速度であり、係数ｇは正の定数ｃを
用いて、ｇ＝１＋ｃ・（セル１１１の高さ−周辺のセル
の高さ）で与えられる。この研磨速度ｒを用いて、各時
刻の高さがつぎの時刻の高さへと更新される。つぎに、
各セルの更新された高さを用いて、つぎの時刻での研磨
速度が算出される。そして、以上の処理を反復する。 【効果】 各セル内の凸部の占有率と各時刻での各セル
の高さとを用いて研磨速度が算出されるので、配線層の
パターン形状に対する制約がなく、あらゆるパターン形
状の装置に対して実施可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、化学的機械的研磨法
によって平坦化される半導体装置の表面の平坦性の評価
に好適な、平坦性のシミュレーション方法に関する。

【０００２】

【従来の技術】半導体装置の高集積化に伴い、典型的な
寸法が０．５μｍ以下の微細な配線を形成することが求
められている。このような微細パターンを形成するため
には、製造過程の中で半導体装置の上に形成される凹凸
を平坦化する必要がある。フォトリソグラフィー法を用
いて微細パターンを形成するためには、露光波長を短く
するか、あるいは開口数の大きいレンズを使う必要があ
るが、いずれの場合においても焦点深度が短くなる。こ
のため、微細パターンを凹凸の大きい半導体装置の表面
に形成するのは容易ではなく、パターンの形成に先だっ
て凹凸を平坦化することが必要となる。

【０００３】一方、近年の高性能半導体装置において
は、図１３に例示するように、３層以上の配線層が形成
される場合が多くなってきた。図１３は、４層の配線層
を有する半導体装置の正面断面図である。図１３におい
て、１は半導体基板、２は分離酸化膜、３はＭＯＳＦＥ
Ｔ、４，７，１０，１３は層間絶縁膜、５，８，１１，
１４は接続孔（コンタクトホール）、６，９，１２，１
５は配線層、そして、１６は保護膜である。

【０００４】図１３に示すように、多層の配線層が形成
される場合には、異なる層に属する多数の配線層どうし
が重なり合って、表面が高くなっている部分２０と、配
線層の重なりが少ないために低くなっている部分２１と
が現れる。このため、表面における段差が大きくなる。
このように、半導体装置の微細化と多層化とを両立させ
ることが困難となってきている。

【０００５】この問題を解決する方法として、化学的機
械的研磨法を用いた平坦化法が注目されている。この方
法は、文献１：「S.Sivaram,H.Bath,R.Leggett,A.Maur
y,K.Monnig,R.Tolles;"Solid State Tech.",May,87(199
2)」に紹介されているように、研磨剤を流しながら研磨
布により半導体装置の凸部分だけを選択的に除去するも
のであり、従来の平坦化法に比べて飛躍的に高い平坦度
が得られるという特徴がある。この方法を用いること
で、半導体装置の表面の段差が緩和されるので、多層配
線構造を有する半導体装置においても微細パターンを形
成することができるようになった。

【０００６】

【発明が解決しようとする課題】しかしながら、化学的
機械的研磨法で得られる平坦性は、表面の凹凸の原因と
なる配線層などのパターンに依存しており、大きいパタ
ーンについては平坦性が得られにくく、また同じ大きさ
のパターンであっても、孤立したものと密集したもので
は孤立したパターンの方が平坦性が得られやすいという
特性がある。このため、実際の半導体装置に応用した場
合には、図１４に示すように、パターン密度の高い部分
３０と低い部分３１との間で、段差が発生する場合があ
った。

【０００７】化学的機械的研磨法による平坦化法を用い
て研磨した後に残留する段差は、研磨時間や研磨圧力な
どの加工条件に依存しており、研磨時間を増やして研磨
量を大きくすることによって、平坦性を向上させること
が可能である。しかしながら、配線層などのパターン
は、通常において半導体装置ごとに異なるため、所望の
平坦性を得るために必要とされる研磨条件は、装置の品
種ごとに研磨を試み、その平坦度を評価することによっ
て決定する必要があった。研磨条件によって研磨量も異
なるため、層間絶縁膜４，７，１０，１３の膜厚や構造
は、研磨条件が定まるまでは決められなかった。

【０００８】このように化学的機械的研磨法は、有効な
平坦化手法ではあるが、製品ごとに実験的な方法で研磨
条件を決める必要があり、多くの品種に対して応用する
ことが困難であった。

【０００９】化学的機械的研磨法について、実験ではな
く計算機シミュレーションにより、その平坦性が予測で
きれば広範囲な応用が可能となる。個々のパターンと平
坦性との関係については、例えば、文献２：「J.Warnoc
k,J."Electronchem.Soc.",vol.138,2398(1991)」にモデ
ルが与えられており、いくつかのテストパターンについ
ては実測値と一致することが示されている。

【００１０】しかしながら、実際の半導体装置は、おび
ただしい数の微細パターンを有しており、しかも、その
配置は様々であるために、文献２に開示されている手法
を用いて、実際の半導体装置に対する平坦性を求めるこ
とは殆ど不可能であった。

【００１１】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、例えば表面に
凹凸をもたらす配線層等のパターンが多様である多種類
の半導体装置など、表面の凹凸のパターンが多種類の研
磨対象物に対して、平坦性の評価を可能にする平坦性の
シミュレーション方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】第１の発明の方法は、表
面に凹凸を有する対象物の当該表面を研磨によって平坦
化する過程を計算機上で模擬する平坦性のシミュレーシ
ョン方法において、(a)前記表面を複数のセルに観念上
分割する工程と、(b)前記複数のセルの各１ごとに、セ
ル内の最も高い部分の高さを算出する工程と、(c)前記
複数のセルの各１ごとに、セル内に占める前記部分の面
積率と、当該セルとその周辺のセルにおける前記高さと
にもとづいて、当該セルにおける研磨速度を算出する工
程と、(d)前記複数のセルの各１ごとに、前記研磨速度
にもとづいて、前記高さをつぎの時刻における高さに更
新する工程と、を備え、所定の終了条件を満たすまで、
前記工程(b)ないし(d)を１回以上実行することを特徴と
する。

【００１３】第２の発明の方法は、第１の発明の平坦性
のシミュレーション方法において、前記工程(c)が、(c-
1)前記複数のセルの各１ごとに、当該各１における前記
面積率を当該各１における前記高さにもとづいて算出す
る工程と、(c-2)前記複数のセルの各１ごとに、当該各
１における研磨速度を、前記工程(c-1)で算出された当
該各１における前記面積率と、当該各１とその周辺のセ
ルにおける前記高さとにもとづいて算出する工程と、を
備えることを特徴とする。

【００１４】第３の発明の方法は、第２の発明の平坦性
のシミュレーション方法において、(e)前記工程(b)に先
だって、前記複数のセルの各１ごとに、セル内に凸部が
初期に占める面積占有率を当該凸部の種類ごとに算出す
る工程、をさらに備え、前記工程(c-1)が、(c-1-1)前記
複数のセルの各１ごとに、当該各１における前記高さと
前記凸部の種類ごとの初期高さとを比較することによっ
て、当該各１における前記高さ以上の初期高さを有する
凸部の種類を特定する工程と、(c-1-2)前記複数のセル
の各１ごとに、前記工程(c-1-1)で特定された種類の前
記凸部の前記面積占有率の総和を前記面積率として付与
する工程と、を備えることを特徴とする。

【００１５】第４の発明の方法は、第１の発明の平坦性
のシミュレーション方法において、(e)前記工程(b)に先
だって、前記複数のセルの各１ごとに、セル内に凸部が
初期に占める面積占有率を算出する工程、をさらに備
え、前記工程(c)における前記面積率として、前記面積
占有率を用いることを特徴とする。

【００１６】第５の発明の方法は、第３または第４の発
明の平坦性のシミュレーション方法において、(f)前記
工程(e)に先だって、半導体装置の製造に使用され当該
半導体装置の表面に凹凸を形成するもとになるパターン
レイアウトデータを読み取る工程、をさらに備え、前記
工程(e)は、前記パターンレイアウトデータにもとづい
て前記面積占有率を算出することを特徴とする。

【００１７】第６の発明の方法は、第１の発明の平坦性
のシミュレーション方法において、前記工程(c)が、(c-
1)前記複数のセルの各１ごとに、セルが平坦でなけれ
ば、当該セルにおける前記面積率ｄに対して、当該セル
における前記研磨速度ｒを、ｒ＝ｒ₀・ｇ／ｄで与え、
平坦であれば、ｒ＝ｒ₀・ｇで与える工程、を備え、こ
こで、前記ｒ₀はすべてのセルが平坦であるときの研磨
速度であり、前記ｇは前記研磨速度を算出する対象とな
るセルおよびその周辺のセルにおける前記高さの関数で
あり、平均的に周辺のセルの方が低いほど１よりも大き
くなり、高いほど１よりも小さく０に近づくように設定
されていることを特徴とする。

【００１８】第７の発明の方法は、第６の発明の平坦性
のシミュレーション方法において、前記関数ｇが、前記
研磨速度ｒを算出する対象となるセルの前記高さｈ₀と
周辺のＮ個のセルの前記高さをそれぞれｈ（１）、・・
・、ｈ（Ｎ）とするとき、正の定数ｃを用いて、ｇ＝１
＋ｃ・｛Ｎ・ｈ₀−ｈ（１）・・・−ｈ（Ｎ）｝で与
え、ｇ＜０となるセルに対しては、ｇ＝０とし、しか
も、すべてのセルにわたるｇの平均値が１となるよう
に、ｇ＝０となるセルの周辺のセルに対するｇの値を補
正することを特徴とする。

【００１９】第８の発明の方法は、第１の発明の平坦性
のシミュレーション方法において、前記工程(a)におい
て、前記複数のセルの各１の大きさが、略１０μｍ四方
ないし略１ｍｍ四方の範囲となるように、分割が行われ
ることを特徴とする。

【００２０】

【作用】第１の発明の方法では、例えば半導体装置など
の研磨対象物の表面をセルに分割し、セルごとの最も高
い部分の面積率と周辺のセルを含めた高さとにもとづい
て、セルごとの研磨速度が算出される。このため、表面
の凹凸のパターンが多様なあらゆる研磨対象物に対して
適用が可能である。したがって、半導体装置を対象物と
する場合には、半導体装置の表面に凹凸をもたらす配線
層等のパターンの形状に制約がなく、あらゆるパターン
を有する半導体装置に対して平坦性の評価を行うことが
できる。

【００２１】第２の発明の方法では、セル内の最も高い
部分の面積率が、時刻が進行する度に、更新される高さ
にもとづいて算出される。このため、例えば複数の配線
層を備える等のために、研磨の進行にともなって表面の
凹凸のパターンが変化する表面形状が複雑な半導体装置
をも、シミュレーションの対象とすることができる。

【００２２】第３の発明の方法では、表面の凸部がセル
内に初期に占める面積占有率を凸部の種類ごとにあらか
じめ算出しておき、時刻が進行する度に、セルの高さと
凸部の種類ごとの初期の高さとを比較した結果にもとづ
いて、面積占有率を適宜加算することによって面積率が
算出される。すなわち、研磨の進行にともなって表面の
凹凸のパターンが段階的に変化する対象物に対するシミ
ュレーションが、少ない演算量で簡単に行われる。

【００２３】第４の発明の方法では、表面の凸部が各セ
ル内に初期に占める面積占有率をあらかじめ算出してお
き、この面積占有率を面積率として用いる。すなわち、
各セルにおける面積率は、時刻の進行に関わりなく固定
される。このため、例えば一層の配線層のみを備える半
導体装置など、研磨の進行にともなって表面の凹凸のパ
ターンが変化しない比較的簡単な対象物に対するシミュ
レーションが、さらに無駄のない少ない演算量で簡単に
行われる。

【００２４】第５の発明の方法では、シミュレーション
の対象とされる半導体装置の製造に用いられるパターン
レイアウトにもとづいて各セルにおける面積占有率が算
出される。このため、半導体装置に対するシミュレーシ
ョンを実行する際に、面積占有率の算出のために、特別
なデータを作成する必要がない。

【００２５】第６の発明の方法では、研磨速度が簡単な
演算式にもとづいて算出されるので、短時間で能率よく
シミュレーションが行われる。しかも、研磨速度が面積
率に反比例するという経験則を反映しており、しかも、
セルの高さが周辺よりも平均的に高ければ研磨が早く進
行し、低ければ遅く進行するという経験事実をも取り入
れているために、精度の良い結果を得ることができる。

【００２６】第７の発明の方法では、関数ｇがセルの高
さの差の一次関数で与えられるので、演算時間がさらに
短縮される。しかも、実証試験で確認されたように、十
分に精度のよい結果が得られる。

【００２７】第８の発明の方法では、セルの大きさが、
現実の研磨布の柔軟度の範囲において、精度を著しく悪
くすることなくしかも不必要に演算時間を長くしない適
度な範囲に設定されている。すなわち、適度な精度でし
かも能率よくシミュレーションが実行される。

【００２８】

【実施例】

＜第１実施例＞図１は、第１実施例のシミュレーション
方法における処理の流れを示すフローチャートである。
この方法では、まずステップＳ１において、配線層など
の段差を発生させるもとになるパターンレイアウトデー
タを読み込む。パターンレイアウトデータは、フォトリ
ソグラフィーで使用されるフォトマスクを作るためのデ
ータであり、半導体装置を製造する際には、必ず作成さ
れるものである。すなわち、シミュレーションを実行す
るために新たに準備する必要はない。また、ステップＳ
１では、半導体装置のチップサイズなどに関するデータ
もあわせて読み込まれる。

【００２９】つづく、ステップＳ２では、図２に例示す
るように、評価の対象とされる半導体装置を、観念上、
複数個のセルに分割する。セルの個数は、一般には研磨
布の特性や、半導体装置の大きさ（チップサイズ）に依
存するが、後述する理由によって、セル１個あたりの大
きさが１０μｍから１０００μｍ四方程度の大きさにな
るように決めるのが望ましい。このことは、通常のチッ
プサイズを有する半導体装置に対しては、１００個から
１，０００，０００個程度のセルに分割することに相当
する。

【００３０】図２に例示するように、半導体装置の分割
は、好ましくは矩形のセルが縦横に配列するようにマト
リクス状に行われる。以下において、各セルは、配列方
向の一つであるｘ方向の位置をｉ、配列方向のもう一つ
の方向であるｙ方向の位置をｊとして、座標（ｉ，ｊ）
で識別する。図２において、１１１はセル（ｉ，ｊ）、
１１０はセル（ｉ−１，ｊ）とセル（ｉ，ｊ）の境界、
１１２はセル（ｉ，ｊ）とセル（ｉ＋１，ｊ）の境界、
１１３はセル（ｉ，ｊ−１）とセル（ｉ，ｊ）の境界、
そして、１１４はセル（ｉ，ｊ）とセル（ｉ，ｊ＋１）
の境界である。

【００３１】図３に、セル１１１における表面形状の一
例を示す。図３において、１０１は半導体基板１の上に
形成された配線層、１０２は配線層１０１を覆う絶縁
層、そして、３０１は絶縁層１０２の表面における凸部
である。図３（ａ）の縦断面図に示すように、配線層１
０１が半導体基板１の上に一層だけ形成された半導体装
置の表面は、配線層１０１が存在しない領域上の表面を
基準として、配線層１０１が存在する領域上に、配線層
１０１の高さに略相当する一定量だけ突出する凸部３０
１が形成されたものとして、近似的、模式的に把握する
ことができる。

【００３２】凸パターンすなわち表面上を凸部３０１が
占める領域は、配線層１０１のパターンを反映してい
る。すなわち、凸パターンは、配線層１０１自身とその
側壁に絶縁層１０２を所定の厚さ分付加することで形成
される領域に相当する。

【００３３】図３（ｂ）は、セル１１１における凸パタ
ーンを示している。図３においてハッチングを施された
領域が、表面上の凸部３０１が占める領域に相当する。
上述した図３（ａ）は、図３（ｂ）に示すＡ−Ａ切断線
に沿った断面図に相当する。

【００３４】ステップＳ２では、半導体装置のセルへの
分割とともに、各セルごとの凸パターン密度すなわち凸
パターンの占有率（面積占有率）の計算も行われる。セ
ル１１１の例では、凸パターン密度は、図３（ｂ）の４
本の境界線１１０、１１４、１１２、１１３に囲まれた
セル１１１の総面積に対する、セル１１１内に凸部３０
１が占める領域、すなわち図３（ｂ）においてハッチン
グが施されたセル１１１内の領域の面積の比率として算
出される。凸部３０１が占める領域は、ステップＳ１で
読み込まれた、パターンレイアウトデータにもとづいて
算出される。

【００３５】つぎに、ステップＳ３において、セルごと
に研磨速度の計算が行われる。研磨速度の計算はつぎの
手順で行われる。セル（ｉ，ｊ）での研磨速度をｒ
（ｉ，ｊ）、半導体基板１の全体を通じて凸パターンが
全くないときの絶縁膜１０２の研磨速度をｒ₀、凸パタ
ーン密度をｄ（ｉ，ｊ）、そして、ある時刻でのセルの
高さをｈ（ｉ，ｊ）と表記する。

【００３６】このとき、セル（ｉ，ｊ）で凸パターンが
存在する状態、つまり、ｄ（ｉ，ｊ）＞０、および、ｈ
（ｉ，ｊ）＞０での研磨速度ｒ（ｉ，ｊ）を、ｒ（ｉ，
ｊ）＝ｒ₀・ｇ（ｉ，ｊ）／ｄ（ｉ，ｊ）という簡単な
関係式にもとづいて算出する。凸パターンが消失した
後、すなわち、ｈ（ｉ，ｊ）≦０のとき、または、セル
（ｉ，ｊ）にはじめから凸パターンが存在しない場合、
すなわち、ｄ（ｉ，ｊ）＝０のときには、研磨速度はｒ
（ｉ，ｊ）＝ｒ₀・ｇ（ｉ，ｊ）で与えられる。

【００３７】ステップＳ３では、これらの数式にもとづ
いて、セル（ｉ，ｊ）毎に研磨速度が算出される。ここ
で、係数ｇ（ｉ，ｊ）は、セル（ｉ，ｊ）とその周辺の
セルの高さによって決まる加速係数である。

【００３８】研磨速度ｒ（ｉ，ｊ）が凸パターン密度ｄ
（ｉ，ｊ）に反比例するという考え方は、図４の縦断面
図に示すように、凸部３０１によってのみ研磨布２０１
が支えられており、したがって研磨布２０１に印加され
る圧力が、凸部３０１に集中するとするという仮定にも
とづいている。図４において、２０２は研磨布２０１を
支持するとともに圧力を印加する定盤である。

【００３９】図５は、パターン密度（パターン占有率）
と研磨速度の関係を実験的に調べた結果を示すグラフで
ある。図５において、横軸は％単位のパターン占有率、
縦軸は任意の単位で表示した研磨速度である。図５か
ら、パターン占有率と研磨速度がほぼ反比例の関係にあ
ることがわかる。

【００４０】加速係数ｇ（ｉ，ｊ）は周辺のセルよりも
高いセルの研磨速度は大きく、低いセルの研磨速度は小
さいことに対応した係数であり、ゼロまたは正の実数で
ある。また、加速係数ｇ（ｉ，ｊ）は、すべてのセル
（ｉ，ｊ）にわたるその平均値が「１」になるように定
められる。周辺よりも高い凸パターンの研磨速度が大き
く、低い凸パターンの研磨速度が小さいことは実験的に
も明かであり、上述した文献２にも開示されている。

【００４１】この実施例では、各セルにおいて研磨の進
行にともなって変化する高さｈ（ｉ，ｊ）を用いて、セ
ル（ｉ，ｊ）およびその周辺のセル（ｉ’，ｊ’）にお
けるある時刻での高さｈ（ｉ，ｊ）、ｈ（ｉ’，ｊ’）
の関数として、この加速係数ｇ（ｉ，ｊ）を定める点に
特徴がある。すなわち、文献２に開示されるように、個
々の凸パターン自身の高さを参照するものではない。

【００４２】加速係数ｇ（ｉ，ｊ）の計算方法は、一般
には、セルの大きさや研磨条件に依存するが、演算が簡
単で早く、しかも良好な結果を与える例として、つぎの
数式１で加速係数ｇ（ｉ，ｊ）を与えることができる。

【００４３】すなわち、ｇ（ｉ，ｊ）＝１＋ｃ（４ｈ
（ｉ，ｊ）−ｈ（ｉ−１，ｊ）−ｈ（ｉ＋１，ｊ）−ｈ
（ｉ，ｊ−１）−ｈ（ｉ，ｊ＋１））・・・（数式
１）、である。

【００４４】この定義式は、セル（ｉ，ｊ）と隣接する
４つのセルとの間の高さの差（段差）を計算し、その平
均値に比例して加速係数ｇ（ｉ，ｊ）が変化するとの近
似にもとづいている。この定義式において、第二項が
「−１」より小さい場合、すなわちそのままでは加速係
数ｇ（ｉ，ｊ）が負となる場合には、ｇ（ｉ，ｊ）＝０
とする。なお、係数ｃは、研磨条件やセルの大きさによ
って決まる正の係数である。

【００４５】この定義式に従えば、セル（ｉ，ｊ）の高
さｈ（ｉ，ｊ）が、周辺のセルの高さよりも平均的に高
い場合には、加速係数ｇ（ｉ，ｊ）は「１」以上の値と
なり、逆に低い場合には、「０」から「１」の範囲の値
となる。加速係数が、ｇ（ｉ’，ｊ’）＝０となるよう
なセル（ｉ’，ｊ’）が存在する場合には、加速係数ｇ
（ｉ，ｊ）のすべてのセルにわたる平均値は、そのまま
では「１」にならない。この場合には、セル（ｉ’，
ｊ’）の近傍のセルにおける加速係数を適宜調整するこ
とで、加速係数ｇ（ｉ，ｊ）の平均値が「１」となるよ
うにする。

【００４６】つづくステップＳ４では、以上の方法で求
められたセルごとの研磨速度にもとづいて、各セルの高
さｈ（ｉ，ｊ）を、一定時間Δｔを経過後のセルの高さ
で更新する。すなわち、更新される前の高さｈ（ｉ，
ｊ）をｈ’（ｉ，ｊ）として、更新後の高さｈ（ｉ，
ｊ）を、ｈ（ｉ，ｊ）＝ｈ’（ｉ，ｊ）−ｒ（ｉ，ｊ）
・Δｔ、で与える。

【００４７】つぎに、ステップＳ５では、時刻ｔを更新
する。すなわち、更新前の時刻ｔをｔ’として、更新後
の時刻ｔを、ｔ＝ｔ’＋Δｔ、で与える。

【００４８】つづくステップＳ６では、時刻ｔが、あら
かじめ設定される研磨時間ｔ₀に達しているかどうかを
判断する。研磨時間ｔ₀に達していなければ、処理はス
テップＳ３へと戻る。すなわち、時刻ｔが研磨時間ｔ₀
に達するまで、時刻をΔｔずつ進めつつステップＳ３〜
ステップＳ５までの処理を反復する。

【００４９】時刻ｔが研磨時間ｔ₀に達すると、処理は
ステップＳ７へと移行し、各セル（ｉ，ｊ）ごとの最終
的な高さｈ（ｉ，ｊ）を計算結果として出力する。各セ
ルの間で、出力された最終的な高さｈ（ｉ，ｊ）を比較
することによって、研磨後の平坦性を知ることができ
る。

【００５０】ここで、セルの分割数の好ましい大きさに
ついて説明する。分割数を規定するのは、研磨布２０１
の硬さである。研磨布２０１は、凸部３０１で押される
と湾曲する。その湾曲のおよぶ水平方向の距離は、硬い
研磨布では約１ｍｍ、柔軟なものでは約１００μｍ程度
である。したがって、硬い研磨布を想定しても、１個の
セルが１ｍｍを超えるような大きさでは、精度の高いシ
ミュレーションには適しない。すなわち、精度の高いシ
ミュレーションのためには、セルのサイズは１ｍｍ四方
以下であることが望ましい。

【００５１】一方、湾曲が及ぶ範囲に比べて十分に小さ
いある限度を超えて、セルのサイズを小さくすると、シ
ミュレーションの精度の向上には余り寄与せず、しか
も、セルの個数が膨大なものとなるために計算時間が不
必要に長くなる。柔軟な研磨布を想定しても、その限度
は約１０μｍ程度である。

【００５２】すなわち、様々な研磨布を想定した上で、
セルの好ましいサイズは、約１０μｍ〜約１ｍｍ程度で
あると結論される。半導体装置（チップ）の大きさが、
代表的な約１０ｍｍ角である場合には、セルのサイズに
関するこの範囲の値は、セルの分割数を、約１００〜約
１，０００，０００の範囲に設定することに相当する。

【００５３】＜第２実施例＞第１実施例では段差を作る
凸パターンが１種類（一層）の場合について述べた。そ
の場合には、各セルの初期の高さはすべて同一である。
しかしながら、第１実施例の方法を、拡張することによ
って、二層以上の段差が存在する半導体装置に対しても
同様にシミュレーションを実行することが可能である。

【００５４】ここでは、一例として、図６の縦断面図に
示すように、高さがｈ１である第１層の配線層１０１
と、高さがｈ２である第２層の配線層１０３との、二層
の配線層を備えた半導体装置を対象としたシミュレーシ
ョン方法について説明する。図６において、１０４は、
第１層の絶縁層１０２の上に堆積する第２層の絶縁層で
ある。図６に示すように、この半導体装置では、凸部に
は、配線層１０１に対応する高さｈ１の凸部１０５、配
線層１０３に対応する高さｈ２の凸部１０６、および、
双方の配線層が重複した領域に対応する高さｈ１２（＝
ｈ１＋ｈ２）の凸部１０７の三種類が存在する。

【００５５】図７は、一般に二層以上の断線層が存在す
る半導体装置を対象としたシミュレーション方法におけ
る、処理の流れを示すフローチャートである。この方法
では、まずステップＳ１１において、配線層などの段差
を発生させるもとになるパターンレイアウトデータを読
み込む。また、ステップＳ１１では、半導体装置のチッ
プサイズなどに関するデータもあわせて読み込まれる。

【００５６】つづくステップＳ１２では、図１のフロー
チャートにおけるステップＳ２と同様に、評価の対象と
される半導体装置を、図２に示したように観念上、複数
個のセルに分割する。さらに、各セル（ｉ，ｊ）ごと
に、３種類の凸部の高さｈ１（ｉ，ｊ）、ｈ２（ｉ，
ｊ）、ｈ１２（ｉ，ｊ）を算出するとともに、各凸部の
セル内での占有率、すなわち初期の凸パターン密度を算
出する。

【００５７】すなわち、高さｈ１（ｉ，ｊ）、ｈ２
（ｉ，ｊ）、および、ｈ１２（ｉ，ｊ）の凸部に対応す
る初期の凸パターン密度を、それぞれ、ｄ１（ｉ，
ｊ）、ｄ２（ｉ，ｊ）、および、ｄ１２（ｉ，ｊ）とし
て、これらの凸パターン密度ｄ１（ｉ，ｊ）、ｄ２
（ｉ，ｊ）、および、ｄ１２（ｉ，ｊ）が算出される。
ただし、各凸パターンは、それよりも高い凸パターンを
すべて包含するものとする。

【００５８】図８に、セル（ｉ，ｊ）における凸パター
ンを模式的に示す。図８（ａ）は、図６の半導体装置の
縦断面を模式的に示しており、図８（ｂ）〜図８（ｄ）
は、各凸パターンの平面形状をハッチングで示してい
る。なお、図８では、高さｈ２（ｉ，ｊ）が高さｈ１
（ｉ，ｊ）よりも高い例を示している。

【００５９】図８（ｂ）におけるハッチングは、高さｈ
１２（ｉ，ｊ）の凸部１０７のパターンを示している。
このパターンのセル（ｉ，ｊ）における占有率が、初期
の凸パターン密度ｄ１２（ｉ，ｊ）に相当する。図８
（ｃ）におけるハッチングは、高さｈ２（ｉ，ｊ）の凸
部１０６とそれよりも高い凸部１０７の双方のパターン
を示している。このパターンのセル（ｉ，ｊ）における
占有率が、初期の凸パターン密度ｄ２（ｉ，ｊ）に相当
する。

【００６０】さらに、図８（ｄ）におけるハッチング
は、高さｈ１（ｉ，ｊ）の凸部１０５とそれよりも高い
凸部１０６および凸部１０７を合わせたパターンが描か
れている。このパターンのセル（ｉ，ｊ）における占有
率が、初期の凸パターン密度ｄ１（ｉ，ｊ）に相当す
る。以上の要領で、セルごとの初期の凸パターン密度ｄ
１（ｉ，ｊ）、ｄ２（ｉ，ｊ）、および、ｄ１２（ｉ，
ｊ）が算出される。

【００６１】つぎに、ステップＳ１３へ移行し、現在時
刻での高さｈ（ｉ，ｊ）にもとづいて、現在時刻での凸
パターン密度ｄ（ｉ，ｊ）を計算する。図９は、ステッ
プＳ１３の処理の流れを詳細に示すフローチャートであ
る。まず、ステップＳ２１において、第１層の配線層１
０１と第２層の配線層１０２との間でいずれが高いかを
判別する。図８に示した装置例では、ｈ２（ｉ，ｊ）＞
ｈ１（ｉ，ｊ）であるために、処理はステップＳ２２へ
と移行する。

【００６２】ステップＳ２２では、高さｈ（ｉ，ｊ）と
高さｈ２（ｉ，ｊ）との間で大きさの比較が行われる。
研磨が浅くしか進んでいないために、高さｈ（ｉ，ｊ）
が高さｈ２（ｉ，ｊ）よりも大きければ、処理はステッ
プＳ３３へと進み、凸パターンｄ（ｉ，ｊ）としてｄ１
２（ｉ，ｊ）が与えられる。研磨がある程度以上に進行
していて、高さｈ（ｉ，ｊ）が高さｈ２（ｉ，ｊ）以下
であれば、処理はステップＳ２３へと移行する。

【００６３】ステップＳ２３では、高さｈ（ｉ，ｊ）が
高さｈ１（ｉ，ｊ）と比較される。そして、高さｈ
（ｉ，ｊ）が高さｈ１（ｉ，ｊ）よりも大きければ、処
理はステップＳ３２へと進み、凸パターン密度ｄ（ｉ，
ｊ）としてｄ１（ｉ，ｊ）が付与される。逆に、高さｈ
（ｉ，ｊ）が高さｈ１（ｉ，ｊ）以下であれば、処理は
ステップＳ３１へと進み、凸パターン密度ｄ（ｉ，ｊ）
としてｄ２（ｉ，ｊ）が付与される。

【００６４】以上は、高さｈ１（ｉ，ｊ）が高さｈ２
（ｉ，ｊ）よりも高くない場合の処理の流れであるが、
高さｈ１（ｉ，ｊ）が高さｈ２（ｉ，ｊ）よりも高い場
合には、処理はステップＳ２１からステップＳ２４へと
移行する。そして、ステップＳ２４、Ｓ２５、Ｓ３５、
Ｓ３４では、上述したステップＳ２２、Ｓ２３、Ｓ３
１、Ｓ３２の処理において、あたかもｈ１（ｉ，ｊ）と
ｈ２（ｉ，ｊ）とを置き換えた処理が実行される。

【００６５】このように、各セルにおける凸パターン密
度ｄ（ｉ，ｊ）が、その時点におけるセルの高さｈ
（ｉ，ｊ）以上の初期高さを有する凸部の占有率の総和
として与えられる。後続するステップＳ１４〜ステップ
Ｓ１８では、図１のステップＳ３〜ステップＳ７と同様
に処理が行われる。すなわち、ステップＳ３〜ステップ
Ｓ７では、凸パターン密度ｄ（ｉ，ｊ）は時刻には依存
しない値であったものが、ステップＳ１４〜ステップＳ
１８では、時刻に依存する値である点のみが異なり、他
は全く同様に処理される。

【００６６】以上の処理手順によって、二層の配線層を
有する半導体装置における平坦化の評価が計算機上で実
行可能となる。

【００６７】＜実証データ＞図１０から図１２に第１実
施例の方法を用いて、シミュレーションを実行した結果
を示す。このシミュレーションでは、高さ０．６μｍの
配線パターン１０１の上に、酸化膜で構成される厚さ２
μｍの絶縁層１０２が形成されている半導体装置を対象
とした。また、加速係数ｇ（ｉ，ｊ）は数式１で定義
し、その係数ｃは０．３μｍ^-1とした。

【００６８】図１０は、研磨を行う前の凸パターン密度
の半導体装置（チップ）全体にわたる分布を示す。これ
に対して、図１１は、シミュレーションを実行すること
によって、絶縁層１０２を０．８μｍの厚さ分研磨した
後に得られるセルごとの高さの分布を示している。

【００６９】図１１におけるＡ−Ａ’断面、およびＢ−
Ｂ’断面における高さのプロフィールを図１２のグラフ
に示す。図１２には、シミュレーション対象とした半導
体装置と同一構造の半導体装置について研磨実験を行っ
て得られた実測値が、比較のために並記されている。図
１２において、実線１２０はシミュレーションによって
得られたＡ−Ａ’断面プロフィールであり、白丸符号１
２２はこれと比較すべきＡ−Ａ’断面に沿った実測値で
ある。また、点線１２１はシミュレーションによって得
られたＢ−Ｂ’断面プロフィールであり、白角符号１２
３はこれと比較すべきＢ−Ｂ’断面に沿った実測値であ
る。

【００７０】図１２に示すように、いずれのプロフィー
ルにおいても、シミュレーションの結果と実測値とは良
好な一致を示している。すなわち、実施例のシミュレー
ション方法が、精度の高い方法であることが実証され
た。また、このことは同時に、二層以上の配線層を有す
る半導体装置に関する第２実施例の方法についても、同
様に実測値との良好な一致が得られることを十分に予測
させるものである。

【００７１】＜実施例の方法の利点＞以上に示したよう
に、実施例のシミュレーション方法では、セルごとの凸
パターン密度にもとづいて計算が行われているために、
あらゆるパターンレイアウトに対して適用が可能であ
る。また好ましいセルの数は１００から高々１，００
０，０００程度の範囲であるから、集積回路上のすべて
のパターンを対象とする従来のシミュレーション方法に
比べて計算時間がはるかに短い。このため、図１０〜図
１２に実証データを示したように、現実の半導体装置へ
の適用が可能であり、しかも高い精度での評価が可能で
ある。

【００７２】したがって、実施例のシミュレーション方
法を用いることによって、現実の半導体装置に対して、
実際に研磨を行うことなく計算機上で、研磨後の平坦性
を研磨時間に応じて、言い換えれば研磨量に応じて、し
かも精度良く予測することができる。既に述べたよう
に、従来では実験を行い、それにもとづいて研磨条件を
決めた後に、層間絶縁膜の構造を研磨条件に応じて設計
していた。これに対して、実施例のシミュレーション方
法を用いることによって、必要とされる平坦性を満たす
ための研磨量を実験を行うことなく決定することができ
るため、層間絶縁膜の構造をあらかじめ設計することが
可能となる。すなわち、設計に要する工数、コストを大
幅に削減することが可能となる。

【００７３】＜変形例＞ （１） 第２実施例では、二層の配線層を有する半導体
装置を評価対象とする例を示したが、三層以上の配線層
を有する半導体装置に対しても、図９に示したステップ
Ｓ１３の処理を拡張することによって容易に評価可能で
ある。すなわち、一般に複数層の配線層を有する半導体
装置に対しては、凸部１０７のような配線層の重複領域
に対応する凸パターンを含めたＮ段階の凸パターンの高
さ：ｈ１≦ｈ２≦・・・・≦ｈＮ（３≦Ｎ）と、現時点
での高さｈ（ｉ，ｊ）とを比較するとよい。そして、高
さｈ（ｉ，ｊ）がいずれの段階の間に位置するかを判定
し、その結果に応じて、高さｈ（ｉ，ｊ）以上の初期高
さを有する凸部の占有率の総和を、その時点の凸パター
ン密度ｄ（ｉ，ｊ）へ付与するとよい。

【００７４】（２） 変形例（１）を含めて以上の実施
例では、研磨の進行にともなって表面の凹凸のパターン
が段階的に変化する半導体装置を対象とするものであっ
た。しかしながら、一般に表面の凹凸のプロフィールが
段階的でない場合にも、プロフィールに関するデータを
準備しておけば、各時点で高さがｈ（ｉ，ｊ）である部
分の面積率、言い替えると、プロフィールを高さｈ
（ｉ，ｊ）の平面で切断した切断面の面積率を、凸パタ
ーン密度ｄ（ｉ，ｊ）として与えることによって、同様
の手順でシミュレーションが実行可能である。

【００７５】（３） 第１および第２実施例では、加速
係数ｇ（ｉ，ｊ）を数式１の定義式で与えた。しかしな
がら、加速係数ｇ（ｉ，ｊ）は、一般に、セル（ｉ，
ｊ）の高さが周辺のセルの高さよりも平均的に高いほど
「１」よりも大きくなり、逆に低いほど「１」よりも小
さくなり「０」に近づくように、複数のセルの各時刻に
おける高さの関数として与えられ、しかも、すべてのセ
ルにわたる平均値が１になるように設定されておればよ
い。

【００７６】例えば、数式１ではセル（ｉ，ｊ）の周辺
のセルとしては、セル（ｉ，ｊ）に隣接する４個のセル
のみを考慮しているが、一般にセル（ｉ，ｊ）を中心と
する一定範囲の中のセルを考慮してもよい。その際に
は、例えば、セル（ｉ，ｊ）からの距離が大きいセルほ
ど、重み（数式１の係数ｃに相当する）を軽くしてもよ
い。また、数式１では、高さの差の一次関数となってい
るが、一般には他の関数で与えてもよい。

【００７７】（４） 以上の説明では、研磨の対象物と
して半導体装置を例としたが、半導体装置に限らず、表
面に凹凸を有する対象物を研磨布ないし相当物を用いて
研磨する過程を模擬する手法として、広く一般に使用可
能である。

【００７８】

【発明の効果】第１の発明の方法では、研磨対象物の表
面をセルに分割し、セルごとの最も高い部分の面積率と
周辺のセルを含めた高さとにもとづいて、セルごとの研
磨速度が算出される。このため、半導体装置を対象とす
る場合に、半導体装置の表面に凹凸をもたらす配線層等
のパターンの形状に制約がなく、あらゆるパターンを有
する半導体装置に対してシミュレーションの実行が可能
である。

【００７９】半導体装置にこの方法を用いることによっ
て、従来は実験的な手法により求めていた平坦性を予測
することが可能になり、製品ごとに行われていた実験的
な最適化作業を軽減できるのみならず、例えば層間絶縁
膜の膜厚や構造などをあらかじめ見積もることができる
ようになる。

【００８０】第２の発明の方法では、セル内の最も高い
部分の面積率が、時刻が進行する度に、更新される高さ
にもとづいて算出される。このため、研磨の進行にとも
なって表面の凹凸のパターンが変化する対象物に対して
も、シミュレーションを実行することができる。

【００８１】第３の発明の方法では、表面の凸部がセル
内に初期に占める面積占有率を凸部の種類ごとにあらか
じめ算出しておき、時刻が進行する度に、セルの高さと
凸部の種類ごとの初期の高さとを比較した結果にもとづ
いて、面積占有率を適宜加算することによって面積率が
算出される。このため、研磨の進行にともなって表面の
凹凸のパターンが段階的に変化する対象物に対するシミ
ュレーションが、少ない演算量で簡単に行われる。

【００８２】第４の発明の方法では、表面の凸部が各セ
ル内に初期に占める面積占有率をあらかじめ算出してお
き、この面積占有率を面積率として用いるので、研磨の
進行にともなって表面の凹凸のパターンが変化しない対
象物に対するシミュレーションが、無駄のない少ない演
算量で簡単に行われる。

【００８３】第５の発明の方法では、シミュレーション
の対象とされる半導体装置の製造に用いられるパターン
レイアウトにもとづいて各セルにおける面積占有率が算
出される。このため、半導体装置に対するシミュレーシ
ョンを実行する際に、面積占有率の算出のために特別な
データを作成する必要がないので、設計および製造にお
ける作業性がさらに向上する。

【００８４】第６の発明の方法では、研磨速度が簡単な
演算式にもとづいて算出されるので、短時間で能率よく
シミュレーションが行われる。しかも、研磨速度が面積
率に反比例するという経験則を反映しており、しかも、
セルの高さが周辺よりも平均的に高ければ研磨が早く進
行し、低ければ遅く進行するという経験事実をも取り入
れているために、精度の良い結果を得ることができる。

【００８５】第７の発明の方法では、関数ｇがセルの高
さの差の一次関数で与えられるので、演算時間がさらに
短縮される。しかも、実証試験で確認されたように、十
分に精度のよい結果が得られる。

【００８６】第８の発明の方法では、セルの大きさが、
現実の研磨布の柔軟度の範囲において、精度を著しく悪
くすることなくしかも不必要に演算時間を長くしない適
度な範囲に設定されている。すなわち、適度な精度でし
かも能率よくシミュレーションを実行可能である。

【図面の簡単な説明】

【図１】 第１実施例の方法の手順を示すフローチャー
トである。

【図２】 図１のステップＳ２の処理を説明する説明図
である。

【図３】 対象となる半導体装置の表面部分の構造を示
す図である。

【図４】 研磨の過程を説明する模式図である。

【図５】 パターン占有率と研磨速度の実験的関係を示
すグラフである。

【図６】 第２実施例の方法の対象とされる半導体装置
の縦断面図である。

【図７】 第２実施例の方法の手順を示すフローチャー
トである。

【図８】 図６の装置の表面のプロフィールを模式的に
示す模式図である。

【図９】 図７のステップＳ１３の手順を示すフローチ
ャートである。

【図１０】 実証試験に用いられた半導体装置のパター
ン密度の分布図である。

【図１１】 実証試験で得られた高さ分布図である。

【図１２】 実証試験で得られた高さと実測値とを比較
したグラフである。

【図１３】 多層配線を有する半導体装置の縦断面図で
ある。

【図１４】 平坦化処理を行った後の半導体装置の縦断
面図である。

【符号の説明】

１ 半導体基板、１０１，１０３ 配線層、１０２，１
０４ 絶縁層、１０５，１０６，１０７，３０１ 凸
部、１１１ セル、ｈ（ｉ，ｊ） 高さ、ｈ１（ｉ，
ｊ），ｈ２（ｉ，ｊ），ｈ１２（ｉ，ｊ） 高さ（初期
高さ）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 表面に凹凸を有する対象物の当該表面を
   研磨によって平坦化する過程を計算機上で模擬する平坦
   性のシミュレーション方法において、 (a)前記表面を複数のセルに観念上分割する工程と、 (b)前記複数のセルの各１ごとに、セル内の最も高い部
   分の高さを算出する工程と、 (c)前記複数のセルの各１ごとに、セル内に占める前記
   部分の面積率と、当該セルとその周辺のセルにおける前
   記高さとにもとづいて、当該セルにおける研磨速度を算
   出する工程と、 (d)前記複数のセルの各１ごとに、前記研磨速度にもと
   づいて、前記高さをつぎの時刻における高さに更新する
   工程と、 を備え、所定の終了条件を満たすまで、前記工程(b)な
   いし(d)を１回以上実行することを特徴とする平坦性の
   シミュレーション方法。
2. 【請求項２】 請求項１に記載の平坦性のシミュレーシ
   ョン方法において、 前記工程(c)が、 (c-1)前記複数のセルの各１ごとに、当該各１における
   前記面積率を当該各１における前記高さにもとづいて算
   出する工程と、 (c-2)前記複数のセルの各１ごとに、当該各１における
   研磨速度を、前記工程(c-1)で算出された当該各１にお
   ける前記面積率と、当該各１とその周辺のセルにおける
   前記高さとにもとづいて算出する工程と、 を備えることを特徴とする平坦性のシミュレーション方
   法。
3. 【請求項３】 請求項２に記載の平坦性のシミュレーシ
   ョン方法において、 (e)前記工程(b)に先だって、前記複数のセルの各１ごと
   に、セル内に凸部が初期に占める面積占有率を当該凸部
   の種類ごとに算出する工程、 をさらに備え、 前記工程(c-1)が、(c-1-1)前記複数のセルの各１ごと
   に、当該各１における前記高さと前記凸部の種類ごとの
   初期高さとを比較することによって、当該各１における
   前記高さ以上の初期高さを有する凸部の種類を特定する
   工程と、(c-1-2)前記複数のセルの各１ごとに、前記工
   程(c-1-1)で特定された種類の前記凸部の前記面積占有
   率の総和を前記面積率として付与する工程と、を備える
   ことを特徴とする平坦性のシミュレーション方法。
4. 【請求項４】 請求項１に記載の平坦性のシミュレーシ
   ョン方法において、 (e)前記工程(b)に先だって、前記複数のセルの各１ごと
   に、セル内に凸部が初期に占める面積占有率を算出する
   工程、 をさらに備え、 前記工程(c)における前記面積率として、前記面積占有
   率を用いることを特徴とする平坦性のシミュレーション
   方法。
5. 【請求項５】 請求項３または請求項４に記載の平坦性
   のシミュレーション方法において、 (f)前記工程(e)に先だって、半導体装置の製造に使用さ
   れ当該半導体装置の表面に凹凸を形成するもとになるパ
   ターンレイアウトデータを読み取る工程、 をさらに備え、 前記工程(e)は、前記パターンレイアウトデータにもと
   づいて前記面積占有率を算出することを特徴とする平坦
   性のシミュレーション方法。
6. 【請求項６】 請求項１に記載の平坦性のシミュレーシ
   ョン方法において、前記工程(c)が、 (c-1)前記複数のセルの各１ごとに、セルが平坦でなけ
   れば、当該セルにおける前記面積率ｄに対して、当該セ
   ルにおける前記研磨速度ｒを、ｒ＝ｒ₀・ｇ／ｄで与
   え、平坦であれば、ｒ＝ｒ₀・ｇで与える工程、を備
   え、 ここで、前記ｒ₀はすべてのセルが平坦であるときの研
   磨速度であり、前記ｇは前記研磨速度を算出する対象と
   なるセルおよびその周辺のセルにおける前記高さの関数
   であり、平均的に周辺のセルの方が低いほど１よりも大
   きくなり、高いほど１よりも小さく０に近づくように設
   定されていることを特徴とする平坦性のシミュレーショ
   ン方法。
7. 【請求項７】 請求項６に記載の平坦性のシミュレーシ
   ョン方法において、 前記関数ｇが、前記研磨速度ｒを算出する対象となるセ
   ルの前記高さｈ₀と周辺のＮ個のセルの前記高さをそれ
   ぞれｈ（１）、・・・、ｈ（Ｎ）とするとき、正の定数
   ｃを用いて、ｇ＝１＋ｃ・｛Ｎ・ｈ₀−ｈ（１）・・・
   −ｈ（Ｎ）｝で与え、 ｇ＜０となるセルに対しては、ｇ＝０とし、しかも、す
   べてのセルにわたるｇの平均値が１となるように、ｇ＝
   ０となるセルの周辺のセルに対するｇの値を補正するこ
   とを特徴とする平坦性のシミュレーション方法。
8. 【請求項８】 請求項１に記載の平坦性のシミュレーシ
   ョン方法において、 前記工程(a)において、前記複数のセルの各１の大きさ
   が、略１０μｍ四方ないし略１ｍｍ四方の範囲となるよ
   うに、分割が行われることを特徴とする平坦性のシミュ
   レーション方法。