JP5245314B2 - 半導体集積回路の設計方法および装置 - Google Patents

Description

本発明は、半導体集積回路の設計方法および設計装置に関し、特には、半導体集積回路の製造容易性を考慮して、半導体集積回路を設計する設計方法および設計装置に関する。

半導体集積回路を製造する際、配線パタン露光時の配線形状変化を制御して製造歩留まりを高めるための技術として、光学近接効果補正（ＯＰＣ：Optical Proximity Correction）、配線メタルの化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing/Planarization）時のウェハ平坦化を実現するためのダミーメタル挿入などが提案されている。

光学近接効果補正は配線の屈曲部での形状を保つために行われるもので、屈曲部を直線部よりも大きな形状とすることが行われる。ダミーメタルの挿入は、ＣＭＰにより配線構造がばらつくことを防止するために行われるもので、所定領域内の配線密度を一定とするためにダミーメタルが挿入される。

本来、半導体集積回路を設計する際の、形状補正の度合い、ダミーメタル挿入の度合いは、露光シミュレーション、ＣＭＰプロセスをシミュレーションすることにより決定するのが望ましいが、そのためには膨大な処理時間を要する。このため、隣接する配線の形状を考慮した一定のルールをあらかじめ用意しておき、このルールに基づいて、配置配線設計の後、配線形状補正、ダミーメタル挿入を行うのが一般的である。また、この時、チップ上の場所に応じて異なるルールを適用することは、処理の複雑度が増すため困難であり、チップ全体に対して同一のルールが適用されるのが一般的である。

図８は、配置配線設計に製造容易化技術を適用した一例を示す図であり、フリップフロップ２０１の間のパスを形成する際の配置配線設計を示す図である。

領域２０６には３つのゲート素子２０５を含むパス２０９を形成し、領域２０７には３つのゲート素子２０５を含むパスと１つのゲート素子２０５を含むパス２１０を形成し、領域２０８には２つのゲート素子２０５を含むパスを形成する。パスの屈曲部は補正が施された補正配線２０４とされ、配線密度を一定とするためのダミーメタル２０３が挿入される。

配線形状補正処理、ダミーメタル挿入処理等の歩留まり向上処理は、チップ全体に対して、同一のルールが適用されている。ここでは、簡単のため、フリップフロップ間の論理ゲート素子の数が多いパスを遅延が大きなパスとしている。また、遅延が大きなパスを、タイミングがクリティカルなパス、あるいは、タイミングクリティカル度が大きいパスとも呼ぶ。以後、フリップフロップをＦＦとも呼ぶ。

各領域２０６−２０８への処理は同一のルールが適用されている。このため、ゲート素子を２つ含むパスに対する処理が適切な処理であるとした場合、ゲート素子を３つ含むパス２０９は歩留まり向上のための処理が不足したパスとなり、ゲート素子を１つ含むパス２１０は歩留まり向上のための処理が過剰に行われたパスとなってしまう。

近年の微細製造プロセスでは、隣接する配線形状のみではなく、より広範囲の周辺配線形状を考慮して、形状補正、メタル挿入を行う必要が生じてきている。ところが、あらゆる配置配線パタンを考慮して、形状補正、メタル挿入のルールをあらかじめ用意しておくことは、そのルール数が膨大になるため、実際上、不可能である。この問題への対策として、設計時に、露光シミュレーション、ＣＭＰプロセスシミュレーションの簡易モデルを用いることにより、周囲の配線形状の影響をより広範囲かつ正確に捉えて、最適な形状補正、メタル挿入を行う手法が導入されつつあるが、計算時間上、この手法をチップ全面に適用するのは困難である。

本来、チップ内のフリップフロップ間パスのタイミングクリティカル度は、チップ上の箇所に依存して様々であり、チップ全体に対して同一ルールあるいは同一シミュレーションモデルで製造歩留まり向上処理を行う必要はない。すなわち、製造ばらつきが歩留まりに大きな影響を与えるクリティカルパスに関連した領域に対しては、精度の高いルールあるいはシミュレーションモデルを適用し、クリティカルパスを含まない領域では、従来の単純なルールでの製造歩留まり向上処理を行えば十分である。

上述したように、チップ全体に対して同一ルールあるいは同一シミュレーションモデルで製造歩留まり向上処理を行うことは、チップ上の場所によって、歩留まり向上処理が、過剰になる、あるいは、不足するという結果につながる可能性がある。このような考えに基づき、配置配線結果に基づき、歩留まり向上処理のルールを局所的に変更する手法が特許文献１（特開２００６−２５２５４４号公報）に示されている。

また、特許文献２（特開２００７−１２６８７号公報）には、配置配線設計後に、チップ領域を格子状に分割し、製造容易性評価を行い、信頼性の低い領域に対して、歩留まり向上ルールを再設定し、再配置配線設計を行う手法が提案されている。
特開２００６−２５２５４４号公報 特開２００７−１２６８７号公報

上述したように、従来の１つの単純なルールをチップ全面に適用する歩留まり向上処理には、近年の微細プロセスの配線露光、ＣＭＰ処理の振る舞いを１つの単純なルールで表現することが不可能なため、精度上、十分な歩留まり向上効果が得られないという課題がある。

精度の高いシミュレーションモデルに基づく歩留まり向上処理も導入されつつあるが、このような手法は、処理時間上、チップ全面に適用するのは困難である。

配置配線結果に基づき、歩留まり向上処理のルールを局所的に変更する手法、または、チップ領域を格子状に分割し、製造容易性評価を行い、信頼性の低い領域に対して、歩留まり向上ルールを再設定し、配置配線設計を、再度、行う手法が提案されているが、これらの手法には、図９に示すように、タイミング上クリティカルなパスと非クリティカルなパスがチップ全体に混在して分散している場合、局所的にルールを変更する領域、または、再配置配線設計を行う領域がチップ全面に渡ってしまうため、精度の高いシミュレーションモデルに基づく歩留まり向上処理を限られた領域に、限定的に適用すること、あるいは、チップ領域を分割し、領域毎に異なる精度レベルの歩留まり向上処理を適用することが困難となる、という課題がある。

タイミングがクリティカルなパスが複数の領域に分散している状態について図９に示される例を用いて検討してみる。

図９の領域１００１には、ゲート素子を３個含むパスを形成し、領域１００２には、ゲート素子を２個含むパスを２つ形成し、領域１００３には、ゲート素子を２個含むパスを形成するものとする。

図１０（ａ）〜（ｃ）は、領域１００１〜１００３に対して同じ精度の歩留まり向上処理を適用したときのパス遅延分布を示す図である。各図において、縦軸はＦＦ間のパスの数とされ、横軸はＦＦ間のパスの遅延量とされている。各領域は、同じ精度の歩留まり向上処理が適用されていることから、同じタイミング制約とされている。また、ＦＦ間のパス数が所定の数のときに遅延量は最大となり、その遅延量のときのパス数を最大とする正規分布をなすものとなっている。

本来、タイミングがクリティカルなパスに対しては、ばらつきを抑制するための精度の高い歩留まり向上処理を適用し、タイミングがクリティカルでないパスに対しては、精度の低い歩留まり向上処理を適切に適用することが望ましいが、従来の設計方法では、図１０に示すように、各領域にタイミングがクリティカルなパスが分散して存在しているため、チップ全面で同一精度の歩留まり向上処理を適用せねばならず、フリップフロップ間パスによって歩留まり向上処理の過不足が生じる可能性がある、あるいは、膨大な処理時間を要するという課題が存在する。

本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、チップ全面に同一のルールあるいはシミュレーションモデルを用いるのではなく、チップ上の領域によって異なる精度レベルの歩留まり向上処理を適用することが容易な配置配線結果を生成する、半導体集積回路の設計方法および設計装置を提供することにある。

本発明による半導体集積回路の設計方法は、設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計方法であって、
前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置ステップと、
前記半導体チップを複数の領域に分割するチップ領域分割ステップと、
前記チップ領域分割ステップにて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出ステップと、
前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出ステップにて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定ステップと、を含み、
前記タイミングクリティカル度算出ステップの後に行われ、前記タイミングクリティカル度算出ステップにて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当ステップと、
前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定するタイミング誤差判定ステップと、
前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであると判定されたときに行われ、各領域に配置されるゲートのタイミングクリティカル度と目標タイミングクリティカル度が近づくように、各ゲートの移動先領域情報を生成する移動先領域設定ステップと、
前記各ゲートの移動先領域情報を考慮してゲート再配置を行うゲート再配置ステップと、を含み、
前記ゲート再配置ステップの後には前記タイミングクリティカル度算出ステップ以降の各ステップを行い、前記歩留まり向上処理精度レベル設定ステップは、前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも小さなものであると判定されたときに行う。

本発明による半導体集積回路の設計装置は、設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計装置であって、
前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置手段と、
前記半導体チップを複数の領域に分割するチップ領域分割手段と、
前記チップ領域分割手段にて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出手段と、
前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出手段にて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定手段と、
を含み、
前記タイミングクリティカル度算出手段にて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当手段と、
各領域に配置されるゲートのタイミングクリティカル度と目標タイミングクリティカル度が近づくように、各ゲートの移動先領域情報を生成する移動先領域設定手段と、
前記各ゲートの移動先領域情報を考慮してゲート再配置を行い、前記タイミングクリティカル度算出手段への入力に反映させるゲート再配置手段と、
前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものである場合には前記タイミングクリティカル度と目標タイミングクリティカル度指標を前記移動先領域設定手段に受け渡し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも小さなものである場合には前記タイミングクリティカル度を前記歩留まり向上処理精度レベル設定手段に受け渡すタイミング誤差判定手段と、を有する。

上記発明によれば、チップは複数の領域に分割され、配置配線結果に応じて、各領域の目標タイミングクリティカル度が設定され、各領域内に含まれるフリップフロップ間パスのクリティカル度が、領域に設定された目標タイミングクリティカル度に近づくように配置配線および物理合成が行われる。領域の目標タイミングステップと目標タイミングクリティカル度を制約とした配置配線および物理合成は交互に繰り返され、最終的に各領域の目標タイミングクリティカル度とその領域に含まれるフリップフロップ間パスのタイミングクリティカル度の誤差が許容範囲内になった時点で処理が終了する。これにより、チップは、タイミングクリティカル度の異なる複数の領域に分割され、各領域には、領域のタイミングクリティカル度に一致したフリップフロップ間パスが配置されることになる。すなわち、図２に示すように、フリップフロップ間のパスはタイミングクリティカル度によって、分類され、領域別に集約して配置される。この結果、各領域のパス遅延分布は、図３に示すように領域毎に設定された目標タイミングクリティカル度に適合したものになり、チップ上の領域によって異なる精度レベルの歩留まり向上処理を適用することが可能となる。

本発明によれば、チップを複数の領域に分割し、各領域へ異なるタイミングクリティカル度を割り当て、各領域に含まれるフリップフロップ間パスのクリティカル度が、該当領域のタイミングクリティカル度以下に収まる配置配線を生成することができ、領域毎に該当タイミングクリティカル度に適した異なる精度レベルの歩留まり向上処理を適用することが可能となる。

次に、本発明の実施例について図面を参照して詳細に説明する。

図１は、本発明による設計装置の一実施例の構成を示すブロック図である。

本実施例は、チップ情報入力手段１０１、ゲート初期配置手段１０２、タイミング解析手段１０３、ゲートのタイミングクリティカル度算出手段１０４、チップ領域分割手段１０５、各領域のタイミングクリティカル度算出手段１０６、各領域の目標タイミングクリティカル度割当手段１０７、各領域のタイミング誤差判定手段１０８、ゲートの移動先領域設定手段１０９、ゲート再配置手段１１０、各領域の再物理合成手段１１１、および、各領域の歩留まり向上処理精度レベル設定手段１１２から構成されている。

なお、本実施例は、制御装置、記憶装置、入力装置および表示装置からなる一般的なコンピュータにより構成されるものである。これらの各部については図示しない。上記の各手段は、記憶装置に格納されたプログラムにより動作する制御装置により、ＲＯＭ、ＲＡＭなどの記憶装置上に構築されて制御される。

上記の各手段はそれぞれ、概略、以下のように動作する。

チップ情報入力手段１０１は、設計対象となる半導体集積回路チップのゲートレベルのネットリストに関する情報（チップデータ）をフリップフロップ間のパス遅延制約情報と共に、記憶装置（具体的には、ゲート初期配置手段１０２）に入力する。

ゲート初期配置手段１０２は、チップ情報入力手段１０１から受け付けたチップデータ（具体的には、部品情報と部品間接続情報）とフリップフロップ間のパス遅延制約情報に基づいて、集積回路チップ内の部品（論理ゲートおよびフリップフロップ）をチップ配置領域に配置して、初期配置結果を生成する。この配置を生成する手段には、従来より提案されている既存の配置手段を用いることが可能である。

タイミング解析手段１０３は、初期配置結果に基づき、フリップフロップ間のパス遅延を計算する。このタイミング解析手段１０３には、従来より提案されている既存のタイミング解析手段を用いることが可能である。

ゲートのタイミングクリティカル度算出手段１０４は、フリップフロップ間のパス遅延結果に基づき、パス上の各ゲートのタイミングクリティカル度を算出する。具体的には、例えば、タイミングクリティカル度が大きいパス上にあるゲートに高いタイミングクリティカル度を割り当てる。

チップ領域分割手段１０５は、論理ゲートおよびフリップフロップが仮配置されたチップ領域全体を格子状の複数の領域（格子）に分割する分割線を設定する。格子のサイズは設計者によって外部から与えられる。

各領域のタイミングクリティカル度算出手段１０６は、該当する領域に含まれるゲートのタイミングクリティカル度を基に各領域のタイミングクリティカル度を算出する。具体的には、例えば、該当領域に含まれるゲートのタイミングクリティカル度の平均値を該当領域のタイミングクリティカル度として割り当てる。

各領域の目標タイミングクリティカル度割当手段１０７は、各領域のタイミングクリティカル度を基に、後続の再配置、再物理合成の指標となる目標タイミングクリティカル度を各領域に設定する。具体的には、各領域について、該当領域のタイミングクリティカル度に一定値を乗じた値を、該当領域のタイミング制約として設定する。

各領域のタイミング誤差判定手段１０８は、各領域の目標タイミングクリティカル度と現在のタイミングクリティカル度の誤差を算出し、誤差が閾値よりも小さければ、各領域の歩留まり向上処理精度レベル設定手段１１２に、領域分割情報と各領域の現在のタイミングクリティカル度を受け渡す。誤差が閾値よりも大きければ、目標タイミングクリティカル度と現在のタイミングクリティカル度を、ゲートの移動先設定手段１０９、あるいは、各領域の再物理合成手段１１１に受け渡す。

ゲートの移動先領域設定手段１０９は、各領域の目標タイミングクリティカル度と、各ゲートの現在のタイミングクリティカル度を基に、各ゲートの移動先領域を設定する。具体的には、各ゲートについて、目標タイミングクリティカル度が前記ゲートの現在のタイミングクリティカル度に近く、かつ、前記ゲートの現在位置からの距離が近い領域が、前記ゲートの移動先領域となる。

ゲート再配置手段１１０は、ゲート間の接続関係に加え、ゲートの移動先領域設定手段１０９で得られた各ゲートの移動先領域を考慮し、ゲートの再配置を行う。

各領域の再物理合成手段１１１は、領域毎に設定された目標タイミングクリティカル度を基に、再度、物理合成（配置と論理変更の組合せ最適化）を行う。再物理合成手段には、従来、提案されている既存再物理合成手段を用いることが可能である。

各領域の歩留まり向上処理精度レベル設定手段１１２は、各領域のタイミングクリティカル度を基に、各領域に必要な歩留まり向上処理精度レベルを設定し、後続の歩留まり向上処理を行う手段（不図示）に情報を受け渡す。歩留まり向上処理自体には、従来より提案されている手段を用いることが可能である。

次に、本実施例の動作について、図１ないし図７を参照して説明する。

チップ情報入力手段１０１により、ゲート初期配置手段１０２には、設計対象となる半導体集積回路チップのゲートレベルのネットリストに関する情報（チップデータ）とフリップフロップ間のタイミング制約情報が入力され、ゲート初期配置手段１０２（具体的には記憶装置）は、集積回路チップ内の論理ゲートおよびフリップフロップをチップ配置領域内に配置した初期配置結果を出力する。

図２はゲート初期配置手段１０２が出力する初期配置結果６０１の出力例を示す図である。初期配置結果６０１は、後続の配置改善手段のための入力となる。

図２において各ゲートに付随する数字は、タイミングクリティカル度を示し、タイミングクリティカル度が大きいほどタイミングがクリティカル、すなわち、遅延が大きなパス上にあることを示す。

タイミング解析手段１０３およびゲートのタイミングクリティカル度算出手段１０４は、チップ上のフリップフロップ間パス遅延を解析し、上述した各ゲートのタイミングクリティカル度を算出する。フリップフロップ間の論理ゲート段数制約が３段であると仮定し、論理ゲート段数３のパス上のゲートにはタイミングクリティカル度３、論理ゲート段数２のパス上のゲートにはクリティカル度２、論理ゲート段数１のパス上のゲートにはクリティカル度１を割り当てている。パスが複雑に絡みあった場合の、ゲートのタイミングクリティカル度算出手段１０４は、既に提案されている既存手段の利用が可能である。

次に、フリップフロップ間パス遅延、各ゲートのタイミングクリティカル度に応じて、チップ領域分割手段１０５、各領域のタイミングクリティカル度算出手段１０６、および、各領域の目標タイミングクリティカル度割当手段１０７によりパスを配置する領域が決定される。

図３はパスの配置領域の一例を示す図である。図３に示すように、チップ領域を分割し、各領域のクリティカル度と目標タイミングクリティカル度指標を設定する。クリティカル度として、各領域に含まれる論理ゲートのクリティカル度の平均値を該当領域のタイミングクリティカル度として設定している。目標タイミングクリティカル度指標は、現在のタイミングクリティカル度を基に算出するが、ここでは、現タイミングクリティカル度をそのまま目標タイミングクリティカル度指標として用いている。

図３に示される領域７０１に対してはタイミングクリティカル度３、目標タイミングクリティカル度指標３が設定されている。領域７０２に対してはタイミングクリティカル度２．５、目標タイミングクリティカル度指標２．５が設定され、領域７０３に対してはタイミングクリティカル度２、目標タイミングクリティカル度指標２が設定されている。

各領域のタイミング誤差判定手段１０８は、図２に示した初期配置結果６０１と図３に示された各配置領域の各領域のクリティカル度と目標タイミングクリティカル度指標を比較して、これらの差が予め定められた閾値よりも小さい場合は、各領域の歩留まり向上処理精度レベル設定手段１１２に、現在のタイミングクリティカル度を受け渡し、予め定められた閾値よりも大きい場合は、目標タイミングクリティカル度を、ゲートの移動先設定手段１０９、あるいは、各領域の再物理合成手段１１１に受け渡す。

誤差判定の閾値を０とすると、図３における領域７０２に、領域の目標タイミングクリティカル度指標と異なるクリティカル度を持つゲートが存在するため、データは、ゲートの移動先領域設定手段１０９、あるいは、各領域の再物理合成手段１１１に受け渡される。

各領域のタイミング誤差判定手段１０８から、データが、ゲートの移動先領域設定手段１０９に受け渡された場合、ゲートの移動先領域設定手段１０９は、各ゲートに対して、現在属する領域、および隣接する領域の中で、目標タイミングクリティカル度指標がゲートタイミングクリティカル度に最も近い領域を各ゲートの移動先として設定する。

図４は、ゲートの移動先領域設定手段１０９による各ゲートの移動先の設定を示す図である。

図４では、領域７０２の論理ゲート段数３のパス上の論理ゲートおよびフリップフロップの移動先として領域７０１を設定し、領域７０２の論理ゲート段数１のパス上の論理ゲートおよびフリップフロップの移動先として領域７０３を設定している。その他の論理ゲートおよびフリップフロップの移動先は現在属している領域となる。

ゲート再配置手段１１０は、ゲート間の接続関係に加え、ゲートの移動先領域設定手段１０９が設定した各ゲートの移動先領域を考慮し、ゲートの再配置を行う。

図４では領域７０２の論理ゲート段数３のパス上のゲートに対して領域７０１からの引力を加え、領域７０２の論理ゲート段数１のパス上のゲートに対して領域７０３からの引力を加え、チップ全面の再配置を行う。領域７０２の論理ゲート段数３および１のパス上のゲート以外のゲートに対しては、現在属する領域からの引力が加えられる。

図５は、ゲートの移動先領域設定手段１０９およびゲート再配置手段１１０による再配置の結果を示す図である。

図５に示すように、領域７０１に論理ゲート段数３のパスが配置され、領域７０３に論理ゲート段数１と論理ゲート段数２のパスが配置される。この結果を、再度、タイミング解析手段１０２からゲートの移動先領域設定手段１０９に通すと、図５に示す領域７０３のゲート段数１のパス上のゲートに移動先候補として領域７０２が設定される。他のゲートの移動先候補領域は現在属している領域と同じになる。

この状態で、再度チップ全面の再配置を行うと、図６に示すような、各領域の目標タイミングクリティカル度指標と該当領域内に配置されたゲートのタイミングクリティカル度が一致した結果が得られ、各領域のタイミング誤差判定手段１０８が配置改善処理終了と判断し、各領域の歩留まり向上処理精度レベル設定手段１１２に、領域分割結果と各領域の目標タイミングクリティカル度指標が渡される。

各領域の歩留まり向上処理精度レベル設定手段１１２は、各領域の目標クリティカル度指標を基に、各領域の歩留まり向上処理精度レベルを設定する。すなわち、目標クリティカル度指標が高い領域７０１には高精度な歩留まり向上処理精度レベルが設定され、目標クリティカル度指標が低い領域７０３には低精度な歩留まり向上処理精度レベルが設定され、目標クリティカル度指標がこれらの中間の領域７０２には中間の歩留まり向上処理精度レベルが設定される。

各領域のタイミング誤差判定手段１０８から、データが、各領域の再物理合成手段１１１に受け渡された場合、各領域の再物理合成手段１１１は、各領域の目標タイミングクリティカル度割当手段１０７が設定した目標タイミングクリティカル度をタイミング制約として、領域毎に、再物理合成（配置と論理変更の組合せ最適化）を行う。

図３に示した５パスの配置領域には、領域７０１は目標タイミングクリティカル度３、領域７０２はタイミングクリティカル度２．５、領域７０３は目標タイミングクリティカル度２が設定されており、この状態で、各領域の再物理合成手段１１１により、領域毎に再物理合成を行うと図９に示したように、領域１００１に含まれるパスはタイミングクリティカル度３、領域１００２に含まれるパスはタイミングクリティカル度２、領域１００３に含まれるパスのタイミングクリティカル度は２となる場合がある。

各領域の歩留まり向上処理精度レベル設定手段１１２は、図６に示すように、各領域の歩留まり向上処理精度レベルを、現タイミングクリティカル度に応じて設定する。図６では、領域７０１には精度レベル高、領域７０２には精度レベル小、領域７０３には精度レベル中を割り当てている。チップ情報入力手段１０１、ゲート初期配置手段１０２、タイミング解析手段１０３、ゲートのタイミングクリティカル度算出手段１０４、チップ領域分割手段１０５、各領域のタイミングクリティカル度算出手段１０６、各領域の目標タイミングクリティカル度割当手段１０７、各領域のタイミング誤差判定手段１０８、ゲートの移動先領域設定手段１０９、ゲート再配置手段１１０、各領域の再物理合成手段１１１、および、各領域の歩留まり向上処理精度レベル設定手段１１２により、各領域へ異なるタイミングクリティカル度を割り当て、各領域に含まれるフリップフロップ間パスのクリティカル度が、該当領域のタイミングクリティカル度以下に収まる配置配線を生成することができ、領域毎に該当タイミングクリティカル度に適した異なる精度レベルの歩留まり向上処理を適用することが可能となる。

図７（ａ）〜（ｃ）は、領域７０１〜７０３に対して上述したタイミングクリティカル度に応じた精度の歩留まり向上処理を適用したときのパス遅延分布を示す図である。

領域７０１〜７０３に配置されるパスに対してそれぞれ異なる最大遅延が設定され、この最大遅延内に収まるように配置設計が行われることとなる。

なお、各領域のタイミング誤差判定手段１０８は、初期配置結果６０１と各配置領域の各領域のクリティカル度と目標タイミングクリティカル度指標を比較して、これらの差が予め定められた閾値よりも大きい場合は、目標タイミングクリティカル度を、ゲートの移動先設定手段１０９、あるいは、各領域の再物理合成手段１１１に受け渡すとしたが、受け渡し先については、ゲートの移動先設定手段１０９と各領域の再物理合成手段１１１に交互に受け渡すこととしてもよい。

また、第２の閾値を設定し、初期配置結果６０１と各配置領域の各領域のクリティカル度と目標タイミングクリティカル度指標の差が第２の閾値よりも大きな場合にはゲートの移動先設定手段１０９に受け渡し、小さな場合には各領域の再物理合成手段１１１に受け渡す、あるいはこの逆としてもよい。

本発明による設計装置の一実施例の構成を示すブロック図である。 ゲート初期配置手段１０２が出力する初期配置結果６０１の出力例を示す図である。 パスの配置領域の一例を示す図である。 ゲートの移動先領域設定手段１０９による各ゲートの移動先の設定を示す図である。 ゲートの移動先領域設定手段１０９およびゲート再配置手段１１０による再配置の結果を示す図である。 チップ全面の再配置結果を示す図である。 （ａ）〜（ｃ）のそれぞれは、図７における領域７０１〜７０３に対して上述したタイミングクリティカル度に応じた精度の歩留まり向上処理を適用したときのパス遅延分布を示す図である。 配置配線設計に製造容易化技術を適用した一例を示す図である。 タイミング上クリティカルなパスと非クリティカルなパスがチップ全体に混在して分散している状態を示す図である。 （ａ）〜（ｃ）のそれぞれは、図９における領域１００１〜１００３に対して同じ精度の歩留まり向上処理を適用したときのパス遅延分布を示す図である。

符号の説明

１０１ チップ情報入力手段
１０２ ゲート初期配置手段
１０３ タイミング解析手段
１０４ ゲートのタイミングクリティカル度算出手段
１０５ チップ領域分割手段
１０６ 各領域のタイミングクリティカル度算出手段
１０７ 各領域の目標タイミングクリティカル度割当手段
１０８ 各領域のタイミング誤差判定手段
１０９ ゲートの移動先領域設定手段
１１０ ゲート再配置手段
１１１ 各領域の再物理合成手段
１１２ 各領域の歩留まり向上処理精度レベル設定手段

Claims (8)

1. 設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計方法であって、
   前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置ステップと、
   前記半導体チップを複数の領域に分割するチップ領域分割ステップと、
   前記チップ領域分割ステップにて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出ステップと、
   前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出ステップにて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定ステップと、を含み、
   前記タイミングクリティカル度算出ステップの後に行われ、前記タイミングクリティカル度算出ステップにて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当ステップと、
   前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定するタイミング誤差判定ステップと、
   前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであると判定されたときに行われ、各領域に配置されるゲートのタイミングクリティカル度と目標タイミングクリティカル度が近づくように、各ゲートの移動先領域情報を生成する移動先領域設定ステップと、
   前記各ゲートの移動先領域情報を考慮してゲート再配置を行うゲート再配置ステップと、を含み、
   前記ゲート再配置ステップの後には前記タイミングクリティカル度算出ステップ以降の各ステップを行い、前記歩留まり向上処理精度レベル設定ステップは、前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも小さなものであると判定されたときに行う半導体集積回路の設計方法。
2. 設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計方法であって、
   前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置ステップと、
   前記半導体チップを複数の領域に分割するチップ領域分割ステップと、
   前記チップ領域分割ステップにて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出ステップと、
   前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出ステップにて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定ステップと、を含み、
   前記タイミングクリティカル度算出ステップの後に行われ、前記タイミングクリティカル度算出ステップにて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当ステップと、
   前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定するタイミング誤差判定ステップと、
   前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであると判定されたときに行われ、前記各領域の目標タイミングクリティカル度指標をタイミング制約として領域毎に再物理合成を行う再物理合成ステップと、を含み、
   前記再物理合成ステップの後には前記タイミングクリティカル度算出ステップ以降の各ステップを行い、前記歩留まり向上処理精度レベル設定ステップは、前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも小さなものであると判定されたときに行う半導体集積回路の設計方法。
3. 設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計方法であって、
   前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置ステップと、
   前記半導体チップを複数の領域に分割するチップ領域分割ステップと、
   前記チップ領域分割ステップにて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出ステップと、
   前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出ステップにて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定ステップと、を含み、
   前記タイミングクリティカル度算出ステップの後に行われ、前記タイミングクリティカル度算出ステップにて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当ステップと、
   前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定するタイミング誤差判定ステップと、
   各領域に配置されるゲートのクリティカル度と目標タイミングクリティカル度が近づくように、各ゲートの移動先領域を設定する移動先領域設定ステップと、
   前記各ゲートの移動先領域情報を考慮してゲート再配置を行うゲート再配置ステップと、
   前記各領域の目標タイミングクリティカル度指標をタイミング制約として領域毎に再物理合成を行う再物理合成ステップと、を含み、
   前記移動先領域設定ステップとゲート再配置ステップ、および、前記再物理合成ステップは前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであると判定されたときに交互に行い、
   前記ゲート再配置ステップまたは再物理合成ステップの後には前記タイミングクリティカル度算出ステップ以降の各ステップを行い、前記歩留まり向上処理精度レベル設定ステップは、前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも小さなものであると判定されたときに行う半導体集積回路の設計方法。
4. 設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計方法であって、
   前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置ステップと、
   前記半導体チップを複数の領域に分割するチップ領域分割ステップと、
   前記チップ領域分割ステップにて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出ステップと、
   前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出ステップにて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定ステップと、を含み、
   前記タイミングクリティカル度算出ステップの後に行われ、前記タイミングクリティカル度算出ステップにて算出された各領域それぞれのタイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当ステップと、
   前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定するタイミング誤差判定ステップと、
   各領域に配置されるゲートのクリティカル度と目標タイミングクリティカル度が近づくように、各ゲートの移動先領域を設定する移動先領域設定ステップと、
   前記各ゲートの移動先領域情報を考慮してゲート再配置を行うゲート再配置ステップと、
   前記各領域の目標タイミングクリティカル度指標をタイミング制約として領域毎に再物理合成を行う再物理合成ステップと、を含み、
   前記移動先領域設定ステップは前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた第１の閾値よりも大きなものであると判定されたときに行い、前記再物理合成ステップは前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた第２の閾値よりも大きなものであると判定されたときに行い、
   前記ゲート再配置ステップまたは再物理合成ステップの後には前記タイミングクリティカル度算出ステップ以降の各ステップを行い、前記歩留まり向上処理精度レベル設定ステップは、前記タイミング誤差判定ステップにて前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた前記第１の閾値よりも小さなものであると判定されたときに行う半導体集積回路の設計方法。
5. 設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計装置であって、
   前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置手段と、
   前記半導体チップを複数の領域に分割するチップ領域分割手段と、
   前記チップ領域分割手段にて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出手段と、
   前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出手段にて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定手段と、
   を含み、
   前記タイミングクリティカル度算出手段にて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当手段と、
   各領域に配置されるゲートのタイミングクリティカル度と目標タイミングクリティカル度が近づくように、各ゲートの移動先領域情報を生成する移動先領域設定手段と、
   前記各ゲートの移動先領域情報を考慮してゲート再配置を行い、前記タイミングクリティカル度算出手段への入力に反映させるゲート再配置手段と、
   前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものである場合には前記タイミングクリティカル度と目標タイミングクリティカル度指標を前記移動先領域設定手段に受け渡し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも小さなものである場合には前記タイミングクリティカル度を前記歩留まり向上処理精度レベル設定手段に受け渡すタイミング誤差判定手段と、を有する半導体集積回路の設計装置。
6. 設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計装置であって、
   前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置手段と、
   前記半導体チップを複数の領域に分割するチップ領域分割手段と、
   前記チップ領域分割手段にて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出手段と、
   前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出手段にて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定手段と、
   を含み、
   前記タイミングクリティカル度算出手段にて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当手段と、
   前記各領域の目標タイミングクリティカル度指標をタイミング制約として領域毎に再物理合成を行い、前記タイミングクリティカル度算出手段への入力に反映させる再物理合成手段と、
   前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものである場合には前記タイミングクリティカル度と目標タイミングクリティカル度指標を前記再物理合成手段に受け渡し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも小さなものである場合には前記タイミングクリティカル度を前記歩留まり向上処理精度レベル設定手段に受け渡すタイミング誤差判定手段と、を有する半導体集積回路の設計装置。
7. 設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計装置であって、
   前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置手段と、
   前記半導体チップを複数の領域に分割するチップ領域分割手段と、
   前記チップ領域分割手段にて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出手段と、
   前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出手段にて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定手段と、
   を含み、
   前記タイミングクリティカル度算出手段にて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当手段と、
   各領域に配置されるゲートのタイミングクリティカル度と目標タイミングクリティカル度が近づくように、各ゲートの移動先領域情報を生成する移動先領域設定手段と、
   前記各ゲートの移動先領域情報を考慮してゲート再配置を行い、前記タイミングクリティカル度算出手段への入力に反映させるゲート再配置手段と、
   前記各領域の目標タイミングクリティカル度指標をタイミング制約として領域毎に再物理合成を行い、前記タイミングクリティカル度算出手段への入力に反映させる再物理合成手段と、
   前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものである場合には前記タイミングクリティカル度と目標タイミングクリティカル度指標を前記移動先領域設定手段とゲート再配置手段、および、前記再物理合成手段に交互に受け渡し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも小さなものである場合には前記タイミングクリティカル度を前記歩留まり向上処理精度レベル設定手段に受け渡すタイミング誤差判定手段と、を有する半導体集積回路の設計装置。
8. 設計対象の半導体集積回路における、部品情報と、配線接続情報と、フリップフロップ間のタイミング制約と、を含むチップ情報に基づいて半導体チップ上に前記半導体集積回路を設計する、半導体集積回路の設計装置であって、
   前記チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置手段と、
   前記半導体チップを複数の領域に分割するチップ領域分割手段と、
   前記チップ領域分割手段にて分割された各領域のそれぞれに対し、前記チップ情報に基づいてパス上の各ゲートのタイミングクリティカル度を算出し、各領域にあるゲートのタイミングクリティカル度の平均値より、各領域のタイミングクリティカル度を算出するタイミングクリティカル度算出手段と、
   前記分割された各領域のそれぞれに対し、前記タイミングクリティカル度算出手段にて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定手段と、
   を含み、
   前記タイミングクリティカル度算出手段にて算出された各領域それぞれの前記タイミングクリティカル度に基づいて、各領域に目標タイミングクリティカル度指標を設定する目標タイミングクリティカル度割当手段と、
   各領域に配置されるゲートのタイミングクリティカル度と目標タイミングクリティカル度が近づくように、各ゲートの移動先領域情報を生成する移動先領域設定手段と、
   前記各ゲートの移動先領域情報を考慮してゲート再配置を行い、前記タイミングクリティカル度算出手段への入力に反映させるゲート再配置手段と、
   前記各領域の目標タイミングクリティカル度指標をタイミング制約として領域毎に再物理合成を行い、前記タイミングクリティカル度算出手段への入力に反映させる再物理合成手段と、
   前記各領域のそれぞれについて、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた閾値よりも大きなものであるかを判定し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた第１の閾値よりも大きなものである場合には前記タイミングクリティカル度と目標タイミングクリティカル度指標を前記移動先領域設定手段に受け渡し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた第２の閾値よりも大きなものである場合には前記タイミングクリティカル度と目標タイミングクリティカル度指標を前記再物理合成手段に受け渡し、前記タイミングクリティカル度と目標タイミングクリティカル度指標の誤差が予め定められた第１の閾値よりも小さなものである場合には前記タイミングクリティカル度を前記歩留まり向上処理精度レベル設定手段に受け渡すタイミング誤差判定手段と、を有する半導体集積回路の設計装置。

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