JPH0964610A - 整合回路 - Google Patents
整合回路Info
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- JPH0964610A JPH0964610A JP7214964A JP21496495A JPH0964610A JP H0964610 A JPH0964610 A JP H0964610A JP 7214964 A JP7214964 A JP 7214964A JP 21496495 A JP21496495 A JP 21496495A JP H0964610 A JPH0964610 A JP H0964610A
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Abstract
(57)【要約】
【課題】 トランジスタ等の半導体チップを並列合成す
る際の位相のずれによる利得の低下を防ぐことができる
整合回路を得ることを目的とする。 【解決手段】 基板７上に設けられた複数の半導体チッ
プを並列合成するための枝回路を構成している線路長の
異なる複数の配線４、５及び６と、それらの複数の配線
のうち最短のもの５（または、最長のもの）を除いた配
線４及び６（または、配線５）に対して設けられた基板
７の誘電率と異なる誘電率を有する、配線間の位相差を
なくすための位相調整手段である誘電膜８（または、絶
縁膜４８）と、を備えている。
る際の位相のずれによる利得の低下を防ぐことができる
整合回路を得ることを目的とする。 【解決手段】 基板７上に設けられた複数の半導体チッ
プを並列合成するための枝回路を構成している線路長の
異なる複数の配線４、５及び６と、それらの複数の配線
のうち最短のもの５（または、最長のもの）を除いた配
線４及び６（または、配線５）に対して設けられた基板
７の誘電率と異なる誘電率を有する、配線間の位相差を
なくすための位相調整手段である誘電膜８（または、絶
縁膜４８）と、を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は整合回路に関し、特
に、トランジスタ等の半導体素子の複数のチップを並列
合成する際の位相のずれによる利得の低下を防ぐことが
できる整合回路に関する。
に、トランジスタ等の半導体素子の複数のチップを並列
合成する際の位相のずれによる利得の低下を防ぐことが
できる整合回路に関する。
【０００２】
【従来の技術】図７は、３個のトランジスタ１、２及び
３を並列合成した回路図である。図７において、４、５
及び６は、それぞれ、トランジスタ１、２及び３から引
き出された配線である。いま、図のように、３個のトラ
ンジスタ１、２及び３は直線状に配設されて、並列合成
されている。詳細に説明すれば、マイクロストリップラ
イン５０の入力端５０ａからインピーダンス整合のテー
パ回路を経て配線４、５及び６に分岐されて枝回路４、
５及び６が構成されており、枝回路４、５及び６の先端
はそれぞれ直線状に配設されている上述の３個のトラン
ジスタ１、２及び３の入力端子（図示せず）に接続され
ている。また、３個のトランジスタ１、２及び３の出力
端子（図示せず）が接続されている出力側は、入力側と
全く対称になるように、同形の枝回路４、５及び６が形
成されて、その先端は集められて、マイクロストリップ
ライン５０の出力端５０ｂに接続されている。また、こ
のとき、上下に配置されたトランジスタ１及び３に接続
された配線４及び６は、マイクロストリップライン５０
の入力端５０ａ及び出力端５０ｂを結んだ線に対して線
対称になるように構成されている。
３を並列合成した回路図である。図７において、４、５
及び６は、それぞれ、トランジスタ１、２及び３から引
き出された配線である。いま、図のように、３個のトラ
ンジスタ１、２及び３は直線状に配設されて、並列合成
されている。詳細に説明すれば、マイクロストリップラ
イン５０の入力端５０ａからインピーダンス整合のテー
パ回路を経て配線４、５及び６に分岐されて枝回路４、
５及び６が構成されており、枝回路４、５及び６の先端
はそれぞれ直線状に配設されている上述の３個のトラン
ジスタ１、２及び３の入力端子（図示せず）に接続され
ている。また、３個のトランジスタ１、２及び３の出力
端子（図示せず）が接続されている出力側は、入力側と
全く対称になるように、同形の枝回路４、５及び６が形
成されて、その先端は集められて、マイクロストリップ
ライン５０の出力端５０ｂに接続されている。また、こ
のとき、上下に配置されたトランジスタ１及び３に接続
された配線４及び６は、マイクロストリップライン５０
の入力端５０ａ及び出力端５０ｂを結んだ線に対して線
対称になるように構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たように、上下に配置したトランジスタ１及び３から引
き出す配線４及び６が対称になるように３個のトランジ
スタ１、２及び３を並列合成すると、配線４及び６は、
中央に配置されたトランジスタ２から引き出された配線
５より長くなる。この入出力間の配線の長さの違いによ
り位相差が生じるため、合成効率が低下し、利得の低下
を招いてしまうという問題点があった。
たように、上下に配置したトランジスタ１及び３から引
き出す配線４及び６が対称になるように３個のトランジ
スタ１、２及び３を並列合成すると、配線４及び６は、
中央に配置されたトランジスタ２から引き出された配線
５より長くなる。この入出力間の配線の長さの違いによ
り位相差が生じるため、合成効率が低下し、利得の低下
を招いてしまうという問題点があった。
【０００４】この発明は、かかる問題点を解決するため
になされたものであり、基板上の配線の実効長を変化調
整可能とし、さらに、トランジスタを並列合成する際の
位相のずれによる利得の低下を防ぐことができる整合回
路を得ることを目的とする。
になされたものであり、基板上の配線の実効長を変化調
整可能とし、さらに、トランジスタを並列合成する際の
位相のずれによる利得の低下を防ぐことができる整合回
路を得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明は、基板と、基
板上に設けられた配線と、その配線に接触して設けら
れ、基板の誘電率と異なる誘電率を有して、配線の実効
長を変化調整させるための実効長変化調整手段と、を備
えた整合回路である。
板上に設けられた配線と、その配線に接触して設けら
れ、基板の誘電率と異なる誘電率を有して、配線の実効
長を変化調整させるための実効長変化調整手段と、を備
えた整合回路である。
【０００６】また、基板上に設けられた複数の半導体チ
ップと、基板上に設けられて、それらの複数の半導体チ
ップを並列合成するための合成点を備えた枝回路を構成
している線路長の異なる複数の配線と、複数の配線のう
ち、最短のもの若しくは最長のもののいずれか一方を除
いた配線に接触して設けられるとともに、基板の誘電率
と異なる誘電率を有して、配線間の位相差をなくすため
の位相調整手段と、を備えた整合回路である。
ップと、基板上に設けられて、それらの複数の半導体チ
ップを並列合成するための合成点を備えた枝回路を構成
している線路長の異なる複数の配線と、複数の配線のう
ち、最短のもの若しくは最長のもののいずれか一方を除
いた配線に接触して設けられるとともに、基板の誘電率
と異なる誘電率を有して、配線間の位相差をなくすため
の位相調整手段と、を備えた整合回路である。
【０００７】また、位相調整手段が、複数の配線のうち
最短のものを除いた配線と基板との間に設けられ、基板
の誘電率より大きい誘電率を有する誘電膜から構成され
ている。
最短のものを除いた配線と基板との間に設けられ、基板
の誘電率より大きい誘電率を有する誘電膜から構成され
ている。
【０００８】また、位相調整手段が、複数の配線のうち
最長のものを除いた配線と基板との間に設けられ、基板
の誘電率より小さい誘電率を有する層から構成されてい
る。
最長のものを除いた配線と基板との間に設けられ、基板
の誘電率より小さい誘電率を有する層から構成されてい
る。
【０００９】さらに、その小さい誘電率を有する層は、
基板より小さい誘電率を有する絶縁膜から構成されてい
る。
基板より小さい誘電率を有する絶縁膜から構成されてい
る。
【００１０】また、その小さい誘電率を有する層は、配
線の一部をエアーブリッジ化したことにより設けられた
空気の層から構成されている。
線の一部をエアーブリッジ化したことにより設けられた
空気の層から構成されている。
【００１１】また、基板上に設けられた複数の半導体チ
ップと、基板上に設けられて、複数の半導体チップを並
列合成するための合成点を有する枝回路と、半導体チッ
プと枝回路との間に設けられて、半導体チップに接続さ
れている複数の配線と、複数の配線と枝回路とを接続し
ているワイヤと、を備え、複数の配線が、合成点に対し
て離れて設けられている半導体チップに接続されるもの
は短く、合成点の近くに設けられている半導体チップに
接続されるものは長くなるように、半導体チップから合
成点までの距離が長くなるにつれて短くなるように設ら
れている。
ップと、基板上に設けられて、複数の半導体チップを並
列合成するための合成点を有する枝回路と、半導体チッ
プと枝回路との間に設けられて、半導体チップに接続さ
れている複数の配線と、複数の配線と枝回路とを接続し
ているワイヤと、を備え、複数の配線が、合成点に対し
て離れて設けられている半導体チップに接続されるもの
は短く、合成点の近くに設けられている半導体チップに
接続されるものは長くなるように、半導体チップから合
成点までの距離が長くなるにつれて短くなるように設ら
れている。
【００１２】また、複数の半導体チップと、３次元に構
成された立体基板と、立体基板上に設けられるとともに
複数の半導体チップに接続されて、複数の半導体チップ
を並列合成するための枝回路を構成している複数の配線
と、を備え、枝回路の合成点と複数の半導体チップとの
間の各配線の長さが互いに均一になるように設けられて
いる。
成された立体基板と、立体基板上に設けられるとともに
複数の半導体チップに接続されて、複数の半導体チップ
を並列合成するための枝回路を構成している複数の配線
と、を備え、枝回路の合成点と複数の半導体チップとの
間の各配線の長さが互いに均一になるように設けられて
いる。
【００１３】
実施の形態１．図１は、本発明の実施の一形態による整
合回路を示した上面図で、並列合成された３個のトラン
ジスタの出力合成を半導体基板上に実現した状態のチッ
プの上面図を示したものである。図２は、図１の整合回
路における配線付近の部分拡大図を示したものである。
なお、回路図については、図７とほぼ同じであるため、
ここでは省略し、図７を参照することとする。図１及び
図２において、７は例えばＧａＡｓ等の基板材料から構
成された半導体基板であり、１、２及び３は基板７上に
設けられたトランジスタで、４、５及び６は、それぞ
れ、トランジスタ１、２及び３から引き出された配線で
ある。ここで、３個のトランジスタ１、２及び３は、従
来例と同様に、トランジスタ１及び３から引き出す配線
４及び６が，マイクロストリップライン５０の入力端５
０ａ及び出力端５０ｂを結ぶ線に対して対称になるよう
に並列合成されており、配線４及び６は、中央に設けら
れたトランジスタ２から引き出された配線５より長くな
っている。
合回路を示した上面図で、並列合成された３個のトラン
ジスタの出力合成を半導体基板上に実現した状態のチッ
プの上面図を示したものである。図２は、図１の整合回
路における配線付近の部分拡大図を示したものである。
なお、回路図については、図７とほぼ同じであるため、
ここでは省略し、図７を参照することとする。図１及び
図２において、７は例えばＧａＡｓ等の基板材料から構
成された半導体基板であり、１、２及び３は基板７上に
設けられたトランジスタで、４、５及び６は、それぞ
れ、トランジスタ１、２及び３から引き出された配線で
ある。ここで、３個のトランジスタ１、２及び３は、従
来例と同様に、トランジスタ１及び３から引き出す配線
４及び６が，マイクロストリップライン５０の入力端５
０ａ及び出力端５０ｂを結ぶ線に対して対称になるよう
に並列合成されており、配線４及び６は、中央に設けら
れたトランジスタ２から引き出された配線５より長くな
っている。
【００１４】これにより生じる位相差をなくすため、本
実施の形態においては、図２に示すように、配線間の位
相差をなくすための位相調整手段として、すなわち、配
線の実効長を変化調整させるための実効長変化調整手段
として、トランジスタ１及び３から引き出された配線４
及び６の一部または全体の下に配線４及び６に接触させ
て、基板７を構成している基板材料よりも誘電率の大き
い誘電膜８を設けるようにした。誘電膜８の設置方法と
しては、図２に示すように、基板７の一部のように埋設
させてもよく、または、平坦な基板７の表面上に設け
て、その上に配線４及び６を設けるようにしてもよい。
なお、誘電膜８は、例えば、ＰｂＺｒＴｉ（誘電率約４
５０）やＢａＴｉＯ3（誘電率約３８）等から形成すれ
ばよい。
実施の形態においては、図２に示すように、配線間の位
相差をなくすための位相調整手段として、すなわち、配
線の実効長を変化調整させるための実効長変化調整手段
として、トランジスタ１及び３から引き出された配線４
及び６の一部または全体の下に配線４及び６に接触させ
て、基板７を構成している基板材料よりも誘電率の大き
い誘電膜８を設けるようにした。誘電膜８の設置方法と
しては、図２に示すように、基板７の一部のように埋設
させてもよく、または、平坦な基板７の表面上に設け
て、その上に配線４及び６を設けるようにしてもよい。
なお、誘電膜８は、例えば、ＰｂＺｒＴｉ（誘電率約４
５０）やＢａＴｉＯ3（誘電率約３８）等から形成すれ
ばよい。
【００１５】ここで、配線４、５及び６の実効長λは、
配線４、５及び６の物理長（そのままの長さ）をλ0 、
誘電率をεr とすると、 λ＝λ0 ／（εr）1/2 ・・・ （１） で表され、誘電率εr が大きいほど、波長短縮率
（εr）1/2 が大きくなり、実効長λが短くなるという
関係にあることが知られている。従って、このことか
ら、物理長λ0 の長い配線４及び６に対して誘電率εr
が基板より大きいものを下に敷くことによって、それら
の実効長λを、物理長が最も短い配線５の実効長と等し
くすることが可能となる。
配線４、５及び６の物理長（そのままの長さ）をλ0 、
誘電率をεr とすると、 λ＝λ0 ／（εr）1/2 ・・・ （１） で表され、誘電率εr が大きいほど、波長短縮率
（εr）1/2 が大きくなり、実効長λが短くなるという
関係にあることが知られている。従って、このことか
ら、物理長λ0 の長い配線４及び６に対して誘電率εr
が基板より大きいものを下に敷くことによって、それら
の実効長λを、物理長が最も短い配線５の実効長と等し
くすることが可能となる。
【００１６】以上のように、この実施の形態において
は、基板材料よりも誘電率の大きい誘電膜８を配線４及
び６の下に設け、その誘電膜８を設ける範囲を配線４及
び６と配線５との長さの違い及び誘電膜８の誘電率等に
基づいて上記（１）式を用いて選定することにより、ト
ランジスタ１及び３から引き出された配線４及び６の実
効長をトランジスタ２から引き出された最短の配線５の
実効長と等しくすることができるため、各配線４、５及
び６間の位相のずれの発生をなくし、トランジスタを並
列合成した際の位相のずれによる利得の低下を防ぐこと
ができる。
は、基板材料よりも誘電率の大きい誘電膜８を配線４及
び６の下に設け、その誘電膜８を設ける範囲を配線４及
び６と配線５との長さの違い及び誘電膜８の誘電率等に
基づいて上記（１）式を用いて選定することにより、ト
ランジスタ１及び３から引き出された配線４及び６の実
効長をトランジスタ２から引き出された最短の配線５の
実効長と等しくすることができるため、各配線４、５及
び６間の位相のずれの発生をなくし、トランジスタを並
列合成した際の位相のずれによる利得の低下を防ぐこと
ができる。
【００１７】実施の形態２．上記の実施の形態１におい
ては、基板７を構成している基板材料よりも誘電率の大
きい誘電膜８を長さが長い方の配線４及び６の下に設け
る例について説明したが、本実施の形態においては、位
相調整手段、すなわち、実効長変化調整手段として、長
さの短い方の配線５の一部または全体の下に、基板７の
基板材料よりも誘電率が小さい絶縁膜４８（図２参照）
を設けるようにした。設置方法としては、図２に示した
誘電膜８と同様にすればよい。また、絶縁膜４８の材料
としては、例えば、ＳｉＯＮ（誘電率５）等が適してい
る。この実施の形態においては、以上のように、長さの
短い方の配線５の下に誘電率が小さい絶縁膜４８を設け
るようにしたので、上記の（１）式の関係から、トラン
ジスタ２から引き出された配線５の実効長を、トランジ
スタ１及び３から引き出された配線４及び６の実効長と
等しくすることができるので、上記の実施の形態１と同
様に、各配線４、５及び６間の位相のずれの発生をなく
し、トランジスタを並列合成した際の位相のずれによる
利得の低下を防ぐことができる。
ては、基板７を構成している基板材料よりも誘電率の大
きい誘電膜８を長さが長い方の配線４及び６の下に設け
る例について説明したが、本実施の形態においては、位
相調整手段、すなわち、実効長変化調整手段として、長
さの短い方の配線５の一部または全体の下に、基板７の
基板材料よりも誘電率が小さい絶縁膜４８（図２参照）
を設けるようにした。設置方法としては、図２に示した
誘電膜８と同様にすればよい。また、絶縁膜４８の材料
としては、例えば、ＳｉＯＮ（誘電率５）等が適してい
る。この実施の形態においては、以上のように、長さの
短い方の配線５の下に誘電率が小さい絶縁膜４８を設け
るようにしたので、上記の（１）式の関係から、トラン
ジスタ２から引き出された配線５の実効長を、トランジ
スタ１及び３から引き出された配線４及び６の実効長と
等しくすることができるので、上記の実施の形態１と同
様に、各配線４、５及び６間の位相のずれの発生をなく
し、トランジスタを並列合成した際の位相のずれによる
利得の低下を防ぐことができる。
【００１８】実施の形態３．本実施の形態においては、
図３に示すように、位相調整手段、すなわち、実効長変
化調整手段として、長さの短い方の配線５の一部の下に
空気１０を入れて、配線５の一部をエアーブリッジ化す
るようにした。これにより、空気１０による誘電率が極
めて小さい層が配線５の下の一部に形成されたことにな
るため、上記の実施の形態２と同様に、トランジスタ２
から引き出された長さの短い方の配線５の実効長をトラ
ンジスタ１及び３から引き出された配線４及び６の実効
長と等しくすることができるため、上記の実施の形態１
と同様に、各配線４、５及び６間の位相のずれの発生を
なくし、トランジスタを並列合成した際の位相のずれに
よる利得の低下を防ぐことができる。
図３に示すように、位相調整手段、すなわち、実効長変
化調整手段として、長さの短い方の配線５の一部の下に
空気１０を入れて、配線５の一部をエアーブリッジ化す
るようにした。これにより、空気１０による誘電率が極
めて小さい層が配線５の下の一部に形成されたことにな
るため、上記の実施の形態２と同様に、トランジスタ２
から引き出された長さの短い方の配線５の実効長をトラ
ンジスタ１及び３から引き出された配線４及び６の実効
長と等しくすることができるため、上記の実施の形態１
と同様に、各配線４、５及び６間の位相のずれの発生を
なくし、トランジスタを並列合成した際の位相のずれに
よる利得の低下を防ぐことができる。
【００１９】実施の形態４．上記の実施の形態１、２及
び３においては、基板７の基板材料としてＧａＡｓを用
いる例について説明したが、その場合に限らず、Ｓｉや
ＩｎＰ等を用いるようにしても良い。また、後述する図
４のように、整合回路のトランジスタを除いた他の構成
要素を、トランジスタ（１３、図４参照）を形成してい
る基板７と同一基板上ではなく外部の基板１１上に設け
るようにしてもよい。また、それらの場合においても、
上記の実施の形態１〜３と同様の効果を得ることができ
る。さらに、上記の実施の形態１、２及び３においては
３個のトランジスタを並列合成する場合を例にして説明
したが、その場合に限らず、トランジスタを複数個並列
合成する場合にはいずれの場合にも適用することができ
る。
び３においては、基板７の基板材料としてＧａＡｓを用
いる例について説明したが、その場合に限らず、Ｓｉや
ＩｎＰ等を用いるようにしても良い。また、後述する図
４のように、整合回路のトランジスタを除いた他の構成
要素を、トランジスタ（１３、図４参照）を形成してい
る基板７と同一基板上ではなく外部の基板１１上に設け
るようにしてもよい。また、それらの場合においても、
上記の実施の形態１〜３と同様の効果を得ることができ
る。さらに、上記の実施の形態１、２及び３においては
３個のトランジスタを並列合成する場合を例にして説明
したが、その場合に限らず、トランジスタを複数個並列
合成する場合にはいずれの場合にも適用することができ
る。
【００２０】実施の形態５．本実施の形態においては、
図４に示すように、複数のトランジスタ１３が形成され
ている基板７の両側に、外部の別体のＭＩＣ（モノリシ
ック集積回路）基板１１を設けて、トランジスタ１３以
外の整合回路の他の構成要素をそのＭＩＣ基板１１上に
設けるようにした。また、ＭＩＣ基板１１上の配線１２
を、図４に示すように、両端に設けられているものが最
も短く、真中にくるものが最も長くなるように中央に近
づくにつれて徐々に長くなっていくように形成されてい
る。図４において、１６Ａ及び１６Ｂは、複数のトラン
ジスタ１３を並列合成するための枝回路を構成している
配線であり、１４及び１５は、それらの配線１６Ａ及び
１６Ｂが合成される合成点で、３５は配線１２及び１６
Ａ間を接続しているワイヤである。また、トランジスタ
１３と配線１２との間も同様にワイヤ３５により接続さ
れている。この実施の形態においては、すなわち、各配
線１２が、合成点１４及び１５に対して離れて設けられ
ているトランジスタ１３に接続されるものは短く、合成
点１４及び１５の近くに設けられているトランジスタ１
３に接続されるものは長くなるように、トランジスタ１
３から合成点１４及び１５までの距離が長くなるにつれ
て短くなるように設けられている。
図４に示すように、複数のトランジスタ１３が形成され
ている基板７の両側に、外部の別体のＭＩＣ（モノリシ
ック集積回路）基板１１を設けて、トランジスタ１３以
外の整合回路の他の構成要素をそのＭＩＣ基板１１上に
設けるようにした。また、ＭＩＣ基板１１上の配線１２
を、図４に示すように、両端に設けられているものが最
も短く、真中にくるものが最も長くなるように中央に近
づくにつれて徐々に長くなっていくように形成されてい
る。図４において、１６Ａ及び１６Ｂは、複数のトラン
ジスタ１３を並列合成するための枝回路を構成している
配線であり、１４及び１５は、それらの配線１６Ａ及び
１６Ｂが合成される合成点で、３５は配線１２及び１６
Ａ間を接続しているワイヤである。また、トランジスタ
１３と配線１２との間も同様にワイヤ３５により接続さ
れている。この実施の形態においては、すなわち、各配
線１２が、合成点１４及び１５に対して離れて設けられ
ているトランジスタ１３に接続されるものは短く、合成
点１４及び１５の近くに設けられているトランジスタ１
３に接続されるものは長くなるように、トランジスタ１
３から合成点１４及び１５までの距離が長くなるにつれ
て短くなるように設けられている。
【００２１】ここで、ワイヤ３５は、インダクタンスの
みを考慮し、抵抗についてはほぼゼロであるとみなすこ
とができ、その実効長は、同じ長さの配線と比較すると
かなり小さいものである。従って、図４において、両端
に設けられているトランジスタ１３に接続される配線１
２の線路長を短くすることにより、配線１６Ａ及び１６
Ｂにおいて線路が真中に集まるにもかかわらず合成点１
４及び１５までの線路長が中央部分より両端部分の方が
長くなってしまうことを補正することができ、全体の線
路長（実効長）を同じにすることができる。
みを考慮し、抵抗についてはほぼゼロであるとみなすこ
とができ、その実効長は、同じ長さの配線と比較すると
かなり小さいものである。従って、図４において、両端
に設けられているトランジスタ１３に接続される配線１
２の線路長を短くすることにより、配線１６Ａ及び１６
Ｂにおいて線路が真中に集まるにもかかわらず合成点１
４及び１５までの線路長が中央部分より両端部分の方が
長くなってしまうことを補正することができ、全体の線
路長（実効長）を同じにすることができる。
【００２２】この実施の形態においては、配線１２を上
述したように、合成点１４及び１５に対して離れて設け
られているトランジスタ１３に接続されるものは短く、
合成点１４及び１５の近くに設けられているトランジス
タ１３に接続されるものは長くなるように、トランジス
タ１３から合成点１４及び１５までの距離が長くなるに
つれて短くなるように設けるようにしたので、各トラン
ジスタ１３から引き出される配線１２、１６Ａ及び１６
Ｂの線路長を等しくすることができ、すなわち、各トラ
ンジスタ１３から配線１２、１６Ａ及び１６Ｂの合成点
１４及び１５までの距離（実効長）を等しくすることが
できるので、上記の実施の形態１〜４と同様に、各トラ
ンジスタ１３に対する配線１２間の位相のずれの発生を
なくすことができ、トランジスタ１３を並列合成した際
の位相のずれによる利得の低下を防ぐことができる。な
お、この実施の形態は、１つのトランジスタ１３が複数
のセル（またはボンディングパッド）から構成されてい
る場合にも適用することができ、その場合には、トラン
ジスタ１３の両端部分に設けられているセルに接続され
る配線１２は短く、トランジスタ１３の中央部分に設け
られているセルに接続される配線１２は長くなるように
配線１２を設けるようにすれば同様の効果を奏すること
ができる。
述したように、合成点１４及び１５に対して離れて設け
られているトランジスタ１３に接続されるものは短く、
合成点１４及び１５の近くに設けられているトランジス
タ１３に接続されるものは長くなるように、トランジス
タ１３から合成点１４及び１５までの距離が長くなるに
つれて短くなるように設けるようにしたので、各トラン
ジスタ１３から引き出される配線１２、１６Ａ及び１６
Ｂの線路長を等しくすることができ、すなわち、各トラ
ンジスタ１３から配線１２、１６Ａ及び１６Ｂの合成点
１４及び１５までの距離（実効長）を等しくすることが
できるので、上記の実施の形態１〜４と同様に、各トラ
ンジスタ１３に対する配線１２間の位相のずれの発生を
なくすことができ、トランジスタ１３を並列合成した際
の位相のずれによる利得の低下を防ぐことができる。な
お、この実施の形態は、１つのトランジスタ１３が複数
のセル（またはボンディングパッド）から構成されてい
る場合にも適用することができ、その場合には、トラン
ジスタ１３の両端部分に設けられているセルに接続され
る配線１２は短く、トランジスタ１３の中央部分に設け
られているセルに接続される配線１２は長くなるように
配線１２を設けるようにすれば同様の効果を奏すること
ができる。
【００２３】実施の形態６．図５は、本発明の他の実施
の形態における整合回路をトランジスタ側から見た側面
図であり、図６は、図５に示した整合回路の上面図であ
る。図において、１７は３次元に構成された略々四角錐
型の立体ＭＩＣ基板、１８、１９、２０、２１、２２、
２３及び２４はトランジスタ、２６、２７、２８、２
９、３０、３１及び３２は立体ＭＩＣ基板１７の表面上
に施されて各トランジスタ１８〜２４に接続されている
配線、２５はそれらの配線１８〜２４が合成されている
合成点である。
の形態における整合回路をトランジスタ側から見た側面
図であり、図６は、図５に示した整合回路の上面図であ
る。図において、１７は３次元に構成された略々四角錐
型の立体ＭＩＣ基板、１８、１９、２０、２１、２２、
２３及び２４はトランジスタ、２６、２７、２８、２
９、３０、３１及び３２は立体ＭＩＣ基板１７の表面上
に施されて各トランジスタ１８〜２４に接続されている
配線、２５はそれらの配線１８〜２４が合成されている
合成点である。
【００２４】上述したように、この実施の形態において
は、各トランジスタ１８〜２４を配線２６〜３２により
合成点２５において出力合成している。この際、立体Ｍ
ＩＣ基板１７を用いることにより、配線２６〜３２を３
次元的に配線することができるため、各トランジスタ１
８〜２４から引き出される配線２６〜３２の線路長を同
一にすることができる。すなわち、各トランジスタ１８
〜２４のうちで、それらの中央に設けられているトラン
ジスタ２１は水平方向においては合成点２５に最も近い
ため、それから引き出される配線２９は立体ＭＩＣ基板
１７の垂直方向の最高点を通るように形成し、逆に、合
成点２５に水平方向においては最も遠いトランジスタ１
８及び２４については、それらから引き出される配線２
６及び３２を他のいずれの配線２７〜３１よりも低い位
置を通るように形成する。
は、各トランジスタ１８〜２４を配線２６〜３２により
合成点２５において出力合成している。この際、立体Ｍ
ＩＣ基板１７を用いることにより、配線２６〜３２を３
次元的に配線することができるため、各トランジスタ１
８〜２４から引き出される配線２６〜３２の線路長を同
一にすることができる。すなわち、各トランジスタ１８
〜２４のうちで、それらの中央に設けられているトラン
ジスタ２１は水平方向においては合成点２５に最も近い
ため、それから引き出される配線２９は立体ＭＩＣ基板
１７の垂直方向の最高点を通るように形成し、逆に、合
成点２５に水平方向においては最も遠いトランジスタ１
８及び２４については、それらから引き出される配線２
６及び３２を他のいずれの配線２７〜３１よりも低い位
置を通るように形成する。
【００２５】以上のように、この実施の形態において
は、立体ＭＩＣ基板１７を用いることにより、各トラン
ジスタ１８〜２４から引き出される配線２６〜３２の長
さを均一にすることができるため、各配線２６〜３２の
実効長を同じにすることができ、上記の実施の形態１〜
５と同様に、各配線２６〜３２間の位相のずれの発生を
なくし、トランジスタ１８〜２４を並列合成した際の位
相のずれによる利得の低下を防ぐことができる。なお、
この実施の形態においては、立体ＭＩＣ基板１７を四角
錐型に形成する例について説明したが、その場合に限ら
ず、配線２６〜３２を長さ（実効長）が均等になるよう
に設けられるものであれば、三角錐、円錐及び半球等の
多面体を用いることもでき、どのような形状のものでも
よい。
は、立体ＭＩＣ基板１７を用いることにより、各トラン
ジスタ１８〜２４から引き出される配線２６〜３２の長
さを均一にすることができるため、各配線２６〜３２の
実効長を同じにすることができ、上記の実施の形態１〜
５と同様に、各配線２６〜３２間の位相のずれの発生を
なくし、トランジスタ１８〜２４を並列合成した際の位
相のずれによる利得の低下を防ぐことができる。なお、
この実施の形態においては、立体ＭＩＣ基板１７を四角
錐型に形成する例について説明したが、その場合に限ら
ず、配線２６〜３２を長さ（実効長）が均等になるよう
に設けられるものであれば、三角錐、円錐及び半球等の
多面体を用いることもでき、どのような形状のものでも
よい。
【００２６】この発明は、以上説明したように構成され
ているので、以下に記載されたような効果を奏すること
ができる。
ているので、以下に記載されたような効果を奏すること
ができる。
【００２７】基板上に設けられた配線に接触させて、基
板の誘電率と異なる誘電率を有した実効長変化調整手段
を設けることにより、配線の実効長を変化調整するよう
にしたので、配線が複数ある場合にも、各配線の実効長
を等しくすることができ、また、それらの配線を合成接
続した場合には、配線間の長さの違いから生じる位相差
をなくすことができるため、位相のずれによる利得の低
下を防ぐことができるという効果を奏する。
板の誘電率と異なる誘電率を有した実効長変化調整手段
を設けることにより、配線の実効長を変化調整するよう
にしたので、配線が複数ある場合にも、各配線の実効長
を等しくすることができ、また、それらの配線を合成接
続した場合には、配線間の長さの違いから生じる位相差
をなくすことができるため、位相のずれによる利得の低
下を防ぐことができるという効果を奏する。
【００２８】基板上に設けられて複数の半導体チップを
並列合成するための枝回路を構成している線路長の異な
る複数の配線に対して、そのうちの最短のもの若しくは
最長のもののいずれか一方を除いて設けられた、基板の
誘電率と異なる誘電率を有した位相調整手段を備えるよ
うにしたので、各配線の実効長を等しくすることがで
き、配線間の長さの違いから生じる位相差をなくすこと
ができるため、位相のずれによる利得の低下を防ぐこと
ができるという効果を奏する。
並列合成するための枝回路を構成している線路長の異な
る複数の配線に対して、そのうちの最短のもの若しくは
最長のもののいずれか一方を除いて設けられた、基板の
誘電率と異なる誘電率を有した位相調整手段を備えるよ
うにしたので、各配線の実効長を等しくすることがで
き、配線間の長さの違いから生じる位相差をなくすこと
ができるため、位相のずれによる利得の低下を防ぐこと
ができるという効果を奏する。
【００２９】また、位相調整手段を、複数の配線のうち
最短のものを除いた配線と基板との間に設けられ、基板
の誘電率より大きい誘電率を有する誘電膜から構成する
ようにしたので、各配線の実効長を等しくすることがで
き、配線間の長さの違いから生じる位相差をなくすこと
ができるため、位相のずれによる利得の低下を防ぐこと
ができるという効果を奏する。
最短のものを除いた配線と基板との間に設けられ、基板
の誘電率より大きい誘電率を有する誘電膜から構成する
ようにしたので、各配線の実効長を等しくすることがで
き、配線間の長さの違いから生じる位相差をなくすこと
ができるため、位相のずれによる利得の低下を防ぐこと
ができるという効果を奏する。
【００３０】また、位相調整手段を、複数の配線のうち
最短のものを除いた配線と基板との間に設けられ、基板
の誘電率より小さい誘電率を有する層（絶縁膜、また
は、空気の層など）から構成するようにしたので、各配
線の実効長を等しくすることができ、配線間の長さの違
いから生じる位相差をなくすことができるため、位相の
ずれによる利得の低下を防ぐことができるという効果を
奏する。
最短のものを除いた配線と基板との間に設けられ、基板
の誘電率より小さい誘電率を有する層（絶縁膜、また
は、空気の層など）から構成するようにしたので、各配
線の実効長を等しくすることができ、配線間の長さの違
いから生じる位相差をなくすことができるため、位相の
ずれによる利得の低下を防ぐことができるという効果を
奏する。
【００３１】さらに、複数の半導体チップを並列合成す
るための枝回路を構成している複数の配線を、枝経路の
合成点に対して離れて設けられている半導体チップに接
続されるものは短く、枝回路の合成点の近くに設けられ
ている半導体チップに接続されるものは長くなるよう
に、半導体チップから合成点までの距離が長くなるにつ
れて短くなるように設けるようにしたので、各半導体チ
ップから引き出される配線の線路長を等しくすることが
でき、すなわち、各半導体チップから枝回路の合成点ま
での距離を等しくすることができるので、各半導体チッ
プに対する配線間の位相のずれの発生をなくすことがで
き、半導体チップを並列合成した際の位相のずれによる
利得の低下を防ぐことができる。
るための枝回路を構成している複数の配線を、枝経路の
合成点に対して離れて設けられている半導体チップに接
続されるものは短く、枝回路の合成点の近くに設けられ
ている半導体チップに接続されるものは長くなるよう
に、半導体チップから合成点までの距離が長くなるにつ
れて短くなるように設けるようにしたので、各半導体チ
ップから引き出される配線の線路長を等しくすることが
でき、すなわち、各半導体チップから枝回路の合成点ま
での距離を等しくすることができるので、各半導体チッ
プに対する配線間の位相のずれの発生をなくすことがで
き、半導体チップを並列合成した際の位相のずれによる
利得の低下を防ぐことができる。
【００３２】また、複数の半導体チップを並列合成する
ための枝回路を構成している複数の配線を施す基板とし
て、３次元に構成した立体基板を用いるようにしたの
で、枝回路の合成点と複数の半導体チップとの間の各配
線の長さが互いに均一になるように設けることができ、
各配線間の位相のずれの発生をなくし、半導体チップを
並列合成した際の位相のずれによる利得の低下を防ぐこ
とができるという効果を奏する。
ための枝回路を構成している複数の配線を施す基板とし
て、３次元に構成した立体基板を用いるようにしたの
で、枝回路の合成点と複数の半導体チップとの間の各配
線の長さが互いに均一になるように設けることができ、
各配線間の位相のずれの発生をなくし、半導体チップを
並列合成した際の位相のずれによる利得の低下を防ぐこ
とができるという効果を奏する。
【図１】 本発明の実施の形態１による整合回路を示し
た上面図である。
た上面図である。
【図２】 図１の整合回路における配線付近の部分拡大
図である。
図である。
【図３】 本発明の実施の形態３の整合回路における配
線付近の部分拡大図である。
線付近の部分拡大図である。
【図４】 本発明の実施の形態５による整合回路を示し
た上面図である。
た上面図である。
【図５】 本発明の実施の形態６による整合回路を示し
た側面図である。
た側面図である。
【図６】 本発明の実施の形態６による整合回路を示し
た上面図である。
た上面図である。
【図７】 従来の整合回路を示した回路図である。
１，２，３，１８，１９，２０，２１，２２，２３，２
４ トランジスタ、４，５，６，２６，２７，２８，２
９，３０，３１，３２ 配線、７ 基板、８誘電膜、９
エアーブリッジ、１０ 空気、１７ 立体ＭＩＣ基
板、４８ 絶縁膜。
４ トランジスタ、４，５，６，２６，２７，２８，２
９，３０，３１，３２ 配線、７ 基板、８誘電膜、９
エアーブリッジ、１０ 空気、１７ 立体ＭＩＣ基
板、４８ 絶縁膜。
Claims (8)
- 【請求項１】 基板と、 上記基板上に設けられた配線と、 上記配線に接触して設けられ、上記基板の誘電率と異な
る誘電率を有して、上記配線の実効長を変化調整させる
ための実効長変化調整手段と、 を備えたことを特徴とする整合回路。 - 【請求項２】 基板上に設けられた複数の半導体チップ
と、 上記基板上に設けられて、上記複数の半導体チップを並
列合成するための合成点を有する枝回路を構成してい
る、線路長の異なる複数の配線と、 上記複数の配線のうち、最短のもの若しくは最長のもの
のいずれか一方を除いた上記配線に接触して設けられる
とともに、上記基板の誘電率と異なる誘電率を有して、
上記配線間の位相差をなくすための位相調整手段と、 を備えたことを特徴とする整合回路。 - 【請求項３】 上記位相調整手段が、 上記複数の配線のうち最短のものを除いた上記配線と上
記基板との間に設けられ、上記基板の誘電率より大きい
誘電率を有する誘電膜から構成されていることを特徴と
する請求項２記載の整合回路。 - 【請求項４】 上記位相調整手段が、 上記複数の配線のうち最長のものを除いた上記配線と上
記基板との間に設けられ、上記基板の誘電率より小さい
誘電率を有する層から構成されていることを特徴とする
請求項２記載の整合回路。 - 【請求項５】 上記層が、上記基板より小さい誘電率を
有する絶縁膜から構成されていることを特徴とする請求
項４記載の整合回路。 - 【請求項６】 上記層が、上記配線の一部をエアーブリ
ッジ化したことにより設けられた空気の層から構成され
ていることを特徴とする請求項４記載の整合回路。 - 【請求項７】 基板上に設けられた複数の半導体チップ
と、 上記基板上に設けられて、上記複数の半導体チップを並
列合成するための合成点を有する枝回路と、 上記半導体チップと上記枝回路との間に設けられて、上
記半導体チップに接続されている複数の配線と、 上記複数の配線と上記枝回路とを接続しているワイヤ
と、 を備え、 上記複数の配線が、上記合成点に対して離れて設けられ
ている上記半導体チップに接続されるものは短く、上記
合成点の近くに設けられている上記半導体チップに接続
されるものは長くなるように、上記半導体チップから上
記合成点までの距離が長くなるにつれて短くなるように
設られていることを特徴とする整合回路。 - 【請求項８】 複数の半導体チップと、 ３次元に構成された立体基板と、 上記立体基板上に設けられるとともに上記複数の半導体
チップに接続されて、上記複数の半導体チップを並列合
成するための枝回路を構成している複数の配線と、 を備え、 上記枝回路の合成点と上記複数の半導体チップとの間の
各上記配線の長さが互いに均一になるように設けられて
いることを特徴とする整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21496495A JP3495468B2 (ja) | 1995-08-23 | 1995-08-23 | 整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21496495A JP3495468B2 (ja) | 1995-08-23 | 1995-08-23 | 整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964610A true JPH0964610A (ja) | 1997-03-07 |
| JP3495468B2 JP3495468B2 (ja) | 2004-02-09 |
Family
ID=16664493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21496495A Expired - Fee Related JP3495468B2 (ja) | 1995-08-23 | 1995-08-23 | 整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3495468B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148099A (ja) * | 2006-12-12 | 2008-06-26 | Mitsubishi Electric Corp | 差動増幅器 |
| JP2010028800A (ja) * | 2008-06-19 | 2010-02-04 | Kyocera Corp | 構造体，接続端子，パッケージ、並びに電子装置 |
| JP2011192760A (ja) * | 2010-03-12 | 2011-09-29 | Nec Corp | 半導体装置および半導体装置の製造方法 |
| WO2011148710A1 (ja) * | 2010-05-25 | 2011-12-01 | 住友電気工業株式会社 | スイッチング回路及び包絡線信号増幅器 |
| JP2022525314A (ja) * | 2019-03-13 | 2022-05-12 | キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション | 広帯域性能を有するコンパクトな薄膜表面実装可能結合器 |
-
1995
- 1995-08-23 JP JP21496495A patent/JP3495468B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148099A (ja) * | 2006-12-12 | 2008-06-26 | Mitsubishi Electric Corp | 差動増幅器 |
| JP2010028800A (ja) * | 2008-06-19 | 2010-02-04 | Kyocera Corp | 構造体，接続端子，パッケージ、並びに電子装置 |
| JP2011192760A (ja) * | 2010-03-12 | 2011-09-29 | Nec Corp | 半導体装置および半導体装置の製造方法 |
| WO2011148710A1 (ja) * | 2010-05-25 | 2011-12-01 | 住友電気工業株式会社 | スイッチング回路及び包絡線信号増幅器 |
| US8878604B2 (en) | 2010-05-25 | 2014-11-04 | Sumitomo Electric Industries, Ltd. | Switching circuit and envelope signal amplifier |
| JP2022525314A (ja) * | 2019-03-13 | 2022-05-12 | キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション | 広帯域性能を有するコンパクトな薄膜表面実装可能結合器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3495468B2 (ja) | 2004-02-09 |
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