JPH0964200A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0964200A JPH0964200A JP7241020A JP24102095A JPH0964200A JP H0964200 A JPH0964200 A JP H0964200A JP 7241020 A JP7241020 A JP 7241020A JP 24102095 A JP24102095 A JP 24102095A JP H0964200 A JPH0964200 A JP H0964200A
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Abstract
(57)【要約】
【課題】 同一のシリコン層にＰ型領域とＮ型領域が混
在し、そのシリコン層上に高融点金属シリサイド層が堆
積された半導体装置において、剥がれを引起こしたり、
高集積化を損ねることなく、高融点金属シリサイド層を
介しての不純物の相互拡散を防止することを課題にす
る。 【解決手段】 シリコン層２，３とそのシリコン層２，
３上に堆積された高融点金属シリサイド層１の２層から
なるゲート電極を有する半導体装置で、高融点金属シリ
サイド層１の特定の箇所１１のシリコンの含有率を他の
部分よりも高くする。これによって高融点金属シリサイ
ドを介した不純物の拡散を抑制するようにした。
在し、そのシリコン層上に高融点金属シリサイド層が堆
積された半導体装置において、剥がれを引起こしたり、
高集積化を損ねることなく、高融点金属シリサイド層を
介しての不純物の相互拡散を防止することを課題にす
る。 【解決手段】 シリコン層２，３とそのシリコン層２，
３上に堆積された高融点金属シリサイド層１の２層から
なるゲート電極を有する半導体装置で、高融点金属シリ
サイド層１の特定の箇所１１のシリコンの含有率を他の
部分よりも高くする。これによって高融点金属シリサイ
ドを介した不純物の拡散を抑制するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ半導体ではＰ型トランジスタと
Ｎ型トランジスタのゲート電極として、ともにＮ型ポリ
シリコンゲート電極が用いられることが多い。この場合
は、Ｎ型トランジスタは表面チャネル型、Ｐ型トランジ
スタは埋込みチャネル型として使用される。しかし、Ｃ
ＭＯＳ半導体を微細化するにともなって、埋込みチャネ
ル型では短チャネル効果を押さえることが難しくなって
くる。
Ｎ型トランジスタのゲート電極として、ともにＮ型ポリ
シリコンゲート電極が用いられることが多い。この場合
は、Ｎ型トランジスタは表面チャネル型、Ｐ型トランジ
スタは埋込みチャネル型として使用される。しかし、Ｃ
ＭＯＳ半導体を微細化するにともなって、埋込みチャネ
ル型では短チャネル効果を押さえることが難しくなって
くる。
【０００３】Ｐ型トランジスタも埋込みチャネル型でな
く表面チャネル型とするためには、Ｎ型トランジスタの
ゲート電極としてＮ型ポリシリコンゲート電極を用いた
場合と同様に、Ｐ型トランジスタのゲート電極としてＰ
型ポリシリコンゲート電極を用いる、いわゆるデュアル
ゲート構造を採用する必要がある。これによって、同一
のポリシリコン層のゲート電極にＰ型領域とＮ型領域と
が混在することになる。
く表面チャネル型とするためには、Ｎ型トランジスタの
ゲート電極としてＮ型ポリシリコンゲート電極を用いた
場合と同様に、Ｐ型トランジスタのゲート電極としてＰ
型ポリシリコンゲート電極を用いる、いわゆるデュアル
ゲート構造を採用する必要がある。これによって、同一
のポリシリコン層のゲート電極にＰ型領域とＮ型領域と
が混在することになる。
【０００４】ところでポリシリコン層は金属層に比べて
比較的高いシート抵抗を持つため、ゲート電極の低抵抗
化を実現するためには、ポリシリコン層上に高融点金属
のシリサイド層を形成してゲート電極をポリサイドゲー
ト電極構造としなければならない。
比較的高いシート抵抗を持つため、ゲート電極の低抵抗
化を実現するためには、ポリシリコン層上に高融点金属
のシリサイド層を形成してゲート電極をポリサイドゲー
ト電極構造としなければならない。
【０００５】このようにゲート電極にポリサイドゲート
電極構造を採用したとき、シリサイド中の不純物の拡散
係数が非常に大きいため、ゲート電極形成後の熱工程
で、Ｎ型トランジスタゲート電極中のＮ型不純物および
Ｐ型トランジスタゲート電極中のＰ型不純物がシリサイ
ドを通じて相互に拡散し合い、互いのゲート電極の仕事
関数を変えてしまうので、これによってしきい値電圧
（Ｖth）が変化してしまう問題がある。
電極構造を採用したとき、シリサイド中の不純物の拡散
係数が非常に大きいため、ゲート電極形成後の熱工程
で、Ｎ型トランジスタゲート電極中のＮ型不純物および
Ｐ型トランジスタゲート電極中のＰ型不純物がシリサイ
ドを通じて相互に拡散し合い、互いのゲート電極の仕事
関数を変えてしまうので、これによってしきい値電圧
（Ｖth）が変化してしまう問題がある。
【０００６】これを防止するため、例えば、特開平１−
２６５５４２、特開平２−５４２２、特開平２−１８３
５６５等ではポリシリコン層と高融点金属シリサイド層
の間に、高融点金属シリサイド層よりもポリシリコン層
の不純物拡散係数が小さい低抵抗拡散防止膜（窒素チタ
ン、低融点金属、白金シリサイドなど）を介在させる方
法が提案されている。しかし、この方法では、ポリシリ
コン層と高融点金属シリサイド層の間に設けられた低抵
抗拡散防止膜のために、ポリシリコン層と高融点金属シ
リサイド層の密着性が損なわれ、この低抵抗拡散防止膜
の部分で剥がれが生じてしまう危険性がある。
２６５５４２、特開平２−５４２２、特開平２−１８３
５６５等ではポリシリコン層と高融点金属シリサイド層
の間に、高融点金属シリサイド層よりもポリシリコン層
の不純物拡散係数が小さい低抵抗拡散防止膜（窒素チタ
ン、低融点金属、白金シリサイドなど）を介在させる方
法が提案されている。しかし、この方法では、ポリシリ
コン層と高融点金属シリサイド層の間に設けられた低抵
抗拡散防止膜のために、ポリシリコン層と高融点金属シ
リサイド層の密着性が損なわれ、この低抵抗拡散防止膜
の部分で剥がれが生じてしまう危険性がある。
【０００７】また、特開平３−２０３３６６、特開平５
−１９８６８６等では高融点金属のシリサイド層をポリ
シリコン層のＰＮ接合位置で分断し、そこでコンタクト
をとるようにしている。このように高融点金属シリサイ
ド層を分断することで不純物が高融点金属シリサイド層
を通じて拡散することを防止することができる。しか
し、ＰＮ接合位置で必ず高融点金属シリサイド層を離間
させねばならないので、レイアウトの自由度をそれだけ
損ねることになるし、ＣＭＯＳ半導体の微細化、高集積
化に反する結果になる。
−１９８６８６等では高融点金属のシリサイド層をポリ
シリコン層のＰＮ接合位置で分断し、そこでコンタクト
をとるようにしている。このように高融点金属シリサイ
ド層を分断することで不純物が高融点金属シリサイド層
を通じて拡散することを防止することができる。しか
し、ＰＮ接合位置で必ず高融点金属シリサイド層を離間
させねばならないので、レイアウトの自由度をそれだけ
損ねることになるし、ＣＭＯＳ半導体の微細化、高集積
化に反する結果になる。
【０００８】
【発明が解決しようとする課題】上述のごとく、従来の
技術では、同一のポリシリコン層上にＰ型領域とＮ型領
域とが混在する半導体装置においてポリシリコン層上に
設けられる金属シリサイド層を介しての不純物の相互拡
散を防止するため、ポリシリコン層上と金属シリサイド
層の間に拡散防止膜を設ける手法があった。しかし、こ
の方法では、拡散防止膜のためにポリシリコン層上と金
属シリサイド層の密着性が悪くなるという問題があっ
た。また、不純物の相互拡散を防止するため、金属シリ
サイド層をＰＮ接合位置で分離するという手法も有る
が、レイアウトの自由度を損ね、半導体の微細化、高集
積化を損ねる問題がある。
技術では、同一のポリシリコン層上にＰ型領域とＮ型領
域とが混在する半導体装置においてポリシリコン層上に
設けられる金属シリサイド層を介しての不純物の相互拡
散を防止するため、ポリシリコン層上と金属シリサイド
層の間に拡散防止膜を設ける手法があった。しかし、こ
の方法では、拡散防止膜のためにポリシリコン層上と金
属シリサイド層の密着性が悪くなるという問題があっ
た。また、不純物の相互拡散を防止するため、金属シリ
サイド層をＰＮ接合位置で分離するという手法も有る
が、レイアウトの自由度を損ね、半導体の微細化、高集
積化を損ねる問題がある。
【０００９】本発明ではこの問題を解決して、剥がれを
引起こしたり、高集積化を損ねることなく、金属シリサ
イド層を介しての不純物の相互拡散を防止することを課
題にする。
引起こしたり、高集積化を損ねることなく、金属シリサ
イド層を介しての不純物の相互拡散を防止することを課
題にする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、シリコン層および該シリコン層上に堆積
された高融点金属シリサイド層の２層からなるゲート電
極を有する半導体装置において、前記高融点金属シリサ
イド層の特定の箇所に他の部分に比してシリコン含有率
の高いシリコンリッチ領域を具備することを特徴とす
る。
め、本発明は、シリコン層および該シリコン層上に堆積
された高融点金属シリサイド層の２層からなるゲート電
極を有する半導体装置において、前記高融点金属シリサ
イド層の特定の箇所に他の部分に比してシリコン含有率
の高いシリコンリッチ領域を具備することを特徴とす
る。
【００１１】さらに、前記高融点金属シリサイド層がタ
ングステンシリサイド（ＷＳix）層であり、前記シリコ
ンリッチ領域のタングステンシリサイド（ＷＳix）の組
成比がｘ≧２．５であることを特徴とする。
ングステンシリサイド（ＷＳix）層であり、前記シリコ
ンリッチ領域のタングステンシリサイド（ＷＳix）の組
成比がｘ≧２．５であることを特徴とする。
【００１２】また、前記シリコン層にはＮ型シリコン領
域とＰ型シリコン領域が混在し、前記シリコンリッチ領
域は、前記高融点金属シリサイド層中の前記Ｎ型シリコ
ン領域の上部の領域であることを特徴とする。
域とＰ型シリコン領域が混在し、前記シリコンリッチ領
域は、前記高融点金属シリサイド層中の前記Ｎ型シリコ
ン領域の上部の領域であることを特徴とする。
【００１３】また、シリコン層および該シリコン層上に
堆積された高融点金属シリサイド層の２層からなるゲー
ト電極を有する半導体装置の製造方法において、前記高
融点金属シリサイド層の特定の箇所にあたる部分に開口
部を持つレジストパターンを形成するレジストパターン
形成工程と、該レジストパターン形成工程で構成される
前記レジストパターンをマスクとして前記高融点金属シ
リサイド層の特定の箇所にシリコンをイオン注入するシ
リコンイオン注入工程を含み、該シリコンイオン注入工
程によって前記高融点金属シリサイド層の特定の箇所の
シリコン含有率を他の部分に比して高くすることを特徴
とする。
堆積された高融点金属シリサイド層の２層からなるゲー
ト電極を有する半導体装置の製造方法において、前記高
融点金属シリサイド層の特定の箇所にあたる部分に開口
部を持つレジストパターンを形成するレジストパターン
形成工程と、該レジストパターン形成工程で構成される
前記レジストパターンをマスクとして前記高融点金属シ
リサイド層の特定の箇所にシリコンをイオン注入するシ
リコンイオン注入工程を含み、該シリコンイオン注入工
程によって前記高融点金属シリサイド層の特定の箇所の
シリコン含有率を他の部分に比して高くすることを特徴
とする。
【００１４】
【発明の実施の形態】以下、本発明にかかる半導体装置
とその製造方法を添付図面を参照にして詳細に説明す
る。図１は、本発明の半導体装置である。図１中、１は
金属シリサイド、２はＮ型ポリシリコン、３はＰ型ポリ
シリコン、５はゲート酸化膜、６はＰウェル、７はＮウ
ェル、８はシリコン基板、９は素子分離領域を構成する
フィールド酸化膜である。金属シリサイド１中の１１の
部分はシリコンリッチに構成された部分である。
とその製造方法を添付図面を参照にして詳細に説明す
る。図１は、本発明の半導体装置である。図１中、１は
金属シリサイド、２はＮ型ポリシリコン、３はＰ型ポリ
シリコン、５はゲート酸化膜、６はＰウェル、７はＮウ
ェル、８はシリコン基板、９は素子分離領域を構成する
フィールド酸化膜である。金属シリサイド１中の１１の
部分はシリコンリッチに構成された部分である。
【００１５】図から明らかなように、シリコン基板８上
にＰウェル領域６とＮウェル領域７が設けられ、さらに
フィールド酸化膜９の素子分離領域が形成されている。
このフィールド酸化膜９の素子分離領域によって分離さ
れた素子領域はＮ型トランジスタ形成領域ＮとＰ型トラ
ンジスタ形成領域Ｐになる。さらにＰウェル６、Ｎウェ
ル７上にはゲート酸化膜５が形成され、Ｎ型トランジス
タ形成領域Ｎではゲート酸化膜５上にＮ型ポリシリコン
ゲート電極となるＮ型ポリシリコン２が、Ｐ型トランジ
スタ形成領域Ｐではゲート酸化膜５上にＰ型ポリシリコ
ンゲート電極となるＰ型ポリシリコン３が形成される。
にＰウェル領域６とＮウェル領域７が設けられ、さらに
フィールド酸化膜９の素子分離領域が形成されている。
このフィールド酸化膜９の素子分離領域によって分離さ
れた素子領域はＮ型トランジスタ形成領域ＮとＰ型トラ
ンジスタ形成領域Ｐになる。さらにＰウェル６、Ｎウェ
ル７上にはゲート酸化膜５が形成され、Ｎ型トランジス
タ形成領域Ｎではゲート酸化膜５上にＮ型ポリシリコン
ゲート電極となるＮ型ポリシリコン２が、Ｐ型トランジ
スタ形成領域Ｐではゲート酸化膜５上にＰ型ポリシリコ
ンゲート電極となるＰ型ポリシリコン３が形成される。
【００１６】そしてこれらのＮ型ポリシリコン２および
Ｐ型ポリシリコン３上に金属シリサイド（この例ではタ
ングステンシリサイド）１が設けられる。この金属シリ
サイド（タングステンシリサイド）１のＮ型トランジス
タ形成領域Ｎに当たる１１の部分はシリコンリッチに構
成されている。この部分でのタングステンシリサイドＷ
Ｓixの組成比はｘ≧２．５であることが望ましい。
Ｐ型ポリシリコン３上に金属シリサイド（この例ではタ
ングステンシリサイド）１が設けられる。この金属シリ
サイド（タングステンシリサイド）１のＮ型トランジス
タ形成領域Ｎに当たる１１の部分はシリコンリッチに構
成されている。この部分でのタングステンシリサイドＷ
Ｓixの組成比はｘ≧２．５であることが望ましい。
【００１７】これにより、Ｎ型ポリシリコン２、ゲート
酸化膜５、Ｐウエル６および金属シリサイド１中のシリ
コンリッチに構成された部分１１でＮ型トランジスタ領
域が、Ｐ型ポリシリコン上の金属シリサイド１、Ｐ型ポ
リシリコン３、ゲート酸化膜５、Ｎウェル７でＰ型トラ
ンジスタ領域が構成できる。
酸化膜５、Ｐウエル６および金属シリサイド１中のシリ
コンリッチに構成された部分１１でＮ型トランジスタ領
域が、Ｐ型ポリシリコン上の金属シリサイド１、Ｐ型ポ
リシリコン３、ゲート酸化膜５、Ｎウェル７でＰ型トラ
ンジスタ領域が構成できる。
【００１８】次に、このように半導体装置を形成した場
合の効果について説明する。今、Ｐ型トランジスタとＮ
型トランジスタ間の距離を図２に示すようにＳ［μｍ］
とする。Ｎ型トランジスタ上にシリコンリッチなＷＳix
を形成した場合、シリコンリッチなＷＳixの余剰シリコ
ンが結晶粒界に多くなることによって、おもに格子拡散
をするボロンの拡散を防ぐことができる。すなわち、Ｎ
型トランジスタ上のタングステンシリサイド１をシリコ
ンリッチにすると、ボロンの拡散によるＮ型トランジス
タのしきい値電圧Ｖthの変動を押さえることができる。
特にＷＳixの組成比でｘ≧２．５とすることでしきい値
電圧Ｖthの変動を０．１Ｖ以下に収めることができる。
合の効果について説明する。今、Ｐ型トランジスタとＮ
型トランジスタ間の距離を図２に示すようにＳ［μｍ］
とする。Ｎ型トランジスタ上にシリコンリッチなＷＳix
を形成した場合、シリコンリッチなＷＳixの余剰シリコ
ンが結晶粒界に多くなることによって、おもに格子拡散
をするボロンの拡散を防ぐことができる。すなわち、Ｎ
型トランジスタ上のタングステンシリサイド１をシリコ
ンリッチにすると、ボロンの拡散によるＮ型トランジス
タのしきい値電圧Ｖthの変動を押さえることができる。
特にＷＳixの組成比でｘ≧２．５とすることでしきい値
電圧Ｖthの変動を０．１Ｖ以下に収めることができる。
【００１９】図３は、Ｎ型トランジスタ領域のタングス
テンシリサイドＷＳixの組成比を変化させた場合のＰ型
トランジスタとＮ型トランジスタ間の距離Ｓ［μｍ］と
Ｎ型トランジスタのしきい値電圧Ｖth［Ｖ］の関係の実
測値をグラフに示したものである。図に示されたように
タングステンシリサイドがＷＳixの組成比でｘ＝２．３
とシリコンリッチでない場合、しきい値電圧Ｖthはトラ
ンジスタ間の距離Ｓ［μｍ］が短くなるほど大きな値と
なり、トランジスタ間の距離Ｓ［μｍ］が１００μｍで
は０．６０Ｖであるがトランジスタ間の距離Ｓ［μｍ］
が０．２μｍでは０．７３Ｖ程度になる。
テンシリサイドＷＳixの組成比を変化させた場合のＰ型
トランジスタとＮ型トランジスタ間の距離Ｓ［μｍ］と
Ｎ型トランジスタのしきい値電圧Ｖth［Ｖ］の関係の実
測値をグラフに示したものである。図に示されたように
タングステンシリサイドがＷＳixの組成比でｘ＝２．３
とシリコンリッチでない場合、しきい値電圧Ｖthはトラ
ンジスタ間の距離Ｓ［μｍ］が短くなるほど大きな値と
なり、トランジスタ間の距離Ｓ［μｍ］が１００μｍで
は０．６０Ｖであるがトランジスタ間の距離Ｓ［μｍ］
が０．２μｍでは０．７３Ｖ程度になる。
【００２０】一方、タングステンシリサイドがＷＳixの
組成比でｘ＝２．５とシリコンリッチな場合には、トラ
ンジスタ間の距離Ｓ［μｍ］が０．２μｍでもしきい値
電圧Ｖthは０．６２Ｖ程度である。
組成比でｘ＝２．５とシリコンリッチな場合には、トラ
ンジスタ間の距離Ｓ［μｍ］が０．２μｍでもしきい値
電圧Ｖthは０．６２Ｖ程度である。
【００２１】一方、Ｐ型トランジスタ上にシリコンリッ
チなＷＳixを形成した場合、シリコンリッチなＷＳixの
余剰シリコンが結晶粒界に多くなることによって、結晶
粒界でのヒ素の拡散を助長する。図４は、Ｐ型トランジ
スタ領域のタングステンシリサイドＷＳixの組成比を変
化させた場合のＰ型トランジスタとＮ型トランジスタ間
の距離Ｓ［μｍ］とＰ型トランジスタのしきい値電圧の
実効値｜Ｖth｜［Ｖ］の関係の実測値のグラフである。
Ｐ型トランジスタのしきい値電圧はトランジスタのしき
い値電圧の逆極性になるが、この図では図３との対応を
とるため縦軸はしきい値電圧の実効値｜Ｖth｜で示し
た。図に示されたようにタングステンシリサイドがＷＳ
ixの組成比でｘ＝２．５とシリコンリッチにすると、し
きい値電圧の実効値｜Ｖth｜はトランジスタ間の距離Ｓ
［μｍ］が０．２μｍでは１．１５Ｖと大きな値にな
る。
チなＷＳixを形成した場合、シリコンリッチなＷＳixの
余剰シリコンが結晶粒界に多くなることによって、結晶
粒界でのヒ素の拡散を助長する。図４は、Ｐ型トランジ
スタ領域のタングステンシリサイドＷＳixの組成比を変
化させた場合のＰ型トランジスタとＮ型トランジスタ間
の距離Ｓ［μｍ］とＰ型トランジスタのしきい値電圧の
実効値｜Ｖth｜［Ｖ］の関係の実測値のグラフである。
Ｐ型トランジスタのしきい値電圧はトランジスタのしき
い値電圧の逆極性になるが、この図では図３との対応を
とるため縦軸はしきい値電圧の実効値｜Ｖth｜で示し
た。図に示されたようにタングステンシリサイドがＷＳ
ixの組成比でｘ＝２．５とシリコンリッチにすると、し
きい値電圧の実効値｜Ｖth｜はトランジスタ間の距離Ｓ
［μｍ］が０．２μｍでは１．１５Ｖと大きな値にな
る。
【００２２】したがって、不純物の相互拡散によるトラ
ンジスタのしきい値電圧Ｖthの変動を押さえるために
は、Ｎ型トランジスタ上のタングステンシリサイドをシ
リコンリッチにし、Ｐ型トランジスタ上のタングステン
シリサイドはシリコンリッチでなくすることが望まし
い。
ンジスタのしきい値電圧Ｖthの変動を押さえるために
は、Ｎ型トランジスタ上のタングステンシリサイドをシ
リコンリッチにし、Ｐ型トランジスタ上のタングステン
シリサイドはシリコンリッチでなくすることが望まし
い。
【００２３】次に、図５〜図９にそって、この半導体装
置の製造方法の一実施例を説明する。通常の方法でシリ
コン基板８上にＰウェル領域６とＮウェル領域７を形成
した後、フィールド酸化膜９によって素子領域と素子分
離領域を形成する。次に、素子領域に熱酸化でゲート酸
化膜５を形成し、ゲート酸化膜５上にノンドープポリシ
リコン層４を２００ｎｍ堆積する（図５）。
置の製造方法の一実施例を説明する。通常の方法でシリ
コン基板８上にＰウェル領域６とＮウェル領域７を形成
した後、フィールド酸化膜９によって素子領域と素子分
離領域を形成する。次に、素子領域に熱酸化でゲート酸
化膜５を形成し、ゲート酸化膜５上にノンドープポリシ
リコン層４を２００ｎｍ堆積する（図５）。
【００２４】次に、リソグラフィー技術により、Ｐ型ト
ランジスタ領域に開口をもつレジストパターンを形成
し、これをマスクとしてポリシリコンにＰ型不純物（ボ
ロン）１２をイオン注入してＰ型ポリシリコン３を構成
する。このイオン注入における加速電圧は１０ｋｅＶ、
注入量は１Ｅ１５〜１Ｅ１６／ｃｍ2 である（図６）。
ランジスタ領域に開口をもつレジストパターンを形成
し、これをマスクとしてポリシリコンにＰ型不純物（ボ
ロン）１２をイオン注入してＰ型ポリシリコン３を構成
する。このイオン注入における加速電圧は１０ｋｅＶ、
注入量は１Ｅ１５〜１Ｅ１６／ｃｍ2 である（図６）。
【００２５】続いて、リソグラフィー技術により、Ｎ型
トランジスタ領域に開口をもつレジストパターンを形成
し、これをマスクとしてポリシリコンにＮ型不純物（ヒ
素）１３をイオン注入してＮ型ポリシリコン２を構成す
る。このイオン注入における加速電圧は５０ｋｅＶ、注
入量は１Ｅ１５〜１Ｅ１６／ｃｍ2 である（図７）。次
に、高融点シリサイドとしてタングステンシリサイド１
を１００ｎｍ堆積する（図８）。
トランジスタ領域に開口をもつレジストパターンを形成
し、これをマスクとしてポリシリコンにＮ型不純物（ヒ
素）１３をイオン注入してＮ型ポリシリコン２を構成す
る。このイオン注入における加速電圧は５０ｋｅＶ、注
入量は１Ｅ１５〜１Ｅ１６／ｃｍ2 である（図７）。次
に、高融点シリサイドとしてタングステンシリサイド１
を１００ｎｍ堆積する（図８）。
【００２６】次に、リソグラフィー技術により、所望の
位置に開口をもつレジストパターン、ここではＮ型トラ
ンジスタ領域Ｎに開口をもつレジストパターンを形成
し、これをマスクとして、タングステンシリサイド１に
シリコン１４をイオン注入する。このイオン注入におけ
る加速電圧は２５ｋｅＶ、注入量は１Ｅ１６／ｃｍ2 以
上である（図９）。このイオンの注入量によりタングス
テンシリサイドの組成比を変え、シリコンリッチな領域
１１を作ることができる。この時、Ｎ型トランジスタ上
のシリコンリッチな領域１１のタングステンシリサイド
をＷＳixの組成比でｘ≧２．５とする。最後に、リソグ
ラフィー技術と反応性エッチング法によりシリサイド層
およびポリシリコン層をパターニングしてゲート電極を
構成して半導体素子を形成する。
位置に開口をもつレジストパターン、ここではＮ型トラ
ンジスタ領域Ｎに開口をもつレジストパターンを形成
し、これをマスクとして、タングステンシリサイド１に
シリコン１４をイオン注入する。このイオン注入におけ
る加速電圧は２５ｋｅＶ、注入量は１Ｅ１６／ｃｍ2 以
上である（図９）。このイオンの注入量によりタングス
テンシリサイドの組成比を変え、シリコンリッチな領域
１１を作ることができる。この時、Ｎ型トランジスタ上
のシリコンリッチな領域１１のタングステンシリサイド
をＷＳixの組成比でｘ≧２．５とする。最後に、リソグ
ラフィー技術と反応性エッチング法によりシリサイド層
およびポリシリコン層をパターニングしてゲート電極を
構成して半導体素子を形成する。
【００２７】
【発明の効果】以上説明したように本発明では、シリコ
ン層とそのシリコン層上に堆積された高融点金属シリサ
イド層の２層からなるゲート電極を有する半導体装置
で、高融点金属シリサイド層の特定の箇所のシリコンの
含有率を他の部分よりも高くし、これによって高融点金
属シリサイドを介した不純物の拡散を抑制するようにし
た。具体的には高融点金属シリサイドはタングステンシ
リサイド（ＷＳix）であり、Ｎ型トランジスタ領域のタ
ングステンシリサイドの組成比をｘ≧２．５とする。本
発明では、シリコン層とその上に堆積されたタングステ
ンシリサイド層が直接接続されているので密着性が良
く、剥離の心配がない。さらに、タングステンシリサイ
ドの組成比をｘ≧２．５としてもシート抵抗の上昇は高
々１０％程度にしかすぎないので、低抵抗なゲート電極
を実現することができる。
ン層とそのシリコン層上に堆積された高融点金属シリサ
イド層の２層からなるゲート電極を有する半導体装置
で、高融点金属シリサイド層の特定の箇所のシリコンの
含有率を他の部分よりも高くし、これによって高融点金
属シリサイドを介した不純物の拡散を抑制するようにし
た。具体的には高融点金属シリサイドはタングステンシ
リサイド（ＷＳix）であり、Ｎ型トランジスタ領域のタ
ングステンシリサイドの組成比をｘ≧２．５とする。本
発明では、シリコン層とその上に堆積されたタングステ
ンシリサイド層が直接接続されているので密着性が良
く、剥離の心配がない。さらに、タングステンシリサイ
ドの組成比をｘ≧２．５としてもシート抵抗の上昇は高
々１０％程度にしかすぎないので、低抵抗なゲート電極
を実現することができる。
【図１】本発明の一実施形態の半導体装置の断面図であ
る。
る。
【図２】半導体装置上のＮ型トランジスタとＰ型トラン
ジスタ間の距離の説明図である。
ジスタ間の距離の説明図である。
【図３】Ｎ型トランジスタでのトランジスタ間距離とし
きい値電圧の関係の実測値を示す図。
きい値電圧の関係の実測値を示す図。
【図４】Ｐ型トランジスタでのトランジスタ間距離とし
きい値電圧の実効値との関係の実測値を示す図である。
きい値電圧の実効値との関係の実測値を示す図である。
【図５】図１に示す半導体装置の一実施形態の製造方法
を説明する断面図（その１）である。
を説明する断面図（その１）である。
【図６】図１に示す半導体装置の一実施形態の製造方法
を説明する断面図（その２）である。
を説明する断面図（その２）である。
【図７】図１に示す半導体装置の一実施形態の製造方法
を説明する断面図（その３）である。
を説明する断面図（その３）である。
【図８】図１に示す半導体装置の一実施形態の製造方法
を説明する断面図（その４）である。
を説明する断面図（その４）である。
【図９】図１に示す半導体装置の一実施形態の製造方法
を説明する断面図（その５）である。
を説明する断面図（その５）である。
１ 金属シリサイド ２ Ｎ型ポリシリコン ３ Ｐ型ポリシリコン ４ ノンドープポリシリコン ５ ゲート酸化膜 ６ Ｐウェル ７ Ｎウェル ８ シリコン基板 ９ フィールド酸化膜 １１ シリコンリッチな領域 １２ Ｐ型不純物 １３ Ｎ型不純物 １４ シリコン
Claims (4)
- 【請求項１】 シリコン層および該シリコン層上に堆積
された高融点金属シリサイド層の２層からなるゲート電
極を有する半導体装置において、 前記高融点金属シリサイド層の特定の箇所に他の部分に
比してシリコン含有率の高いシリコンリッチ領域を具備
することを特徴とする半導体装置。 - 【請求項２】 前記高融点金属シリサイド層がタングス
テンシリサイド（ＷＳix）層であり、 前記シリコンリッチ領域のタングステンシリサイド（Ｗ
Ｓix）の組成比がｘ≧２．５であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記シリコン層にはＮ型シリコン領域と
Ｐ型シリコン領域が混在し、前記シリコンリッチ領域
は、前記高融点金属シリサイド層中の前記Ｎ型シリコン
領域の上部の領域であることを特徴とする請求項１また
は請求項２記載の半導体装置。 - 【請求項４】 シリコン層および該シリコン層上に堆積
された高融点金属シリサイド層の２層からなるゲート電
極を有する半導体装置の製造方法において、 前記高融点金属シリサイド層の特定の箇所にあたる部分
に開口部を持つレジストパターンを形成するレジストパ
ターン形成工程と、 該レジストパターン形成工程で構成される前記レジスト
パターンをマスクとして前記高融点金属シリサイド層の
特定の箇所にシリコンをイオン注入するシリコンイオン
注入工程を含み、 該シリコンイオン注入工程によって前記高融点金属シリ
サイド層の特定の箇所のシリコン含有率を他の部分に比
して高くすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241020A JPH0964200A (ja) | 1995-08-26 | 1995-08-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241020A JPH0964200A (ja) | 1995-08-26 | 1995-08-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964200A true JPH0964200A (ja) | 1997-03-07 |
Family
ID=17068149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241020A Pending JPH0964200A (ja) | 1995-08-26 | 1995-08-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100760A (ja) * | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
-
1995
- 1995-08-26 JP JP7241020A patent/JPH0964200A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100760A (ja) * | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
| JP4651848B2 (ja) * | 2000-07-21 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
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