JPH0963284A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 誤ったイレーズコマンドの入力などでメモリ
セルの内容が過消去されてしまう可能性があった。 【解決手段】 全メモリセルのデータが“０”であるか
どうかの判定を行うオール０判定回路１８と、イレーズ
コマンドが入力されたときに、このオール０判定回路１
８にて全てのメモリセルのデータが“０”であると判定
されている場合にのみ、消去動作を行わせるとともに、
イレーズモードとイレーズベリファイモードの繰り返し
シーケンス中においては、オール０判定回路１８による
全メモリセルのデータが“０”であるか否かの判定を停
止させる過消去防止回路２０を設けたもの。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フラッシュメモ
リなどの不揮発性半導体記憶装置に関し、特にメモリセ
ルに格納されたデータの誤操作などによる過消去の防止
に関するものである。

【０００２】

【従来の技術】従来、フラッシュメモリなどの不揮発性
半導体記憶装置において、誤ったイレーズコマンドの入
力によってメモリセルの内容が過消去されるのを防止す
るために、電源投入直後、またはイレーズ動作直後にイ
レーズコマンドが入力された場合に限り、そのイレーズ
動作に関る消去電圧印加制御信号を発生させないように
し、かつ、この消去電圧印加制御信号を発生させない状
態をプログラムコマンドが入力されるか、またはイレー
ズベリファイにフェイルするまで保持する対策をとって
いた。

【０００３】図１０はそのような従来のフラッシュメモ
リの過消去防止回路を示すブロック図である。図におい
て、１はフラッシュメモリのメモリセルの共通ソース線
であり、２はＶ_CC電位（例えば５Ｖ）を供給するＶ_CC電
源、３はＶ_PP電位（例えば１２Ｖ）と前記Ｖ_CC電位のい
ずれかの電位を選択的にとりうるＶ_CCPP電源である。４
は消去動作実行時に一定時間ハイレベルとなり、またＶ
_CCPP電源３をＶ_PP電位にする消去タイマー信号（ＴＥＲ
Ｓ）である。５はプログラムコマンド入力時に一定時間
ハイレベルとなる書き込みタイマー信号（ＴＰＲＧ）で
あり、６はイレーズベリファイ時に、その結果がフェイ
ルである場合にハイレベルとなるイレーズベリファイフ
ェイル信号（ＥＶＦＡＩＬ）である。７は電源投入時に
一定時間ハイレベルとなるパワーオンリセット信号（Ｐ
ＯＲ）であり、８はハイレベルのときにメモリセルの共
通ソース線１を高電圧にする消去電圧印加制御信号（Ｅ
ＣＴＲＬ）、９はローレベルのときに消去電圧印加制御
信号８を強制的にローレベルにする消去不許可信号（Ｉ
ＮＴＥＲＳＢ）である。また、１０は消去タイマー信号
４を入力とし、当該消去タイマー信号４の立ち下がりで
一定期間のローパルスを出力線に出力するローパルス発
生回路である。

【０００４】次に動作について説明する。電源投入直後
ではパワーオンリセット信号７が一定期間ハイレベルと
なるため、消去不許可信号９はローレベルとなってお
り、イレーズコマンドが入力されて、Ｖ_CCPP電源３がＶ
_PP電位となり、消去タイマー信号４が一定時間ハイレベ
ルとなっても、消去不許可信号９がローレベルであるた
め、消去電圧印加制御信号８はローレベル一定である。
従って、メモリセルの共通ソース線１はグランドに接続
された状態を保ち、消去動作は行われない。この動作は
イレーズ動作直後も同様で、イレーズ動作の終わる時に
消去タイマー信号４の立ち下がりにより、ローパルス発
生回路１０がローパルスをその出力線に出力するため、
消去不許可信号９はローレベルとなる。消去不許可信号
９はローレベルになると、その後にイレーズコマンドが
入力されて消去タイマー信号４が一定期間ハイレベルと
なっても、消去電圧印加制御信号８はローレベル一定で
消去動作は行われない。

【０００５】一方、プログラム動作直後では、先に行わ
れたプログラム動作中の書き込みタイマー信号５の立ち
上がりによって消去不許可信号９がハイレベルとなって
おり、この状態でイレーズコマンドが入力されるとＶ
_CCPP電源３がＶ_PP電位となる。そのとき消去タイマー信
号４が一定時間ハイレベルとなると、その時間だけ消去
電圧印加制御信号８もハイレベルとなり、共通ソース線
１がＶ_CCPP電源３に接続されて高電圧（Ｖ_PP電位）とな
り、消去が実行される。また、イレーズベリファイ時に
その結果がフェイルである場合も同様に、イレーズベリ
ファイフェイル信号６がハイレベルとなるため、消去不
許可信号９がハイレベルとなり、続くイレーズコマンド
の入力による消去タイマー信号４のハイレベルの期間
中、消去電圧印加制御信号８はハイレベルとなり、同様
に消去が行われる。

【０００６】なお、このような従来の不揮発性半導体記
憶装置の過消去防止回路に関連のある技術が記載されて
いる文献としては、例えば特開平６−６０６８０号公
報、特開平５−１８２４７９号公報、特開平１−２７３
２９４号公報などがある。

【０００７】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、少なくと
も一度プログラム動作を実行させれば、フラッシュメモ
リの全ビットに対して消去前書き込みを行わなくてもイ
レーズ動作を実行することが可能であり、誤ったイレー
ズコマンドの入力などの誤操作によって、メモリセルの
内容が過消去されてしまう可能性があるなどの課題があ
った。

【０００８】この発明は上記のような課題を解決するた
めになされたもので、誤操作によってメモリセルの内容
が過消去されてしまうことのない不揮発性半導体記憶装
置を得ることを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明に係
る不揮発性半導体記憶装置は、オール０判定回路によっ
て全てのメモリセルのデータが“０”であるかどうかを
判定し、イレーズコマンド入力時に全メモリセルのデー
タが“０”であると判定されている場合においてのみ、
過消去防止回路が消去動作を行わせ、さらにイレーズモ
ードとイレーズベリファイモードの繰り返しシーケンス
中は、この過消去防止回路がオール０判定回路による全
メモリセルのデータが“０”であるか否かの判定を停止
させるようにしたものである。

【００１０】請求項２記載の発明に係る不揮発性半導体
記憶装置は、その過消去防止回路において、イレーズモ
ードとイレーズベリファイモードの繰り返しシーケンス
における最初のイレーズモード信号が発生したとき、オ
ール０ベリファイフェイル信号が無意であれば一定時間
後にオール０ベリファイ許可信号を無意にし、イレーズ
モードまたはイレーズベリファイモード以外の動作モー
ドになるとそれを有意にして、全メモリセルのデータが
“０”かどうかのベリファイを行うオール０ベリファイ
信号を、このオール０ベリファイ許可信号とイレーズモ
ード信号に基づいて発生し、消去タイマー信号に基づく
消去電圧印加制御信号を強制的に無意にする消去不許可
信号を、オール０ベリファイ許可信号とオール０ベリフ
ァイフェイル信号に基づいて発生するようにしたもので
ある。

【００１１】請求項３記載の発明に係る不揮発性半導体
記憶装置は、オール０判定回路によって全てのメモリセ
ルのデータが“０”であるかどうかを判定し、過消去防
止回路が、イレーズコマンド入力時に全メモリセルのデ
ータが“０”であると判定されている場合にのみ消去動
作を行わせ、全てのメモリセルのデータが“０”ではな
いと判定された場合には当該イレーズモードの動作を強
制的に終了させるようにしたものである。

【００１２】請求項４記載の発明に係る不揮発性半導体
記憶装置は、その過消去防止回路において、イレーズモ
ードとイレーズベリファイモードの繰り返しシーケンス
における最初のイレーズモード信号が発生したとき、オ
ール０ベリファイフェイル信号が無意であれば一定時間
後にオール０ベリファイ許可信号を無意にし、イレーズ
モードまたはイレーズベリファイモード以外の動作モー
ドになるとそれを有意にして、全メモリセルのデータが
“０”かどうかのベリファイを行うオール０ベリファイ
信号を、このオール０ベリファイ許可信号とイレーズモ
ード信号に基づいて発生し、ラッチされているコマンド
を初期化するコマンド初期化信号を、オール０ベリファ
イフェイル信号とオール０ベリファイ信号に基づいて発
生するようにしたものである。

【００１３】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による不
揮発性半導体記憶装置の要部を示すブロック図であり、
図２はその過消去防止回路の構成を示すブロック図であ
る。図１において、２はＶ_CC電源、３はＶ_CCPP電源であ
り、４は消去動作実行時に一定時間ハイレベルとなる消
去タイマー信号である。８はハイレベルのときにメモリ
セルの共通ソース線１を高電圧にする消去電圧印加制御
信号であり、９はローレベルのときにこの消去電圧印加
制御信号８を強制的にローレベルにする消去不許可信号
である。なお、これらは図１０に示した従来の不揮発性
半導体記憶装置におけるそれらと同等のものである。

【００１４】１１はこのフラッシュメモリのメモリセル
アレイであり、１はこのメモリセルアレイ１１のメモリ
セルの共通ソース線、１２は同じくワードラインであ
る。１３ａ〜１３ｈはメモリセルアレイ１１のデータご
とに設けられたセンスアンプ、１４ａ〜１４ｈは各セン
スアンプ１３ａ〜１３ｈの出力端子に接続されたセンス
アンプ出力線であり、１５は書き込みベリファイ時、ま
たは消去ベリファイ時、または読み出し時にハイレベル
となって、センスアンプ１３ａ〜１３ｈを活性化させる
センスアンプ活性化信号である。１６ａ〜１６ｈはセン
スアンプ１３ａ〜１３ｈとメモリセルアレイ１１のビッ
トラインを、Ｙ系アドレス信号によって選択的に接続す
るデータ別のＹゲートであり、１７はＹデコーダよりこ
のＹゲート１６ａ〜１６ｈに入力されるＹデコーダ出力
である。

【００１５】１８はセンスアンプ出力線１４ａ〜１４ｈ
の論理和をとることによって、全てのメモリセルのデー
タが“０”であるかどうかを判定するオール０判定回路
であり、１９はこのオール０判定回路１８から次に述べ
る過消去防止回路に出力されるオール０ベリファイフェ
イル信号である。２０はイレーズコマンドが入力された
ときに、全てのメモリセルのデータが“０”である場合
にのみ消去動作を行わせ、さらに、イレーズモードとイ
レーズベリファイモードの繰り返しシーケンス中におい
ては、オール０判定回路１８による全てのメモリセルの
データが“０”であるか否かの判断を停止させる過消去
防止回路である。２１は過消去防止回路２０より出力さ
れて、ハイレベルのときに消去タイマー信号４を発生さ
せるための消去トリガ信号であり、２２は同じく過消去
防止回路２０より出力されて、ハイレベルのときに全て
のメモリセルのデータが“０”かどうかをベリファイす
るオール０ベリファイ信号である。２３はコマンドデコ
ーダからこの過消去防止回路２０に入力され、イレーズ
コマンド入力時にハイレベルとなるイレーズモード信号
であり、２４はコマンドデコーダからこの過消去防止回
路２０に入力され、イレーズモードあるいはイレーズベ
リファイモードのいずれでもないときにハイレベルとな
る非消去モード信号である。

【００１６】次に、図２において、１はメモリセルの共
通ソース線であり、２はＶ_CC電源、３はＶ_CCPP電源であ
る。４は消去動作実行時に一定の時間ハイレベルとな
り、またＶ_CCPP電源３をＶ_PP電位にする消去タイマー信
号（ＴＥＲＳ）、７は電源投入時に一定時間ハイレベル
となるパワーオンリセット信号（ＰＯＲ）、８はハイレ
ベルのときにメモリセルの共通ソース線１を高電圧にす
る消去電圧印加制御信号（ＥＣＴＲＬ）、９はローレベ
ルのときに消去電圧印加制御信号８を強制的にローレベ
ル（無意）にする消去不許可信号（ＩＮＴＥＲＳＢ）で
あり、これらは図１０に示した従来の不揮発性半導体記
憶装置の過消去防止回路におけるそれらと同等のもので
ある。

【００１７】また、２３はコマンドデコーダから過消去
防止回路２０に入力され、イレーズコマンド入力時にハ
イレベルとなる前記イレーズモード信号（ＥＲＡＳＥ）
であり、２１はこのイレーズモード信号２３とオール０
ベリファイ許可信号２５との論理積に基づいて生成さ
れ、ハイレベルのときに消去タイマー信号４を発生させ
るための前記消去トリガ信号（ＲＥＡＬ＿ＥＲＡＳＥ）
である。２６はイレーズモード信号２３の立ち上がりを
トリガとして、数μｓｅｃのローパルスを発生させるロ
ーパルス発生回路であり、２７はこのローパルス発生回
路２６の出力とオール０ベリファイ許可信号２５の論理
和に基づく信号を数１０ｎｓｅｃ程度遅延させる遅延回
路である。２２はこの遅延回路２７から出力され、それ
がハイレベルのときに全てのメモリセルのデータが
“０”かどうかをベリファイする前記オール０ベリファ
イ信号（ＡＬＬ０Ｖ）である。

【００１８】２８はこのオール０ベリファイ信号２２の
立ち下がり（後縁）をトリガとして数１０ｎｓｅｃのロ
ーパルスを発生するパルス発生回路であり、１９は全メ
モリセルのデータが“０”のときにローレベル（有
意）、データが“１”のメモリセルが１つ以上あればハ
イレベル（無意）となる前記オール０ベリファイフェイ
ル信号（ＡＬＬ０ＶＦＡＩＬ）、２９はこのオール０ベ
リファイフェイル信号１９のデータを保持するラッチ回
路である。２４はイレーズモードまたはイレーズベリフ
ァイモードのどちらでもない動作モードのときにハイレ
ベルとなる、コマンドデコーダからの非消去モード信号
（ＮＯＴ＿ＥＲＳ）であり、２５はローレベル（有意）
のときに全メモリセルのデータが“０”がどうかのベリ
ファイを実行させるオール０ベリファイ許可信号（ＡＬ
Ｌ０Ｖ＿ＥＮＢ）である。なお、このオール０ベリファ
イ許可信号２５は、非消去モード信号２４、パルス発生
回路２８の出力とラッチ回路２９の出力との論理積に基
づく信号、およびパワーオンリセット信号７に基づいて
生成されるものである。また、２０はこのように構成さ
れた当該不揮発性半導体記憶装置の過消去防止回路であ
る。

【００１９】次に図２に示した過消去防止回路について
その動作を説明する。まず、図３に示すタイミング図を
用いて、全てのメモリセルのデータが“０”であるとき
にイレーズコマンドが入力された場合の動作について説
明する。全てのメモリセルのデータが“０”であるとき
にイレーズコマンドが入力されると、イレーズモード信
号２３がハイレベルとなり、ローパルス発生回路２６が
数μｓｅｃのローパルスを発生する。その時、オール０
ベリファイ許可信号２５はイレーズコマンド入力前のロ
ーレベル状態を保持しているため、オール０ベリファイ
信号２２が数μｓｅｃのハイレベルパルスとなる。この
オール０ベリファイ信号２２がハイレベルの期間に、後
述する方法によって全メモリセルのデータが“０”かど
うかをベリファイする。そのベリファイ結果はオール０
ベリファイフェイル信号１９によって入力されてラッチ
回路２９に保持される。この場合、全メモリセルのデー
タが“０”であるため、このオール０ベリファイフェイ
ル信号１９はローレベルとなる。

【００２０】オール０ベリファイ信号２２はパルス発生
回路２８にも送られ、パルス発生回路２８はこのオール
０ベリファイ信号２２の数μｓｅｃのハイレベルパルス
の立ち下がりで数１０ｎｓｅｃのローパルスを発生す
る。そのときオール０ベリファイフェイル信号１９のロ
ーレベル信号がラッチ回路２９に保持されているため、
オール０ベリファイ許可信号２５がハイレベル（無意）
となり、それに伴って消去トリガ信号２１がハイレベル
となる。これにより、消去動作が開始されて、消去タイ
マー信号４が一定時間ハイレベルとなる。このとき消去
不許可信号９がハイレベルであるので、消去電圧印加制
御信号８は強制的にローレベルにされることはなく、メ
モリセルの共通ソース線１はＶ_CCPP電源３に接続されて
消去動作が行われる。

【００２１】その後、イレーズベリファイ（ＥＶＥＲ）
を行い、さらにイレーズコマンドを入力した場合、イレ
ーズモード信号２３が立ち上がってもオール０ベリファ
イ許可信号２５がハイレベルであるため、オール０ベリ
ファイ信号２２はハイレベルパルスとはならずにローレ
ベルのままである。従って、イレーズモード信号２３の
立ち上がりで、全メモリセルのデータが“０”かどうか
を検出することなく消去トリガ信号２１が立ち上がり、
前述の場合と同様に消去動作が実行され、その間、全て
のメモリセルのデータが“０”かどうかの判定を停止す
る。この全メモリセルが“０”かどうかの検出をするこ
となく消去が可能である状態、すなわち、オール０ベリ
ファイ許可信号２５がハイレベルである状態は、イレー
ズとイレーズベリファイの繰り返しシーケンス中は継続
され、動作モードがイレーズまたはイレーズベリファイ
以外のモードになり、非消去モード信号２４がハイレベ
ルとなると解消される。

【００２２】次に、図４に示すタイミングチャートを用
いて、全メモリセルのうちの少なくとも１つ以上のメモ
リセルのデータが“１”である場合にイレーズコマンド
が入力されたときの動作について説明する。イレーズコ
マンドが入力されると、前述のようにオール０ベリファ
イ信号２２が数μｓｅｃのハイレベルパルスとなり、後
述の方法により全メモリセルが“０”データであるかど
うかを検出し、その結果がオール０ベリファイフェイル
信号１９にこの場合ハイレベルとなって入力される。こ
のオール０ベリファイフェイル信号１９のハイレベル信
号がラッチ回路２９に保持されているため、オール０ベ
リファイ許可信号２５はローレベルを保持したままとな
る。従って、消去トリガ信号２１がローレベル状態とな
って消去タイマー信号４が発生されず、消去動作は行わ
れない。この動作は再度イレーズコマンドを入力した場
合も同様である。

【００２３】次に、図１に示した回路に従って、全メモ
リセルのデータが“０”であるか否かの判定動作につい
て説明する。過消去防止回路２０の出力するオール０ベ
リファイ信号２２がハイレベルになると、センスアンプ
１３ａ〜１３ｈが活性化する。このとき、ワードライン
１２を全てハイレベルとし、かつ、Ｙデコータ出力１７
を全てハイレベルとして、数μｓｅｃの読み出し待ち時
間をおくと、センスアンプ出力線１４ａ〜１４ｈはそれ
ぞれのセンスアンプ１３ａ〜１３ｈに接続されたビット
ライン上の各メモリセルの値が出力される。オール０ベ
リファイフェイル信号１９はオール０判定回路１８にお
いて、これら各センスアンプ出力線１４ａ〜１４ｈの値
の論理和によって生成されているので、メモリセルが全
て“０”データのときにローレベルとなる。従って、こ
のオール０ベリファイフェイル信号１９がローレベルの
とき、全てのメモリセルのデータが“０”であると検出
できる。

【００２４】次にメモリセルアレイ１１のメモリセルに
接続されているワードライン１２を全てハイレベルにす
る方法について説明する。図５はこの実施の形態１にお
けるフラッシュメモリのＸデコーダの回路の要部を示す
ブロック図である。図において、３０は書き込み電圧、
または書き込みベリファイ電圧、または消去ベリファイ
電圧、またはＶ_CC電位のうちの一つを選択的に出力する
第１のワードライン電源の入力線であり、３１は消去ベ
リファイ時にのみ消去ベリファイ電圧となり、その他の
場合はＶ_CC電位を出力する第２のワードライン電源の出
力線である。３２は第１のＸ系プリデコーダからの入力
線、３３は第２のＸ系プリデコーダからの入力線であ
り、３４は第３のＸ系プリデコーダからの入力線であ
る。３５ａ〜３５ｄは第４のＸ系プリテコーダからの正
論理入力線であり、３６ａ〜３６ｄは第４のＸ系プリデ
コーダからの負論理入力線である。

【００２５】次に図５についてその動作を説明する。第
１、第２および第３のＸ系プリデコーダからの入力線３
２、３３、３４が３つともハイレベルのときに、第４の
Ｘ系プリデコーダからの入力線３５ａ〜３５ｄのうち１
つがハイレベルであれば、ワードライン１２のうちの該
当する１本に、第１のワードライン電源の入力線３０の
電圧が出力される。また、そのときに第４のＸ系プリデ
コーダからの入力線３５ａ〜３５ｄの全てがハイレベル
であれば、４本のワードライン１２には全て第１のワー
ドライン電源の入力線３０の電圧が出力される。

【００２６】次に図６を用いて前記Ｘ系プリデコーダに
ついて説明する。図６はこの実施の形態１におけるフラ
ッシュメモリのＸ系プリデコーダの回路の要部を示すブ
ロック図である。図において、３２ａ〜３２ｈは第１の
Ｘ系プリデコーダ出力であり、４は消去動作実行時に一
定時間ハイレベルとなる消去タイマー信号、２２はハイ
レベルのときに全メモリセルのデータが“０”かどうか
をベリファイするオール０ベリファイ信号である。３７
は第１のＸ系アドレス信号の正論理信号線、３８は第２
のＸ系アドレス信号の正論理信号線、３９は第３のＸ系
アドレス信号の正論理信号線であり、４０は第１のＸ系
アドレス信号の負論理信号線、４１は第２のＸ系アドレ
ス信号の負論理信号線、４２は第３のＸ系アドレス信号
の負論理信号線である。

【００２７】次にその動作について説明する。まず通常
のプリデコーダ動作においては、オール０ベリファイ信
号２２および消去タイマー信号４がローレベルである。
そのとき、第１のＸ系プリデコーダ出力３２ａ〜３２ｈ
は、第１〜第３のＸ系アドレス線の正論理信号線３７〜
３９、および第１〜第３のＸ系アドレス線の負論理信号
線４０〜４２の入力により、そのうちの一本のみがハイ
レベルとなる。また、消去時の動作においては、消去動
作実行中、消去タイマー信号４がハイレベルのときは第
１のＸ系プリデコーダ出力３２ａ〜３２ｈは全てローレ
ベルとなる。引き続いて全メモリセルが“０”かどうか
ベリファイするときには、オール０ベリファイ信号２２
がハイレベルとなるため、第１のＸ系プリデコーダ出力
３２ａ〜３２ｈはその全てがハイレベルとなる。なお、
第２、第３および第４のＸ系プリデコーダについても、
図６のＸ系プリデコーダと同様の方法を用いて、オール
０ベリファイ信号２２がハイレベルのときに出力線を全
てハイレベルにすることができる。このようなＸデコー
ダとＸ系プリデコーダを組み合わせることによって、ワ
ードライン１２の全てをハイレベルにすることができ
る。

【００２８】次に、図１に示したＹデコーダ出力１７を
全てハイレベルにする手段について説明する。図７はこ
の実施の形態１におけるフラッシュメモリのＹデコーダ
の回路を示すブロック図である。図において、４３は第
１のＹ系アドレスの正論理信号、４４は第２のＹ系アド
レスの正論理信号、４５は第３のＹ系アドレスの正論理
信号であり、４６は第１のＹ系アドレスの負論理信号、
４７は第２のＹ系アドレスの負論理信号、４８は第３の
Ｙ系アドレスの負論理信号である。２２はハイレベルの
ときに全メモリセルのデータが“０”かどうかをベリフ
ァイするオール０ベリファイ信号、４は消去動作実行時
に一定時間ハイレベルとなる消去タイマー信号であり、
２はＶ_CC電源、３はＶ_CCPP電源である。

【００２９】次にこのＹデコーダの動作について説明す
る。まず通常のＹデコーダ動作においては、オール０ベ
リファイ信号２２および消去タイマー信号４がともにロ
ーレベルとなる。そのときＹデコーダ出力１７は、第１
〜第３のＹ系アドレス線の正論理信号線４３〜４５、お
よび第１〜第３のＹ系アドレス線の負論理信号線４６〜
４８の入力により、そのうちの１本のみがハイレベル
（Ｖ_CCPP電源３の電位）に選択される。また、消去時に
おいては、消去動作実行中、消去タイマー信号４がハイ
レベルのときには、Ｙゲート出力１７は全てローレベル
となる。引き続いて全てのメモリセルが“０”かどうか
ベリファイするときには、オール０ベリファイ信号２２
がハイレベルとなるため、Ｙデコーダ出力１７は全てハ
イレベルとなる。

【００３０】この実施の形態１による不揮発性半導体記
憶装置は以上のように構成されているため、全メモリセ
ルが“０”データのとき、すなわち消去前書き込みが終
了した後にのみ、消去動作を開始することが可能となっ
て、誤った消去コマンドの入力による過消去を防ぐこと
ができる。

【００３１】実施の形態２．図８はこの発明の実施の形
態２による不揮発性半導体記憶装置における過消去防止
回路を示すブロック図である。図において、７は電源投
入時に一定時間ハイレベルとなるパワーオンリセット信
号（ＰＯＲ）、２４はイレーズモードまたはイレーズベ
リファイモードのいずれでもない動作モードのときにハ
イレベルとなる、コマンドデコーダからの非消去モード
信号（ＮＯＴ＿ＥＲＳ）、２３はイレーズコマンド入力
時にハイレベルとなるコマンドデコーダからのイレーズ
モード信号（ＥＲＡＳＥ）、２５はローレベル（有意）
のときに全メモリセルのデータが“０”かどうかのベリ
ファイを行わせるオール０ベリファイ許可信号（ＡＬＬ
０Ｖ＿ＥＮＢ）、２１はハイレベルのときに消去タイマ
ー信号４を発生させる消去トリガ信号（ＲＥＡＬ＿ＥＲ
ＡＳＥ）、２６はイレーズモード信号２３の立ち上がり
をトリガとして数μｓｅｃのローパルスを発生させるロ
ーパルス発生回路、２７は数１０ｎｓｅｃ程度の遅延回
路、２２はハイレベルのときに全メモリセルのデータが
“０”かどうかをベリファイするオール０ベリファイ信
号（ＡＬＬ０Ｖ）、２８はオール０ベリファイ信号２２
の立ち上がり（後縁）をトリガとして数１０ｎｓｅｃの
ローパルスを発生するパルス発生回路、１９は全メモリ
セルのデータが“０”のときにローレベル（有意）、
“１”のメモリセルが１つ以上あればハイレベル（無
意）となるオール０ベリファイフェイル信号（ＡＬＬ０
ＶＦＡＩＬ）、２９はこのオール０ベリファイフェイル
信号１９のデータを保持するラッチ回路であり、これら
は図１に示した実施の形態１の不揮発性半導体記憶装置
の過消去防止回路におけるそれらと同等のものである。

【００３２】また、４９はラッチ回路２９からの信号、
およびパルス発生回路２８の出力信号に基づいた信号を
入力として、イレーズコマンドが入力されたときに全て
のメモリセルのデータか“０”でない場合、そのイレー
ズモードの動作を強制的に終了させる強制終了部であ
り、５０はこの強制終了部４９よりコマンドラッチ回路
へ出力されるコマンド初期化信号（ＣＯＭ＿ＩＮＩＴ）
である。５１は消去不許可信号９に代えてこのコマンド
初期化信号５０を出力している点で、図１に符号２０を
付して示した実施の形態１のものとは異なる当該不揮発
性半導体記憶装置の過消去防止回路である。

【００３３】次に動作について説明する。ここで、図９
はこのように構成された過消去防止回路５１の各信号の
時間関係を示すタイミングチャートである。全てのメモ
リセルのデータが“０”のときの動作は実施の形態１と
同様に、オール０ベリファイ許可信号２５がハイレベル
となるため消去トリガ信号２１がハイレベルとなり、そ
れによって消去タイマー信号４が一定時間ハイレベルと
なって消去動作が開始される。このとき、オール０ベリ
ファイフェイル信号１９のローレベル信号がラッチ回路
２９に保持されているため、コマンド初期化信号５０は
ローレベルを保持する。

【００３４】これに対して、全メモリセルのうちの少な
くとも１つ以上のメモリセルのデータが“１”である場
合には次のように動作する。この場合も実施の形態１の
場合と同様に、オール０ベリファイフェイル信号１９の
ハイレベル信号がラッチ回路２９に保持され、このラッ
チ回路２９の保持信号は強制終了部４９に入力されてい
る。このとき、オール０ベリファイ信号２２の立ち下が
りでパルス発生回路２８が発生する数１０ｎｓｅｃのロ
ーパルスに基づく信号が強制終了部４９に入力される
と、強制終了部４９はコマンド初期化信号５０としてハ
イレベルパルスを出力する。このハイレベルパルスのコ
マンド初期化信号５０によってコマンドラッチ回路にラ
ッチされているイレーズコマンドが初期化されるため、
動作モードは強制的にイレーズモードから抜けてリード
モードとなる。

【００３５】なお、この実施の形態２における全メモリ
セルが“０”データであるかどうかのベリファイの方
法、Ｘデコーダ、Ｘ系プリデコーダ、およびＹデコーダ
などは実施の形態１の場合と同様である。

【００３６】この実施の形態２による不揮発性半導体記
憶装置は以上のように構成されているため、全メモリセ
ルが“０”データのとき、すなわち消去前書き込みが終
了した後にのみ、消去動作を開始することが可能となっ
て、誤った消去コマンドの入力による過消去を防ぐこと
ができ、かつ全メモリセルのデータが“０”ではないと
きにイレーズコマンドが入力された場合には、動作モー
ドを自動的にリードモードへ遷移させることができる。

【００３７】

【発明の効果】以上のように、請求項１の発明によれ
ば、イレーズコマンド入力時に、全てのメモリセルのデ
ータが“０”であると判定された場合にのみ消去動作を
行わせ、さらにイレーズモードとイレーズベリファイモ
ードの繰り返しシーケンス中においては、全メモリセル
のデータが“０”であるか否かの判定を停止させるよう
に構成したので、全てのメモリセルが“０”データとな
っているとき、すなわち消去前書き込みが行われた後に
のみ、消去動作を開始することが可能となるため、誤っ
た消去コマンドの入力などによってメモリセルの内容が
過消去されてしまうのを防止できる効果がある。

【００３８】請求項２の発明によれば、過消去防止回路
において、イレーズモードとイレーズベリファイモード
の繰り返しシーケンスにおける最初のイレーズモード信
号が発生したとき、オール０ベリファイフェイル信号が
無意であればオール０ベリファイ許可信号を一定時間後
に無意にし、それ以外の動作モードになればオール０ベ
リファイ許可信号を有意にして、全メモリセルのデータ
が“０”かどうかのベリファイを行うオール０ベリファ
イ信号を、このオール０ベリファイ許可信号とイレーズ
モード信号に基づいて発生し、消去タイマー信号に基づ
く消去電圧印加制御信号を強制的に無意にする消去不許
可信号を、オール０ベリファイフェイル信号とオール０
ベリファイ許可信号に基づいて生成するように構成した
ので、イレーズコマンド入力時に、全てのメモリセルの
データが“０”であると判定された場合にのみ消去動作
を行わせ、イレーズモードとイレーズベリファイモード
の繰り返しシーケンス中においては、全メモリセルのデ
ータが“０”であるか否かの判定を停止させることが可
能となり、誤った消去コマンドの入力などによる過消去
を防ぐことができる効果がある。

【００３９】請求項３の発明によれば、イレーズコマン
ド入力時に、全てのメモリセルのデータが“０”である
と判定された場合にのみ消去動作を行わせ、全てのメモ
リセルのデータが“０”ではないと判定された場合に
は、当該イレーズモードの動作を強制的に終了させるよ
うに構成したので、全てのメモリセルが“０”データと
なっているとき、すなわち消去前書き込みが行われた後
にのみ、消去動作を開始することが可能となり、誤った
消去コマンドの入力などによってメモリセルの内容が過
消去されてしまうのを防止でき、さらに、全メモリセル
のデータが“０”ではないときにイレーズコマンドが入
力された場合には、動作モードを自動的にリードモード
へ遷移させることができる効果がある。

【００４０】請求項４の発明によれば、過消去防止回路
において、イレーズモードとイレーズベリファイモード
の繰り返しシーケンスにおける最初のイレーズモード信
号が発生したとき、オール０ベリファイフェイル信号が
無意であればオール０ベリファイ許可信号を一定時間後
に無意にし、それ以外の動作モードになればオール０ベ
リファイ許可信号を有意にして、全メモリセルのデータ
が“０”かどうかのベリファイを行うオール０ベリファ
イ信号を、このオール０ベリファイ許可信号とイレーズ
モード信号に基づいて発生し、ラッチされているコマン
ドを初期化するコマンド初期化信号を、オール０ベリフ
ァイフェイル信号とオール０ベリファイ信号に基づいて
発生するように構成したので、イレーズコマンド入力時
に、全メモリセルのデータが“０”である場合にのみ消
去動作を行わせ、全メモリセルのデータが“０”でなけ
ればイレーズモードを強制終了させることが可能とな
り、誤った消去コマンドの入力などによる過消去を防ぐ
ことができ、また全メモリセルのデータが“０”ではな
いときにイレーズコマンドが入力されても、自動的にリ
ードモードへ遷移させることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による不揮発性半導
体記憶装置の要部を示すブロック図である。

【図２】 上記実施の形態における過消去防止回路の構
成を示すブロック図である。

【図３】 上記実施の形態における過消去防止回路の、
全メモリセルのデータが“０”であるときの各信号波形
を示すタイミングチャートである。

【図４】 上記実施の形態における過消去防止回路の、
全メモリセルのデータが“０”ではないときの各信号波
形を示すタイミングチャートである。

【図５】 上記実施の形態におけるＸデコーダの要部を
示すブロック図である。

【図６】 上記実施の形態におけるＸ系プリデコーダの
要部を示すブロック図である。

【図７】 上記実施の形態におけるＹデコーダの要部を
示すブロック図である。

【図８】 この発明の実施の形態２による不揮発性半導
体記憶装置における過消去防止回路の構成を示すブロッ
ク図である。

【図９】 上記実施の形態における過消去防止回路の、
全メモリセルのデータが“０”ではないときの各信号波
形を示すタイミングチャートである。

【図１０】 従来の不揮発性半導体記憶装置における過
消去防止回路を示すブロック図である。

【符号の説明】

１ 共通ソース線、４ 消去タイマー信号、８ 消去電
圧印加制御信号、９消去不許可信号、１１ メモリセル
アレイ、１８ オール０判定回路、１９ オール０ベリ
ファイフェイル信号、２０，５１ 過消去防止回路、２
１ 消去トリガ信号、２２ オール０ベリファイ信号、
２３ イレーズモード信号、２５ オール０ベリファイ
許可信号、５０ コマンド初期化信号。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体によるメモリセルより構成された
   メモリセルアレイを有し、前記メモリセルの内容を電気
   的に消去、書き換えが可能な不揮発性半導体記憶装置に
   おいて、全ての前記メモリセルのデータが“０”である
   かどうかを判定するオール０判定回路と、イレーズコマ
   ンドが入力されたときに、前記オール０判定回路によっ
   て全てのメモリセルのデータが“０”であると判定され
   ている場合にのみ消去動作を行わせるとともに、イレー
   ズモードとイレーズベリファイモードの繰り返しシーケ
   ンス中には前記オール０判定回路に、全メモリセルのデ
   ータが“０”であるか否かの判定を停止させる過消去防
   止回路を設けたことを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 前記過消去防止回路が、イレーズモード
   とイレーズベリファイモードの繰り返しシーケンスにお
   ける最初のイレーズモード信号が発生したとき、全ての
   メモリセルのデータが“０”であれば無意、データが
   “１”の前記メモリセルが一つでもあれば有意となるオ
   ール０ベリファイフェイル信号が無意であれば、一定時
   間後にオール０ベリファイ許可信号を無意にし、イレー
   ズモードまたはイレーズベリファイモード以外の動作モ
   ードになると前記オール０ベリファイ許可信号を有意に
   して、当該オール０ベリファイ許可信号と前記イレーズ
   モード信号に基づいて、全ての前記メモリセルのデータ
   が“０”かどうかのベリファイを行うオール０ベリファ
   イ信号を発生し、前記イレーズモード信号と前記オール
   ０ベリファイ許可信号に基づいて、消去タイマー信号を
   発生させる消去トリガ信号を発生し、前記消去タイマー
   信号に基づく前記メモリセルの共通ソース線を高電圧に
   する消去電圧印加制御信号を、強制的に無意にするため
   の消去不許可信号を、前記オール０ベリファイフェイル
   信号と前記オール０ベリファイ許可信号に基づいて発生
   するものであることを特徴とする請求項１に記載の不揮
   発性半導体記憶装置。
3. 【請求項３】 半導体によるメモリセルより構成された
   メモリセルアレイを有し、前記メモリセルの内容を電気
   的に消去、書き換えが可能な不揮発性半導体記憶装置に
   おいて、前記全てのメモリセルのデータが“０”である
   かどうかを判定するオール０判定回路と、イレーズコマ
   ンドが入力されたときに、前記オール０判定回路によっ
   て全てのメモリセルのデータが“０”であると判定され
   ている場合にのみ消去動作を行わせ、全てのメモリセル
   のデータが“０”ではないと判定された場合には当該イ
   レーズモードの動作を強制的に終了させる過消去防止回
   路を設けたことを特徴とする不揮発性半導体記憶装置。
4. 【請求項４】 前記過消去防止回路が、イレーズモード
   とイレーズベリファイモードの繰り返しシーケンスにお
   ける最初のイレーズモード信号が発生したとき、全ての
   メモリセルのデータが“０”であれば無意、データが
   “１”の前記メモリセルが一つでもあれば有意となるオ
   ール０ベリファイフェイル信号が無意であれば、一定時
   間後にオール０ベリファイ許可信号を無意にし、イレー
   ズモードまたはイレーズベリファイモード以外の動作モ
   ードになると前記オール０ベリファイ許可信号を有意に
   して、当該オール０ベリファイ許可信号と前記イレーズ
   モード信号に基づいて、全ての前記メモリセルのデータ
   が“０”かどうかのベリファイを行うオール０ベリファ
   イ信号を発生し、前記イレーズモード信号と前記オール
   ０ベリファイ許可信号に基づいて、消去タイマー信号を
   発生させる消去トリガ信号を発生し、前記オール０ベリ
   ファイフェイル信号と前記オール０ベリファイ信号の後
   縁とに基づいて、ラッチされているコマンドを初期化す
   るためのコマンド初期化信号を発生するものであること
   を特徴とする請求項３に記載の不揮発性半導体記憶装
   置。