JPH0962563A - 共有メモリシステム、並列型処理装置並びにメモリｌｓｉ - Google Patents

Abstract

(57)【要約】 【目的】ロ−カル共有メモリに対する処理装置側からの
読み出しサイクルと共有バスシステム側からの書き込み
サイクルとのロ−カル共有メモリ上でのアクセス競合を
低減した並列型処理装置、またはこのような装置で使用
され得るメモリＬＳＩを提供する。 【構成】プロセッサと共有バスとの間にローカル共有メ
モリ２００６を備え、ローカル共有メモリ２００６のメ
モリセルにデータを書き込むときのアドレス及びデータ
の入力手段（ＷＡ及びＤＩ）と読み出すときのアドレス
入力手段（ＲＡ）及びデータの出力手段（ＤＯ）とをそ
れぞれ独立に設け、プロセッサ側からの読み出し処理と
共有バス側からの書き込み処理とを並列化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の処理装置間で情報
をやりとりするための並列型処理装置と、このような装
置で使用され得るメモリＬＳＩに関する。

【０００２】

【従来の技術】従来の並列型処理装置の共有メモリシス
テムとしては、共有バスシステムの上に一つの共有メモ
リを有し、それを複数のプロセッサで共通に利用する方
式を採っているものがある。前記共有バスシステムは共
有バスやこの共有バスに接続された機器から出される共
有バスへのアクセス要求を調停してアクセスする許可を
与えるアービタ回路や前記共有メモリへのデータの入出
力を行う機器等を適宜含んで構成されている。

【０００３】さらに高度な共有メモリシステムとして
は、特開平５−２９００００号公報に示されるシステム
のように、共有バスシステムでのアクセスの競合を減ら
すため、各プロセッサに分散して共有メモリ（メモリユ
ニット）を設けたものがある。このような共有メモリは
ローカル共有メモリ又は分散共有メモリ等の名称で呼ば
れることがある。

【０００４】このローカル共有メモリを備えた並列型処
理装置の共有メモリシステムとしては、一つのプロセッ
サのローカル共有メモリの内容が変更された場合、その
内容をブロ−ドキャストすることにより他のプロセッサ
のローカル共有メモリの内容も変更する方式のブロ−ド
キャスト型並列型処理装置が知られている。上記特開平
５−２９００００号公報に示されたシステムもこのブロ
−ドキャスト型に属するものである。

【０００５】

【発明が解決しようとする課題】共有バスシステムに一
つの共有メモリを有するタイプの並列型処理装置では、
複数のプロセッサからの大量の読み出しサイクルや書き
込みサイクルが共有バスシステム上で複雑に競合する可
能性がある。このアクセス競合を調停するために共有バ
スシステム側では無駄時間が発生し、それに伴ってスル
−プットが低下する。また、これに連動してプロセッサ
側の待機時間が長くなり、処理系全体のオ−バ−ヘッド
が増加する等の問題も生じる。

【０００６】特開平５−２９００００号公報に示された
システムのようにブロ−ドキャスト型の共有メモリシス
テムを用いれば、共有バスシステム上にはロ−カル共有
メモリに対するデータの書き込みサイクルのみが生成さ
れることになる。そして、共有メモリからのデータの読
み出しサイクルは各プロセッサに分散して配置されたロ
−カル共有メモリに対して、各プロセッサ単位に独立か
つ並行して行われる。従って、各プロセッサの共有メモ
リに対する読み出しサイクル同志の間ではアクセス競合
が発生せず、スル−プットは向上する。

【０００７】しかし、ブロ−ドキャスト型の共有メモリ
システムを用いても、ロ−カル共有メモリに対するプロ
セッサ側からの読み出しサイクルと共有バスシステム側
からの書き込みサイクルとは、このロ−カル共有メモリ
上で競合（リ−ドサイクルとライトサイクルとのアクセ
ス競合）することになる。このため、ブロ−ドキャスト
型の共有メモリシステムを有する並列型処理装置におい
ても、オ−バ−ヘッドや無駄時間等の除去効果は十分に
は得られていない。尚、この競合はブロ−ドキャスト型
以外の共有メモリシステムにおいても生じるものであ
る。

【０００８】尚、共有メモリシステムを有する並列型処
理装置においては、協調して処理を進める複数のプロセ
ッサが互いのタスク処理において、タスク処理結果を確
実に後続のタスク処理に受け渡す必要が生じる場合があ
る。このとき、プロセッサ等の処理装置間のデ−タ転送
時間の遅れ（通信遅れ）を考慮する必要がある。ブロ−
ドキャスト方式を用いた共有メモリシステムの場合にお
いても、ロ−カル共有メモリ上での上記のアクセス競合
を低減した並列型処理装置に適した同期化手段を設ける
ことが望ましい。

【０００９】そこで、本発明の目的は、ロ−カル共有メ
モリに対するプロセッサ等の処理装置側からの読み出し
サイクルと共有バスシステム側からの書き込みサイクル
とのロ−カル共有メモリ上でのアクセス競合を低減した
共有メモリシステム、並列型処理装置、またはこのよう
な装置で使用され得るメモリＬＳＩを提供することにあ
る。

【００１０】また、本発明のもう一つの目的は、ロ−カ
ル共有メモリ上でのアクセス競合を低減した上で、タス
ク間で確実にデータを受け渡すことを保障する同期化手
段を提供することにある。

【００１１】

【課題を解決するための手段】上記の目的は、共有メモ
リシステムが、前記メモリユニットへのデータの書き込
み動作と、前記メモリユニットからのデータの読み出し
動作とを並行して行うことができる機能を備えることに
より達成される。

【００１２】このために、本発明の共有メモリシステム
は、複数の処理装置と共有バスシステムとの間に前記複
数の処理装置に対応して設けられ、対応する処理装置の
処理結果を記憶するとともに、前記共有バスシステムを
介して得られる他の処理装置の処理結果を記憶するメモ
リユニットを備え、処理装置が他の処理装置の処理結果
をこの対応するメモリユニットから得られるようにした
共有メモリシステムにおいて、対応する処理装置と共有
バスシステムとから送られてくるデータのいずれかを選
択し、アドレスを指定して、メモリユニット内のメモリ
セルに書き込むデータ入力手段と、前記手段によるデー
タの書き込み動作中に、メモリセルをアドレスで指定し
て、データを読み出すデータ出力手段と、処理装置が対
応するメモリユニット内のメモリセルに書き込むデータ
を前記共有バスシステムに出力するライト情報出力手段
とを備える。

【００１３】上記の共有メモリシステムは、複数の処理
装置と共有バスシステムとの間に前記複数の処理装置に
対応して設けられ、対応する処理装置の処理結果を記憶
するとともに、前記共有バスシステムを介して得られる
他の処理装置の処理結果を記憶するメモリユニットを備
え、処理装置が他の処理装置の処理結果をこの対応する
メモリユニットから得られるようにした共有メモリシス
テムにおいて、対応する処理装置と共有バスシステムと
から送られてくるデータ及びアドレスのうちいずれか一
方のデータ及びアドレスを選択する選択手段と、処理装
置から対応するメモリユニットに送られてその中のメモ
リセルに書き込まれるデータを、前記共有バスシステム
に出力するライト情報出力手段と、メモリユニットに、
アドレスによって指定できる複数のメモリセルと、デー
タを書き込むアドレスを指定するライトアドレス指定手
段及び指定されたアドレスのメモリセルにデータを書き
込む書き込み手段と、前記各手段によるデータの書き込
み動作中に、アドレスでメモリセルを指定してデータを
読み出すことができるリードアドレス指定手段及びデー
タの読み出し手段とを備えるようにしても良い。

【００１４】また、上述の共有メモリシステムを複数の
処理装置にそれぞれ設け、各処理装置が対応する共有メ
モリシステムを介して情報のやり取りを行えうようにす
れば、上記の目的を達成する並列型処理装置を構成する
ことができる。

【００１５】また、上記の目的を達成するために、本発
明のメモリＬＳＩは、複数個のメモリセルを備えたメモ
リＬＳＩにおいて、複数個のメモリセルをリードアドレ
スとライトアドレスとに対応させ、データを読み出すメ
モリセルをリードアドレスで指定するリードアドレス指
定手段と、このリードアドレス指定部によって指定され
たメモリセルからデータを読み出す読み出し手段と、前
記リードアドレス指定手段と独立して設けられ、データ
を書き込むメモリセルをライトアドレスを指定するライ
トアドレス指定手段と、前記読み出し手段と独立して設
けられ、前記ライトアドレス指定手段によって指定され
たメモリセルにデータを書き込む書き込み手段とを備
え、データの読み出し処理とデータの書き込み処理とを
並行して行うことを可能にしたものである。

【００１６】このとき、前記ライトアドレス指定手段
は、ライトアドレスを入力するライトアドレスピンと、
このライトアドレスで指定されたメモリセルを選択する
手段と、このメモリセルにデ−タの書き込みを指令する
書き込みイネ−ブル信号入力ピンと、この書き込みイネ
−ブル信号に対応してライト信号を生成する手段とを備
え、前記書き込み手段は、デ−タを入力するデ−タ入力
ピンと、ライトアドレスで指定されたメモリセルの入力
にデ−タ入力ピンから入力されたデ−タを設定し、前記
ライト信号によってそのメモリセルにラッチする手段と
を備え、前記リードアドレス指定手段は、リードアドレ
スを入力するリードアドレスピンと、このリードアドレ
スで指定されたメモリセルを選択する手段とを備え、前
記読み出し手段は、デ−タを出力するデ−タ出力ピン
と、前記リードアドレスで指定されたメモリセルに記憶
されたデ−タを読み出し前記デ−タ出力ピンに出力する
手段とを備えるようにしても良い。

【００１７】また、上記もう一つの目的を達成するため
に、上述の共有メモリシステムにおいて、処理の終了に
よって非アクティブからアクティブに転じる同期要求信
号を出力する手段を各処理装置に設けると共に、協調し
て処理を行う各処理装置からの同期要求信号が全てアク
ティブに転じたことを受けて同期処理完了信号をアクテ
ィブに転じ、同期要求信号を出力した処理装置によるメ
モリユニットからのデータの読み出しを可能にする同期
化手段を設ける。

【００１８】このとき、同期処理完了信号がアクティブ
に転じた時点でメモリユニットへの書き込み動作が発生
している場合、その書き込み動作が連続して発生してい
る期間、前記メモリユニットからの読み出し処理を禁止
する手段（局所同期用インターロック回路）を備えても
良い。

【００１９】また、上述の共有メモリシステム又は並列
型処理装置では、処理装置が対応するメモリユニットか
らデータを読み出すタイミングと共有バスシステムから
送られてくるデータをメモリユニットに書き込むタイミ
ングとを一つの基準クロックに同期させる同期制御手段
を備えてもよい。

【００２０】さらに、上述の共有メモリシステム又は並
列型処理装置において、読み出し手段に出力されるデ−
タをラッチするリードデ−タラッチを備えてもよい。こ
のリードデ−タラッチはメモリユニット又はメモリＬＳ
Ｉ内に設けられても良いし、メモリユニットからのデー
タ出力を受けるように、外付けで設けても良い。

【００２１】

【作用】データ入力手段は、処理装置又は共有バスシス
テムから送られてくるデータ及びアドレスのうちのいず
れか一方のデータ及びアドレスを選択して、対応するメ
モリユニット内のメモリセルに書き込む。また、ライト
情報出力手段は、処理装置からメモリユニットに送られ
るデータを共有バスシステムに出力する。このデータは
他の処理装置のメモリユニットへの書き込みを行うよう
にする。一方、データ出力手段は、データ入力手段の書
き込み動作中に、メモリセルをアドレスで指定してデー
タを読み出す。

【００２２】このように構成したことにより、メモリユ
ニット内のメモリセルへのデータの書き込み処理と読み
出し処理とを並行して行うことができる。従って、メモ
リユニット（ロ−カル共有メモリ）に対する処理装置側
からの読み出しサイクルと共有バスシステム側からの書
き込みサイクルとが、このメモリユニット（ロ−カル共
有メモリ）上で起こすアクセス競合を低減することがで
きる。

【００２３】このとき、データを書き込むために指定す
るメモリセルと、データを読み出すために指定するメモ
リセルとは、同じであっても構わない。つまり、書き込
み処理中のメモリセルからデータを読み出すことができ
る。

【００２４】また、上述のメモリＬＳＩにおいては、デ
ータを読み出すメモリセルを指定するリードアドレス指
定手段及び指定したメモリセルからデータを読み出す読
み出し手段と、データを書き込むメモリセルを指定する
ライトアドレス及び指定したメモリセルにデータを書き
込む書き込み手段とが独立して設けられたことにより、
データの読み出し処理とデータの書き込み処理とを並行
して行うことができる。これによって、メモリＬＳＩ上
における読み出しサイクルと書き込みサイクルとのアク
セス競合を低減させることができる。

【００２５】また、同期化手段は協調して処理を行う各
処理装置からの同期要求信号を監視する。この同期要求
信号は前記処理装置が処理を終了したときに同期化手段
に対して出力し、同期化手段は全ての同期要求信号が揃
った後（アクティブに転じた後）、この同期要求信号を
出力した処理装置が対応するメモリユニットからデータ
の読み出しを行うことを可能にする。これによって、協
同して処理を進めている他の処理装置からの必要な情報
が各処理装置に対応するメモリユニット（ローカル共有
メモリ）に書き込まれていない状態で、各処理装置がロ
ーカル共有メモリにアクセスしてしまい、誤ったデータ
を得て誤った処理結果を生成することを防ぐことができ
る。

【００２６】このとき、上記局所同期用インターロック
回路を備えることにより、同期処理完了信号が発生され
てローカル共有メモリのデータが実際に書き替わるまで
の期間、処理装置によるデータの読み出し処理を待たせ
ることにより、処理装置が古いデータを得て誤処理を行
わないようにすることができる。

【００２７】上記同期制御手段は、共有メモリシステム
全体を一つのクロックに同期させるので、非同期で動作
する各手段または処理を同期させるためのオーバーヘッ
ドを除去することができ、通信レイテンシ（遅れ）を改
善することができる。

【００２８】処理装置がメモリユニット又はメモリセル
から読み出すデータをリードデ−タラッチによってラッ
チすることにより、読み出し処理に関係なく書き込み処
理を実行することができる。

【００２９】また、本発明のメモリＬＳＩは、データの
書き込みのみに使用されるポートと、データの読み出し
のみに使用されるポートと、データを書き込むアドレス
を指定するライトアドレス指定ポートと、データを読み
出すアドレスを指定するリードアドレス指定ポートとを
備えることにより、データの読み出し処理とデータの書
き込み処理とを並行して行うことを可能にする。

【００３０】また、上述したメモリＬＳＩは、従来、最
低でも二つの処理サイクルを要して実行していた書き込
み処理と読み出し処理とを一つの処理サイクルで実行す
ることを可能にする。この処理サイクルは最も短いもの
でもＣＭＯＳプロセスを用いたＩＣまたはＬＳＩでは１
０ｎｓ程度であり、バイポーラＣＭＯＳプロセスを用い
たＩＣまたはＬＳＩでは５ｎｓ程度である。従って、書
き込み処理と読み出し処理とを実行するために、従来は
ＣＭＯＳプロセスを用いたＩＣまたはＬＳＩでは２０ｎ
ｓ程度、バイポーラＣＭＯＳプロセスを用いたものでも
１０ｎｓ程度を要していた。これに対し、本発明のメモ
リＬＳＩは、書き込み処理と読み出し処理とを並列に実
行可能にすることにより、これらの処理を一つの処理サ
イクルで実行し、書き込み処理と読み出し処理とを５ｎ
ｓ以下の時間で実行することを可能にした。

【００３１】上述した本発明のメモリＬＳＩを共有メモ
リシステムのメモリユニット（ローカル共有メモリ）と
して用いることにより、このメモリユニット（ローカル
共有メモリ）からのデータの読み出し処理とローカル共
有メモリへのデータの書き込み処理とを並行して行うこ
とが可能な並列型処理装置を構成することができる。

【００３２】さらに、上述のような共有メモリシステム
又はメモリＬＳＩを用いた共有メモリシステムを各処理
装置に分散せず、複数の処理装置に対して設けても、上
記の書き込みサイクルと読み出しサイクルとのアクセス
競合を低減することが可能であろう。

【００３３】尚、以下の説明においては、共有メモリシ
ステムを単に共有メモリと呼ぶ場合もある。

【００３４】

【実施例】複数のプロセッサからなるマルチプロセッサ
システムにおいて、プロセッサ間の共有システム（共有
メモリ、共有Ｉ／Ｏなどプロセッサ間から自由にアクセ
ス可能な共有リソ−ス）とプロセッサ間の待ち合わせ処
理すなわち、プロセッサ間同期処理を実行する同期処理
回路とを組み合わせて、コントロ−ルフロ−的な並列処
理制御とデ−タフロ−的な並列処理制御とのコンビネ−
ションで並列処理効率を向上させる手法は、特開平５−
２５６８号公報に示されるように従来システムですでに
用いられている例がある。

【００３５】この特開平５−２５６８号公報は、全体の
ア−キテクチャと手法について述べている。本発明にお
いては、本明細書で開示した共有メモリへの高効率なア
クセス手法及び構成において最適な同期処理方法を開示
している。

【００３６】まず、図１の構成と並列処理時のプロセッ
サ間同期処理手法について簡単に述べる。

【００３７】図１に示したシステムは、複数のプロセッ
サ０〜ｎとそれらのいずれからも自由にアクセス可能な
リソ−スである共有システムとから構成されるマルチプ
ロセッサシステムにおいて、共有システムの１つである
共有メモリシステム１０１０、１０１１〜１０１ｎを各
プロセッサからみたときそれぞれのプロセッサのロ−カ
ルメモリと同等とみなせるよう、共有システムコントロ
−ラと共有メモリとを一体化した形で各プロセッサに対
応してそれぞれ配置して、あるプロセッサが自身の共有
メモリシステム内の共有メモリの内容を変更すると他の
プロセッサの共有システム内の共有メモリもそれに対応
して変更されるブロ−ドキャスト方式の制御を行うもの
としている。

【００３８】さらに、各プロセッサ間の同期処理を行
い、各プロセッサ間で実行される各タスクの並列処理を
制御するため同期処理回路１０００を設けて、特開平３
−２３４５３５号公報に示されたような、コントロ−ル
フロ−とデ−タフロ−とを組み合わせた並列処理制御を
行う。

【００３９】すなわち、あるプロセッサがあるタスクを
終了した時点で、タスクの終了を知らせる同期リクエス
ト（ＳＲＥＱ）を同期処理回路１０００に対し発行し、
待ち合わせ処理（同期処理）を行わないといけないタス
クを実行している他のプロセッサのタスク処理が終了し
てそのプロセッサが同期リクエスト（ＳＲＥＱ）を同期
処理回路１０００に対し発行するまで同期完了情報（Ｓ
ＹＮＣＯＫ）を非アクティブに保つように同期処理回路
１０００は動作する。そして実際に、プロセッサを待ち
合わせさせる処理は、そのプロセッサが共有メモリにア
クセスしたとき実行され、その時、ＳＹＮＣＯＫがアク
ティブでなければアクティブになるまでプロセッサの共
有メモリへのアクセスをペンディングし、ＳＹＮＣＯＫ
がアクティブであれば無条件で共有メモリへのアクセス
を許可するように動作する。

【００４０】なお、本例のＳＹＮＣＯＫ信号は、特開平
５−２５６８号公報におけるＴＥＳＴ信号とほぼ等価の
機能を有すると考えて良い。

【００４１】図１において、プロセッサ０〜ｎはそれぞ
れ対応する共有メモリシステム１０１０〜１０１ｎにデ
−タバス（Ｄ）、アドレスバス（Ａ）、コントロ−ルバ
ス（Ｃ）によって接続されている。本例では、プロセッ
サによる対応する共有メモリシステムへのアクセスが発
生するとそれを示す共有システムイネ−ブル（ＣＳＥ
Ｎ）がアクティブになり、共有メモリシステムへのアク
セスサイクルの開始を伝える。

【００４２】ＣＳＥＮに相当する信号は、各共有メモリ
システム１０１０〜１０１ｎの中でアドレス信号Ａ等を
デコ−ドすることによって内部的に生成することも可能
であるが、プロセッサ０〜ｎ側で先行してデコ−ドして
生成した方が遅れ時間をより少なくできる可能性が高い
ため、本例ではＤ，Ａ，Ｃ，の各信号群とは独立した信
号として直接プロセッサ側からＣＳＥＮを与えるように
している。

【００４３】さらに図１において、各共有メモリシステ
ム１０１０〜１０１ｎは共有バスシステム（信号線ＲＥ
Ｑ，Ｄａｔａ，Ａｄｄｒｅｓｓ，Ｃｏｎｔｒｏｌ，ＡＣ
Ｋｓｉｇｎａｌから成る）１９００に接続される。

【００４４】前述したように、この共有バスシステム１
９００は、共有メモリに対してあるプロセッサがデ−タ
の変更を行う（書き込みアクセスを行う）際に、他のプ
ロセッサの共有メモリ上の対応するアドレスに存在する
デ−タも一緒に変更するための情報を共有メモリにライ
トアクセスしたプロセッサの共有メモリシステムが他の
すべての共有メモリシステムに対してブロ−ドキャスト
するために設けられている。

【００４５】すなわち、共有メモリシステムに対するラ
イトサイクルがどこかのプロセッサで発生すれば、その
情報が共有バスシステム１９００を介して他のプロセッ
サの共有メモリシステムに伝送され、各プロセッサに付
随する各共有メモリ上の対応するアドレス上の必要なデ
−タ内容の変更が行われる。

【００４６】共有バスシステム１９００において、ＲＥ
Ｑ信号群は共有メモリへのライトアクセス時に各共有メ
モリシステム１０１０〜１０１ｎ内の共有メモリコント
ロ−ラからそれぞれ生成されるバスリクエスト信号（Ｒ
ＥＱ）の集合であり、これらはバスア−ビタ回路１０２
０に入力される。ア−ビタ回路１０２０は、その中から
１つを選択してＲＥＱｍ（ｍはプロセッサｍに対応する
リクエスト信号）に対応する許可信号ＡＣＫｍをアクテ
ィブにしてＡＣＫ信号群を介し対応する共有メモリシス
テムのＡＣＫ入力に伝える。

【００４７】ＡＣＫ入力がアクティブに転じた時、共有
メモリコントロ−ラはライトサイクルの対象となったデ
−タ（Ｄａｔａ）とアドレス（Ａｄｄｒｅｓｓ）を共有
バスシステム１９００上に生成すると共に、ア−ビタ回
路１０２０からは、それら共有バス上の情報がアクティ
ブであることまたはバスが使用されていることを示す制
御信号（ＢＵＳＹ）をアクティブにする。

【００４８】ＢＵＳＹ信号の情報は共有バスシステム１
９００内の制御信号（Ｃｏｎｔｒｏｌ）を介して、各共
有メモリシステム１０１０〜１０１ｎのビジ−信号（Ｂ
ＵＳＹ）入力に伝えられ、各共有メモリコントロ−ラは
その情報を調べることで共有バス上に共有メモリへ書き
込むべきデ−タが存在するか否かを判断する。もし、共
有メモリへ書き込むべきデ−タが存在すれば（ビジ−信
号がアクティブであれば）各自の共有メモリの指定され
た番地にその有効なデ−タを一斉に書き込んで変更し、
各プロセッサに対応する共有メモリの内容を常に同一に
保つ様に動作する。

【００４９】なお、システムによっては、ア−ビタ回路
からの許可信号（ＡＣＫ）を受け取った共有メモリコン
トロ−ラがそれぞれビジ−信号を出力して、他の共有メ
モリコントロ−ラに伝える方式も考えられるが、本例と
比べるとビジ−信号の出力により長い時間を必要とする
（信号の遅延が大きい）ため、高速動作を必要とするシ
ステムでは本例の方式の方が有効であろう。

【００５０】その他、システムによっては制御信号（Ｃ
ｏｎｔｒｏｌ）として、バスコマンド、ステ−タス情
報、バスクロック、デ−タ転送プロトコル制御信号、バ
スステ−トやバスサイクル制御信号、リソ−スからの種
々の応答信号、割込みベクタやメッセ−ジ情報信号等が
割り付けられる場合もある。

【００５１】図２は、本発明における各共有メモリシス
テム１０１０〜１０１ｎ内の構造を示している。最大の
特徴は、共有メモリ２００６が、読み出し時のアドレス
（ＲＡ）及びそれに対応する出力デ−タ（ＤＯ）と、書
き込み時のアドレス（ＷＡ）及びそれに対応する入力デ
−タ（ＤＩ）とを別々のポ−トとして具備した２ポ−ト
メモリの構造を採っていることである。

【００５２】共有メモリシステム内は、前記２ポ−ト共
有メモリ２００６、共有メモリコントロ−ルユニット２
０１０、プロセッサインタ−フェ−ス２００３及びマシ
ンステ−トコントロ−ラＭＳＣ２００２、各種入出力バ
ッファユニット（２００１、２０１２〜２０１８）、ラ
ッチユニット及びバッファメモリユニット（２００４、
２００８、２００９、２０１１）、マルチプレクサユニ
ット（２００５、２００７）、クロック生成回路２０１
３等から構成されている。

【００５３】各共有メモリシステムはプロセッサクロッ
ク（ＰＣＬＫ）、システムクロック（ＳＣＬＫ）等の基
本クロックに同期して動作する。ＰＣＬＫは、プロセッ
サのバスサイクルに同期したクロックであり、プロセッ
サ側のバスサイクルはこのクロックを基準に動作してい
ると考えて良い。ＳＣＬＫはシステム全体の基本となる
クロックであり、システムはこのクロックに同期してい
ると考えて良い。最も理想的な条件として、ＳＣＬＫを
基準としてＰＣＬＫが生成されていれば、プロセッサを
含めたシステム全体を結果的に１つの基本クロック（こ
の場合ＳＣＬＫ）に同期させて動作させることになるた
め、最も効率の良いタイミング制御が可能となると考え
られる。

【００５４】本発明の共有メモリシステムにおける特徴
と基本的な動作は以下のａ）〜ｆ）に示したとおりであ
る。

【００５５】ａ）共有メモリシステムアクセスイネ−ブ
ル信号（ＣＳＥＮ）がアクティブになると、共有メモリ
システムコントロ−ラ２０１０及びＰＩＦ２００３，Ｍ
ＳＣ２００２は信号入力回路２００１を介してその情報
を得て共有メモリシステムへのプロセッサからのアクセ
スが発生したことを知る。

【００５６】そして、プロセッサインタ−フェ−スＰＩ
Ｆ２００３及びマシンシテ−トコントロ−ラ（ＭＳＣ）
２００２は、プロセッサのバスサイクル及びバスプロト
コルに合致した適切なタイミングでプロセッサによるア
クセスの対象となるアドレス情報及びデ−タ情報をプロ
セッサとやりとりする。

【００５７】本例では、プロセッサ側で共有メモリの物
理アドレスエリアをデコ−ドしておき、プロセッサがそ
のエリアをアクセスしたときＣＳＥＮ信号がアクティブ
になる様にしている。

【００５８】また、ＭＳＣ２００２は、特開平２−１６
８３４０号公報に基づいた使用方法を採用することによ
って、共有メモリシステムを含む各プロセッサシステム
を単一の基準クロックで動作させシステム全体を同期型
の大規模デジタル回路システムとして構築できる効果
や、共有メモリシステムへプロセッサがアクセスする際
のアクセスタイム（特に読み出しサイクル時）をより長
く確保できる効果等が得られる。

【００５９】ｂ）プロセッサの共有メモリに対するアク
セスバスサイクルがリ−ドサイクルの場合、特別な場合
を除き、共有メモリ２００６の読み出しポ−ト（ＤＯＮ
及びＲＡ）を利用して直接デ−タを共有メモリ２００６
から読み出す。この場合、各種アドレス情報をマルチプ
レクスして共有メモリ２００６に与えるアドレスマルチ
プレクサＭＸ２００７は、プロセッサからのアドレス情
報をＰＩＦ２００３を介して入力Ｃに得て出力Ｏ１から
共有メモリ２００６のリ−ドアドレスＲＡに与え、その
ＲＡの値に対応したデ−タを共有メモリのＤＯから読み
出す。

【００６０】読み出されたデ−タ値は、ＰＩＦ２００３
を介してプロセッサへ送られる。

【００６１】なお、ＡＭＸ２００７において、入力側の
Ａ，Ｂ，Ｃのうちいずれを選択してＯ１に出力するかを
決める選択入力信号Ｓ１を制御する操作は、共有メモリ
コントロ−ルユニット２０１０からのＲＤＳＥＬ信号に
よって行う。その際、プロセッサインタ−フェ−ス２０
０３内に読み出し用ラッチ回路を設けて、一度共有メモ
リ２００６からのデ−タをそこにラッチし、少なくとも
プロセッサがそのデ−タを読み出すタイミングの前後の
期間、十分なセットアップタイムとホ−ルドタイムを確
保した形でプロセッサに対して有効なデ−タを保持して
おく様にしても良い。

【００６２】又、後述するように、プロセッサ側のバス
サイクルを規定するクロック（バスクロック等）と共有
メモリ側へデ−タを書き込むタイミングを規定するクロ
ックとが同期している場合等、共有メモリ２００６から
読み出されるデ−タが有効な期間がもともと前記セット
アップタイム及びホ−ルドタイムを満足しているなら
ば、直接そのデ−タをプロセッサに与えても良い。

【００６３】ｃ）プロセッサの共有メモリに対するアク
セスバスサイクルがライトサイクルの場合、本例では、
プロセッサからＰＩＦ２００３を介して送られてきたラ
イトアドレス値はまず一度共有メモリコントロ−ルユニ
ット２０１０のＡＷＢＵＦＣＴＬ信号に応答して適切な
タイミングでアドレスライトバッファＡＷＢＵＦ２００
８に書き込まれる。

【００６４】ＡＷＢＵＦ２００８は、複数のライトアド
レス情報を時系列的に蓄えておき、最も過去に得たライ
トアドレス情報をＯに出力してＡＭＸ２００７のＡ入力
に与えるように構成しても良い。ＡＭＸ２００７は、ア
ドレス入力Ａ，Ｂ，ＣからＯ２に、選択されたライトア
ドレス値を出力し、共有メモリ２００６のライトアドレ
スＷＡ入力に与える。その選択操作を行うための選択信
号入力Ｓ２は、共有メモリコントロ−ルユニット２０１
０のライトデ−タ信号ＷＤＳＥＬによって行う。

【００６５】また、対象とするライトアドレスＷＡに書
き込むべきデ−タもプロセッサからＰＩＦ２００３を介
して一度デ−タライトバッファＤＷＢＵＦ２００４を介
した後デ−タマルチプレクサＤＭＸ２００５により選択
操作（Ａに入力されＯに出力される）されて共有メモリ
２００６のデ−タ入力ＤＩに与えられる。

【００６６】ＤＭＸ２００５の機能は、ＡＭＸのＯ２出
力側の機能とほぼ同様である。但し、入力Ａ，Ｂ，Ｃに
入力されているそれぞれのライトアドレス情報から１つ
を選択しＯに出力するための選択信号入力Ｓは、共有メ
モリコントロ−ルユニット２０１０のＷＤＳＥＬ信号に
よって制御される。

【００６７】また、ＤＷＢＵＦ２００４の機能も、ＡＷ
ＢＵＦ２００８とほぼ同様であるが、ＤＷＢＵＦ２００
４にプロセッサからのデ−タをラッチし蓄えていくため
の制御信号としては共有メモリコントロ−ルユニット２
０１０のＤＷＴＢＵＦＣＴＬ信号が使用される。ＤＷＢ
ＵＦ２００４及びＤＭＸ２００５の制御タイミングがＡ
ＷＢＵＦ２００８及びＡＭＸ２００７と同一であれば
（例えばプロセッサからのアドレス値とデ−タ値との出
力タイミングがほぼ同一であれば）、同一の制御信号を
用いて選択信号やラッチ信号を制御しても良い。

【００６８】なお、共有メモリ２００６にデ−タを書き
込む操作を行うのは、共有メモリコントロ−ルユニット
２０１０からのライトイネ−ブルＷＥ信号による。本例
ではＷＥ信号をアクティブにすると共有メモリ２００６
のＤＩに入力されているデ−タがＲＡに入力されている
アドレス値に対応するメモリセルの内容に反映され、Ｗ
Ｅ信号を非アクティブに戻すタイミングでそのデ−タが
メモリセルにラッチされる。もし、共有メモリ２００６
のＲＡとＷＡの内容が同一のアドレス値を示していると
すると、ＷＥ信号がアクティブの時ＤＯにはＤＩに入力
されているデ−タの内容と同一のものが出力される。

【００６９】従って、本例の場合共有メモリの情報を変
更するタイミングはＷＥ信号をアクティブにするタイミ
ングで決まると言える。

【００７０】ライトサイクル時は、自身の共有メモリだ
けの内容変更ではなく他のプロセッサに対応する共有メ
モリ各々にも同等のデ−タとアドレス情報をブロ−ドキ
ャストして共有メモリ上の内容を変更する必要がある。
従って、ＤＷＢＵＦ２００４のＯから出力されているラ
イトデ−タとＡＷＢＵＦ２００８のＯから出力されてい
るライトアドレスとをそれぞれデ−タバッファ２０１５
とアドレスバッファ２０１６を介して共有バスシステム
に出力する機能を有している。

【００７１】デ−タバッファ２０１５とアドレスバッフ
ァ２０１６との共有バスシステムに対するＯＮ−ＯＦＦ
操作はそれぞれＤＥＮ信号とＡＥＮ信号とで行ってい
る。

【００７２】ｄ）他のプロセッサが共有メモリの内容を
変更した場合、共有バスシステムを介して送られて来る
アドレス情報をアドレスバッファ２０１６よりデ−タ情
報をデ−タバッファ２０１５よりそれぞれ得て、そのア
ドレス情報に対応したデ−タ情報を共有メモリ２００６
に書き込む。

【００７３】本例では、デ−タバッファ２０１５を介し
て得た情報をデ−タラッチ２００９、アドレスバッファ
２０１６を介して得た情報をアドレスラッチ２０１１に
一度保持した後、デ−タ情報はＤＭＸ２００５のＢ入力
に、アドレス情報はＡＭＸ２００７のＢ入力にそれぞれ
入力され、さらにＤＭＸ２００５のＯ出力から共有メモ
リ２００６のＤＩ入力に書き込むべきデ−タが、ＤＭＸ
２００７のＯ２出力から共有メモリ２００６のＷＡ入力
にその対象となるアドレスが入力される。

【００７４】デ−タラッチＤＬ２００９、アドレスラッ
チＡＬ２０１１へのラッチタイミングは、共有メモリコ
ントロ−ルユニット２０１０のＣＳＡＤＬ信号によって
行う。ＣＳＡＤＬ信号は、共有バスシステム上にデ−タ
及びアドレス情報が確定し、それらがＤＬ２００９及び
ＡＬ２０１１に対して十分なセットアップタイム及びホ
−ルドタイムを確保したタイミングでラッチ処理が行わ
れるように操作されている。

【００７５】本例では、ＣＳＡＤＬ信号がアクティブに
なるとＤＬ２００９及びＡＬ２０１１のＤ側の情報がＯ
側に出力されてラッチ回路がセットアップされ、ＣＳＡ
ＤＬが非アクティブに転じたタイミングＤＬ，ＡＬにそ
れらの情報がラッチされる。本例では、各プロセッサの
各共有メモリシステムが同じ位相を有する基本クロック
（ＰＣＬＫ及びＳＣＬＫ）に応答して完全に同期して動
作するため、ライト動作時にデ−タバッファ２０１５や
アドレスバッファ２０１６を操作して共有バスシステム
に必要な情報を入出力するタイミングと、そのタイミン
グに同期して生成されるＤＬ２００９，ＡＬ２０１１に
必要な情報をラッチすべきタイミングとは各共有メモリ
システム内の共有メモリコントロ−ルユニット２０１０
の内部で明確化されていると考えて良い。

【００７６】この同期化によって、共有メモリコントロ
−ルユニット２０１０はこれらのタイミングを規定する
ＣＳＡＤＬ，ＤＥＮ，ＡＥＮ，ＡＷＴＢＵＦＣＴＬ，Ｄ
ＷＴＢＵＦＣＴＬ等の制御信号の生成に関してオ−バ−
ヘッドや遅れ時間の少ない効率の良いタイミング制御が
可能となっている。また、ＤＭＸ２００５やＡＭＸ２０
０７を制御するＷＤＳＥＬや共有メモリ２００６にデ−
タを書き込むＷＥ信号の生成も、ＤＬ２００９やＡＬ２
０１１にデ−タを確定するＣＳＡＤＬ信号の制御タイミ
ングに応答して共有メモリコントロ−ルユニット２０１
０内で行えば良い。

【００７７】ｅ）共有メモリへのライト動作時におい
て、各プロセッサの共有メモリシステム間で、共有バス
システムの使用権を確実に１つのプロセッサに割り付け
る競合制御（ア−ビトレ−ションコントロ−ル）が必要
となる。

【００７８】共有メモリコントロ−ルユニット２０１０
は、プロセッサからのコントロ−ル信号Ｃと共有メモリ
システムアクセスイネ−ブルＣＳＥＮとから、プロセッ
サによる共有メモリシステムへの書き込みサイクル（ラ
イトサイクル）が発生したとみなすとＣＳＲＥＱ信号を
アクティブにしてア−ビタ回路１０２０への要求信号Ｒ
ＥＱを出力バッファ２０１２を介して生成する。

【００７９】そして対応するア−ビタ回路１０２０から
の許可信号ＡＣＫがアクティブになり入力バッファ２０
１４を介して共有メモリコントロ−ルユニット２０１０
のＣＳＡＣＫ入力に得られた場合、自身のプロセッサが
共有バスシステムの使用権を得たとして、共有メモリコ
ントロ−ルユニット２０１０はｃ）に示した手順で共有
メモリ及び共有バスシステムへのライトサイクルを生成
する。

【００８０】この時、デ−タバッファＤＷＢＵＦ２００
４及びアドレスバッファＡＷＢＵＦ２００８が一杯にな
っている場合はプロセッサのバスサイクルの終了をペン
ディングして待たせることになる。プロセッサ側のバス
サイクルの終了をペンディングして待たせるかバスサイ
クルを予定通り終了してプロセッサを次の処理に進める
かを決める信号として、共有メモリコントロ−ラ２０１
０はＲＤＹ信号を生成する。

【００８１】プロセッサが、共有メモリシステムへのア
クセスのためのバスサイクルを生成している時、共有メ
モリコントロ−ルユニット２０１０からのＲＤＹ信号が
アクティブになればそのバスサイクルを待ち状態にせず
に予定通りバスサイクルを終了してプロセッサを次の処
理に進め、非アクティブに保てばそのバスサイクルを終
了せずにバスサイクルを引き延ばして結果的にプロセッ
サを待たせる操作を実行したことになる。

【００８２】基本的にバッファ２００４，２００８が一
杯になっておらず空きがあれば、プロセッサはＤＷＢＵ
Ｆ２００４，ＡＷＢＵＦ２００８に必要なデ−タ及びア
ドレス情報をラッチしておいて待されずに次の処理に進
む。すなわち、プロセッサが共有メモリへのライト動作
を実行していった時、前述したア−ビタ回路１０２０か
らの共有バスシステム使用権の許可が得られない状態が
続けば、バッファ２００４，２００８内にペンディング
されたライトサイクル分のデ−タ及びアドレス情報が時
系列的に蓄えられていき、バッファが一杯になった状態
で発行されたライトサイクルはバッファに空きが生ずる
まで引き延ばされ、結果的にプロセッサ側を待たすこと
になる。

【００８３】自身の共有メモリへの書き込み処理のレイ
テンシを短縮するために、共有メモリへのライト動作時
にバッファ２００４，２００８が完全に空きの状態でか
つそのライト動作に応答してア−ビタ回路１０２０から
の許可信号（ＣＳＡＣＫ）が直ちにアクティブになり共
有バスシステムの使用が許可された場合、マルチプレク
サ２００５，２００７のＣ入力を介して直接ＰＩＦ２０
０３からのライトアドレス（ＷＡ）及びライトデ−タ
（ＤＩ）を共有メモリ２００６に与え、書き込み処理を
実行しても良い。

【００８４】その制御は共有メモリコントロ−ル２０１
０がＷＤＳＥＬとＷＥ信号を用いて行なう。なお、これ
らのバッファ２００４，２００８に有効な情報が存在す
る間は、共有メモリコントロ−ルユニット２０１０内で
ＣＳＥＮをアクティブに保ち続けるようになっている。

【００８５】一方、ＲＥＱ信号をアクティブにしている
にもかかわらず対応するＡＣＫ信号が非アクティブの状
態であり、ア−ビタ回路１０２０から入力バッファ２０
１７を介して得たＢＵＳＹ信号が（共有メモリコントロ
−ルユニット２０１０のＣＳＢＵＳＹ入力に接続されて
いる）アクティブとなっている場合は、他のプロセッサ
による共有メモリ及び共有バスシステムへのライトサイ
クルが許可され実行されているとみなし、共有メモリコ
ントロ−ルユニット２０１０は、ｄ）に示した方法によ
り他のプロセッサから共有バスシステムを介してブロ−
ドキャストされて来る情報に基づいた共有メモリ２００
６へのライトサイクルを生成する。

【００８６】ｆ）同期処理回路１０００と共有メモリシ
ステム１０１０〜１０１ｎとが連動して動作する場合、
プロセッサは、必要なタスク処理が終了したら同期要求
信号ＳＲＥＱをアクティブにして同期処理回路１０００
に同期処理を要求しておき、それより後のタイミングで
共有メモリ上のデ−タ（他のプロセッサからのデ−タ等
が存在している）が必要となって共有メモリシステムを
アクセスした時（特にリ−ドアクセス時）、共有メモリ
システム内でプロセッサとの間の局所同期処理を行っ
て、他のプロセッサとの間のデ−タのやりとりに矛盾が
発生しないようにする。

【００８７】同期処理回路１０００は、各プロセッサ１
１１０〜１１１ｎからの同期要求信号ＳＲＥＱのうち予
め定められた同期すべきプロセッサ群、すなわち、協調
して処理を進めている群のグル−プに属するプロセッサ
からのＳＲＥＱに非アクティブ状態のものが１つでも存
在すれば、応答すべきプロセッサに対して前記ＳＲＥＱ
が全てアクティブに転じるまで同期処理完了信号ＳＹＮ
ＣＯＫを非アクティブに保つことによって必要な同期処
理が終了していないことを伝える。

【００８８】そのプロセッサに対する共有メモリシステ
ムは、そのＳＹＮＣＯＫ信号を信号入力回路２０１８で
受けて同期処理回路１０００からの同期情報をモニタし
ており、少なくともＳＹＮＣＯＫが非アクティブの状態
で自身のプロセッサが共有メモリシステムへのアクセス
サイクル（特にリ−ドサイクル）を生成したときには、
共有メモリコントロ−ルユニット２０１０がＲＤＹ信号
を非アクティブに保つことでプロセッサのバスサイクル
の終了をペンディングして待たせることにより、プロセ
ッサと共有メモリシステムとの間で局所的な同期処理操
作を実行する。

【００８９】これにより、共有メモリ２００６上に協同
して処理を進めている他のプロセッサからの必要な情報
が書き込まれていない状態で共有メモリにアクセスして
しまい、その結果誤った情報を得て誤った処理結果を生
成することが無いように管理している。

【００９０】本例において特徴的なのは、バッファシス
テムＤＷＢＵＦ２００４及びＡＷＢＵＦ２００８を有し
ており、プロセッサの動作が共有メモリシステムのアク
セスサイクル処理より先行したとしても、これらのバッ
ファシステムにアクセス情報を時系列的にストアしてお
いて共有メモリシステム内でプロセッサの動作と独立か
つ並行して後処理することが出来るようになっている点
である。

【００９１】その結果、プロセッサの処理を必要以上に
待たせずに先に進めさせることが可能となっている。こ
の際、ＳＹＮＣＯＫがアクティブになっていたとして
も、各プロセッサの共有メモリシステム内のバッファシ
ステム２００４，２００８に有効なデ−タが存在してい
る状態、すなわち、本来同期処理が完了していれば共有
メモリ上に存在している必要のあるデ−タがまだ共有メ
モリ上に存在していない状態が発生する可能性がある。

【００９２】この状態で、ｂ）に示したような共有メモ
リへの書き込みサイクルと並行して実行可能な読み出し
ポ−ト（共有メモリ２００６のＲＡ，ＤＩ）からの自由
な読み出し動作を実行すると、必要なデ−タが得られず
誤処理につながる可能性がある。

【００９３】従って、いずれかのプロセッサに対応する
共有メモリシステムのバッファシステム２００４，２０
０８内に有効なデ−タが存在する間は、共有バスシステ
ム上でライトサイクルが連続して発生しア−ビタ回路１
０２０からのＢＵＳＹ信号がアクティブ状態に保たれ続
けることを利用して、ＳＹＮＣＯＫ信号がアクティブに
転じてもＢＵＳＹ信号がアクティブ状態であれば、ＢＵ
ＳＹ信号が非アクティブに転じるまでプロセッサの共有
メモリへのリ−ドサイクルを禁止する機能を共有メモリ
コントロ−ルユニット２０１０内に具備している。

【００９４】つまり、この状態でプロセッサからのリ−
ドサイクルが発生した場合、共有メモリコントロ−ルユ
ニット２０１０は、ＢＵＳＹ信号が非アクティブになる
までＲＤＹ信号を非アクティブに保ってそのバスサイク
ルの終了を遅らせ、プロセッサ側を待たせる。

【００９５】ａ）〜ｆ）に示した本発明の共有メモリシ
ステムの基本機能において、従来システムと顕著に異な
るのは、以下の２点である。

【００９６】１）共有メモリシステム内の共有メモリ２
００６に独立並行に操作可能な２ポ−ト（読み出しポ−
トと書き込みポ−トから成る）のメモリユニットを用い
ている。これにより、共有メモリへのリ−ドサイクルと
ライトサイクルを並行に実行でき、共有メモリ間のデ−
タ一致処理やプロセッサ間のデ−タ転送処理にかかるレ
イテンシを短縮できると共に、プロセッサ間のアクセス
競合によるロスを大幅に減らすことが出来るため共有メ
モリシステムに対するト−タルのスル−プットも向上さ
せることが出来る。

【００９７】２）プロセッサ間の同期処理回路１０００
と、共有メモリシステムとを連動して動作させる場合、
同期処理によって管理されるタスク間で目的とするタス
クによって生成された情報を共有メモリを介して確実に
やりとりできることを保証するために、同期処理回路か
ら同期の完了が通知されてから実際に共有メモリ上の情
報が目的に対して有効な状態に書き替わるまでの期間、
プロセッサのリ−ドサイクルを待たせる局所同期用イン
タ−ロック回路を具備している。これにより、プロセッ
サ間の同期処理をタスク間のデ−タの受け渡しの妥当性
も保証した形で確実に矛盾なく行うことができ、プロセ
ッサが古い情報を得て誤処理を行わないように自動的に
管理できるようになっている。

【００９８】次に図３に示したより簡略化した実施例を
用いて、各プロセッサの共有メモリシステム１０１０，
１０１１，．．．，１０１ｎの中の２ポ−ト共有メモリ
２００６とその制御に関わる周辺回路の機能についてよ
り詳細に説明する。特に、ここでは２ポ−ト化したこと
による機能と効果について述べていく。

【００９９】図３に示した３００４，３００５，３００
６，３００７，３００８はそれぞれ、図２における２０
０４，２００５，２００６，２００７，２００８の機能
に対応する。リ−ドデ−タラッチ３１１０が存在する場
合もあるが、すでに述べたように、図２ではこの機能が
ＰＩＦ２００３内に存在するとしている。図３ではメモ
リユニット３００６の内部を詳しく開示しているが、そ
の周辺機能は説明を簡単にするため簡略化して表現して
いる。

【０１００】まずプロセッサからの読み出し処理時に
は、プロセッサ側からのリ−ドアドレス１３００１は、
直接メモリユニット３００６のリ−ドアドレスデコ−ダ
３１０３に入力され、そこからの出力に応答してマルチ
プレクサ３１０２の選択入力Ｓを切り換えることにより
メモリセル群３１０１の中から指定されたアドレスに対
応する出力をマルチプレクサ３１０２で選択し、ＲＤＡ
ＴＡ１３００３としてプロセッサ側に出力する。マルチ
プレクサ３１０２は、図４にも示したとおりトライステ
−トバッファを組み合わせて構成しても良い。

【０１０１】プロセッサから共有メモリへの書き込み処
理時には、ライトアドレス１３００２は、共有バスシス
テムのアドレス情報として生成するためバッファ３００
８を介して共有バス側へ出力されるとともに、直接マル
チプレクサ３００７を介してそのプロセッサのメモリユ
ニット３００６のＷＡＤＤＲデコ−ダ３１０４に入力さ
れる。バッファ３００８は、時系列的にアドレスデ−タ
を蓄えるキュ−システムとして構成し、図２の２００８
と同様の機能を待たせても良い。

【０１０２】直接メモリユニット３００６に入力された
ライトアドレスは、ＷＡＤＤＲデコ−ダ３１０４でデコ
−ドして、メモリセル群３１０１の中のどのメモリセル
にデ−タを書き込むかを決定し、書き込み信号ＷＥに応
答して、選択されたメモリセルに書き込むべきデ−タＷ
ＤＡＴＡの内容をラッチする。ＷＥ信号は、コントロ−
ルユニット３０１０で、プロセッサからのリ−ド／ライ
ト制御信号Ｗ／Ｒ１３００５，共有システムセレクトＣ
ＳＥＮ１３００６等の信号に応答して生成される。プロ
セッサからのライトデ−タ１３００４がマルチプレクサ
３００５を介した後ＷＤＡＴＡとしてメモリユニット３
００６内に入力される。

【０１０３】ライトアドレス１３００２と同様、ライト
デ−タ１３００４もバッファ３００８と同等の機能のバ
ッファ３００４を介して共有バス側に出力されている。
共有バス側に出力されたライトアドレスとライトデ−タ
は、共有バスを介して他のプロセッサの共有メモリシス
テムにブロ−ドキャストされて対応するメモリユニット
のメモリセルにライトデ−タがラッチされる。

【０１０４】本例では、プロセッサが自身のメモリユニ
ット３００６へデ−タを書き込む際のデ−タ及びアドレ
ス情報のパスをバッファ３００４，３００８の手前から
直接マルチプレクサ３００５，３００７へ入力（マルチ
プレクサのＡ入力）した後メモリユニット３００６へ結
線するようにしており、メモリユニット３００６への書
き込みパスとしてそのパスのみを用いる場合は、図２で
説明した様なバッファ３００４，３００８を介した後の
信号を用いたパスとは多少制御方式や条件が異なる。

【０１０５】ただし、図２においても、ＤＭＸ２００
５，ＡＭＸ２００７のＣ入力を選択すれば図３と同様の
パスとなる様に設計していることはすでに述べた。

【０１０６】この直接入力方式の良いところは、プロセ
ッサが共有メモリの内容を書き替える際、自身のメモリ
ユニット（共有メモリ）のデ−タ変更を他のプロセッサ
のメモリユニットの変更よりも早いタイミングで行なえ
る可能性があり、自身が変更した共有メモリの内容を変
更直後に再度読み出すような場合（フラグ管理やセマフ
ォ管理、自身でも使用する共有デ−タの保持等）、共有
メモリの変更に伴うレイテンシ（遅れ時間）が原因で過
去のデ−タが読めてしまうのを防ぐことが容易になる点
である。

【０１０７】ただし、この直接パスのみを用いて書き込
み制御し易いのはバッファ３００４，３００８が一段程
度で、他のプロセッサの共有メモリへの書き込み処理に
要するオ−バ−ヘッドをリカバリし、先にプロセッサの
バスサイクルを進めるための一時記憶に用いている様な
場合である。このような機能のバッファを設けた場合
は、コントロ−ルユニット３０１０がア−ビタ回路から
の許可信号を確認してから直ちにメモリユニット３００
６にデ−タを書き込むように制御する必要がある。

【０１０８】また、図２のＰＩＦ２００３の中に、自身
のメモリユニット３００６へデ−タを書き込むまでライ
トアドレス１３００２とライトデ−タ１３００４を保持
しておくラッチ機能を設けておくと良い。そのようなバ
ッファ機能は、図２のＰＩＦ２００３の機能の一部と考
えてＰＩＦの中に設けておいた方が機能分担が明確にな
るかも知れない。なぜなら、共有バスシステムのアクノ
リッヂＣＳＡＣＫのみでバッファのラッチ機能のオン−
オフを制御可能であり、わざわざコントロ−ルユニット
３０１０で制御しなくても、ＣＳＡＣＫ信号をＰＩＦ２
００３に入力しておけば済むからである。

【０１０９】本格的なバッファを設ける場合は、マルチ
プレクサ３００５，３００７に、図２と同様バッファを
介したパス（Ｃ入力）を設け切り換えて制御する方が合
理的であろう。

【０１１０】各プロセッサが、自身が変更したデ−タの
内容を自身の処理プログラム上で再度読み出して使用す
る場合に、一貫性を保って矛盾なく処理できるようにハ
−ドウェアで自動的にその一貫性を保証することは大切
なことである。なぜなら、大半のプロセッサは単体では
シ−ケンシャルに記述され実行されることを前提とした
プログラムを処理しており、リソ−スに対するデ−タ書
き替え及びデ−タ読み出し動作の前後関係に意味を持っ
ている場合が多いからである。

【０１１１】一方、あるプロセッサが他のプロセッサが
変更したデ−タを読み出す際、他のプロセッサがデ−タ
を変更した時刻とプロセッサがそのデ−タを実際に読み
出す時刻との差（情報の遅れ時間）が問題とならない情
報又はその扱い方、例えば連続性を持った時刻ｔに依存
した状態量（位置、速度、加速度等）をサンプリングタ
イムを最小時間単位として管理するとして、前記の情報
遅れ時間がサンプリングタイムに対して相対的に十分小
さいとみなして前記状態量を扱うことができれば、或い
は、サンプリングタイム側を前記の情報遅れ時間に対し
て十分大きく設定できれば、各プロセッサから見た共有
メモリ上の情報の変更時刻が多少ばらついたり、遅れた
りしても問題になることはないと考えて良い。

【０１１２】ただし、情報の遅れ時間（レイテンシ）が
無視できないほどサンプリングタイムを小さく設定した
りすれば処理パラメ−タの誤差が大きく問題となる。従
ってこの様に実時間性能が要求されるサンプリングタイ
ムの小さなアプリケ−ションを実行する場合は、情報の
遅れ（レイテンシ）を改善するハ−ドウェアア−キテク
チャが必要となる訳である。

【０１１３】十分なリアルタイム性能（実時間処理能
力）を有したプロセッサシステムとは、システム内の様
々なところで発生するレイテンシ（プロセッサ間及び外
部システムとプロセッサとの間の通信遅れや演算処理時
間に伴う遅れ等）が目標とするサンプリングタイムに対
して原理的に十分小さく抑え込まれているシステムを差
し、制御用のプロセッサシステムはこの性能特性が最も
重要視される。

【０１１４】この様な特性を有するリアルタイムプロセ
ッサシステムでは、大半の状態量情報は、ハンドシェ−
ク処理等によって、デ−タ通信に伴うプロセッサ間での
同期を取る必要がなく、同期について特に管理しない情
報伝達で十分な処理結果の精度を確保できる。もし、プ
ロセッサ間で確実なデ−タの受渡しが必要な場合は、前
述したような同期処理回路１０００と組み合わせた共有
メモリシステム上での情報管理を行なえば良い。

【０１１５】前述した、プロセッサが自身のプログラム
処理の流れに矛盾なく、自身のメモリユニット３００６
の内容が読み書きできるように保証する回路として、本
例では、アドレス比較回路３０２０を設け、プロセッサ
からライトアドレス１３００２及びバッファ３００８に
蓄えられているライトアドレスとをそれぞれＷ０，Ｗ１
入力に取り込み、プロセッサからのリ−ドアドレス１３
００１をＲ入力に取り込んで、プロセッサからメモリユ
ニット３００６へのリ−ドサイクル時にライトアドレス
Ｗ０及びＷ１とリ−ドアドレスＲとの内容を比較して一
致するものが一つでもあれば、それらのライトアドレス
に対する共有メモリへのライトサイクルが全て終了する
までコントロ−ルユニット３０１０は１３００７に出力
しているＲＤＹ−Ｎ信号を非アクティブに保ってプロセ
ッサ側のリ−ドサイクルをペンディングして待たせる動
作を行なう。

【０１１６】図３において、他のプロセッサからの共有
メモリへのライトサイクル時の動作は、図２の場合と同
様であり、マルチプレクサ３００５及び３００７をそれ
ぞれＢ入力側が選択されるように、選択信号入力Ｓをコ
ントロ−ルユニット３０１０がそれぞれＷＤＳＥＬ信号
出力、ＷＡＳＥＬ信号出力を用いて制御する。また、バ
ッファ３００４，３００８の制御はコントロ−ルユニッ
ト３０１０がそれぞれＣＳＤＴＬ信号出力、ＣＳＡＤＬ
出力を用いて行なっている。

【０１１７】バッファ３００４，３００８の空き状態の
管理は、コントロ−ルユニット３０１０内にバッファが
何デ−タ分空いているかをその増減をカウントすること
により保持する回路を設けて行なっている。もちろんバ
ッファ側にこの機能を持たせ、そこからの情報をコント
ロ−ルユニット３０１０側に取り込んでも良い。コント
ロ−ルユニット３０１０の他の入出力信号の機能は、図
２の共有メモリコントロ−ルユニット２０１０の対応す
る入出力信号と等価と考えて良い。

【０１１８】次に、図３のメモリユニット３００６中の
デコ−ダ３１０３，３１０４とメモリセル３１０１に関
する実施例を図４に示す。ここでは、メモリユニット３
００６中のメモリセル群の１つを示している。

【０１１９】メモリユニットを構成するには、このメモ
リセル３１０１をデ−タビット数分用意してさらにその
組を複数用意してアドレス値（ＷＡ，ＲＡ）で指定でき
るようにする。マルチプレクサ部３１０２はトライステ
−トバッファを前記複数のメモリセル１つ１つに対応し
て必要なデ−タビット数分用意し、その組をアドレス値
で表現できる数の分だけ複数設ければ良い。なお、各組
の同じデ−タビットに対応する出力（Ｚ−Ｎ）同志は結
線しておく。リ−ドアドレス値ＲＡの指定によって前記
複数のデ−タの組のどれか１つを選択できる。

【０１２０】リ−ドデコ−ダ３１０３は、リ−ドアドレ
スＲＡと必要ならリ−ドイネ−ブルＲＥを得て、イネ−
ブル信号（ＥＮ０，ＥＮ１−−−）のうちそのリ−ドア
ドレス値に対応するものを１つアクティブにする。

【０１２１】各トライステ−トバッファ部３１０２のリ
−ドデ−タ入力（ＲＤ）は、前記イネ−ブル信号（１レ
ベルでアクティブ）を受けて、もしそれがアクティブで
あればメモリセル３１０１の内容をＺ−Ｎ（ＯＵＴＰＵ
Ｔ）に出力し、非アクティブであればＺをフロ−ト状態
に保つ。トライステ−トタイプのマルチプレクサ部３１
０２はＲＤ入力が１のときメモリセルの内容（Ｄ入力の
値をＷＲをトリガ信号として記憶したもの）が反転され
てＺに出力され、ＲＤ入力が０のとき前述した様にＺ−
Ｎはフロ−ト状態となる。

【０１２２】リ−ドイネ−ブルＲＥ（１レベルでアクテ
ィブ）は通常リ−ドアドレスが確定しデコ−ドそのもの
が完了した直後にイネ−ブル出力がアクティブとなるよ
うにして、イネ−ブル信号にハザ−ドが乗らない様にす
る役割がある。ハザ−ドが大きいと配線上のスキュ−等
と絡んでトライステ−ト出力Ｚのうち結線されているも
の同志の間で一時的にショ−トした状態が発生すること
もあるが、ハザ−ドが小さければＲＥ信号を無くしても
特に支障は無い。

【０１２３】図２、図３に示した実施例では特にリ−ド
イネ−ブルＲＥを設けてはいない。なお、図３に示した
ように、マルチプレクサ３１０２の部分が、完全なマル
チプレクサ構造を採っていれば、その選択入力Ｓにリ−
ドアドレスＲＡの値そのものか、それと等価の信号を直
接用いることも可能である。

【０１２４】ライトデコ−ダ３１０４は、リ−ドデコ−
ダ３１０３と同様、ライトアドレスＷＡによって示され
る１つのイネ−ブル信号ＥＮに対応するメモリセルの組
のアクティブなライト信号ＷＲ（１レベルでアクティ
ブ）を生成する。イネ−ブル信号はＥＮ０，ＥＮ１，−
−−から成り、各イネ−ブル信号は各メモリセルの組に
対応して、それら各組のライト信号ＷＲ入力に接続され
ている。

【０１２５】ライトデコ−ダ３１０４は、ライトイネ−
ブルＷＥ信号を用いて、指定されているライトアドレス
ＷＡが確定してデコ−ドが完了した時点で出力されるイ
ネ−ブル信号（１レベルでアクティブ）にハザ−ドが発
生しないようにＷＥ（１レベルでアクティブ）がアクテ
ィブである期間以外はイネ−ブル信号をマスクすること
により、ＷＲ信号をメモリセルにデ−タを書き込むのに
適正なパルス幅だけ確実に目的とするメモリセルの組に
与える。

【０１２６】図４に示したメモリセル３１０１の構造
は、ＣＭＯＳプロセスを用いた場合のものであり、トラ
ンスファ−ゲ−ト（トランスペアレントゲ−トとも言
う）タイプの２入力１出力のマルチプレクサを用いて、
その正転出力ＯＵＴをトランスファ−ゲ−トの一方の入
力ＩＡにフィ−ドバックし、他方の入力ＩＢにデ−タ
（Ｄ）を与え、選択信号（トランジスタのベ−ス入力信
号）ＳとしてＷＲ信号を与えることによりゲ−トラッチ
を構成している。

【０１２７】すなわち、ＷＲが１レベルのときＤ入力の
値が透過され、ＷＲの立ち下がりでその値がラッチされ
る。ＷＲをトリガ信号として記憶したＤ入力の値が、リ
−ド時にトライステ−トバッファ３１０２のＺ−Ｎ出力
へ反転して出力される。

【０１２８】図５は本発明の共有メモリアクセスのタイ
ミングを示している。プロセッサ側のバスプロトコルの
基準となるプロセッサクロック（ＰＣＬＫ）と共有バス
側のバスプロトコルの基準となる共有バスクロック（Ｂ
ＣＬＫ）とは同一周波数、同一位相を有しているとし、
いずれもシステムの基準となるシステムクロック（ＳＣ
ＬＫ）に同期して生成されている。なお、ＳＣＬＫの周
波数は、ＰＣＬＫ，ＢＣＬＫの２倍周期の周波数となっ
ている。前述したように、ブロ−ドキャスト方式の共有
メモリシステムが前提となっており、各プロセッサに対
応する各共有メモリシステム内の共有メモリ部には、本
発明の特徴であるリ−ドポ−トとライトポ−トを独立し
て有する２ポ−トメモリユニットを用いているとしてい
る。

【０１２９】図５では、共有バス側からのアクセス（い
ずれかのプロセッサが共有メモリシステムへライトサイ
クルを生成して、その情報が共有バスシステムを介して
ブロ−ドキャストされてきたもの）と、プロセッサ側か
らの共有メモリへのリ−ドサイクルとの競合状況を示し
ている。共有メモリ上でのライトポ−ト側のバス信号の
状況は、メモリライトデ−タ（ＭＷＤ）、メモリライト
アドレス（ＭＷＡ）、メモリライトイネ−ブル（ＭＷ
Ｅ）に示しており、リ−ドポ−ト側のバス信号の状況
は、メモリリ−ドデ−タ（ＭＲＤ）、メモリリ−ドアド
レス（ＭＲＡ）、リ−ドイネ−ブル（ＭＲＥ）に示して
いる。

【０１３０】プロセッサ側のバスサイクルは２プロセッ
サクロック（２×ＰＣＬＫ）であり、共有メモリ上で必
要となるアクセスサイクルも実質的に２×ＰＣＬＫ周期
分必要であるとしている。ただし、実際の共有メモリへ
のアクセスタイムは、１．５×ＰＣＬＫ周期分程度で、
残りの０．５×ＰＣＬＫ周期分の時間はデ−タのホ−ル
ドタイムやタイミングの調整時間、プロセッサに対する
セットアップタイム等に必要な時間であると仮定してい
る。

【０１３１】図５では、プロセッサがステ−トＳ１の先
頭でＰＣＬＫに同期して共有メモリへの読み出しサイク
ル（リ−ドサイクル）を開始してプロセッサアドレス
（ＰＡ）を生成し、ステ−トＳ２で対象となるデ−タの
読み出し処理を指令するプロセッサリ−ドコマンド信号
（ＰＲＤ−Ｎ）を生成している。一方、共有バス側は、
ステ−トＳ０の先頭でＢＣＬＫに同期して、共有バスア
ドレス（ＢＡ）と共有バス側からの書き込みサイクルが
アクティブになったことを示すビジ−信号（ＣＳＢＵＳ
Ｙ−Ｎ）又は共有バスライト信号（ＢＷＴ−Ｎ）、及
び、共有メモリに書き込むべき共有バスデ−タＢＤとを
生成する。

【０１３２】本発明では、ＢＤ及びＢＡは他のプロセッ
サの共有メモリシステム１０１ｎから共有バスシステム
にほぼ同じタイミングで出力され、ＣＳＢＵＳＹ−Ｎは
（０レベルでアクティブ）ア−ビタ回路１０２０からの
ＢＵＳＹ信号より生成され、ＢＤ，ＢＡよりは少し先行
したタイミングで出力される。なお、ＣＳＢＵＳＹ−Ｎ
は共有バスが使用されていることを示す信号で、図２で
説明したように、共有バスシステムのコントロ−ル信号
の情報の１つである。

【０１３３】２ポ−ト共有メモリを備えたことによりプ
ロセッサ側の共有メモリへのリ−ドサイクルは待たされ
ずにステ−トＳ２の最後で終了しており、この時共有バ
ス側からのＢＡと同じ共有メモリ上のアドレスをプロセ
ッサがＰＡによって指定していれば、ＢＤの値がそのま
まプロセッサに読み出されるべきデ−タＰＤとして、Ｒ
ＤＹ−Ｎ信号のタイミングに応答してＳ２の最後のポイ
ントでプロセッサ側に読み出される（共有メモリからの
読み出し期間はＲＥがアクティブな間）。

【０１３４】共有バスシステム側からのライトサイクル
は、共有メモリ上でもプロセッサ側のリ−ドサイクルよ
り１ＰＣＬＫ周期分先行して、すなわちステ−トＳ０内
で待たされずに開始され、ステ−トＳ１で共有メモリ上
のライトコマンド（ＷＥ）が生成されておりＳ１の中で
すでに共有メモリ上にＢＡに対応するＢＤが確定してい
る。なお、本例ではＷＥが１レベルのとき共有メモリ上
のＢＡに対応するアドレスにＢＤの値が透過し、ＷＥの
立ち下がりでそのアドレスにＢＤの値がラッチされる。

【０１３５】従って、Ｓ１以後でＢＡに対応するアドレ
スのデ−タをプロセッサが読み出すと、前述したように
ＢＤが読める訳である。仮に図５中に点線で示したよう
に、プロセッサがステ−トＳ０の先頭でアクセスを開始
した場合は、完全に共有バス側からのライトサイクルと
プロセッサ側からのリ−ドサイクルとが同一タイミング
で重なる、すなわち、ＲＥとＷＥが同一タイミングで出
力されるが、どちら側のサイクルも待たされずに並列に
処理され、最短時間で終了している。

【０１３６】この様に、本発明を用いると、共有メモリ
上における共有バス側のバスサイクルとプロセッサ側の
バスサイクルとを完全に並列処理でき、非常にレイテン
シの短いプロセッサ間デ−タ通信を共有メモリ上で実現
することができる。

【０１３７】以上からわかるように、２ポ−ト共有メモ
リを用いた本発明により、特にプロセッサ側のアクセス
スル−プット向上効果と共有メモリを介したプロセッサ
間のデ−タ通信レイテンシの大幅短縮効果とが得られる
ことがわかる。なお、プロセッサ間のデ−タ受け渡しに
関するいくつかの矛盾を回避するためには、図２、図３
ですでに解説したようなプロセッサ側のバスサイクルと
共有バス側のバスサイクルのインタ−ロックや局所的な
同期処理、及び、図１に示したようなプロセッサ間同期
処理回路と連動したプロセッサ間の並列処理管理を行な
えば良い。

【０１３８】次に、ＰＣＬＫ，ＢＣＬＫは共にＳＣＬＫ
に同期しており図５に示した実施例と同様であるが、本
発明の様に２ポ−ト共有メモリを用いない場合の実施例
のタイミングチャ−トを図６に示す。プロセッサ側及び
共有バス側のアクセス条件は図５と全く同様である。特
開平５−２５６８号公報に開示されたブロ−ドキャスト
方式の共有メモリシステムは本例のタイプである。

【０１３９】図６から明確にわかるように、共有メモリ
のアドレス（ＭＡ）とデ−タ（ＭＤ）が１組しか存在し
ないため、まず、ステ−トＳ０の中央付近で共有バス側
のアドレスＢＡ，デ−タＢＤが共有メモリに対してアク
ティブとなり、ステ−トＳ２の中央付近まで共有メモリ
を専有している。ライトイネ−ブルＷＥは図５と同様の
タイミングで出力されており、ステ−トＳ２の先頭で共
有メモリ上にＢＤの値がラッチされる。

【０１４０】基本的に本実施例では共有バス側からのラ
イト動作をプロセッサ側のリ−ド動作より優先する競合
制御が行なわれる。そのため、共有バス側のライトバス
サイクルとプロセッサ側のリ−ドバスサイクルとが競合
する場合、プロセッサ側のバスサイクルの方が共有バス
側のバスサイクルが終了するまで待たされる。図６の例
でも、ステ−トＳ１で共有メモリへリ−ドアクセスに来
たプロセッサ側のバスサイクルが１ステ−ト分（ＰＣＬ
Ｋの周期分）だけ待たされ、ステ−トＳ３の最後で共有
メモリ上のデ−タＰＤを得た後バスサイクルを終了して
いる。

【０１４１】共有メモリ上で見ると、ステ−トＳ０の中
央付近からステ−トＳ２の中央付近までの２サイクル分
共有バス側のライトサイクル（ＢＡ，ＢＤ，ＭＷＥアク
ティブ）が実行され、その直後プロセッサ側のリ−ドサ
イクル（ＰＡ，ＰＤ，ＭＲＥアクティブ）が実行されて
いる。

【０１４２】共有メモリコントロ−ルユニットは、ＣＳ
ＢＵＳＹ−Ｎがアクティブの期間はこれに応答して共有
バス側のバスサイクルを共有メモリに割り付け、ＣＳＢ
ＵＳＹ−Ｎが非アクティブ（Ｈｉレベル）に転じるタイ
ミングに応答してプロセッサ側のバスサイクルに切り換
える。なお、点線で示したように、プロセッサ側のバス
サイクルがステ−トＳ０で開始された場合、プロセッサ
側のバスサイクルの待ち時間は２ステ−ト分（２×ＰＣ
ＬＫの周期分）に増え、プロセッサ側のアクセスオ−バ
−ヘッドが増大する。

【０１４３】以上から、図５の例と比較すると、プロセ
ッサ側のアクセスオ−バ−ヘッドと共有バス側からプロ
セッサ側への共有メモリを介したレイテンシとが１〜２
ＰＣＬＫ周期分増大していることがわかる。

【０１４４】図７は、ブロ−ドキャスト方式の共有メモ
リシステムで従来一般的に用いられているＰＣＬＫ，Ｂ
ＣＬＫが非同期状態のシステムである。各プロセッサに
対応するそれぞれのＰＣＬＫの位相もお互いに同期して
いないのが一般的であり、プロセッサの種類が異なる場
合はそれらの周期も異なる場合が多い。その他の条件は
図５、図６と同様である。

【０１４５】この様な、プロセッサ間及びプロセッサと
共有バスシステム間とで非同期な基準クロックを用いて
制御されるシステムでは、各所で非同期の同期化処理を
行ない、様々なレベルでのメタ状態の発生を回避する必
要が生ずる。本例では、共有バス側のバスサイクルをＰ
ＣＬＫで同期化して共有メモリに対するデ−タの書き込
みタイミングがプロセッサ側のアクセスタイミングに対
して正しい関係を保てるよう制御している。すなわち、
これにより、プロセッサ側のバスサイクルに対して本来
非同期な共有バス側のバスサイクルを同期化する処理が
行なわれたことになる。

【０１４６】実際には、ＣＳＢＵＳＹ−ＮやＢＷＴ−Ｎ
信号をＰＣＬＫをトリガクロックとした２段以上のフリ
ップフロップを通過させることにより、ＰＣＬＫに対し
て同期化しており、１〜２ＰＣＬＫ同期分のオ−バ−ヘ
ッドを伴う。このオ−バ−ヘッドにより、共有メモリ上
で共有バス側からのライトサイクルが開始されるのはス
テ−トＳ２の先頭からであり、それが終了するのは２ス
テ−ト後のステ−トＳ３の最後である。なお、同期化が
完了したらその情報を何らかの形で共有バス側に知ら
せ、共有バスサイクルを発行している元の共有メモリシ
ステムはその情報を利用して共有バスサイクルの終了処
理を行なう。本例では共有バスサイクルの同期化情報と
してＢＳＹＮＣ−Ｎ信号を共有バスシステム側に返送す
る。

【０１４７】共有バスサイクルを生成しているプロセッ
サの共有メモリシステムは、ＢＳＹＮＣ−Ｎがアクティ
ブ（０レベルがアクティブレベルで信号の変化タイミン
グはＰＣＬＫに同期しているとしている）になるタイミ
ングに応答して共有バスシステムに出力中のバスサイク
ルを終了する。ここでは、ＢＳＹＮＣ−Ｎから内部的に
同期信号を生成し、それをＢＣＬＫを使って非同期の同
期化処理を行ないＢＣＬＫに同期化した後、その変化タ
イミングに応答してバスサイクル、すなわち、ＢＤ／Ｂ
Ａの出力をフロ−トにすると共にＢＷＴ−Ｎ又はＣＳＢ
ＵＳＹ−Ｎを非アクティブに戻す。

【０１４８】これによって、共有バスシステム側も１〜
２ＢＣＬＫ同期分のオ−バ−ヘッドを生じていることが
わかる。

【０１４９】結果的に図７の例では、プロセッサ側のリ
−ドサイクルが終了するのは、ＢＤ，ＢＡ，ＭＷＥ信号
により共有バス側のバスサイクルが共有メモリ上で終了
するステ−トＳ３の最後からさらに２ステ−ト後のＳ５
の最後のポイントである（そのリ−ドサイクルに対応す
るＭＲＥ信号はＳ５の先頭でアクティブになりＳ６の先
頭で非アクティブになっている）。すなわちプロセッサ
側で３ステ−ト（３×ＰＣＬＫの周期分）の待ち時間が
生じていることになる。

【０１５０】図５に示した本発明のアクセスタイミング
と比較すると、プロセッサ側、共有バス側双方のオ−バ
−ヘッドについても、またプロセッサ間の共有メモリを
介した通信レイテンシの点でも、本発明の方が従来シス
テムよりはるかに優れていることがわかる。

【０１５１】次に、図８に本発明の大きな特徴である同
期信号（ＳＹＮＣＯＫ）と連動したレディ信号生成回路
の実施例を示す。本回路は、図２で説明したように、プ
ロセッサ間同期処理回路１０００と連動して動作する
際、共有メモリ上のデ−タを、関連する処理を実行する
プロセッサ間で矛盾なくやり取りするための局所同期機
能を実現する。

【０１５２】すでに詳細機能については述べたように、
プロセッサによるタスク処理の終了を受けてプロセッサ
間同期処理回路１０００での同期処理が完了しＳＹＮＣ
ＯＫ信号がアクティブになったとしても、通信遅れのた
めに共有メモリ上に次のタスク処理で必要な情報が存在
していない状態が発生する可能性がある。本回路は、そ
の状況を回避し、必要とする情報が確実に共有メモリか
ら得られるように、共有メモリコントロ−ルユニット２
０１０と同期処理回路１０００との間でさらに局所的な
同期処理（インタ−ロック処理）を実行して、共有メモ
リ上でのデ−タ授受の前後関係に矛盾が生じないように
管理する。

【０１５３】基本的には、前述したように、ＳＹＮＣＯ
Ｋがアクティブになった時点でＣＳＢＵＳＹがアクティ
ブならばＣＳＢＵＳＹが一度非アクティブに戻るまで、
プロセッサが共有メモリの内容を読み出すことを禁止す
る。具体的には、上記の条件が成立したときプロセッサ
側の共有メモリへのリ−ドサイクルをＲＤＹ−Ｎ信号を
非アクティブに保つことによって引き延ばしてプロセッ
サ側を待たせ、インタ−ロック処理を行なう。

【０１５４】関連する処理を実行する各プロセッサは、
同期処理が完了しＳＹＮＣＯＫ（１レベルでアクティ
ブ）がアクティブに転じた時点で、プロセッサは、少な
くともすでに処理したタスクでの必要な処理結果を共有
メモリへストアするプロセッサ側のライトサイクルの発
行を全て終了しているはずである。

【０１５５】ゆえに、各プロセッサの共有メモリシステ
ム内（ライトバッファ２００４，２００８等の中）に保
持されているすでに発行済みの前記プロセッサ側のライ
トサイクルに対応する共有メモリへの実際のライトサイ
クルが全て完了するまでは、すなわち、全てのプロセッ
サの共有メモリ２００６上に一致した内容の情報が現わ
れその情報を各プロセッサが得られるようになるまで
は、各共有メモリの内容を一致させるための情報を共有
バスシステムを介して各プロセッサに対応する全共有メ
モリシステムへブロ−ドキャストするためのライトサイ
クルが共有バスシステム上に生成され続ける。

【０１５６】それを受けて共有バスシステムがアクティ
ブであることを示すＣＳＢＵＳＹ−Ｎもアクティブに保
持され続けるため、前述したロジックによりインタ−ロ
ックが可能となる訳である。図８の実施例を用いてこの
インタ−ロック機能のロジックを以下に詳しく説明す
る。

【０１５７】ＣＳＢＵＳＹ−Ｎは０レベルでアクティブ
な信号であり、共有バス上のコントロ−ル信号の１つで
あるア−ビタ回路１０２０からのＢＵＳＹ信号に応答し
て生成されることはすでに述べた。これをインバ−タ８
００１を介してＲ−Ｓフリップフロップ８０００の一方
の入力Ｒ−Ｎに接続しており、ＣＳＢＵＳＹ信号が非ア
クティブ（初期状態は非アクティブである）のときは無
条件でＺ−Ｎに１が出力され、相対的にＺに０が出力さ
れる。以上の状態が初期状態である。

【０１５８】なお、他方の入力Ｓ−ＮにはＮＡＮＤゲ−
ト８００６の出力が接続されており、ＮＡＮＤゲ−ト８
００６はＣＳＢＵＳＹ信号がアクティブ状態のとき、Ｓ
ＹＮＣＯＫ信号がアクティブに転じたその立ち上がりの
エッヂを回路８００５の信号とＳＹＮＣＯＫ信号の状態
とから検出して、Ｒ−Ｓフリップフロップ８０００のＳ
−Ｎ入力にパルス（Ｌｏパルス）を生成する。

【０１５９】そのパルスが生成されると、Ｒ−Ｓフリッ
プフロップ８０００はセットされ、Ｚ出力に１がラッチ
される。ただし、初期状態でＳＹＮＣＯＫ信号を０レベ
ルにしておけば、ＮＡＮＤゲ−ト８００６は１レベルを
出力した状態となり、かつＣＳＢＵＳＹ信号は０レベル
が初期値であるため、Ｒ−Ｓフリップフロップ８０００
のＺ出力は０にリセットされた状態となって、前記の初
期状態と矛盾しない。

【０１６０】ＮＡＮＤゲ−ト８００２は、共有メモリが
アクセスされたことを示すＣＳＥＮ信号がアクティブ
で、Ｒ−Ｓフリップフロップ８０００がＮＡＮＤゲ−ト
８００６からのパルスによってセットされてＺに１レベ
ルが出力され、かつ、ＣＳＢＵＳＹ信号がアクティブの
とき０レベルを出力する。これが、後段のＮＡＮＤゲ−
ト８００３を無条件で１レベル、すなわち、ＲＤＹ−Ｎ
を非アクティブにすることにより、インタ−ロックの条
件が揃ったときプロセッサ側からの共有メモリへのアク
セスを一時的に禁止するように動作する。

【０１６１】本例では、プロセッサが共有メモリにアク
セスするとリ−ドサイクル、ライトサイクルいずれの場
合にも、前記インタ−ロック機能が働くように設計して
いるが、リ−ドサイクル時のみにその動作をアクティブ
にしたければ、プロセッサからのリ−ドイネ−ブル信号
がアクティブな条件をＮＡＮＤゲ−ト８００３でデコ−
ドする様にしておけば良い（アクティブレベルが１のリ
−ドイネ−ブル信号ＲＥをＮＡＮＤゲ−ト８００２の入
力に加える）。

【０１６２】なおＮＡＮＤゲ−ト８００３はＣＳＥＮ信
号がアクティブになったときにのみ、すなわち、共有メ
モリシステムにプロセッサがアクセスしたときにのみ、
そのプロセッサに対してアクティブなＲＤＹ−Ｎ信号を
返送するようになっている。

【０１６３】また、ＮＡＮＤゲ−ト８００９は、共有メ
モリシステムがアクセスされてＣＳＥＮがアクティブレ
ベル（１レベル）になっていて、かつ、ＳＹＮＣＯＫが
非アクティブレベル（０レベル）になっていれば（ＳＹ
ＮＣＯＫ信号をインバ−トした信号をＮＡＮＤゲ−ト８
００９の入力に接続している）０レベルを出力し、それ
がＮＡＮＤゲ−ト８００３の入力を駆動してその出力を
無条件でＲＤＹ−Ｎ信号を非アクティブレベル（１レベ
ル）に設定する。

【０１６４】すなわち、プロセッサが共有メモリシステ
ムをアクセスしたとき同期処理回路１０００でまだその
プロセッサに対する同期処理が完了していないならばプ
ロセッサ側の共有メモリへのアクセス動作を待たせるよ
うに働く。これは特開平５−２５６８に開示された局所
同期機能と等価である。もちろん、ＮＡＮＤゲ−ト８０
０９でリ−ドイネ−ブル信号（ＲＥ）のアクティブ状態
を検出するようにして、共有メモリへの読み出し動作が
生じたときにのみこの機能が働くように設計しても良
い。

【０１６５】この様に、本発明のインタ−ロック機能
は、特開平５−２５６８で開示されている従来の局所同
期機能にリンクされた形で、本発明の共有メモリシステ
ムと連動したプロセッサ間同期処理をサポ−トしている
ことがわかる。

【０１６６】インタ−ロックが解除され、本発明の局所
同期処理が完了する条件は、ＣＳＢＵＳＹ信号が非アク
ティブに転ずることである。ＣＳＢＵＳＹ信号が非アク
ティブ（０レベル）になると無条件でＮＡＮＤゲ−ト８
００２の出力は１になり、Ｒ−Ｓフリップフロップ８０
００のＺ出力も０レベルにリセットされて初期状態に戻
され、インタ−ロックが解除される。なお、ＮＡＮＤゲ
−ト８００２に入力されているＳＹＮＣＳＥＬ（１レベ
ルでアクティブ）は、このインタ−ロック回路による局
所同期処理機能を有効（アクティブ）にするか否かを決
める選択信号である。

【０１６７】ＣＳＢＵＳＹ信号は、図８に点線で示した
ように、ＰＣＬＫをトリガクロックとしてフリップフロ
ップを何段か通してから用いても良い。図８では、フリ
ップフロップ８００４を一段通して使用する例を開示し
ている。これにより、ＣＳＢＵＳＹ信号にハザ−ドが乗
っている場合はそれを除去することが可能である。また
この方法で、ＣＳＢＵＳＹ信号を適切な時間遅らせるこ
とにより、インタ−ロックがかかっている時間が、共有
メモリへの必要なすべてのデ−タの書き込みが有効とな
るまで、すなわち、リ−ドポ−ト側からそれらが確実に
読み出せるようになるまでの時間を十分カバ−できる様
に設定することが可能である。

【０１６８】本例では、１ＰＣＬＫ周期分ＣＳＢＵＳＹ
信号を遅らせることにより、インタ−ロック期間を本来
のＣＳＢＵＳＹ信号が非アクティブになる時刻より１Ｐ
ＣＬＫ周期後にずらしている。そして、インタ−ロック
が解除された直後には共有メモリ上で全ての必要なデ−
タの読み出しが有効となるようにコントロ−ルユニット
を設計している。つまり、本実施例の場合、インタ−ロ
ックが解除されてＲＤＹ−Ｎ信号がアクティブとなりプ
ロセッサのバスサイクルが終了する時点より前のタイミ
ングで、必要な共有メモリ上での最後のライトサイクル
が生成されて、ライトイネ−ブル（ＷＥ）とライトアド
レス、ライトデ−タ（ＷＤ）等の信号がアクティブにな
っていれば良い。

【０１６９】これは、本来のＣＳＢＵＳＹ信号が非アク
ティブになるタイミングから考えると、本実施例では、
そのタイミングの直後に続く２つのステ−ト（１ステ−
ト＝１ＰＣＬＫ期間分）のうちいずれかのステ−トで共
有メモリ上での最後のライトサイクルが生成されていれ
ば良いということになる。

【０１７０】図に示したように、ＯＲゲ−ト８００７を
用いてフリップフロップ８００４の出力とＣＳＢＵＳＹ
信号とのＯＲ論理をとりその出力をフリップフロップ８
００４の出力の代わりに用いれば、インタ−ロックの解
除時刻はフリップフロップ８００４を用いた場合とほぼ
同じに保ったまま、インタ−ロックの開始条件をフリッ
プフロップ８００４を用いない場合とほぼ同じに設定で
きる。これによって、ＳＹＮＣＯＫがアクティブに転じ
たときにペンディングされている共有メモリへのライト
サイクルが存在するにもかかわらず、ゲ−ト８００６の
入力やＲ−Ｓフリップフロップ８０００のＲ−Ｎ入力に
対する信号８００８（ＣＳＢＵＳＹ信号に応答して得ら
れた信号）の状態が、信号の遅延によってその時点でま
だアクティブ（１レベル）になっていないことが無いよ
うに設計することが容易となる。

【０１７１】本発明の共有メモリへのアクセスタイミン
グに関する別の実施例を図９に示す。図５の例では、プ
ロセッサ側と共有バス側との間の共有メモリ上でのアク
セス状態を示したが、バスサイクルの条件として１バス
サイクル当たり最小２プロセッササイクル（２×ＰＣＬ
Ｋ周期分）の時間が必要であると仮定していた。図９の
例では、最小１プロセッササイクル（１ＰＣＬＫ周期
分）でプロセッサ側、共有バス上、共有メモリ上の各バ
スサイクルを構成すると仮定している。

【０１７２】ただし、アドレスを先行して出力し、後続
のステ−トでデ−タの入出力を実行するパイプラインバ
スサイクル（アドレスバスとデ−タバスがそれぞれ１プ
ロセッササイクルでそれぞれ独立に駆動され、かつ互い
に１プロセッササイクル分ずれている）によってアドレ
スアクセス時間を比較的長い時間確保できるように工夫
している。

【０１７３】本実施例のパイプラインバスサイクルの特
徴は、次に出力すべきバスサイクルに対するアドレス
（ＡＤＤＲ）を最低１ステ−ト（１ＰＣＬＫ周期）分出
力した後、１つ前のバスサイクルに対するＲＤＹ−Ｎ信
号が返送されてそのバスサイクルが終了していれば、さ
らにその次のアドレス値（既にプロセッサ側で準備でき
ているなら）を出力していく。

【０１７４】ある１つのアドレスに対応するデ−タのや
りとりに関しては、そのアドレスが出力されたステ−ト
の次のステ−トの最後でプロセッサとの間での入出力が
実行される。すなわち、アドレスバスの動作に対してデ
−タバスの動作は１ステ−ト分遅れており、デ−タがプ
ロセッサとの間でやりとりされるステ−トの最後のポイ
ントがそのデ−タの前記アドレスに対するバスサイクル
の終了時点となっている。

【０１７５】プロセッサが次のアドレスを出力できる状
態にあれば、前記デ−タの出力されるステ−トですでに
次のアドレスのアドレスバスへの出力が可能となってお
り、デ−タの入出力と並行して次から次へとパイプライ
ン的にアドレスを先行出力していくことができるので、
パイプラインアドレッシング又はパイプラインバスサイ
クルと呼ぶ訳である。

【０１７６】例えば、図９のプロセッサ（Ａ）におい
て、アドレス（ＡＤＤＲ）Ａ１は、ステ−トＳ０で２つ
以上前のバスサイクルが既に終了しているため、プロセ
ッサがアドレス値Ａ１を準備できたステ−トＳ０で直ち
に出力され、それはライトサイクルなので続いてステ−
トＳ１でプロセッサから外部へ書き込むべきデ−タＤ１
を出力している。

【０１７７】ステ−トＳ１では１つ前のバスサイクルも
既に終了しているため、プロセッサはＡ１を１ステ−ト
分出力した後直ちにＡ１に対応するデ−タの出力Ｄ１と
並列に次のアドレスＡ３（読みだしサイクル）を出力し
ている。デ−タＤ１に対するＲＤＹ−Ｎ信号はステ−ト
Ｓ１の最後のポイントでプロセッサ（Ａ）に取り込ま
れ、それを受けてステ−トＳ２ではさらに次のアドレス
情報Ａ５（書き込みサイクル）がＡ３に対するデ−タの
入力動作ｎｏｔ Ｄ３と並列に実行されている。

【０１７８】以上のように、リ−ドサイクルとライトサ
イクルが混在しても１プロセッササイクル単位ごとにア
ドレスバスとデ−タバスとが並列かつパイプライン的に
駆動され、実質１ステ−ト／バスサイクルを実現するこ
とが可能となっている。

【０１７９】図９の実施例では、プロセッサ間同期処理
回路と連動してタスク単位のデ−タの授受を矛盾なく確
実に行なうというのではなく、同期について管理せずプ
ロセッサ間で情報を自由にやりとりする場合の共有メモ
リシステム上のアクセス状況を、２台のプロセッサの場
合（プロセッサＡとＢ）を例にとり示している。少ない
スペ−スで共有メモリへのアクセスを詳しく表現するた
めに、全てのサイクルが共有メモリへのリ−ド又はライ
トサイクルであり、他の一般のリソ−スやプロセッサ間
同期処理回路１０００などへのアクセスはこれと並列に
実行されていると仮定している。

【０１８０】この様なプロセッサシステムは、メインプ
ロセッサと別に専用のプロセッサを付加したり、共有メ
モリシステムへのアクセスのためのバスシステムと他の
一般のリソ−スへのアクセスのためのバスシステムとを
別々に有する高度な処理系を構成すれば実現可能であ
る。

【０１８１】デ−タＤ１，Ｄ２，Ｄ５はプロセッサ
（Ａ）側から共有メモリへ書き込まれる情報で、デ−タ
Ｄ３，Ｄ４はプロセッサ（Ｂ）側から共有メモリ書き込
まれる情報であるとしており、読み出すのもそれらのデ
−タのいずれかであるとしている。まだ必要なデ−タが
共有メモリに書き込まれておらず、１つ前のデ−タ（以
前に書き込まれたデ−タ）が読める場合は、ｎｏｔ Ｄ
ｎといったように前に”ｎｏｔ”を付けた表現としてい
る。

【０１８２】リ−ドサイクルかライトサイクルかはアド
レス（ＡＤＤＲ）とほぼ同じタイミングで出力されるＲ
Ｄ／ＷＴ信号（Ｈｉ−ＲＤ，Ｌｏ−ＷＴ）で示してい
る。ライトサイクルが生成されると共有バスを介して共
有メモリを書き替えるための情報（アドレス、デ−タ、
ＢＵＳＹ信号など）が全ての共有メモリシステムにブロ
−ドキャストされて各プロセッサの共有メモリ上でライ
トサイクルが生成され、その内容が変更される。

【０１８３】図中のプロセッサのバスサイクルのところ
には、共有メモリへのライトサイクルには（Ｗ），リ−
ドサイクルには（Ｒ）と付している。共有バス上のバス
サイクルは必然的にライトサイクルのみとなっており、
バスサイクルが生成されている期間はＣＳＢＵＳＹ−Ｎ
信号（Ｌｏアクティブ）がアクティブ状態となってい
る。

【０１８４】共有バス上では、アドレス情報とデ−タ情
報とがプロセッサ側のアドレス及びデ−タ出力タイミン
グよりおよそ１／２ステ−トずれて出力され、ＣＳＢＵ
ＳＹ−Ｎ信号は共有バス上でのアドレスとほぼ同じタイ
ミングで出力されている。共有バス上のバスプロトコル
の状態は、完全にプロセッサクロック（ＰＣＬＫ）に同
期して管理されており、例えば具体的には、プロセッサ
（Ａ）側のステ−トＳ０で出力されているアドレスＡ１
は共有バス上ではステ−トＳ１の先頭付近から１ステ−
ト分出力され、プロセッサ（Ａ）側のステ−トＳ１の先
頭から出力されているデ−タＤ１は共有バス上ではステ
−トＳ１の中央付近から１ステ−ト分出力される。

【０１８５】共有メモリ上のバスプロトコル状態もプロ
セッサクロック（ＰＣＬＫ）に同期して管理されてお
り、図９の中では、主としてプロセッサ（Ａ）及び
（Ｂ）それぞれに対応するライトデ−タ／リ−ドデ−タ
の状態と、ライトアドレス及びライトイネ−ブル（Ｗ
Ｅ）が生成されるタイミングとを示している。

【０１８６】次に共有メモリ上でのバスサイクルについ
て詳しく述べる。共有バス上のＣＳＢＵＳＹ−Ｎ信号が
アクティブに転ずると、そのステ−トの中央付近で、共
有バス上のアドレス情報が共有メモリに対して有効とな
る様にゲ−トされて共有メモリのライトポ−トにライト
アドレス（ＷＡ）として約１ステ−ト期間分与えられて
いる。このタイミングを得るには、ＰＣＬＫの反転（Ｐ
ＣＬＫ−Ｎ）クロックとして用いてゲ−トラッチにより
共有バス上のＡＤＤＲの内容をステ−トの中央でゲ−ト
し、情報を透過しておいてステ−トの終わりでラッチ
し、さらに約１／２ステ−ト期間保ってから共有メモリ
にライトアドレス（ＷＡ）として与えれば良い。

【０１８７】一方、共有バス側からのライトデ−タ情報
は、ＰＣＬＫをクロックとして用いてゲ−トラッチによ
り共有バス上のＤＡＴＡの内容をステ−トの先頭でゲ−
トし情報を透過しておいてステ−トの中央でラッチし、
さらに約１／２ステ−ト期間保ってから共有メモリにラ
イトデ−タ（ＷＤ）として与えれば良い。

【０１８８】ライトイネ−ブル信号は、ライトデ−タ
（ＷＤ）を共有メモリに与えるタイミングすなわちステ
−トの先頭から約１／２ステ−ト分アクティブになる様
に、ＣＳＢＵＳＹ−Ｎ信号に応答して生成する。ＷＥが
アクティブの期間、ＷＡの値が共有メモリに対して有効
となっているようにタイミングの調整を行なっている。

【０１８９】本発明では、共有メモリへのライトサイク
ルは、全てのプロセッサの共有メモリシステムに対して
共通にかつほぼ同じに生成されるものとしている。

【０１９０】共有メモリ上でのリ−ドサイクルは、すで
に述べたようにリ−ドポ−トを用いてライトサイクルと
並列に実行され、かつ各共有メモリ上で対応するプロセ
ッサのバスサイクルに応じた全く別々の内容のサイクル
が生成される。

【０１９１】図９において、ＷＴ（Ａ１）／ＲＤ（Ａ
３），ＷＴ（Ａ１）／ＲＤ（Ａ１），ＷＴ（Ａ５）／Ｒ
Ｄ（Ａ４），ＷＴ（Ａ３）／ＲＤ（Ａ３），ＷＴ（Ａ
４）／ＲＤ（Ａ４），ＷＴ（Ａ４）／ＲＤ（Ａ１）の記
号を付したサイクルでリ−ドサイクルとライトサイクル
が並列に生じている。また、リ−ドサイクルのみが生じ
ている場合には（Ｒ），ライトサイクルのみが生じてい
る場合には（Ｗ）と付してある。

【０１９２】より詳しい情報として、各サイクルの上段
又は下段に、リ−ドサイクルの場合ＲＤ（Ａｘ），ライ
トサイクルの場合ＷＴ（Ａｘ），ライトサイクルとリ−
ドサイクルとが並列に生じている場合ＷＴ（Ａｘ）／Ｒ
Ｄ（Ａｙ）と表示しておいた。Ａｘ，Ａｙはプロセッサ
から送られてきた書き込むべきデ−タ情報Ｄｘ，Ｄｙに
対応するアドレス情報である。

【０１９３】リ−ドサイクルにおける共有メモリ上での
アドレス（ＲＡ）やデ−タ（ＲＤ）の生成タイミングは
ライトサイクルと比較すると、デ−タの入出力方向が逆
になる（リ−ドはプロセッサへ、ライトはプロセッサか
らそれぞれデ−タを授受する）ことを除けばライトサイ
クルの場合とほぼ同じと考えて良いが、リ−ドイネ−ブ
ル（ＲＥ）が存在する場合、それがアクティブに転ずる
タイミングは、リ−ドデ−タＲＤがアクティブになるス
テ−トの先頭又は中央付近からそのステ−トの最後のポ
イントまでである。

【０１９４】ここで、プロセッサからのライトサイクル
に対応して共有メモリ上のデ−タ内容が変更され、実際
に他のプロセッサからそのデ−タが読み出せるようにな
るまでのタイミングについてみてみる。本例では、プロ
セッサ（Ａ）側がアドレスＡ３に対応するデ−タＤ３を
読み出す操作を２回（それぞれＳ１，Ｓ４でアドレスの
出力を開始している）、Ａ４に対応するデ−タＤ４を読
み出す操作を２回（それぞれＳ３，Ｓ５でアドレスの出
力を開始している）行っている。

【０１９５】しかし、プロセッサ（Ｂ）が共有メモリ上
のアドレスＡ３の内容を変更するためのバスサイクルを
生成するのはステ−トＳ３の時点であり、デ−タＤ３は
ステ−トＳ４の先頭でプロセッサ（Ｂ）から出力され、
実際に共有メモリ上でＤ３が有効になって、プロセッサ
（Ａ）側からの読み出しが可能となるのはステ−トＳ５
の先頭でライトイネ−ブル（ＷＥ）がアクティブになっ
た時点からである。

【０１９６】同様に、プロセッサ（Ｂ）が共有メモリ上
のアドレスＡ４の内容を変更するためのバスサイクルを
生成するのはステ−トＳ４の時点であり、デ−タＤ４は
ステ−トＳ４の先頭でプロセッサ（Ｂ）から出力され、
実際に共有メモリ上でＤ４が有効となり、プロセッサ
（Ａ）側からの読み出しが可能となるのはＳ６の先頭で
ライトイネ−ブル（ＷＥ）がアクティブとなってからで
ある。

【０１９７】プロセッサ（Ａ）はＳ２，Ｓ５の各ステ−
トでアドレスＡ３に対応するデ−タＤ３を、Ｓ４，Ｓ６
の各ステ−トでＡ４に対応するデ−タＤ４を読み出して
いるが、ステ−トＳ２ではプロセッサ（Ｂ）が書き換え
ようとしているＤ３の値は読めず、以前に設定されてい
る共有メモリ上のアドレスＡ３の内容が読み出せること
になる。Ｄ４の値に関しても、プロセッサ（Ａ）はＳ
４，Ｓ６の各ステ−トで共有メモリから読み出している
が、Ｓ４ではプロセッサ（Ｂ）が書き換えようとしてい
るＤ４の値は読めず、以前に設定されている共有メモリ
上のアドレスＡ４の内容が読み出せる。

【０１９８】そして、プロセッサ（Ｂ）からのＤ３が共
有メモリ上に反映されるステ−トＳ５では、実際のＤ３
の値がプロセッサ（Ａ）によって読み出せており、同様
に、プロセッサ（Ｂ）が設定した実際のＤ４の値はステ
−トＳ６でプロセッサ（Ａ）によって読み出せている。

【０１９９】本例から、プロセッサ（Ｂ）がデ−タを出
力してからプロセッサ（Ａ）が共有メモリを介してその
デ−タを内部に取り込むまでのレイテンシは２ステ−ト
であることがわかる。このうち共有メモリシステム側で
のレイテンシは１ステ−ト分（１ＰＣＬＫ周期分）であ
り、共有メモリを用いた非常に効率の良いデ−タの共有
メカニズムが実現できていることがわかる。

【０２００】図９からわかる様に、共有メモリ上のリ−
ドサイクル及びライトサイクルが完全にアクセス競合が
発生しない状態で動作していることがわかる。また、ブ
ロ−ドキャスト方式によって共有バス上でやりとりされ
る情報もライトサイクルのみとなっており、かつ、共有
メモリ上でのバスサイクルにアクセス競合等によるアク
セス時間の損失やオ−バ−ヘッドが生じていないため、
共有バス側もプロセッサ側も１ステ−トでバスサイクル
を終了することが可能となっている。

【０２０１】このことは、理論的に最高効率の共有メモ
リシステムを提供できていることを示している。例え
ば、本例のバス効率を有するプロセッサシステムが、す
べてのデ−タの入出力を共有メモリシステムを介して行
なうような共有メモリシステムに対して最もシビアな状
態をもたらすアプリケ−ションをそのプロセッサシステ
ムの上で実行した場合でも、３台のプロセッサまでなら
ば、全くオ−バ−ヘッド無く処理できるレベルの能力を
本発明の共有メモリシステムは有していると考えられ
る。

【０２０２】これは、全バスサイクルにおいてライトサ
イクルの占める割合の平均はおよそ３０％程度であるこ
とが知られており、３台のプロセッサ分のライトサイク
ル数ならば、たとえそれらがすべて共有メモリへのアク
セスであったとしても、本発明の共有バスシステムは十
分吸収できる（共有バスシステムはライトサイクルのみ
をサポ−トするので、システム上でのライトサイクルの
発生の頻度がその性能を決定する）レベルにあるからで
ある。

【０２０３】次に、本共有メモリシステムを用いた場
合、現実のマルチプロセッサシステムでは何台までのプ
ロセッサを有効に接続可能かを検討しておく。

【０２０４】本共有メモリシステムを用いることによ
り、３台まではシステムの性能にほとんど影響無くプロ
セッサを接続可能な事は前述した検討にて示した。しか
し、この検討では、システム内の各プロセッサが共有メ
モリシステムに対して最悪に近い条件でのアクセスをラ
ンダムに行なった場合を想定しており、しかも、プロセ
ッサはすべてのプロセッササイクルで共有メモリを常に
アクセスしていると仮定しているため、現実的とは言え
ない。

【０２０５】実際には、プロセッサの内部命令処理（例
えばレジスタ間演算）が平均１プロセッサクロックで処
理され、メモリ等、外部へのアクセスを伴う処理が最良
２プロセッサクロック（内１プロセッサクロック分が外
部デ−タアクセス時間）で処理されるとすると、５０％
の命令が外部アクセスを伴うとして、１命令当たり平均
１．５プロセッサクロックの処理時間となる。

【０２０６】すなわち、１命令当たり、外部デ−タのア
クセスに要する平均のプロセッサクロック数は０．５ク
ロックであり、全バスバンド（１デ−タ当たり１プロセ
ッサクロックでアクセスできるとしている）に占める割
合は３３％（０．５／１．５×１００％）である。そし
て、外部アクセスを伴う命令のうち、密結合のマルチプ
ロセッサシステムにおいて、一般的なアプリケ−ション
では１０％〜３０％が共有メモリシステムへのアクセス
となる。

【０２０７】疎結合のシステムでは、一般的に、共有メ
モリシステムへのアクセスは僅か１％以下であることが
多いが、従来のシステムではそれでも通信オ−バ−ヘッ
ドやアクセス競合によるシステムの性能損失が無視でき
ないレベルにあるのが現状である。従来の密結合マルチ
プロセッサシステムでは、共有メモリシステムへのアク
セス頻度が１０％程度のものでも３〜４台のプロセッサ
を接続すると著しくシステム性能が低下してしまう。

【０２０８】上記のプロセッサ性能を前提とするという
条件下で本共有メモリシステムを用いた場合、プロセッ
サ側からみた共有メモリシステムへのランダムアクセス
頻度が前外部アクセスの１０％程度とし、その３０％が
ライトサイクルであると仮定すれば、本共有メモリシス
テムの特性上、実質的な共有メモリへのアクセス頻度
（共有バスシステムの専有率に等しい）は、１プロセッ
サ当たり僅か１％（０．５×０．１×０．３／１．５×
１００％）程度となる。共有メモリシステムへのランダ
ムアクセス頻度が全外部アクセスの３０％程度と仮定し
ても、実質的な共有メモリへのアクセス頻度は３％
（０．５×０．３×０．３／１．５×１００％）程度で
ある。

【０２０９】これは、本共有メモリシステムを１組備え
れば、３０〜１００台程度のプロセッサから成る密結合
マルチプロセッサシステムを有効に動作させることが可
能となることを示している。従来技術と本技術とを比較
すると、３〜４台から１００台程度のプロセッサ数を備
えたシステムにおいて、本システムの優位性が顕著に現
われると考えられる。

【０２１０】上記の検討は、本共有メモリシステムを１
組だけ備えた場合の性能を評価したものであるが、本共
有メモリシステムを複数組み備え、各共有メモリシステ
ムへ共有デ−タをうまく分散して配置すれば、さらに共
有メモリシステムの組数倍のプロセッサ台数をサポ−ト
することが可能となる。

【０２１１】ランダム性の高い共有デ−タを前記複数組
の共有メモリシステムに平均的に分散するのであれば、
アドレス値を前記共有メモリシステムの組数で除した時
の余りで共有メモリシステムの各組みをナンバリングし
て、同一の余りの値を有するアドレス群をその余りの値
に対応するナンバを有する共有メモリシステムに割り付
ける等の方法によって、共有メモリを前記複数の組に対
応してインタ−リ−ブする方式が有効である。

【０２１２】共有デ−タの機能や用途、使用方法等が分
類できるのであれば、その分類の単位で最適化して別々
の共有メモリシステムを設けて共有デ−タを機能分散
し、全体のアクセスが各共有メモリシステムに対して平
均的に分散されるように設計することも可能である。

【０２１３】次に図１０を用いて、プロセッサ間同期処
理回路１０００と連動して、図８に示したインタ−ロッ
ク回路によって同期処理完了時刻と共有メモリ上で適正
にデ−タが有効になる時刻との正合性を取る局所的な同
期処理機能を有効にした場合の共有メモリアクセスタイ
ミング例を示す。条件は、前記局所同期機能が働いてい
ること以外は、図９と全く同様である。

【０２１４】プロセッサ（Ａ）側のバスステ−トはステ
−トＳ３の最後まで、プロセッサ（Ｂ）側のバスステ−
トは最後まで、図９と同じタイミングで動作している。
異なるのは、同期処理回路１０００からの同期完了情報
であるＳＹＮＣＯＫ信号がアクティブに転ずるステ−ト
Ｓ３以後のプロセッサ（Ａ）側の動作と、それに伴って
変化するステ−トＳ６以後の共有バスシステム上のライ
トサイクルとステ−トＳ４以後の共有メモリ上のリ−ド
及びライトサイクルである。

【０２１５】プロセッサ（Ａ）は、ステ−トＳ２でのア
ドレスＡ５に対するライトサイクルを生成した後そのバ
スサイクルと並行に、同期処理回路１０００へもプロセ
ッサ（Ｂ）との同期を取るための同期要求（ＳＲＥＱ）
を、ステ−トＳ３の先頭で生成している。この時点が、
プロセッサ（Ａ）のタスクの完了時点とみなすことがで
き、ステ−トＳ３以前に生成された共有メモリへのライ
トサイクル（アドレスＡ１とＡ５に対するライトサイク
ル）が、前記タスクで処理され他のプロセッサでも利用
する可能性のある結果デ−タであると考えられる。

【０２１６】その同期要求（ＳＲＥＱ）を同期処理回路
が受けると、一度プロセッサ（Ａ）に対するＳＹＮＣＯ
Ｋ信号を非アクティブレベル（０レベル）に設定し、こ
の時点でプロセッサ（Ｂ）がまだ所定のタスク処理を終
了していないので図１０に示したとおりそのまま非アク
ティブ状態を保つ。

【０２１７】プロセッサ（Ｂ）は、ステ−トＳ４で開始
されている共有メモリのアドレスＡ４へのライトサイク
ルが、プロセッサ（Ａ）と同期すべきプロセッサ（Ｂ）
側のタスクにおける共有メモリに対する最後のバスサイ
クルであり、プロセッサ（Ｂ）は、ステ−トＳ５の先頭
でこのバスサイクルと並行に同期処理回路１０００に同
期要求を生成する。

【０２１８】これを受けて、同期処理回路１０００は、
プロセッサ（Ａ）とプロセッサ（Ｂ）との間の同期処理
が完了した（同期がとれた）とみなし、直ちにプロセッ
サ（Ａ）に対する前記ＳＹＮＣＯＫ信号をアクティブレ
ベル（１レベル）に戻す。このタイミングで、同期処理
回路１０００は、プロセッサ（Ｂ）からの同期要求（Ｓ
ＲＥＱ）を受けてプロセッサ（Ｂ）に対するＳＹＮＣＯ
Ｋ信号を一度非アクティブレベルに設定しようとする
が、すでにプロセッサ（Ａ）側のタスクは終了してお
り、それに伴う同期要求（ＳＲＥＱ）も生成されている
ため、直ちに同期処理が完了してしまい、ＳＹＮＣＯＫ
信号はすぐにアクティブレベルに戻されてしまう。

【０２１９】このため、プロセッサ（Ｂ）のＳＹＮＣＯ
Ｋ信号は実質上アクティブ状態を保ちつづけるため、プ
ロセッサ（Ｂ）はＳＹＮＣＯＫ信号の変化に伴う影響を
受けていない。すなわち、プロセッサ（Ｂ）の動作効率
は図９の例と実質的に同レベルであり、同期処理の影響
を受けずに（プロセッサが同期待ちになる等、同期のた
めのオ−バ−ヘッド等が生じない状態で）最大効率で動
作している。

【０２２０】このように本発明の実施例では、互いに同
期を取り合うべきプロセッサの中で最後に同期要求を出
力するプロセッサは処理効率が低下すること無く動作す
ることができる。なお、この様な条件下でも、ＳＹＮＣ
ＯＫ信号が一度確実に非アクティブレベル（０レベル）
に転ずることを保証し、非アクティブレベルのパルスが
確実に生成されるようにするためには、同期要求（ＳＲ
ＥＱ）を出力するタイミングを、プロセッサが終了しよ
うとしているタスクの中で共有メモリへの最後のライト
サイクルに対応するアドレスを出力するタイミングとほ
ぼ同じにするなど、１／２ステ−ト程度前倒しにすれば
良い。

【０２２１】図１０の例では、プロセッサ（Ｂ）が、ス
テ−トＳ４でアドレスＡ４を出力するタイミングに合わ
せて同期要求（ＳＲＥＱ）を出力する様に設計すれば良
い。この様にして、ＳＹＮＣＯＫ信号のアクティブレベ
ルに転ずるエッヂを保証することは、図８に開示したイ
ンタ−ロック回路例において、インタ−ロックを開始す
る時刻を決めるために重要な条件である。

【０２２２】プロセッサ（Ａ）は本来、同期要求（ＳＲ
ＥＱ）をステ−トＳ３の先頭で生成した後のステ−トＳ
４以後で、実際に同期処理が完了していなくても、共有
メモリへのアクセスを伴わない他の処理や次のタスク処
理等を先行して実行しておくことができる。これは本シ
ステムが、特開平３−２３４５３５号公報で開示してい
る局所同期機能と基本的に同様の機能をサポ−トしてい
るからである。

【０２２３】しかし、図１０の例ではスペ−スの関係
で、同期要求（ＳＲＥＱ）を出力した後直ちにステ−ト
Ｓ３で共有メモリのアドレスＡ４にアクセスしており、
その時点でＳＹＮＣＯＫ信号は非アクティブ（０レベ
ル）なので、これを受けてプロセッサ（Ａ）側のバスサ
イクルはステ−トＳ５以後待ち状態に入って、局所同期
が完了するまでＤ４の値を共有メモリから読み出さない
様にしていることがわかる。

【０２２４】今回、その局所同期機能に図８に示したよ
うなインタ−ロック機能を追加し、本発明の共有メモリ
システムを用いてプロセッサ間同期処理機能と連動させ
たときのプロセッサ間のデ−タ授受の前後関係につい
て、矛盾が発生しないようにしたところに本発明の特徴
があることはすでに述べた。

【０２２５】この局所同期の処理方式について、従来の
システムである特開平３−２３４５３５号公報の実施例
では、図１０と同様の共有メモリへのアクセス状況を想
定した場合、ＳＹＮＣＯＫ信号がアクティブレベルに戻
るステ−トＳ５で同期処理が完了したとしてアクティブ
なＲＤＹ−Ｎ信号をプロセッサ（Ａ）に返送し、ステ−
トＳ６以後はプロセッサ（Ａ）を次の処理に進めてい
た。

【０２２６】したがって、従来の方法ではステ−トＳ５
の期間１ＰＣＬＫ周期分だけがプロセッサ（Ａ）側の待
ち状態となっていたが、本発明の共有メモリシステムを
用いることによって共有メモリへのリ−ドサイクルとラ
イトサイクルが並列に実行できるようになり、従来と同
様の方式をとると、ライトサイクルのタイミングと無関
係に非常に早いタイミングで（ステ−トＳ５で）プロセ
ッサ（Ａ）側のリ−ドサイクルが実行されてしまい、ス
テ−トＳ５の時点では実際に受け取るべきプロセッサ
（Ｂ）からのアドレスＡ４に対するＤ４の値が共有メモ
リ上でまだ有効な状態になっておらず、プロセッサ
（Ａ）が目的とするデ−タを得られなくなってしまう。

【０２２７】実際にプロセッサ（Ｂ）からのアドレスＡ
４に対応するＤ４の値が、共有メモリ上で有効となるの
はステ−トＳ６の時点であり、最低限その時刻までプロ
セッサ（Ａ）側を待たせる必要が生ずる。本発明では、
そういったデ−タ授受に関する前後関係の矛盾を、図８
に示したようなインタ−ロック回路によって正常化して
いるのである。

【０２２８】次に、図１０のタイミング図におけるイン
タ−ロック回路の動作状態を説明する。ステ−トＳ３で
プロセッサ（Ａ）側の共有メモリ上のアドレスＡ４に対
するリ−ドサイクルが生成されるとすでにＳ３でＳＹＮ
ＣＯＫ信号が非アクティブ状態なので、それを受けて図
８のＲＤＹ−Ｎ信号がステ−トＳ４で非アクティブ状態
に固定される。したがって、プロセッサ（Ａ）側のバス
サイクルはステ−トＳ５以後ＲＤＹ−Ｎ信号がアクティ
ブに転じるまで待ち状態（ＷＡＩＴ ＣＹＣＬＥ）に入
り、アドレスＡ４に対するバスサイクルが引き延ばされ
る（アクティブなＲＤＹ−Ｎが返送されるまでバスサイ
クルを終了しない）。

【０２２９】しかし、プロセッサ（Ａ）は、パイプライ
ンバスサイクルを実行しているため、ステ−トＳ４では
すでに次のアドレス値（Ａ３）を出力している。このメ
カニズムについてはすでに述べたとおりである。

【０２３０】次に、ステ−トＳ５では、プロセッサ
（Ｂ）側の同期要求（ＳＲＥＱ）が同期処理回路１００
０に対して生成され、それを受けて同期処理回路１００
０は両者の間で同期がとれ同期処理が完了したものとし
て、プロセッサ（Ａ）及び（Ｂ）に対するＳＹＮＣＯＫ
信号をアクティブに戻す。この時点でＣＳＢＵＳＹ−Ｎ
信号がアクティブレベル（０レベル）になっているの
で、そのＳＹＮＣＯＫ信号の立ち上がりの変化に応答し
て、本発明のインタ−ロック回路の機能が働くことにな
る。

【０２３１】インタ−ロック回路はＣＳＢＵＳＹ−Ｎ信
号が一度非アクティブレベル（１レベル）に戻るまでプ
ロセッサ（Ａ）側へのＲＤＹ−Ｎ信号を非アクティブレ
ベル（１レベル）に保ち続ける。本例では、図８の８０
０４に示したようなフリップフロップを用いてＣＳＢＵ
ＳＹ−Ｎ信号をＰＣＬＫによって１ＰＣＬＫ周期分シフ
トしてから用いているので、内部的に有効なＣＳＢＵＳ
Ｙ−Ｎ信号は一点鎖線で示した変化のタイミングを有す
るものと等価と考えて良い。

【０２３２】したがって、ＣＳＢＵＳＹ−Ｎ信号が内部
的に非アクティブレベルに戻るのはステ−トＳ７の先頭
であり（元となるＣＳＢＵＳＹ−Ｎ信号はステ−トＳ６
で非アクティブに戻る）、それに応答してＳ７の広範で
プロセッサ（Ａ）に対するＲＤＹ−Ｎ信号がアクティブ
になって、プロセッサ（Ａ）は、アドレスＡ４に対する
バスサイクルをステ−トＳ７の最後のポイントで終了す
る。

【０２３３】本例では、共有メモリへのリ−ドサイクル
が生成された時にのみ局所同期機能が働くように、図８
のＮＡＮＤゲ−ト８００２と８００６にリ−ドイネ−ブ
ル信号ＲＥ（アクティブレベル１）を入力しているとし
て仮定しているため、本発明の局所同期機能によってＲ
ＤＹ−Ｎが非アクティブ状態で固定されるステ−トはＳ
４，Ｓ５，Ｓ６の３ステ−ト分である。そのうち、ステ
−トＳ４におけるＲＤＹ−Ｎ信号の制御は、前述した様
に、従来の局所同期機能（特開平５−２５６８）によっ
てもサポ−トされていたものであり、Ｓ５，Ｓ６におけ
るＲＤＹ−Ｎ信号の制御が今回の発明で新たに加わった
インタ−ロック回路によって追加された局所同期機能で
ある。

【０２３４】これによって、ステ−トＳ３で生成された
共有メモリアドレスＡ４に対応するＤ４の値は、ステ−
トＳ７の最後でプロセッサ（Ａ）に取り込まれ、プロセ
ッサ（Ａ）はステ−トＳ８以後通常の動作（次の処理又
は次のタスク）に戻る。なお、ステ−トＳ４でプロセッ
サ（Ａ）により生成され待たされていたアドレスＡ３に
対するバスサイクルは、局所同期処理が完了した後のス
テ−トＳ８で、プロセッサ（Ａ）が対応するデ−タＤ３
（プロセッサ（Ｂ）により書き換えられたデ−タ）を得
て終了している。

【０２３５】図１０に示した実施例では、ＣＳＢＵＳＹ
−Ｎ信号を内部的にシフトして用いるのではなく、その
ままのタイミング（実線で示したもの）で用いても正し
く局所同期処理を実行することができる。すなわち、本
来のＣＳＢＵＳＹ−Ｎ信号の変化タイミングを用いる
と、ステ−トＳ６でＣＳＢＵＳＹ−Ｎ信号が非アクティ
ブに転ずるタイミングに応答してインタ−ロックが解除
され、プロセッサ（Ａ）側のデ−タバス（ＤＡＴＡ）及
びＲＤＹ−Ｎ信号に点線で示したタイミングで目的とす
るデ−タＤ４とアクティブなＲＤＹ−Ｎ信号とが生成さ
れる。

【０２３６】これに応答してプロセッサ（Ａ）は、ステ
−トＳ６の最後のポイントでアドレスＡ４に対応するバ
スサイクルを終了し、次の処理に進むことになる。

【０２３７】本実施例では、デ−タを送信する側のプロ
セッサから目的のデ−タが共有メモリシステムに対して
出力されてから、それが共有メモリ上で有効となり読み
出せるようになるまでに僅か１ステ−ト分のレイテンシ
しか必要としないことはすでに述べた。したがって、共
有メモリ上のアドレスＡ４に対応するデ−タＤ４をプロ
セッサ（Ｂ）が出力するステ−トＳ５の次のステ−トＳ
６ではすでに、共有メモリ上でデ−タＤ４が有効な状態
となっているため、プロセッサ（Ａ）側はステ−トＳ６
の最後のポイントでそれを読み出し、ステ−トＳ７以後
は次のサイクルに移行したとしても問題無く動作する訳
である。

【０２３８】また、ＣＳＢＵＳＹ−Ｎ信号を、内部的に
図８に示したＯＲゲ−ト８００７を介して使用するよう
に設計すれば、プロセッサ（Ｂ）側がステ−トＳ３で同
期要求（ＳＲＥＱ）を出力して、そのステ−トで直ちに
同期が完了したと同期処理回路側で判断し、すぐにＳＹ
ＮＣＯＫ信号がアクティブレベルに設定されたとして
も、すでにその時点でＣＳＢＵＳＹ−Ｎ信号はアクティ
ブレベルになっているので、インタ−ロック回路でイン
タ−ロックするためのタイミングを取り誤ることはな
い。

【０２３９】すなわち、図１０で、一点鎖線と実線とを
重ね合わせたＣＳＢＵＳＹ−Ｎ信号（いずれかが０レベ
ルなら０レベルを生成する論理としたＣＳＢＵＳＹ−Ｎ
信号）を内部的に用いるように設計すれば良い。なお、
インタ−ロックの終了条件は、単純にＣＳＢＵＳＹ−Ｎ
信号をシフトして用いた場合（一点鎖線の場合）と同等
である。

【０２４０】前述したように、本来のＣＳＢＵＳＹ−Ｎ
信号を直接用いた場合も、インタ−ロックの開始条件は
ＯＲゲ−ト８００７を用いる場合とほぼ同等である。す
べての条件を加味すると、ＣＳＢＵＳＹ−Ｎ信号を図８
の信号８００８として直接用いる方式が、本実施例の効
率を最も高められると判断できる。

【０２４１】なお、前述したように、特開平５−２５６
８号公報の実施例では、図６に示した１ポ−トの共有メ
モリユニットを用いており、共有メモリへのリ−ドサイ
クルとライトサイクルとが競合した場合にはリ−ドサイ
クルを待たせライトサイクルを優先することによって、
プロセッサ間同期処理機構と連動したときでも結果的に
プロセッサ間でのデ−タ授受に矛盾が生じないようにな
っている。

【０２４２】なぜなら、同期処理回路が同期完了情報
（ＳＹＮＣＯＫ）を生成した時にはすでに，対象となる
プロセッサは共有メモリシステムに対する必要なライト
サイクルを全て生成し終わっているはずであり、リ−ド
サイクルよりライトサイクルが優先されていれば、それ
らのライトサイクルによって各プロセッサの全ての共有
メモリの内容が変更されるまでプロセッサ側が無条件で
待たされることになるためである。

【０２４３】すなわち、ここで説明したインタ−ロック
機能は、２ポ−ト共有メモリユニットを用いてアクセス
効率を改善したことによってプロセッサ間のデ−タ授受
が高速化されたことに伴う副作用を抑え込むためのもの
であるといえる。

【０２４４】最後に、共有メモリシステムの各論理回路
部をＬＳＩ（集積回路）化する場合について、その機能
の分割方法として採り得る方策を以下に述べる。

【０２４５】ｉ）メモリユニット２００６や３００６を
１チップ又は複数チップのＬＳＩ（集積回路）にまとめ
る。すなわち、メモリセル（例えば図４に開示したよう
なセル）を複数個備え、少なくとも読み出しデ−タ（Ｄ
Ｏ）出力ピンとそれに対応する読み出しアドレス（Ｒ
Ａ）入力ピンと、書き込みデ−タ（ＤＩ）入力ピンとそ
れに対応する書き込みアドレス（ＷＡ）入力ピンと、指
定された前記書き込みアドレス（ＷＡ）対応するメモリ
セルに前記デ−タＤＩの書き込みを指令する書き込みイ
ネ−ブル（ＷＥ）信号入力ピンとを具備し、前記メモリ
セルを前記書き込みアドレスＷＡ及び読み出しアドレス
ＲＡに対応させて配置し、前記ＷＡの指定に対応した少
なくとも１つのメモリセルの入力（Ｄ）側に前記書き込
みデ−タ入力ピンから得た書き込みデ−タＤＩの少なく
とも１ｂｉｔを設定し、前記ＷＥに対応して生成された
ライト信号（ＷＲ）によってその書き込み対象となった
メモリセルにラッチする手段と、前記ＲＡの指定に対応
した少なくとも１つのメモリセルの出力（Ｚ）を選択
し、前記読み出しデ−タＤＯの少なくとも１ｂｉｔとし
て前記デ−タ出力ピンに出力する手段とを有するメモリ
ＬＳＩを製作する。

【０２４６】また、前記メモリＬＳＩには、書き込みイ
ネ−ブル（ＷＥ）信号入力ピンがアクティブレベルのと
き、書き込みアドレス（ＷＡ）入力ピンと読み出しアド
レス（ＲＡ）入力ピンに与えられたアドレス値が同一の
場合、書き込みデ−タ（ＤＩ）入力ピンに指定された値
を読み出しデ−タ（ＤＯ）出力ピン側に透過して出力す
る機能を設けておく。

【０２４７】ii）各プロセッサに対応して設ける共有メ
モリシステム１０１０〜１０１ｎの各々をそれぞれ１つ
のＬＳＩにまとめる。共有メモリシステム内の２ポ−ト
共有メモリ２００６は、ｉ）に示したものと同一機能の
ものをこの共有メモリシステムＬＳＩに集積するか、又
は、共有メモリシステムＬＳＩ内に集積するのでは無
く、ｉ）に示した１チップメモリＬＳＩ又は複数チップ
のメモリＬＳＩで別システムとして構成し、共有メモリ
システムＬＳＩとＤＩ，ＤＯ，ＲＡ，ＷＡ，ＷＥピンを
介して接続して使用する。この場合、前記メモリＬＳＩ
との接続信号ＤＩ，ＤＯ，ＲＡ，ＷＡ，ＷＥを共有メモ
リシステムＬＳＩ入出力ピンとして設けておく必要があ
る。

【０２４８】さらに、共有バスシステムへのアクセスス
イッチを行なう入出力バッファシステム２０１５〜２０
１７等を別の１チップＬＳＩ又は複数チップＬＳＩとし
て構成しても良い。

【０２４９】iii）共有メモリコントロ−ルユニット２
０１０を１チップＬＳＩとして構成し、共有メモリシス
テム１０１０〜１０１ｎ中の共有メモリコントロ−ルユ
ニット２０１０を除いた部分を、２ポ−ト共有メモリ２
００６や共有バスシステムへの入出力バッファシステム
２０１５〜２０１７等も含めて、さらに別の１チップＬ
ＳＩとして構成する。そして共有メモリや共有バスシス
テムへのアクセス制御信号のレベルで前記２つのＬＳＩ
を接続して使用する。

【０２５０】以上に述べてきた実施例によれば、以下の
効果が得られる。

【０２５１】（１）共有メモリシステム内の共有メモリ
に独立並行に操作可能な２ポ−ト（読み出しポ−トと書
き込みポ−トから成る）のメモリユニットを用いてい
る。これにより、共有メモリへのリ−ドサイクルとライ
トサイクルを並行に実行でき、共有メモリ間のデ−タ一
致処理やプロセッサ間のデ−タ転送処理にかかるレイテ
ンシを短縮できると共に、プロセッサ間のアクセス競合
によるロスを大幅に減らすことが出来るため共有メモリ
システムに対するト−タルのスル−プットも向上させる
効果がある。

【０２５２】（２）共有システム全体を１つのクロック
に同期させることによって、非同期回路を同期化させる
ためのオ−バ−ヘッドを除去でき、通信レイテンシを改
善できる効果がある。

【０２５３】（３）プロセッサ間の同期処理回路と、共
有メモリシステムとを連動して動作させる場合、同期処
理によって管理されるタスク間で目的とするタスクによ
って生成された情報を共有メモリを介して確実にやりと
りできることを保証するために、同期処理回路から同期
の完了が通知されてから実際に共有メモリ上の情報が目
的に対して有効な状態に書き替わるまでの期間、プロセ
ッサのリ−ドサイクルを待たせる局所同期用インタ−ロ
ック回路を具備している。これにより、プロセッサ間の
同期処理をタスク間のデ−タの受け渡しの妥当性も保証
した形で確実に矛盾なく行うことができ、プロセッサが
古い情報を得て誤処理を行わないように自動的に管理で
きる効果がある。

【０２５４】

【発明の効果】本発明によれば、メモリユニット又はメ
モリＬＳＩのメモリセルに対するデータの書き込み処理
と読み出し処理とを並行して行う手段を備えたことによ
り、メモリユニット又はメモリＬＳＩ上でのデータの読
み出しサイクルと書き込みサイクルとのアクセス競合を
低減することができる。

【０２５５】これによって、アクセス競合を低減した並
列型処理装置を提供することができる。またはこのよう
な装置で使用され得るメモリＬＳＩを提供することがで
きる。 また、協調して処理を行う各処理装置を監視
し、これらの処理装置での処理が全て終了したことを受
けて前記処理装置によるメモリユニットからデータの読
み出しを行う手段を備えたことにより、各処理装置が誤
ったデータを得て誤った処理結果を生成することを防ぐ
ことができる。

【図面の簡単な説明】

【図１】本発明の共有システムア−キテクチャを示す図
である。

【図２】各プロセッサに対応する共有メモリシステム内
ア−キテクチャを示す図である。

【図３】本発明のメモリユニットとコントロ−ルユニッ
トを示す図である。

【図４】本発明のメモリユニット内のメモリセルとデコ
−ダの詳細を示す図である。

【図５】本発明のＰＣＬＫとＢＣＬＫを同期化し、２ポ
−ト共有メモリを用いた場合の共有メモリアクセス制御
を示す図である。

【図６】本発明のＰＣＬＫとＢＣＬＫを同期化した場合
の共有メモリアクセス制御を示す図である。

【図７】従来の方式による共有メモリアクセス制御を示
す図である。

【図８】本発明の同期信号と連動したレディ信号生成回
路を示す図である。

【図９】本発明の共有メモリシステムのアクセスタイミ
ングを示す図である。

【図１０】本発明の共有メモリシステムをプロセッサ間
同期機構と連動させた時のアクセスタイミングを示す図
である。

【符号の説明】

１１１０〜１１１ｎ…プロセッサ、１０１０〜１０１ｎ
…各プロセッサに対応する各共有メモリ、１０２０…ア
−ビタ回路、１０００…同期処理回路、２００６…２ポ
−ト共有メモリ、２０１０…共有メモリコントロ−ルユ
ニット、３００６…メモリユニット、３１０１…メモリ
セル、３０１０…コントロ−ルユニット。

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数の処理装置と共有バスシステムとの間
   に前記複数の処理装置に対応して設けられ、対応する処
   理装置の処理結果を記憶するとともに、前記共有バスシ
   ステムを介して得られる他の処理装置の処理結果を記憶
   するメモリユニットを備え、処理装置が他の処理装置の
   処理結果をこの対応するメモリユニットから得られるよ
   うにした共有メモリシステムにおいて、 前記メモリユニットへのデータの書き込み動作と、前記
   メモリユニットからのデータの読み出し動作を並行して
   行うことができる機能を備えたことを特徴とする共有メ
   モリシステム。
2. 【請求項２】複数の処理装置と共有バスシステムとの間
   に前記複数の処理装置に対応して設けられ、対応する処
   理装置の処理結果を記憶するとともに、前記共有バスシ
   ステムを介して得られる他の処理装置の処理結果を記憶
   するメモリユニットを備え、処理装置が他の処理装置の
   処理結果をこの対応するメモリユニットから得られるよ
   うにした共有メモリシステムにおいて、 対応する処理装置と共有バスシステムとから送られてく
   るデータのいずれかを選択し、アドレスを指定して、メ
   モリユニット内のメモリセルに書き込むデータ入力手段
   と、 前記手段によるデータの書き込み動作中に、メモリセル
   をアドレスで指定して、データを読み出すデータ出力手
   段と、 処理装置が対応するメモリユニット内のメモリセルに書
   き込むデータを前記共有バスシステムに出力するライト
   情報出力手段と、 を備えたことを特徴とする共有メモリシステム。
3. 【請求項３】複数の処理装置と共有バスシステムとの間
   に前記複数の処理装置に対応して設けられ、対応する処
   理装置の処理結果を記憶するとともに、前記共有バスシ
   ステムを介して得られる他の処理装置の処理結果を記憶
   するメモリユニットを備え、処理装置が他の処理装置の
   処理結果をこの対応するメモリユニットから得られるよ
   うにした共有メモリシステムにおいて、 対応する処理装置と共有バスシステムとから送られてく
   るデータ及びアドレスのうちいずれか一方のデータ及び
   アドレスを選択する選択手段と、 処理装置から対応するメモリユニットに送られてその中
   のメモリセルに書き込まれるデータを、前記共有バスシ
   ステムに出力するライト情報出力手段と、 メモリユニットに、アドレスによって指定できる複数の
   メモリセルと、データを書き込むアドレスを指定するラ
   イトアドレス指定手段及び指定されたアドレスのメモリ
   セルにデータを書き込む書き込み手段と、前記各手段に
   よるデータの書き込み動作中に、アドレスでメモリセル
   を指定してデータを読み出すことができるリードアドレ
   ス指定手段及びデータの読み出し手段と、 を備えたことを特徴とする共有メモリシステム。
4. 【請求項４】請求項２に記載の共有メモリシステムにお
   いて、 処理装置が対応するメモリユニットからデータを読み出
   すタイミングと共有バスシステムからのデータをメモリ
   ユニットに書き込むタイミングとを一つの基準クロック
   に同期させる同期制御手段を設けたことを特徴とする共
   有メモリシステム。
5. 【請求項５】請求項２に記載の共有メモリシステムにお
   いて、 処理の終了によって非アクティブからアクティブに転じ
   る同期要求信号を出力する手段を各処理装置に設けると
   共に、協調して処理を行う各処理装置からの同期要求信
   号が全てアクティブに転じたことを受けて同期処理完了
   信号をアクティブに転じ、同期要求信号を出力した処理
   装置によるメモリユニットからのデータの読み出しを可
   能にする同期化手段を設けたことを特徴とする共有メモ
   リシステム。
6. 【請求項６】請求項５に記載の共有メモリシステムにお
   いて、 同期処理完了信号がアクティブに転じた時点でメモリユ
   ニットへの書き込み動作が発生している場合、その書き
   込み動作が連続して発生している期間、前記メモリユニ
   ットからの読み出し処理を禁止する手段を備えたことを
   特徴とする共有メモリシステム。
7. 【請求項７】請求項３に記載の共有メモリシステムにお
   いて、 前記メモリユニットのデータの読み出し手段に、読み出
   されるデ−タをラッチするリードデ−タラッチを備えた
   ことを特徴とする共有メモリシステム。
8. 【請求項８】複数個のメモリセルを備えたメモリＬＳＩ
   において、 複数個のメモリセルをリードアドレスとライトアドレス
   とに対応させ、 データを読み出すメモリセルをリードアドレスで指定す
   るリードアドレス指定手段と、 このリードアドレス指定部によって指定されたメモリセ
   ルからデータを読み出す読み出し手段と、 前記リードアドレス指定手段と独立して設けられ、デー
   タを書き込むメモリセルをライトアドレスを指定するラ
   イトアドレス指定手段と、 前記読み出し手段と独立して設けられ、前記ライトアド
   レス指定手段によって指定されたメモリセルにデータを
   書き込む書き込み手段と、 を備え、データの読み出し処理とデータの書き込み処理
   とを並行して行うことを可能にしたことを特徴とするメ
   モリＬＳＩ。
9. 【請求項９】複数個のメモリセルを備えたメモリＬＳＩ
   において、 複数個のメモリセルをリードアドレスとライトアドレス
   とに対応させ、 データを読み出すメモリセルをリードアドレスで指定す
   るリードアドレス指定手段と、 このリードアドレス指定手段によって指定されたメモリ
   セルからデータを読み出す読み出し手段と、 前記リードアドレス指定手段と独立して設けられ、デー
   タを書き込むメモリセルをライトアドレスを指定するラ
   イトアドレス指定手段と、 前記読み出し手段と独立して設けられ、前記ライトアド
   レス指定手段によって指定されたメモリセルにデータを
   書き込む書き込み手段と、 を備え、 前記ライトアドレス指定手段は、ライトアドレスを入力
   するライトアドレスピンと、このライトアドレスで指定
   されたメモリセルを選択する手段と、このメモリセルに
   デ−タの書き込みを指令する書き込みイネ−ブル信号入
   力ピンと、この書き込みイネ−ブル信号に対応してライ
   ト信号を生成する手段と、を備え、 前記書き込み手段は、デ−タを入力するデ−タ入力ピン
   と、ライトアドレスで指定されたメモリセルの入力にデ
   −タ入力ピンから入力されたデ−タを設定し、前記ライ
   ト信号によってそのメモリセルにラッチする手段と、を
   備え、 前記リードアドレス指定手段は、リードアドレスを入力
   するリードアドレスピンと、このリードアドレスで指定
   されたメモリセルを選択する手段と、を備え、 前記読み出し手段は、デ−タを出力するデ−タ出力ピン
   と、前記リードアドレスで指定されたメモリセルに記憶
   されたデ−タを読み出し前記デ−タ出力ピンに出力する
   手段と、を備え、 データの読み出し処理とデータの書き込み処理とを並行
   して行うことを可能にしたことを特徴とするメモリＬＳ
   Ｉ。
10. 【請求項１０】請求項９に記載のメモリＬＳＩにおい
    て、 前記読み出し手段に、メモリセルから読み出したデ−タ
    をラッチするリードデ−タラッチを備えたことを特徴と
    するメモリＬＳＩ。
11. 【請求項１１】複数個のメモリセルを備えたメモリＬＳ
    Ｉにおいて、 データの書き込みのみに使用されるポートと、データの
    読み出しのみに使用されるポートと、データを書き込む
    アドレスを指定するライトアドレス指定ポートと、デー
    タを読み出すアドレスを指定するリードアドレス指定ポ
    ートとを備えたことを特徴とするメモリＬＳＩ。
12. 【請求項１２】複数個のメモリセルを備えたメモリＬＳ
    Ｉにおいて、 メモリセルへのデータの書き込み処理とメモリセルから
    のデータの読み出し処理とを５ｎｓ以下で終了すること
    を特徴とするメモリＬＳＩ。
13. 【請求項１３】請求項１乃至７のいずれかに記載の共有
    メモリシステムを備えたことを特徴とする並列型処理装
    置。