JPH0954796A - 論理回路レイアウトデータ作成装置 - Google Patents

Abstract

(57)【要約】 【課題】 同期回路のホールドタイミングエラーを回避
するための人手によるレイアウトパターンの修正作業を
不要にする。 【解決手段】 同期回路ブロック中の後段およびその前
段のフリップフロップと前記各フリップフロップのクロ
ック入力端子にクロック信号を供給するクロックドライ
バとクロック信号線とにおける各遅延情報及び前記両フ
リップフロップ間の組合せ回路の遅延情報を用いて所定
の条件を基にホールド・タイミング違反が発生するかし
ないかを判断したときに前記各遅延情報間の関係が前記
所定の条件を満足しない場合、前記前段のフリップフロ
ップのクロック入力端子に供給するクロック信号の遅延
量を増加させる遅延調節部を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、標準セルを配置
・配線することによりディジタル論理回路のレイアウト
データを作成する論理回路レイアウトデータ作成装置に
関し、特に同期回路（順序回路）についてのレイアウト
データを作成する論理回路レイアウトデータ作成装置に
関するものである。

【０００２】

【従来の技術】論理回路レイアウトデータ作成装置で
は、標準セルを配置・配線することにより論理回路のレ
イアウトデータを作成する。従来の論理回路レイアウト
データ作成装置を用いてフリップフロップにより構成さ
れる高速動作可能な同期回路を得る方法としては、フリ
ップフロップ間の組み合わせ回路の最大遅延量をより小
さくし、これによりクロック周期を小さくする手法が採
用され、これにより同期回路の高速動作を実現すること
が可能である。この場合、前記フリップフロップ間の組
み合わせ回路における遅延時間のバラツキは、前記同期
回路の動作速度の上限を決定することになるため、特開
平３−８４９５１号公報などに開示されているように前
記組み合わせ回路における遅延時間のバラツキを制限値
以下に抑制する手段が用いられる。

【０００３】また、このような手段は前記フリップフロ
ップ間の組み合わせ回路における遅延時間のバラツキを
抑制するだけでなく、前記各フリップフロップへ供給さ
れるクロック信号間の遅延時間のバラツキを抑制し、前
記バラツキを所望の値以下にすることもできる。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の論理回路レイアウトデータ作成装置として特
開平３−８４９５１号公報などに開示されている手法
は、予め用意した遅延用マイクロセルにより単に遅延量
のバラツキを最小にするものであり、前記同期回路のク
ロック信号線あるいは前記組み合わせ回路のいずれに用
いられたとしても前記同期回路の特性である各フリップ
フロップへ供給されるクロック信号のタイミングと１つ
のフリップフロップから次のフリップフロップへ伝えら
れる信号の入力タイミングとの関係から決定される各フ
リップフロップにおけるホールドタイミングエラーの発
生については考慮しておらず、このため前記組み合わせ
回路の最小遅延量が後段のフリップフロップのホールド
時間より小さいとホールドタイミングエラーが発生して
しまうことになり、前記組み合わせ回路の最小遅延量を
大きくするための遅延用マイクロセルの挿入による速度
低下やレイアウトの増大を招く人手修正が必要となる場
合が生ずるなどの課題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたもので、同期回路の各フリップフロップへ
クロック信号を供給するクロックドライバの遅延を所定
の条件の下で制御することにより、前記組み合わせ回路
に対する遅延用マイクロセルの挿入やフリップフロップ
間の組み合わせ回路の構成変更をすることなく、最小限
のレイアウトパターンの変更で前記同期回路のホールド
タイミングエラーを回避でき、また前記同期回路のホー
ルドタイミングエラーを回避するための人手による前記
レイアウトパターンの変更などの修正作業を不要にする
論理回路レイアウトデータ作成装置を得ることを目的と
する。

【０００６】

【課題を解決するための手段】請求項１記載の発明に係
る論理回路レイアウトデータ作成装置は、同期回路ブロ
ック中の最も後段のフリップフロップから順に、フリッ
プフロップのクロック入力端子にクロック信号を供給す
るクロックドライバとクロック信号線との遅延情報、前
記フリップフロップの前段のフリップフロップの端子間
遅延情報、前記全段のフリップフロップのクロック入力
端子にクロック信号を供給するクロックドライバとクロ
ック信号線との遅延情報、および前記両フリップフロッ
プ間の組合せ回路の遅延情報を抽出する遅延情報抽出部
と、抽出した前記各遅延情報を用いて所定の条件を基に
ホールド・タイミング違反が発生するかしないかを判断
するタイミング違反判断部と、前記タイミング違反判断
部において前記条件を満足しない場合、前記前段のフリ
ップフロップのクロック入力端子に供給するクロック信
号の遅延量を増加させる遅延調節部とを備えたものであ
る。

【０００７】請求項２記載の発明に係る論理回路レイア
ウトデータ作成装置は、同期回路ブロック中の最も後段
のフリップフロップから、フリップフロップの端子間遅
延情報と前記各フリップフロップのクロック入力端子に
クロック信号を供給するクロックドライバとクロック信
号線との遅延情報、および前記両フリップフロップ間の
組合せ回路の遅延情報を用いてホールド・タイミング違
反が発生しない所定の条件が満足されていない場合、前
記前段のフリップフロップのクロック入力端子に遅延素
子としてディレイバッファを挿入する遅延調節部を備え
たものである。

【０００８】請求項３記載の発明に係る論理回路レイア
ウトデータ作成装置は、同期回路ブロック中の最も後段
のフリップフロップから、そのフリップフロップの前段
のフリップフロップの端子間遅延情報と前記両フリップ
フロップのクロック入力端子にクロック信号を供給する
クロックドライバとクロック信号線との遅延情報、およ
び前記両フリップフロップ間の組合せ回路の遅延情報に
よる判定で、ホールド・タイミング違反が発生しない所
定の条件が満足されていない場合、遅延が必要な個所の
クロック信号線を長くし、あるいは太くすることで、配
線容量を増加させると共に、前記各クロック信号線にそ
れぞれバッファを挿入する遅延調節部を備えたものであ
る。

【０００９】請求項４記載の発明に係る論理回路レイア
ウトデータ作成装置は、同期回路ブロック中の前段のフ
リップフロップの端子間遅延情報および前記前段のフリ
ップフロップと後段のフリップフロップ間の組合せ回路
の遅延情報の和と、前記後段のフリップフロップのホー
ルドタイムとの差が、前記前段および後段のフリップフ
ロップへそれぞれ供給されるクロック信号間の入力タイ
ミング差以上とする条件を満足していない場合に、前記
前段のフリップフロップのクロック信号線におけるクロ
ック信号の遅延量を増加させる遅延調節部を備えたもの
である。

【００１０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の形態の論理回路レイ
アウトデータ作成装置の構成を示すブロック図である。
図において、１は論理合成等により得た標準セルの回路
接続データを格納する回路接続データ格納部、２は前記
回路接続データに基づき自動配置・配線を行う自動配置
・配線部である。

【００１１】３は前記自動配置・配線部２で行った自動
配置・配線による配線情報に基づき自動配置・配線の対
象となる同期回路ブロック中の最も後段（出力段）のフ
リップフロップシンボルから順に選択を行い、選択され
たフリップフロップシンボルの端子間遅延情報とそのフ
リップフロップシンボルのクロック入力端子にクロック
信号を供給するクロックドライバ素子シンボルとクロッ
ク信号線の遅延情報ｔｃ１、その前段のフリップフロッ
プシンボルの端子間遅延情報ｔｐｄとそのフリップフロ
ップシンボルのクロック入力端子にクロック信号を供給
するクロックドライバ素子シンボルとクロック信号線と
の遅延情報ｔｃ０，および２つのフリップフロップシン
ボル間の組合せ回路の遅延情報ｔ１を抽出する遅延情報
抽出部である。

【００１２】４は前記遅延情報抽出部３で抽出した各遅
延情報に基づき、ホールド・タイミング違反が発生する
か否かを判断するタイミング違反判断部、５は前記タイ
ミング違反判断部４において所定の条件を満たさない場
合、前記遅延情報ｔｃ０の遅延値を増加させるため遅延
素子としてディレイバッファを挿入する遅延調節部であ
る。

【００１３】図３は、この論理回路レイアウトデータ作
成装置による処理が実行された後の自動配置・配線対象
となった論理回路モデルを示す論理回路図である。図４
は論理回路レイアウトデータ作成装置の動作を説明する
ための前記図３の論理回路モデルの各部の波形によるタ
イミングチャート、図８は論理回路レイアウトデータ作
成装置による処理前の論理回路モデルを示す論理回路図
である。

【００１４】図３において、ｌｌは前段のフリップフロ
ップシンボル（フリップフロップ）、１２は後段のフリ
ップフロップシンボル（フリップフロップ）、１３は前
段のフリップフロップシンボルにクロック信号を供給す
るクロックドライバ素子シンボル（ディレイバッフ
ァ）、１４は前記クロックドライバ素子シンボル１３か
ら前段のフリップフロップシンボル１１へクロック信号
を供給するためのクロック信号線、１５は後段のフリッ
プフロップシンボル１２にクロック信号を供給するクロ
ックドライバ素子シンボル（クロックドライバ）、１６
は前記クロックドライバ素子シンボル１５から後段のフ
リップフロップシンボル１２へクロック信号を供給する
ためのクロック信号線、１７は前段のフリップフロップ
シンボル１１にデータを入力するためのデータ信号線、
１８はクロックドライバ素子シンボル１５にクロック信
号を供給するクロック信号線、１９は後段のフリップフ
ロップシンボル１２の出力信号線、２０は２つのフリッ
プフロップシンボル１１，１２間の組合せ回路、２１は
前段のフリップフロップシンボルの出力信号線、２２は
後段のフリップフロップシンボル１２へデータを供給す
るデータ信号線である。

【００１５】尚、図８に示す論理回路モデルの各シンボ
ルにおいても同一部分については同一符号を付してあ
る。

【００１６】次に、この実施の形態の動作について図
１，図２，図３，図４および図８を参照しながら説明す
る。図２はこの実施の形態の論理回路レイアウトデータ
作成装置の動作を示すフローチャートである。このフロ
ーチャートによれば、先ず、自動配置・配線部２は回路
接続データ格納部１に格納してある回路接続データに基
づき自動配置・配線を行い（ステップＳＴ１）、次に、
遅延情報抽出部３が自動配置・配線部２による自動配置
・配線結果から得らた配線情報に基づき、図８に示した
自動配置・配線の対象となる論理回路モデルの同期回路
中の最も後段（出力段）のフリップフロップシンボル１
２から順に選択を行う。そして選択されたフリップフロ
ップシンボル１２の端子間遅延情報とそのフリップフロ
ップシンボルのクロック入力端子にクロック信号を供給
するクロックドライバ素子シンボル１５とクロック信号
線１６の遅延情報ｔｃｌ、その前段のフリップフロップ
シンボル１１の端子間遅延情報ｔｐｄとそのフリップフ
ロップシンボル１１のクロック入力端子にクロック信号
を供給するクロックドライバ素子シンボル１５とクロッ
ク信号線１４の遅延情報ｔｃ０、および２つのフリップ
フロップシンボル１１，１２間の組合せ回路２０の遅延
情報を抽出する（ステップＳＴ３）。

【００１７】次に、タイミング違反判断部４は式（１）
の条件（ホールド・タイミング違反が発生しない条件で
あり、ｔｃｏ＋ｔｐｄ＋ｔ１−ｔｃ１≧ｔｈ）を満たす
か否かを前記抽出した各遅延情報を基に判断し、条件を
満たさない場合、遅延調節部５はｔｃ０の遅延値を増加
させるための遅延素子として、図３に示すクロックドラ
イバ素子シンボル１３をフリップフロップシンボル１１
のクロック信号線１４へ挿入する（ステップＳＴ５）。

【００１８】 ｔｐｄ＋ｔ１−ｔｈ≧ｔｃ１−ｔｃ０ ・・・（１）

【００１９】但し、式（１）においてｔｐｄは前段のフ
リップフロップシンボル１１がクロック信号Ｔ０の立ち
上がりで読み込んだデータを出力するまでの遅延値、ｔ
１は２つのフリップフロップシンボル１１，１２間の組
合せ回路２０の最小遅延値、ｔｈは後段のフリップフロ
ップシンボル１２がクロック信号Ｔ１の立ち上がりで読
み込むデータが保持されていなければならないホールド
タイム値、ｔｃ０は前段のフリップフロップシンボル１
１にクロック信号Ｔ０を供給するクロックドライバ素子
シンボル１３とクロックドライバ素子シンボル１５との
遅延値の和、ｔｃ１は後段のフリップフロップシンボル
１２にクロック信号Ｔ１を供給するクロックドライバ素
子シンボル１５の遅延値である。

【００２０】このようにして後段のフリップフロップシ
ンボルから順にその前段のフリップフロップシンボルを
選択し、同期回路ブロック中の最も前段（入力段）まで
選択し、全てのフリップフロップシンボルに対して前記
ステップＳＴ２からステップＳＴ５までの処理を実行
し、各フリップフロップシンボルのクロック信号線へ適
切な（ホールドタイミングエラーが発生しない）クロッ
クドライバによる遅延値を設定する。

【００２１】この結果、この実施の形態では後段側のフ
リップフロップから順に前段のフリップフロップのクロ
ック信号線へ前記式（１）の条件を基にクロックドライ
バ素子を挿入し調整することで、複数のフリップフロッ
プにより構成される同期回路を高速動作させる際に発生
することのあるホールドタイミングエラーを防止でき、
同期回路を含む信頼性の高い論理回路モデルのレイアウ
トデータを、修正作業を繰り返すことなく迅速に作成す
ることができる。

【００２２】また、各フリップフロップのクロック信号
線へのクロックドライバ素子の挿入は、前記式（１）の
条件を満足するように自動的に行われるので、オペレー
タによるホールドタイミングエラー発生回避のための修
正作業が不要となる。

【００２３】また、ホールドタイミングエラー発生回避
のために行われる修正は、各フリップフロップのクロッ
ク信号線へのクロックドライバ素子の挿入により行われ
るので、フリップフロップ間の組み合わせ回路の信号遅
延量に対し行う場合に比べ、レイアウトデータの増加の
度合いを小さくできる。

【００２４】実施の形態２．なお、前記実施の形態１で
は遅延調節部が遅延素子としてクロックドライバ素子シ
ンボル１３を挿入したが、クロック供給用配線を別の配
線レイアにして遅延が必要な個所には配線を長くした
り、または太くするなどして配線容量を増加させても前
記実施の形態１と同様の効果が得られる。

【００２５】図５は、この実施の形態の論理回路レイア
ウトデータ作成装置の構成を示すブロック図であり、図
１と同一または相当部分については同一符号を付し説明
を省略する。図において、６は回路接続データ格納部１
に格納されている回路接続データに基づき自動配置・配
線を行う自動配置・配線部であり、この実施の形態では
各フリップフロップのクロック信号線ヘクロックドライ
バ素子シンボルをそれぞれ挿入する自動配置・配線処理
も行う。７は前記タイミング違反判断部４において所定
の条件を満たさない場合、前記ｔｃ０の遅延値を増加さ
せるため、当該フリップフロップへクロック信号を供給
するクロック信号線を別の配線レイアにして遅延が必要
な個所には配線を長く、あるいは太くするなどして配線
容量を増加させ等価的な遅延素子としてのディレイバッ
ファを挿入する遅延調節部である。

【００２６】図７は、この論理回路レイアウトデータ作
成装置による処理が実行された論理回路モデルを示す論
理回路図であり、前記実施の形態１と同様に図８に示す
論理回路モデルを処理対象とする。図７において図８と
同一または相当部分については同一符号を付し説明を省
略する。図において１３ａは前段のフリップフロップシ
ンボル１１へクロック信号Ｔ０を供給するクロックドラ
イバ素子シンボル（バッファ）、１３ｂは後段のフリッ
プフロップシンボル１２へクロック信号Ｔ１を供給する
クロックドライバ素子シンボル（バッファ）、２４はフ
リップフロップシンボル１１へクロック信号Ｔ０を供給
するためのクロック信号線１４の長さあるいは太さを調
整した結果の配線容量、２５はフリップフロップシンボ
ル１２へクロック信号Ｔ１を供給するためのクロック信
号線１６の長さあるいは太さを調整した結果の配線容量
を示している。

【００２７】次に、この実施の形態の動作を図５，図
６，図７および図８を参照しながら説明する。図６はこ
の実施の形態の論理回路レイアウトデータ作成装置の動
作を示すフローチャートであり、図２と同一の処理ステ
ップについては同一符号を付し説明を省略する。このフ
ローチャートによれば、自動配置・配線部６はステップ
ＳＴ６で回路接続データ格納部１に格納されている回路
接続データに基づき自動配置・配線を実行する。この
際、図７に示すように各フリップフロップ１１，１２の
クロック信号線１４，１６へそれぞれクロックドライバ
素子シンボル１３ａ，１３ｂを挿入する。これはそれぞ
れのクロック信号線に付与された配線容量によるクロッ
ク信号の遅延効果が他のクロック信号線のクロック信号
へ影響しないようにするためである。また、ステップＳ
Ｔ７では、遅延調節部７が各フリップフロップに対して
適切な（ホールドタイミングエラーが発生しない）遅延
値ｔｃ０を設定するためのクロック信号線の長さあるい
は太さを決定する。

【００２８】このホールドエラーが発生しないための条
件は、前記実施の形態１で説明したときと同様に、ステ
ップＳＴ４において使用する式（１）である。また、決
定されたクロック信号線の長さあるいは太さにより配線
容量が変化したときの図７の論理回路モデル各部の動作
波形は、図４に示すタイミングチャートと同様である。

【００２９】この結果、この実施の形態では後段側のフ
リップフロップから順に前段のフリップフロップへ、ク
ロック信号線の長さあるいは太さを前記式（１）の条件
を基に調整することで、複数のフリップフロップにより
構成される同期回路を高速動作させる際に発生すること
のあるホールドタイミングエラーを防止でき、修正作業
を繰り返すことなく同期回路を含む信頼性の高い論理回
路モデルのレイアウトデータを迅速に作成することがで
きる。

【００３０】また、各フリップフロップへのクロック信
号線の長さあるいは太さの調整は、前記式（１）の条件
を満足するように自動的に行われるので、オペレータに
よるホールドタイミングエラー発生回避のための修正作
業が不要となる。

【００３１】また、ホールドタイミングエラー発生回避
のために行われる修正は、各フリップフロップへのクロ
ック信号線の長さあるいは太さに対し行われるので、フ
リップフロップ間の組み合わせ回路の信号遅延量に対し
て行う場合に比べ、レイアウトデータの増加の度合いを
小さくできる。

【００３２】

【発明の効果】以上のように、請求項１の発明によれ
ば、自動配置・配線部の自動配置・配線結果から得られ
た配線情報に基づき自動配置・配線の対象となる同期回
路ブロック中の最も後段のフリップフロップから順に選
択し、後段および前段のフリップフロップのクロックド
ライバとクロック信号線との遅延情報および前記前段の
フリップフロップの端子間遅延情報および前記両者のフ
リップフロップ間の組合わせ回路の遅延情報を抽出する
遅延情報抽出部と、該遅延情報抽出部で抽出した前記各
遅延情報を用いて所定の条件を基にホールド・タイミン
グ違反が発生するかしないかを判断するタイミング違反
判断部と、前記所定の条件が満たされないときには前記
前段のフリップフロップのクロック信号の遅延量を増加
させ前記所定の条件を満足させる遅延調節部とを備える
ように構成したので、同期回路のホールドタイミングエ
ラーを回避でき、また前記同期回路のホールドタイミン
グエラーを回避するための人手によるレイアウトパター
ンの変更などの修正作業を不要にできる効果がある。

【００３３】請求項２の発明によれば、前記クロック信
号の遅延量を増加させるために遅延素子としてディレイ
バッファを前段のフリップフロップのクロック信号線に
挿入する遅延調節部を備えるように構成したので、同期
回路のホールドタイミングエラーを回避でき、また前記
同期回路のホールドタイミングエラーを回避するための
人手によるレイアウトパターンの変更などの修正作業を
不要にできる効果がある。

【００３４】請求項３の発明によれば、前記クロック信
号の遅延量を増加させるために遅延が必要な個所のクロ
ック信号線を長くし、あるいは太くすることで配線容量
を増加させると共に、前段と後段のフリップフロップの
各クロック信号線にそれぞれバッファを挿入する遅延調
節部を備えるように構成したので、最小限のレイアウト
パターンの変更で同期回路のホールドタイミングエラー
を回避でき、また前記同期回路のホールドタイミングエ
ラーを回避するための人手によるレイアウトパターンの
変更などの修正作業を不要にできる効果がある。

【００３５】請求項４の発明によれば、前段のフリップ
フロップの端子間遅延情報ｔｐｄおよび組合せ回路の遅
延情報ｔ１の和と、後段のフリップフロップのホールド
タイムｔｈとの差が、前記前段および後段のフリップフ
ロップへそれぞれ供給されるクロック信号間の入力タイ
ミング差以上とする条件、すなわち後段のフリップフロ
ップへ供給されるクロック信号が前記後段のフリップフ
ロップへ入力される信号に対しホールド時間を確保する
タイミングで入力されることを示す条件を満足するかし
ないかによりホールドタイミングエラーの発生を判断
し、ホールドタイミングエラーが発生する場合には前記
条件を満足するように前段のフリップフロップへ入力す
るクロック信号の遅延量を増やすように構成したので、
人手によるレイアウトパターンの変更などの修正作業を
不要にして同期回路のホールドタイミングエラーを回避
できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の論理回路レイアウ
トデータ作成装置の構成を示すブロック図である。

【図２】 この発明の実施の形態１の論理回路レイアウ
トデータ作成装置の動作を示すフローチャートである。

【図３】 この発明の実施の形態１の論理回路レイアウ
トデータ作成装置による処理が実行された後の自動配置
・配線対象となった論理回路モデルを示す論理回路図で
ある。

【図４】 この発明の実施の形態１の論理回路レイアウ
トデータ作成装置の動作を説明するための図３に示す論
理回路モデルの各部動作波形によるタイミングチャート
である。

【図５】 この発明の実施の形態２の論理回路レイアウ
トデータ作成装置の構成を示すブロック図である。

【図６】 この発明の実施の形態２の論理回路レイアウ
トデータ作成装置の動作を示すフローチャートである。

【図７】 この発明の実施の形態２の論理回路レイアウ
トデータ作成装置による処理が実行された後の自動配置
・配線対象となった論理回路モデルを示す論理回路図で
ある。

【図８】 この発明の論理回路レイアウトデータ作成装
置による処理前の論理回路モデルを示す論理回路図であ
る。

【符号の説明】

１ 回路接続データ格納部、２，６ 自動配置・配線
部、３ 遅延情報抽出部、４ タイミング違反判断部、
５，７ 遅延調節部、１１，１２ フリップフロップシ
ンボル（フリップフロップ）、１３ クロックドライバ
素子シンボル（ディレイバッファ）、１３ａ，１３ｂ
クロックドライバ素子シンボル（バッファ）、１５ ク
ロックドライバ素子シンボル（クロックドライバ）、１
４，１６クロック信号線、Ｔ０，Ｔ１ クロック信号、
ｔｃ１，ｔ１，ｔｃ０ 遅延情報、ｔｐｄ 端子間遅延
情報。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 計算機上に論理回路と等価な論理回路モ
   デルとして回路接続データを構築し、前記回路接続デー
   タを基にレイアウトデータを持つ標準セルを該標準セル
   間の配線の総和が最小になるように自動配置・配線する
   ことにより、前記論理回路の機能を実現する論理回路レ
   イアウトデータを作成する論理回路レイアウトデータ作
   成装置において、論理合成等により得た前記標準セルの
   回路接続データを格納する回路接続データ格納部と、前
   記回路接続データに基づき自動配置・配線を行う自動配
   置・配線部と、前記自動配置・配線部による自動配置・
   配線結果から得られた配線情報に基づき自動配置・配線
   の対象となる同期回路ブロック中の最も後段のフリップ
   フロップから順に選択し、選択されたフリップフロップ
   のクロック入力端子にクロック信号を供給するクロック
   ドライバとクロック信号線との遅延情報ｔｃ１、前記フ
   リップフロップの前段のフリップフロップの端子間遅延
   情報ｔｐｄ、前記全段のフリップフロップのクロック入
   力端子にクロック信号を供給するクロックドライバとク
   ロック信号線との遅延情報ｔｃ０、および前記両フリッ
   プフロップ間の組合せ回路の遅延情報ｔ１を抽出する遅
   延情報抽出部と、前記遅延情報抽出部で抽出した各遅延
   情報を用いて所定の条件を基にホールド・タイミング違
   反が発生するかしないかを判断するタイミング違反判断
   部と、前記タイミング違反判断部において前記条件を満
   たさない場合、前記前段のフリップフロップのクロック
   入力端子に供給するクロック信号の遅延量を増加させる
   遅延調節部とを備えたことを特徴とする論理回路レイア
   ウトデータ作成装置。
2. 【請求項２】 前記遅延調節部は、遅延素子としてディ
   レイバッファを前記フリップフロップのクロック信号線
   に挿入することを特徴とする請求項１記載の論理回路レ
   イアウトデータ作成装置。
3. 【請求項３】 前記遅延調節部は、遅延が必要な個所の
   クロック信号線を長くし、あるいは太くすることで、配
   線容量を増加させると共に、前記各クロック信号線にそ
   れぞれバッファを挿入した構成にすることを特徴とする
   請求項１記載の論理回路レイアウトデータ作成装置。
4. 【請求項４】 前記所定の条件は、前記前段のフリップ
   フロップの端子間遅延情報ｔｐｄおよび前記組合せ回路
   の遅延情報ｔ１の和と、前記後段のフリップフロップの
   ホールドタイムｔｈとの差が、前記前段および後段のフ
   リップフロップへそれぞれ供給されるクロック信号間の
   入力タイミング差以上とする条件であることを特徴とす
   る請求項１から請求項３のうちのいずれか１項記載の論
   理回路レイアウトデータ作成装置。