JPH0936720A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0936720A JPH0936720A JP7185258A JP18525895A JPH0936720A JP H0936720 A JPH0936720 A JP H0936720A JP 7185258 A JP7185258 A JP 7185258A JP 18525895 A JP18525895 A JP 18525895A JP H0936720 A JPH0936720 A JP H0936720A
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G3/3674—Details of drivers for scan electrodes
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Abstract
(57)【要約】
【課題】貫通電流を抑制した出力バッファ回路を提供す
る。 【解決手段】この出力バッファ回路では、直列に接続さ
れたＰチャネルトランジスタ１１、１２のそれぞれのソ
ース側が電源端子Ｖ０、Ｖ１に各々接続され、同様に直
列に接続されたＮチャネルトランジスタ１３、１４のそ
れぞれのソース側が電源端子Ｖ４、Ｖ５に各々接続され
ている。また、Ｐチャネルトランジスタ１１、１２の共
通接続されたドレイン側は抵抗１５の一端に、Ｎチャネ
ルトランジスタ１３、１４の共通接続されたドレイン側
は抵抗１６の一端に接続される。そして、抵抗１５、１
６それぞれの他端は出力端子１０に共通に接続されてい
る。
る。 【解決手段】この出力バッファ回路では、直列に接続さ
れたＰチャネルトランジスタ１１、１２のそれぞれのソ
ース側が電源端子Ｖ０、Ｖ１に各々接続され、同様に直
列に接続されたＮチャネルトランジスタ１３、１４のそ
れぞれのソース側が電源端子Ｖ４、Ｖ５に各々接続され
ている。また、Ｐチャネルトランジスタ１１、１２の共
通接続されたドレイン側は抵抗１５の一端に、Ｎチャネ
ルトランジスタ１３、１４の共通接続されたドレイン側
は抵抗１６の一端に接続される。そして、抵抗１５、１
６それぞれの他端は出力端子１０に共通に接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＣＤドライバ等
に用いられる半導体集積回路に係り、特にコモンドライ
バ用の出力回路に関するものである。
に用いられる半導体集積回路に係り、特にコモンドライ
バ用の出力回路に関するものである。
【０００２】
【従来の技術】従来のＬＣＤドライバ用の出力回路の動
作について、［図２］〜［図４］を用いて説明する。Ｌ
ＣＤドライバ、特にコモンドライバ用の出力回路は、従
来、［図４］に示されるように、液晶駆動用電源端子Ｖ
０、Ｖ１、Ｖ４、Ｖ５、出力端子４０、Ｐチャネルトラ
ンジスタ４１、４２、Ｎチャネルトランジスタ４３、４
４及び抵抗４５、４６からなる回路で構成されている。
まず、直列に接続されたＰチャネルトランジスタ４１、
４２それぞれのソース側が電源端子Ｖ０、Ｖ１に各々接
続され、同様に直列に接続されたＮチャネルトランジス
タ４３、４４それぞれのソース側が電源端子Ｖ４、Ｖ５
に各々接続されている。また、Ｐチャネルトランジスタ
４１、４２の共通接続されたドレイン側は抵抗４５の一
端に、Ｎチャネルトランジスタ４３、４４の共通接続さ
れたドレイン側は抵抗４５の他端に接続されている。そ
して、抵抗４５の他端側（Ｎチャネルトランジスタ４
３、４４のドレイン側）は抵抗４６の一端に接続され、
抵抗４６の他端は出力端子４０に接続されている。
作について、［図２］〜［図４］を用いて説明する。Ｌ
ＣＤドライバ、特にコモンドライバ用の出力回路は、従
来、［図４］に示されるように、液晶駆動用電源端子Ｖ
０、Ｖ１、Ｖ４、Ｖ５、出力端子４０、Ｐチャネルトラ
ンジスタ４１、４２、Ｎチャネルトランジスタ４３、４
４及び抵抗４５、４６からなる回路で構成されている。
まず、直列に接続されたＰチャネルトランジスタ４１、
４２それぞれのソース側が電源端子Ｖ０、Ｖ１に各々接
続され、同様に直列に接続されたＮチャネルトランジス
タ４３、４４それぞれのソース側が電源端子Ｖ４、Ｖ５
に各々接続されている。また、Ｐチャネルトランジスタ
４１、４２の共通接続されたドレイン側は抵抗４５の一
端に、Ｎチャネルトランジスタ４３、４４の共通接続さ
れたドレイン側は抵抗４５の他端に接続されている。そ
して、抵抗４５の他端側（Ｎチャネルトランジスタ４
３、４４のドレイン側）は抵抗４６の一端に接続され、
抵抗４６の他端は出力端子４０に接続されている。
【０００３】次に［図２］（ａ）〜（ｆ）について説明
する。［図２］は、［図４］の出力回路におけるコモン
ドライバ及びセグメントドライバの動作波形を示すマル
チプレクス方式を用いたドライバ用ＬＳＩの駆動波形を
示している。［図３］（ａ）はコモンバイアス電極ＣＯ
Ｍ１の出力波形を、［図２］（ｂ）はコモンバイアス電
極ＣＯＭ２の出力波形を、［図２］（ｃ）はコモンバイ
アス電極ＣＯＭｎの出力波形を、［図２］（ｄ）はセグ
メントバイアス電極（非点灯信号電極：以下ＳＥＧとす
る）の出力波形を、［図２］（ｅ）は点灯ＳＥＧの出力
波形を、［図２］（ｆ）は点灯画素の電位差をそれぞれ
示している。また［図２］（ｆ）中にあるａはバイアス
比（ただし正の定数）を示している。
する。［図２］は、［図４］の出力回路におけるコモン
ドライバ及びセグメントドライバの動作波形を示すマル
チプレクス方式を用いたドライバ用ＬＳＩの駆動波形を
示している。［図３］（ａ）はコモンバイアス電極ＣＯ
Ｍ１の出力波形を、［図２］（ｂ）はコモンバイアス電
極ＣＯＭ２の出力波形を、［図２］（ｃ）はコモンバイ
アス電極ＣＯＭｎの出力波形を、［図２］（ｄ）はセグ
メントバイアス電極（非点灯信号電極：以下ＳＥＧとす
る）の出力波形を、［図２］（ｅ）は点灯ＳＥＧの出力
波形を、［図２］（ｆ）は点灯画素の電位差をそれぞれ
示している。また［図２］（ｆ）中にあるａはバイアス
比（ただし正の定数）を示している。
【０００４】ここで、フレーム信号（以下ＦＲとする）
＝１のとき、走査電極（以下ＣＯＭとする）には選択電
位Ｖ０及び非選択電位Ｖ４が与えられる。またＦＲ＝０
のとき、ＣＯＭには選択電位Ｖ５及び非選択電位Ｖ１が
与えられる。
＝１のとき、走査電極（以下ＣＯＭとする）には選択電
位Ｖ０及び非選択電位Ｖ４が与えられる。またＦＲ＝０
のとき、ＣＯＭには選択電位Ｖ５及び非選択電位Ｖ１が
与えられる。
【０００５】これに対しＳＥＧには、ＦＲ＝０のとき表
示電位Ｖ５及び非点灯電位Ｖ３が与えられ、ＦＲ＝１の
とき表示電位Ｖ０及び非点灯電位Ｖ２が与えられる。以
上により、液晶に点灯電圧及び非点灯電圧が引加され、
表示を実現している。
示電位Ｖ５及び非点灯電位Ｖ３が与えられ、ＦＲ＝１の
とき表示電位Ｖ０及び非点灯電位Ｖ２が与えられる。以
上により、液晶に点灯電圧及び非点灯電圧が引加され、
表示を実現している。
【０００６】また、抵抗４５は出力バッファの切り換わ
り時に瞬時に流れる貫通電流を抑制する働きをする。抵
抗４６は、出力端子側から過大サージ等が入ってきた場
合の内部保護抵抗として働く。
り時に瞬時に流れる貫通電流を抑制する働きをする。抵
抗４６は、出力端子側から過大サージ等が入ってきた場
合の内部保護抵抗として働く。
【０００７】ここで、貫通電流が大きくなってしまう経
路について、［図２］を用いて説明する。コモン動作の
出力波形での電流経路としては、（１）Ｖ０−Ｖ１、
（２）Ｖ０−Ｖ４、（３）Ｖ１−Ｖ４、（４）Ｖ１−Ｖ
５、（５）Ｖ４−Ｖ５の５つの経路がある。以上の５つ
の経路のうち（１）Ｖ０−Ｖ１及び（５）Ｖ４−Ｖ５に
ついては、電位差が数ボルト程度しかないのであるが、
［図２］中に矢印（２）〜（４）で示した残りの３つの
経路については数十ボルトの電圧がかかってしまうの
で、スイッチング時の貫通電流も大きくなってしまうと
いう問題がある。
路について、［図２］を用いて説明する。コモン動作の
出力波形での電流経路としては、（１）Ｖ０−Ｖ１、
（２）Ｖ０−Ｖ４、（３）Ｖ１−Ｖ４、（４）Ｖ１−Ｖ
５、（５）Ｖ４−Ｖ５の５つの経路がある。以上の５つ
の経路のうち（１）Ｖ０−Ｖ１及び（５）Ｖ４−Ｖ５に
ついては、電位差が数ボルト程度しかないのであるが、
［図２］中に矢印（２）〜（４）で示した残りの３つの
経路については数十ボルトの電圧がかかってしまうの
で、スイッチング時の貫通電流も大きくなってしまうと
いう問題がある。
【０００８】次に［図３］について説明する。［図３］
は高耐圧構造のＮチャネルトランジスタの静特性を示す
図である。ここに示されるようにＮチャネルトランジス
タにおいて、ゲートバイアスとＶＤＳが大きくなるとそ
れに従ってある値以上でブレークダウンを起こり過大電
流ＩＤＳが流れてしまう。そして、この過大電流によっ
て電流経路であるソースまたはソレイン間のアルミが溶
断されてしまうという問題がある。
は高耐圧構造のＮチャネルトランジスタの静特性を示す
図である。ここに示されるようにＮチャネルトランジス
タにおいて、ゲートバイアスとＶＤＳが大きくなるとそ
れに従ってある値以上でブレークダウンを起こり過大電
流ＩＤＳが流れてしまう。そして、この過大電流によっ
て電流経路であるソースまたはソレイン間のアルミが溶
断されてしまうという問題がある。
【０００９】上述した問題に対しては、抵抗４５によっ
て電圧を分圧することでアルミ溶断破壊を防止するとい
う方法がある。通常は、抵抗値として各電源から出力端
子までの合成抵抗（出力抵抗：Ｒｏｎ）は４００オーム
程度に設定されているが、この値からトランジスタのＯ
Ｎ抵抗と抵抗４６の抵抗値を差し引いたものが抵抗４５
の抵抗値となる。しかしながら、抵抗４５の抵抗値を大
きくすると、各電源の電源レベルを十分に出力すること
が不可能となり、液晶駆動が困難になってしまうので、
表示品位が低下してしまうという問題があった。
て電圧を分圧することでアルミ溶断破壊を防止するとい
う方法がある。通常は、抵抗値として各電源から出力端
子までの合成抵抗（出力抵抗：Ｒｏｎ）は４００オーム
程度に設定されているが、この値からトランジスタのＯ
Ｎ抵抗と抵抗４６の抵抗値を差し引いたものが抵抗４５
の抵抗値となる。しかしながら、抵抗４５の抵抗値を大
きくすると、各電源の電源レベルを十分に出力すること
が不可能となり、液晶駆動が困難になってしまうので、
表示品位が低下してしまうという問題があった。
【００１０】
【発明が解決しようとする課題】以上のように、前述し
た従来技術では過大電流を抑制しようとすると各電源の
出力が不十分になってしまいアルミが溶断されるという
問題があり、抵抗値を上げられずバッファ部分の貫通電
流の抑制が出来なかった。
た従来技術では過大電流を抑制しようとすると各電源の
出力が不十分になってしまいアルミが溶断されるという
問題があり、抵抗値を上げられずバッファ部分の貫通電
流の抑制が出来なかった。
【００１１】本発明は上記問題に鑑みてなされたもの
で、その目的とするところは、回路面積を従来に比較し
て増加させることなく、貫通電流を抑制すると同時に過
大電流を抑制し、アルミの溶断の発生を防止した半導体
集積回路を提供することにある。
で、その目的とするところは、回路面積を従来に比較し
て増加させることなく、貫通電流を抑制すると同時に過
大電流を抑制し、アルミの溶断の発生を防止した半導体
集積回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路は、直列に接続されたＰチ
ャネルトランジスタ１１、１２のそれぞれのソース側が
電源端子Ｖ０、Ｖ１に各々接続され、同様に直列に接続
されたＮチャネルトランジスタ１３、１４のそれぞれの
ソース側が電源端子Ｖ４、Ｖ５に各々接続されている。
また、Ｐチャネルトランジスタ１１、１２の共通接続さ
れたドレイン側は抵抗１５の一端に、Ｎチャネルトラン
ジスタ１３、１４の共通接続されたドレイン側は抵抗１
６の一端に接続される。そして、抵抗１５、１６それぞ
れの他端は出力端子１０に共通に接続されていることを
特徴とする。
に、本発明の半導体集積回路は、直列に接続されたＰチ
ャネルトランジスタ１１、１２のそれぞれのソース側が
電源端子Ｖ０、Ｖ１に各々接続され、同様に直列に接続
されたＮチャネルトランジスタ１３、１４のそれぞれの
ソース側が電源端子Ｖ４、Ｖ５に各々接続されている。
また、Ｐチャネルトランジスタ１１、１２の共通接続さ
れたドレイン側は抵抗１５の一端に、Ｎチャネルトラン
ジスタ１３、１４の共通接続されたドレイン側は抵抗１
６の一端に接続される。そして、抵抗１５、１６それぞ
れの他端は出力端子１０に共通に接続されていることを
特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。［図１］は本発明の実
施の形態に係る半導体集積回路の構成を示す図である。
尚、従来と同じ構成の部分については同一符号を付す。
の実施の形態について説明する。［図１］は本発明の実
施の形態に係る半導体集積回路の構成を示す図である。
尚、従来と同じ構成の部分については同一符号を付す。
【００１４】［図１］に示されるように、ＬＣＤドライ
バ用の出力回路においては、直列に接続されたＰチャネ
ルトランジスタ１１、１２のそれぞれのソース側が電源
端子Ｖ０、Ｖ１に各々接続され、同様に直列に接続され
たＮチャネルトランジスタ１３、１４のそれぞれのソー
ス側が電源端子Ｖ４、Ｖ５に各々接続されている。ま
た、Ｐチャネルトランジスタ１１、１２の共通接続され
たドレイン側は抵抗１５の一端に、Ｎチャネルトランジ
スタ１３、１４の共通接続されたドレイン側は抵抗１６
の一端に接続される。そして、抵抗１５、１６それぞれ
の他端は出力端子１０に共通に接続されている。
バ用の出力回路においては、直列に接続されたＰチャネ
ルトランジスタ１１、１２のそれぞれのソース側が電源
端子Ｖ０、Ｖ１に各々接続され、同様に直列に接続され
たＮチャネルトランジスタ１３、１４のそれぞれのソー
ス側が電源端子Ｖ４、Ｖ５に各々接続されている。ま
た、Ｐチャネルトランジスタ１１、１２の共通接続され
たドレイン側は抵抗１５の一端に、Ｎチャネルトランジ
スタ１３、１４の共通接続されたドレイン側は抵抗１６
の一端に接続される。そして、抵抗１５、１６それぞれ
の他端は出力端子１０に共通に接続されている。
【００１５】次に貫通電流の経路について説明する。コ
モン動作の出力波形での電流経路としては従来の場合と
同じように（１）Ｖ０−Ｖ１、（２）Ｖ０−Ｖ４、
（３）Ｖ１−Ｖ４、（４）Ｖ１−Ｖ５、（５）Ｖ４−Ｖ
５の５つの経路が考えられる。そのうち、従来貫通電流
がより大きかった３つの経路について、［図１］中に矢
印（２）〜（４）で示す。
モン動作の出力波形での電流経路としては従来の場合と
同じように（１）Ｖ０−Ｖ１、（２）Ｖ０−Ｖ４、
（３）Ｖ１−Ｖ４、（４）Ｖ１−Ｖ５、（５）Ｖ４−Ｖ
５の５つの経路が考えられる。そのうち、従来貫通電流
がより大きかった３つの経路について、［図１］中に矢
印（２）〜（４）で示す。
【００１６】従来の構成に比較すると本発明は、Ｐチャ
ネルトランジスタのドレイン側と出力端子１０との間、
及び、Ｎチャネルトランジスタのドレイン側と出力端子
１０との間に、抵抗１５、１６が挿入されており、この
抵抗１５、１６により貫通電流を抑制している。
ネルトランジスタのドレイン側と出力端子１０との間、
及び、Ｎチャネルトランジスタのドレイン側と出力端子
１０との間に、抵抗１５、１６が挿入されており、この
抵抗１５、１６により貫通電流を抑制している。
【００１７】ここで、従来の回路構成と本発明の回路構
成の違いを、バッファ回路のＯＮ抵抗及び抵抗値を例に
とって［図１］、［図３］及び［図４］を参照しながら
説明する。
成の違いを、バッファ回路のＯＮ抵抗及び抵抗値を例に
とって［図１］、［図３］及び［図４］を参照しながら
説明する。
【００１８】例えば、［図４］に各々示した電流経路
（２）において、Ｐチャネルトランジスタ４２、Ｎチャ
ネルトランジスタ４３のＯＮ抵抗を２００オームとし、
抵抗４６の値を５０オーム、電源端子Ｖ０−出力端子１
０間の出力抵抗Ｒｏｎを４００オームに設定する場合、
抵抗４５は１５０オームとなる。
（２）において、Ｐチャネルトランジスタ４２、Ｎチャ
ネルトランジスタ４３のＯＮ抵抗を２００オームとし、
抵抗４６の値を５０オーム、電源端子Ｖ０−出力端子１
０間の出力抵抗Ｒｏｎを４００オームに設定する場合、
抵抗４５は１５０オームとなる。
【００１９】ここで、［図３］は高耐圧構造のＮチャネ
ルトランジスタの静特性に負荷直線をプロットしたもの
であるが、ここに示される通り、［図４］中のＮチャネ
ルトランジスタ４２にかかる負荷を示す負荷直線３５０
オーム（Ｐチャネルトランジスタ４２のＯＮ抵抗２００
オーム＋抵抗４５の１５０オーム）はＶＧ曲線と破壊領
域（［図３］中の曲線が急峻に立ち上がっている部分）
で交差しており、破壊が起こり易い。
ルトランジスタの静特性に負荷直線をプロットしたもの
であるが、ここに示される通り、［図４］中のＮチャネ
ルトランジスタ４２にかかる負荷を示す負荷直線３５０
オーム（Ｐチャネルトランジスタ４２のＯＮ抵抗２００
オーム＋抵抗４５の１５０オーム）はＶＧ曲線と破壊領
域（［図３］中の曲線が急峻に立ち上がっている部分）
で交差しており、破壊が起こり易い。
【００２０】しかしながら本発明においては、電流経路
（２）の間に抵抗１５及び抵抗１６が挿入されており、
各々の抵抗の抵抗値はＰチャネルトランジスタ１２、Ｎ
チャネルトランジスタ１３のＯＮ抵抗を前記と同様に２
００オームと設定した場合には、抵抗１５及び抵抗１６
は共に２００オームの抵抗値を付加することが出来るの
で、従来の構造に比較して大幅な貫通電流抑制が可能に
なる。
（２）の間に抵抗１５及び抵抗１６が挿入されており、
各々の抵抗の抵抗値はＰチャネルトランジスタ１２、Ｎ
チャネルトランジスタ１３のＯＮ抵抗を前記と同様に２
００オームと設定した場合には、抵抗１５及び抵抗１６
は共に２００オームの抵抗値を付加することが出来るの
で、従来の構造に比較して大幅な貫通電流抑制が可能に
なる。
【００２１】このため、従来は貫通電流が大きい経路で
あった上述の電流経路（２）以外の経路（３）及び
（４）についても同様に、従来に比較してより効果的に
抵抗を付加することが出来る。このとき、Ｎチャネルト
ランジスタ１４にかかる負荷を示す負荷直線として、
［図３］中に示すように負荷直線６００オーム（抵抗１
５の２００オーム＋抵抗１６の２００オーム＋Ｐチャネ
ルトランジスタ１２のＯＮ抵抗２００オーム）とする
と、破壊が起こることはない。
あった上述の電流経路（２）以外の経路（３）及び
（４）についても同様に、従来に比較してより効果的に
抵抗を付加することが出来る。このとき、Ｎチャネルト
ランジスタ１４にかかる負荷を示す負荷直線として、
［図３］中に示すように負荷直線６００オーム（抵抗１
５の２００オーム＋抵抗１６の２００オーム＋Ｐチャネ
ルトランジスタ１２のＯＮ抵抗２００オーム）とする
と、破壊が起こることはない。
【００２２】また、抵抗１５及び抵抗１６は従来例にお
ける抵抗４６の内部保護抵抗としての役割も担う。上述
したように、本発明の構成によれば、抵抗値をあげて出
力抵抗を大きくすることなく貫通電流経路に対して従来
より大きい抵抗を挿入することが出来るので、アルミの
溶断が起こることなく貫通電流を抑制することができ
る。また、従来の構成に比較して回路面積を増加させる
ことなく、従来と同じ若しくはそれ以下の出力抵抗で、
且つ、表示品位を低下させることなく過大電流を抑制で
きる。
ける抵抗４６の内部保護抵抗としての役割も担う。上述
したように、本発明の構成によれば、抵抗値をあげて出
力抵抗を大きくすることなく貫通電流経路に対して従来
より大きい抵抗を挿入することが出来るので、アルミの
溶断が起こることなく貫通電流を抑制することができ
る。また、従来の構成に比較して回路面積を増加させる
ことなく、従来と同じ若しくはそれ以下の出力抵抗で、
且つ、表示品位を低下させることなく過大電流を抑制で
きる。
【００２３】
【発明の効果】本発明によれば、出力抵抗を大きくする
ことなく貫通電流経路に対して従来より大きい抵抗を挿
入することが出来るので、アルミの溶断が起こることな
く貫通電流を抑制することができる。
ことなく貫通電流経路に対して従来より大きい抵抗を挿
入することが出来るので、アルミの溶断が起こることな
く貫通電流を抑制することができる。
【図１】本発明の実施の形態に係る出力回路の構成を示
す図。
す図。
【図２】（ａ）〜（ｆ）はそれぞれ［図４］の出力回路
におけるドライバ用ＬＳＩの動作波形を示す図。
におけるドライバ用ＬＳＩの動作波形を示す図。
【図３】高耐圧構造のＮチャネルトランジスタの静特性
を示す図。
を示す図。
【図４】従来技術に係る出力回路の構成を示す図。
１０ 出力端子 １１、１２ Ｐチャネルトランジスタ １３、１４ Ｎチャネルトランジスタ １５、１６ 抵抗 Ｖ０、Ｖ１、Ｖ４、Ｖ５ 電源端子
Claims (1)
- 【請求項１】 第一の電源端子に一端が接続された第一
導電型の第一のトランジスタと、 前記第一導電型の第一のトランジスタの他端に一端が接
続され、他端が第二の電源端子に接続されている第一導
電型の第二のトランジスタと、 前記第一導電型の第一のトランジスタと前記第一導電型
の第二のトランジスタとの接続部分に一端が接続され、
他端が出力端子に接続された第一の抵抗と、 第三の電源端子に一端が接続された第二導電型の第一の
トランジスタと、 前記第二導電型の第一のトランジスタの他端に一端が接
続され、他端が第四の電源端子に接続されている第二導
電型の第二のトランジスタと、 前記第二導電型の第一のトランジスタと前記第二導電型
の第二のトランジスタとの接続部分に一端が接続され、
他端が前記出力端子に接続された第二の抵抗とを有して
いることを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18525895A JP3262481B2 (ja) | 1995-07-21 | 1995-07-21 | 半導体集積回路 |
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