JPH0936063A - 集積回路の形成方法 - Google Patents
集積回路の形成方法Info
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- JPH0936063A JPH0936063A JP8161735A JP16173596A JPH0936063A JP H0936063 A JPH0936063 A JP H0936063A JP 8161735 A JP8161735 A JP 8161735A JP 16173596 A JP16173596 A JP 16173596A JP H0936063 A JPH0936063 A JP H0936063A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
(57)【要約】
【課題】 アルミを開口１５内に堆積する集積回路形成
方法を提供する。 【解決手段】 本発明の集積回路形成方法は、基板１１
上に層を形成するに際し、導電性粒子のコリメートされ
たビームを基板に照射し、それにより第１導電層１７を
形成する。その後前記基板上にコリメートされていない
導電性粒子をスパッタリングして、前記第１導電層１７
に接触する第２導電層１９を形成する。
方法を提供する。 【解決手段】 本発明の集積回路形成方法は、基板１１
上に層を形成するに際し、導電性粒子のコリメートされ
たビームを基板に照射し、それにより第１導電層１７を
形成する。その後前記基板上にコリメートされていない
導電性粒子をスパッタリングして、前記第１導電層１７
に接触する第２導電層１９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にその製造方法に関する。
関し、特にその製造方法に関する。
【０００２】
【従来の技術】現在の集積回路は、個々のトランジスタ
を接続するために金属導体を用いている。この金属導体
はアルミから形成されている。多くの集積回路製造プロ
セスは、誘電体層内にビアと称する開口を形成すること
が必要である。その後このビアは、アルミで充填され
る。このビア内のアルミは、他のアルミ導体あるいは半
導体基板と接触している。
を接続するために金属導体を用いている。この金属導体
はアルミから形成されている。多くの集積回路製造プロ
セスは、誘電体層内にビアと称する開口を形成すること
が必要である。その後このビアは、アルミで充填され
る。このビア内のアルミは、他のアルミ導体あるいは半
導体基板と接触している。
【０００３】このビアの寸法が、半導体製造プロセスに
おいて、小さくなるにつれてこのビア内にアルミを堆積
することが益々困難となる。この種の問題を解決するた
めに、アルミを堆積するには２つのステップを実行して
いる。最初のアルミ堆積は、低温で実行されそれにより
小さなアルミグレインを提供している。次のアルミ堆積
は、高温で実行されより大きなアルミグレインを提供し
ている。この２種類の堆積を標準のアルミスパッタ技術
を用いて実行している。しかし、この種のプロセスは、
必ずしもグレインの成長を充分には制御できるものでは
ない。この種の技術により形成された導体は、グレイン
の成長を制御できないために、エレクトロマイグレーシ
ョンに冒され易い。
おいて、小さくなるにつれてこのビア内にアルミを堆積
することが益々困難となる。この種の問題を解決するた
めに、アルミを堆積するには２つのステップを実行して
いる。最初のアルミ堆積は、低温で実行されそれにより
小さなアルミグレインを提供している。次のアルミ堆積
は、高温で実行されより大きなアルミグレインを提供し
ている。この２種類の堆積を標準のアルミスパッタ技術
を用いて実行している。しかし、この種のプロセスは、
必ずしもグレインの成長を充分には制御できるものでは
ない。この種の技術により形成された導体は、グレイン
の成長を制御できないために、エレクトロマイグレーシ
ョンに冒され易い。
【０００４】他の方法は、コリメートされたアルミビー
ムを用いてアルミスパッタプロセスを実行することであ
る。このアルミビームは、グリッドを用いてコリメート
され、このグリッドはスパッタリングターゲットと基板
との間の有限の電位に維持されてもされなくてもよい。
したがって、アルミの集光ビームは、ビア内に堆積され
る。しかし、コリメートされたアルミ堆積は、非常に遅
く大量生産には不向きである。さらにアルミの大部分
（１／３）がグリッド上に堆積し、その結果材料が無駄
になりコストが増加しスループットが減少する。さらに
この堆積したアルミフィルムのエレクトロマイグレーシ
ョンに冒され易い。
ムを用いてアルミスパッタプロセスを実行することであ
る。このアルミビームは、グリッドを用いてコリメート
され、このグリッドはスパッタリングターゲットと基板
との間の有限の電位に維持されてもされなくてもよい。
したがって、アルミの集光ビームは、ビア内に堆積され
る。しかし、コリメートされたアルミ堆積は、非常に遅
く大量生産には不向きである。さらにアルミの大部分
（１／３）がグリッド上に堆積し、その結果材料が無駄
になりコストが増加しスループットが減少する。さらに
この堆積したアルミフィルムのエレクトロマイグレーシ
ョンに冒され易い。
【０００５】
【発明が解決しようとする課題】したがって本発明の目
的は、アルミをビア内に堆積するに際し、より効率的な
方法を提供しようとするものである。
的は、アルミをビア内に堆積するに際し、より効率的な
方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明の集積回路形成方
法は、基板上に層を形成するに際し、導電性粒子のコリ
メートされたビームを基板に照射し、それにより第１導
電層を形成する。その後前記基板上にコリメートされて
いない導電性粒子をスパッタリングして、前記第１導電
層に接触する第２導電層を形成するものである。
法は、基板上に層を形成するに際し、導電性粒子のコリ
メートされたビームを基板に照射し、それにより第１導
電層を形成する。その後前記基板上にコリメートされて
いない導電性粒子をスパッタリングして、前記第１導電
層に接触する第２導電層を形成するものである。
【０００７】
【発明の実施の形態】図１において、基板１１は、導体
（アルミ製）あるいは半導体（シリコン，ドープドシリ
コン，エピタキシャルシリコン）である。基板１１は、
珪化物あるいは導電性窒化物あるいは他の導電性材料で
もよい。誘電体層１３はドープあるいはアンドープの二
酸化シリコンでシリコン製である。開口１５が誘電体層
１３内に形成され、基板１１の面を露出している。
（アルミ製）あるいは半導体（シリコン，ドープドシリ
コン，エピタキシャルシリコン）である。基板１１は、
珪化物あるいは導電性窒化物あるいは他の導電性材料で
もよい。誘電体層１３はドープあるいはアンドープの二
酸化シリコンでシリコン製である。開口１５が誘電体層
１３内に形成され、基板１１の面を露出している。
【０００８】薄膜アルミ層１７が、コリメート装置を用
いて堆積される。言い換えるとこのコリメート装置は、
アルミのコリメートビームを有するスパッタリング装置
である。薄膜アルミ層１７は、非常に等方性で通常均一
に制御されたグレインである。例えば０．２５μｍの幅
で、０．５μｍの高さを有する開口内では、薄膜アルミ
層１７の厚さ（コリメータのフィールド内で）は、５０
−５，０００オングストロームである。この開口の他の
例としては、０．５μｍの幅で２．０μｍの高さかある
いは０．２５μｍの幅で２．０μｍの高さである。同様
なアルミの厚さがこれら他の開口に適したものでもあ
る。
いて堆積される。言い換えるとこのコリメート装置は、
アルミのコリメートビームを有するスパッタリング装置
である。薄膜アルミ層１７は、非常に等方性で通常均一
に制御されたグレインである。例えば０．２５μｍの幅
で、０．５μｍの高さを有する開口内では、薄膜アルミ
層１７の厚さ（コリメータのフィールド内で）は、５０
−５，０００オングストロームである。この開口の他の
例としては、０．５μｍの幅で２．０μｍの高さかある
いは０．２５μｍの幅で２．０μｍの高さである。同様
なアルミの厚さがこれら他の開口に適したものでもあ
る。
【０００９】次に図２において、第２のアルミ堆積が標
準のスパッタリング装置を用いて行われる。この場合通
常のアルミ層１９を堆積するために必ずしもアルミのビ
ームをコリメートする必要はない。その結果、長期に亘
るコリメートされたアルミ堆積の不利益が回避される。
しかし、優れた均一性がオリジナルな原子性が核形成層
である薄膜アルミ層１７が存在するために得られる。通
常上記の例においては、アルミ層１９の厚さは２，００
０から１０，０００オングストロームである。
準のスパッタリング装置を用いて行われる。この場合通
常のアルミ層１９を堆積するために必ずしもアルミのビ
ームをコリメートする必要はない。その結果、長期に亘
るコリメートされたアルミ堆積の不利益が回避される。
しかし、優れた均一性がオリジナルな原子性が核形成層
である薄膜アルミ層１７が存在するために得られる。通
常上記の例においては、アルミ層１９の厚さは２，００
０から１０，０００オングストロームである。
【００１０】通常アルミ層１７は、室温から２００℃の
間の温度で堆積され、一方アルミ層１９は、１００度か
ら５７５℃の間の温度で堆積される。本発明のプロセス
によれば、良好なグレイン寸法の制御が可能で、その結
果パターン化されたランナーがエレクトロマイグレーシ
ョンに対し良好な耐性を与える。（アルミ層１７と１９
は一体となってパターン化され、導電性ランナーを形成
する。）
間の温度で堆積され、一方アルミ層１９は、１００度か
ら５７５℃の間の温度で堆積される。本発明のプロセス
によれば、良好なグレイン寸法の制御が可能で、その結
果パターン化されたランナーがエレクトロマイグレーシ
ョンに対し良好な耐性を与える。（アルミ層１７と１９
は一体となってパターン化され、導電性ランナーを形成
する。）
【００１１】当然のことながら、他の層をこのアルミ導
体の形成の前後に形成してもよい。図３において、開口
１５が誘電体層１３内に形成されている。そして１１は
導電性材料製で、２１は窒化チタン製耐火金属珪化物あ
るいはチタンのような金属製である。２１がチタン製で
１１がシリコン製基板の場合には、２１は、下のシリコ
ン製基板と反応する。２１は、チタンの上に形成され
た、窒化チタンあるいはその逆に形成される２層からな
る。ホウ化物も導電性層２１の窒化物の代わりに用いる
ことができる。
体の形成の前後に形成してもよい。図３において、開口
１５が誘電体層１３内に形成されている。そして１１は
導電性材料製で、２１は窒化チタン製耐火金属珪化物あ
るいはチタンのような金属製である。２１がチタン製で
１１がシリコン製基板の場合には、２１は、下のシリコ
ン製基板と反応する。２１は、チタンの上に形成され
た、窒化チタンあるいはその逆に形成される２層からな
る。ホウ化物も導電性層２１の窒化物の代わりに用いる
ことができる。
【００１２】１７は、コリメート堆積により形成された
アルミ層であり、１９は、通常のスパッタ堆積により形
成されたアルミ層である。導電性（または絶縁性）層２
１が導電性の場合には、この層２１は、例えばＴｉ，Ｔ
ｉＮ，耐火金属珪化物，ポリシリコン等からなる導電性
材料であり、層２１は例えばＴｉとＴｉＮの２層からな
る。
アルミ層であり、１９は、通常のスパッタ堆積により形
成されたアルミ層である。導電性（または絶縁性）層２
１が導電性の場合には、この層２１は、例えばＴｉ，Ｔ
ｉＮ，耐火金属珪化物，ポリシリコン等からなる導電性
材料であり、層２１は例えばＴｉとＴｉＮの２層からな
る。
【００１３】アルミ層１７と１９の厚さは、開口１５の
寸法およびそのアスペクト比に基づいて変更することが
できる。そのためコリメートアルミ堆積と非コリメート
アルミ堆積の比率は使用状況に応じて変更可能である。
アルミ層１７と１９とを（上部導電層あるいは下部導電
層のいずれかとともに）パターン化することによりラン
ナーを形成する。開口１５が例えばタングステンからな
るプラグで充填される場合には、上のランナーは、コリ
メートされたアルミ上に非コリメートされたアルミを形
成することにより形成される。
寸法およびそのアスペクト比に基づいて変更することが
できる。そのためコリメートアルミ堆積と非コリメート
アルミ堆積の比率は使用状況に応じて変更可能である。
アルミ層１７と１９とを（上部導電層あるいは下部導電
層のいずれかとともに）パターン化することによりラン
ナーを形成する。開口１５が例えばタングステンからな
るプラグで充填される場合には、上のランナーは、コリ
メートされたアルミ上に非コリメートされたアルミを形
成することにより形成される。
【００１４】
【発明の効果】以上説明したように本発明の集積回路形
成方法は、基板上に層を形成するに際し、導電性粒子の
コリメートされたビームを基板に照射し、それにより第
１導電層を形成する。その後前記基板上にコリメートさ
れていない導電性粒子をスパッタリングして、前記第１
導電層に接触する第２導電層を形成する。
成方法は、基板上に層を形成するに際し、導電性粒子の
コリメートされたビームを基板に照射し、それにより第
１導電層を形成する。その後前記基板上にコリメートさ
れていない導電性粒子をスパッタリングして、前記第１
導電層に接触する第２導電層を形成する。
【図１】本発明の一実施例による集積回路の部分断面図
【図２】本発明の一実施例による集積回路の部分断面図
【図３】本発明の一実施例による集積回路の部分断面図
１１ 基板 １３ 誘電体層 １５ 開口 １７ 薄膜アルミ層 １９ 通常のアルミ層 ２１ 導電性（または絶縁性）層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セイレッシュ マンシン マーシャント アメリカ合衆国，32835 フロリダ，オー ランド，ヴァインランド オークス ブー ルヴァード 8214
Claims (11)
- 【請求項１】 （Ａ）導電性粒子のコリメートされたビ
ームを基板（１１）向けて第１の導電層（１７）を形成
するステップと、、 （Ｂ）非コリメート導電粒子を前記基板（１１）上にス
パッタリングして、前記第１導電層（１７）と接触する
第２導電層（１９）を形成するステップと、からなるこ
とを特徴とする集積回路の形成方法。 - 【請求項２】 前記導電性粒子材料は、アルミであるこ
とを特徴とする請求項１の方法。 - 【請求項３】 （Ｃ）前記第１導電層（１７）と第２導
電層（１９）とを一緒にパターン化することにより、導
電性ランナーを形成するステップをさらに有することを
特徴とする請求項１の方法。 - 【請求項４】 前記第１導電層（１７）の厚さは、５０
−５，０００オングストロームであることを特徴とする
請求項１の方法。 - 【請求項５】 前記第２導電層（１９）の厚さは、２，
０００−１０，０００オングストロームであることを特
徴とする請求項１の方法。 - 【請求項６】 前記基板（１１）は導電性であり、 前記基板（１１）は、誘電体層（１３）により部分的に
被覆され、 前記誘電体層（１３）は、前記基板（１１）の一部を露
出する開口（１５）を有し、 前記第１導電層（１７）と第２導電層（１９）は、前記
開口（１５）を充填し、前記誘電体層（１３）をカバー
することを特徴とする請求項２の方法。 - 【請求項７】 （Ｄ）前記基板（１１）と前記第１導電
層（１７）との間に導電層（２１）を形成するステップ
をさらに有することを特徴とする請求項１の方法。 - 【請求項８】 前記導電層（２１）は、窒化チタン，耐
火金属珪化物，チタンからなるグループから選択された
材料製であることを特徴とする請求項７の方法。 - 【請求項９】 （Ｅ）前記第１導電層（２１）を形成す
る前に二成分層を形成するステップをさらに有すること
を特徴とする請求項７の方法。 - 【請求項１０】 前記二成分層は、チタン層とその上に
形成された窒化チタン層とからなることを特徴とする請
求項９の方法。 - 【請求項１１】 （Ｆ）前記第２の導電層（１９）の上
に導電層（２１）を形成するステップをさらに有するこ
とを特徴とする請求項１の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US49950995A | 1995-07-07 | 1995-07-07 | |
| US499509 | 1995-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936063A true JPH0936063A (ja) | 1997-02-07 |
Family
ID=23985538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8161735A Pending JPH0936063A (ja) | 1995-07-07 | 1996-06-21 | 集積回路の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5798300A (ja) |
| EP (1) | EP0752718A3 (ja) |
| JP (1) | JPH0936063A (ja) |
| KR (1) | KR970008360A (ja) |
| TW (1) | TW298674B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339670B1 (ko) * | 1996-12-12 | 2002-06-05 | 야마모토 카즈모토 | 반도체 장치의 제조 방법 |
| US6365514B1 (en) * | 1997-12-23 | 2002-04-02 | Intel Corporation | Two chamber metal reflow process |
| US6440082B1 (en) * | 1999-09-30 | 2002-08-27 | Medtronic Physio-Control Manufacturing Corp. | Method and apparatus for using heart sounds to determine the presence of a pulse |
| US6747445B2 (en) | 2001-10-31 | 2004-06-08 | Agere Systems Inc. | Stress migration test structure and method therefor |
| US20030207558A1 (en) * | 2002-05-06 | 2003-11-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method forming copper containing semiconductor features to prevent thermally induced defects |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5219788A (en) * | 1991-02-25 | 1993-06-15 | Ibm Corporation | Bilayer metallization cap for photolithography |
| DE4200809C2 (de) * | 1991-03-20 | 1996-12-12 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement |
| CA2061119C (en) * | 1991-04-19 | 1998-02-03 | Pei-Ing P. Lee | Method of depositing conductors in high aspect ratio apertures |
| US5171412A (en) * | 1991-08-23 | 1992-12-15 | Applied Materials, Inc. | Material deposition method for integrated circuit manufacturing |
| US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| US5358616A (en) * | 1993-02-17 | 1994-10-25 | Ward Michael G | Filling of vias and contacts employing an aluminum-germanium alloy |
| JP2928057B2 (ja) * | 1993-07-01 | 1999-07-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5356836A (en) * | 1993-08-19 | 1994-10-18 | Industrial Technology Research Institute | Aluminum plug process |
| US5427666A (en) * | 1993-09-09 | 1995-06-27 | Applied Materials, Inc. | Method for in-situ cleaning a Ti target in a Ti + TiN coating process |
| US5360995A (en) * | 1993-09-14 | 1994-11-01 | Texas Instruments Incorporated | Buffered capped interconnect for a semiconductor device |
| US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
| US5604157A (en) * | 1995-05-25 | 1997-02-18 | Industrial Technology Research Institute | Reduced notching of polycide gates using silicon anti reflection layer |
-
1996
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