JPH0934653A - ディスクアレイ装置 - Google Patents
ディスクアレイ装置Info
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- JPH0934653A JPH0934653A JP7179274A JP17927495A JPH0934653A JP H0934653 A JPH0934653 A JP H0934653A JP 7179274 A JP7179274 A JP 7179274A JP 17927495 A JP17927495 A JP 17927495A JP H0934653 A JPH0934653 A JP H0934653A
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- disk array
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Abstract
(57)【要約】
【課題】 ディスクアレイ装置を構成するハードウェ
ア、特にそのデータパスの診断を行うことが可能なディ
スクアレイ装置を提供する。 【解決手段】 ドライブインターフェース制御回路１２
０〜１２２と、ドライブインターフェース制御回路１２
０〜１２２に接続されたバッファ回路９０〜９２と、バ
ッファ回路９０〜９２との間で並列データと直列データ
とのデータ変換を実行するアレイデータパス制御回路７
０と、バッファ回路９０〜９２との間で並列データと直
列データとのデータ変換を実行するバッファ制御回路１
００と、アレイデータパス制御回路７０、バッファメモ
リ制御回路１００、ドライブインターフェース制御回路
１２０〜１２２、あるいはバッファ回路９０〜９２を制
御するマイクロプロセッサ制御回路１５０と診断モード
回路１６０を備えてディスクアレイ装置を構成する。
ア、特にそのデータパスの診断を行うことが可能なディ
スクアレイ装置を提供する。 【解決手段】 ドライブインターフェース制御回路１２
０〜１２２と、ドライブインターフェース制御回路１２
０〜１２２に接続されたバッファ回路９０〜９２と、バ
ッファ回路９０〜９２との間で並列データと直列データ
とのデータ変換を実行するアレイデータパス制御回路７
０と、バッファ回路９０〜９２との間で並列データと直
列データとのデータ変換を実行するバッファ制御回路１
００と、アレイデータパス制御回路７０、バッファメモ
リ制御回路１００、ドライブインターフェース制御回路
１２０〜１２２、あるいはバッファ回路９０〜９２を制
御するマイクロプロセッサ制御回路１５０と診断モード
回路１６０を備えてディスクアレイ装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばコンピュー
タにおける情報記録技術に属し、特に、二次記憶装置と
して使用される、ディスクアレイ装置に係る。
タにおける情報記録技術に属し、特に、二次記憶装置と
して使用される、ディスクアレイ装置に係る。
【０００２】
【発明が解決しようとする課題】最近のコンピュータの
性能、特にその処理速度の改善は著しく、またこのコン
ピュータに使用されるＲＡＭなどの一次記憶装置におけ
る処理速度も同様に改善さている。ところが、磁気ディ
スク装置などの二次記憶装置の処理速度は、一次記憶装
置に比べて遅れており、これがコンピュータにおける全
体的な処理速度を遅くする原因にもなる。
性能、特にその処理速度の改善は著しく、またこのコン
ピュータに使用されるＲＡＭなどの一次記憶装置におけ
る処理速度も同様に改善さている。ところが、磁気ディ
スク装置などの二次記憶装置の処理速度は、一次記憶装
置に比べて遅れており、これがコンピュータにおける全
体的な処理速度を遅くする原因にもなる。
【０００３】そこで、二次記憶装置の処理速度を高める
手法として、いわゆるディスクアレイ装置が提案されて
いる。このディスクアレイ装置は、複数の磁気記憶装置
を並列接続して構成される。そして、これら磁気記憶装
置から順次データ転送を行うことで、これら複数の磁気
記憶装置を、仮想的に、高速で動作する１台の大型の二
次記憶装置として扱う。
手法として、いわゆるディスクアレイ装置が提案されて
いる。このディスクアレイ装置は、複数の磁気記憶装置
を並列接続して構成される。そして、これら磁気記憶装
置から順次データ転送を行うことで、これら複数の磁気
記憶装置を、仮想的に、高速で動作する１台の大型の二
次記憶装置として扱う。
【０００４】なお、この種のディスクアレイ装置の制御
方式としては、例えば、TechnicalReport UCB/CSD 87/3
91、1987年12月「A Case for Redandant Array of Inexpe
nsive Disks(RAID)」において、ＲＡＩＤ−１〜５が提
案されている。また、このディスクアレイ装置のコント
ローラのアーキテクチャとしては、例えば、特開平５−
１９７４９５号の公報に記載されたものが知られてい
る。この公報に開示された技術においては、ホストシス
テムおよびディスクアレイ内のドライブ間に可変データ
路を構築して、データ転送の際にパリティエラーおよび
エラー矯正コードの発生と検出を行うようにしている。
方式としては、例えば、TechnicalReport UCB/CSD 87/3
91、1987年12月「A Case for Redandant Array of Inexpe
nsive Disks(RAID)」において、ＲＡＩＤ−１〜５が提
案されている。また、このディスクアレイ装置のコント
ローラのアーキテクチャとしては、例えば、特開平５−
１９７４９５号の公報に記載されたものが知られてい
る。この公報に開示された技術においては、ホストシス
テムおよびディスクアレイ内のドライブ間に可変データ
路を構築して、データ転送の際にパリティエラーおよび
エラー矯正コードの発生と検出を行うようにしている。
【０００５】ところで、上記したディスクアレイ装置で
は、ディスクアレイ装置を構成するハードウェア自体に
故障があった場合には、間違ったパリティを生成してし
まうことがある。また、パリティチェックなどのよって
データにエラーが検出された場合でも、これがハードウ
ェアに故障があるのかを判断することが困難であった。
は、ディスクアレイ装置を構成するハードウェア自体に
故障があった場合には、間違ったパリティを生成してし
まうことがある。また、パリティチェックなどのよって
データにエラーが検出された場合でも、これがハードウ
ェアに故障があるのかを判断することが困難であった。
【０００６】そこで本発明は、ディスクアレイ装置を構
成するハードウェア、特にそのデータパスの診断を行う
ことができる、ディスクアレイ装置を提供することを課
題とする。このような診断を行うことで、この種のディ
スクアレイ装置においてハードウェアの故障を考慮せず
にデータの制御を行うことをできる。
成するハードウェア、特にそのデータパスの診断を行う
ことができる、ディスクアレイ装置を提供することを課
題とする。このような診断を行うことで、この種のディ
スクアレイ装置においてハードウェアの故障を考慮せず
にデータの制御を行うことをできる。
【０００７】
【課題を解決するための手段】本発明のディスクアレイ
装置は、複数の二次記憶装置を並列接続して構成される
ディスクアレイ装置において、前記複数の二次記憶装置
にそれぞれ接続された複数のドライブインターフェース
制御回路と、前記複数のドライブインターフェース制御
回路にそれぞれ接続された複数のバッファ回路と、前記
複数のバッファ回路との間で並列データと直列データと
のデータ変換を実行するアレイデータパス制御回路と、
前記複数のバッファ回路との間で並列データと直列デー
タとのデータ変換を実行するバッファ制御回路と、前記
アレイデータパス制御回路、前記バッファメモリ制御回
路、前記複数のドライブインターフェース制御回路、並
びに前記複数のバッファ回路を制御する制御部とを備
え、前記制御部は、データパスの診断モード時には、前
記アレイデータパス制御回路からのデータを前記複数の
バッファ回路を経て前記バッファ制御回路に転送し、あ
るいは、前記バッファ制御回路からのデータを前記複数
のバッファ回路を経て前記アレイデータパス制御回路に
転送する制御をするものである、ことを特徴とする。
装置は、複数の二次記憶装置を並列接続して構成される
ディスクアレイ装置において、前記複数の二次記憶装置
にそれぞれ接続された複数のドライブインターフェース
制御回路と、前記複数のドライブインターフェース制御
回路にそれぞれ接続された複数のバッファ回路と、前記
複数のバッファ回路との間で並列データと直列データと
のデータ変換を実行するアレイデータパス制御回路と、
前記複数のバッファ回路との間で並列データと直列デー
タとのデータ変換を実行するバッファ制御回路と、前記
アレイデータパス制御回路、前記バッファメモリ制御回
路、前記複数のドライブインターフェース制御回路、並
びに前記複数のバッファ回路を制御する制御部とを備
え、前記制御部は、データパスの診断モード時には、前
記アレイデータパス制御回路からのデータを前記複数の
バッファ回路を経て前記バッファ制御回路に転送し、あ
るいは、前記バッファ制御回路からのデータを前記複数
のバッファ回路を経て前記アレイデータパス制御回路に
転送する制御をするものである、ことを特徴とする。
【０００８】また、上記の構成において、前記メモリア
クセス制御回路には第１の一次記憶装置が接続されてお
り、前記バッファ回路には第２の一次記憶装置が接続さ
れており、前記診断モード時におけるデータの転送が、
前記第１および第２の一次記憶装置の間で行われる、構
成とすることもできる。更に、前記バッファ回路は、前
記診断モード時において、所定の単位のデータの転送毎
に前記複数のバッファ回路を所定の順番で切り換える動
作をするものである。
クセス制御回路には第１の一次記憶装置が接続されてお
り、前記バッファ回路には第２の一次記憶装置が接続さ
れており、前記診断モード時におけるデータの転送が、
前記第１および第２の一次記憶装置の間で行われる、構
成とすることもできる。更に、前記バッファ回路は、前
記診断モード時において、所定の単位のデータの転送毎
に前記複数のバッファ回路を所定の順番で切り換える動
作をするものである。
【０００９】本発明では、ディスクアレイ装置に上記の
ような診断機能を設けてデータパスが診断可能な構成と
し、電源オンのとき、あるいは一定間隔においてオンラ
インでの診断を実施する。これにより、データパスにお
けるハードウェア故障を事前に検出することができて、
高い信頼性を有するディスクアレイ装置を実現できる。
ような診断機能を設けてデータパスが診断可能な構成と
し、電源オンのとき、あるいは一定間隔においてオンラ
インでの診断を実施する。これにより、データパスにお
けるハードウェア故障を事前に検出することができて、
高い信頼性を有するディスクアレイ装置を実現できる。
【００１０】また、本発明において、所定の単位のデー
タ転送毎にバッファ回路を切り換える構成とすること
で、例えばバッファ回路の制限によりデータ伝送を少量
しか行えない場合もで、大量のデータによる診断が可能
となり、データパス診断において大量のデータによる診
断が可能となる。
タ転送毎にバッファ回路を切り換える構成とすること
で、例えばバッファ回路の制限によりデータ伝送を少量
しか行えない場合もで、大量のデータによる診断が可能
となり、データパス診断において大量のデータによる診
断が可能となる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
により説明する。図１は、本発明の一実施形態のディス
クアレイ装置を示した。このディスクアレイ装置は、ホ
ストインターフェース１０、ホストインターフェース制
御回路２０、ホストデータバス３０、キャッシュメモリ
４０、メモリアクセル制御回路５０、ホストアレイデー
タバス６０、アレイデータパス制御回路７０、アレイデ
ータパス８０〜８２、バッファメモリ回路９０〜９２、
バッファ制御回路１００、ドライブデータパス１１０〜
１１２、ドライブインターフェース制御回路１２０〜１
２２、ドライブインターフェース１３０〜１３２、メイ
ンメモリ１４０、マイクロプロセッサ制御回路１５０、
診断モード回路１６０から構成される。
により説明する。図１は、本発明の一実施形態のディス
クアレイ装置を示した。このディスクアレイ装置は、ホ
ストインターフェース１０、ホストインターフェース制
御回路２０、ホストデータバス３０、キャッシュメモリ
４０、メモリアクセル制御回路５０、ホストアレイデー
タバス６０、アレイデータパス制御回路７０、アレイデ
ータパス８０〜８２、バッファメモリ回路９０〜９２、
バッファ制御回路１００、ドライブデータパス１１０〜
１１２、ドライブインターフェース制御回路１２０〜１
２２、ドライブインターフェース１３０〜１３２、メイ
ンメモリ１４０、マイクロプロセッサ制御回路１５０、
診断モード回路１６０から構成される。
【００１２】このディスクアレイ装置は、現実の実際態
様においては、例えば、小型で安価な単体ディスク装置
３台を使用して構成される。つまりデータディスク２台
とパリティディスク１台である。そして、これらを並列
処理させることにより、信頼性が高く、高性能な１台の
論理ディスク装置を実現してディスクアレイ装置を構成
することができる。
様においては、例えば、小型で安価な単体ディスク装置
３台を使用して構成される。つまりデータディスク２台
とパリティディスク１台である。そして、これらを並列
処理させることにより、信頼性が高く、高性能な１台の
論理ディスク装置を実現してディスクアレイ装置を構成
することができる。
【００１３】上記のホストインターフェース制御回路２
０は、図示しないホストコンピュータに接続されたホス
トインターフェース１０を制御する。ホストインターフ
ェース制御回路２０はホストデータバス３０に接続され
ている。ホストデータバス３０には、キャッシュメモリ
４０とメモリアクセス制御回路５０が接続されている。
メモリアクセス制御回路５０は、キャッシュメモリ４０
とホストデータバス３０を制御する。メモリアクセス制
御回路５０には、ホストアレイデータバス６０を介し
て、データ変換を実施するアレイデータパス制御回路７
０が接続されている。
０は、図示しないホストコンピュータに接続されたホス
トインターフェース１０を制御する。ホストインターフ
ェース制御回路２０はホストデータバス３０に接続され
ている。ホストデータバス３０には、キャッシュメモリ
４０とメモリアクセス制御回路５０が接続されている。
メモリアクセス制御回路５０は、キャッシュメモリ４０
とホストデータバス３０を制御する。メモリアクセス制
御回路５０には、ホストアレイデータバス６０を介し
て、データ変換を実施するアレイデータパス制御回路７
０が接続されている。
【００１４】アレイデータパス制御回路７０には、アレ
イデータパス８０〜８２を介して、バッファ回路９０〜
９２がそれぞれ接続されている。これらのバッファ回路
９０〜９２には、バッファ回路９０〜９２のうちの１つ
のバッファ回路だけを排他的に接続するバッファ制御回
路１００が接続されている。また、バッファ回路９０〜
９２は、それぞれドライブデータパス１１０〜１１２を
介して、ドライブインターフェース制御回路１２０〜１
２２が接続されている。これらドライブインターフェー
ス制御回路１２０〜１２２のそれぞれには、ドライブイ
ンターフェース１３０〜１３２が接続されている。
イデータパス８０〜８２を介して、バッファ回路９０〜
９２がそれぞれ接続されている。これらのバッファ回路
９０〜９２には、バッファ回路９０〜９２のうちの１つ
のバッファ回路だけを排他的に接続するバッファ制御回
路１００が接続されている。また、バッファ回路９０〜
９２は、それぞれドライブデータパス１１０〜１１２を
介して、ドライブインターフェース制御回路１２０〜１
２２が接続されている。これらドライブインターフェー
ス制御回路１２０〜１２２のそれぞれには、ドライブイ
ンターフェース１３０〜１３２が接続されている。
【００１５】マイクロプロセッサ制御回路１５０は、ホ
ストインターフェース制御回路２０、メモリアクセス制
御回路５０、アレイデータパス制御回路７０、バッファ
回路９０〜９２、バッファ制御回路１００、診断モード
回路１６０、並びにメインメモリ１４０とそれぞれ接続
されており、これらを制御する。また、メインメモリ１
４０は、メモリアクセス制御回路５０、バッファ制御回
路１００、およびマイクロプロセッサ制御回路１５０の
それぞれと接続され、マイクロプロセッサ制御回路１５
０からの制御に基づいてメモリアクセス制御回路５０、
バッファ制御制御回路１００およびマイクロプロセッサ
制御回路１５０からのデータの読み書きが可能なもので
ある。
ストインターフェース制御回路２０、メモリアクセス制
御回路５０、アレイデータパス制御回路７０、バッファ
回路９０〜９２、バッファ制御回路１００、診断モード
回路１６０、並びにメインメモリ１４０とそれぞれ接続
されており、これらを制御する。また、メインメモリ１
４０は、メモリアクセス制御回路５０、バッファ制御回
路１００、およびマイクロプロセッサ制御回路１５０の
それぞれと接続され、マイクロプロセッサ制御回路１５
０からの制御に基づいてメモリアクセス制御回路５０、
バッファ制御制御回路１００およびマイクロプロセッサ
制御回路１５０からのデータの読み書きが可能なもので
ある。
【００１６】また、診断モード回路１６０は、マイクロ
プロセッサ制御回路１５０の指示に基づき、バッファ制
御回路１００においてバッファ回路９０〜９２のどれか
１つとの接続を１単位の転送毎に順番に切り替える動作
（バッファ回路９０→バッファ回路９１→バッファ回路
９２→…）、およびそれぞれのバッファ回路９０〜９２
とドライブデータパス１１０〜１１２をの切り離す動作
を有する。
プロセッサ制御回路１５０の指示に基づき、バッファ制
御回路１００においてバッファ回路９０〜９２のどれか
１つとの接続を１単位の転送毎に順番に切り替える動作
（バッファ回路９０→バッファ回路９１→バッファ回路
９２→…）、およびそれぞれのバッファ回路９０〜９２
とドライブデータパス１１０〜１１２をの切り離す動作
を有する。
【００１７】次に、実施例の動作を図２〜図６により説
明する。ここで、図２と図３はそれぞれ本実施形態のデ
ィスクアレイ装置における通常動作時のデータの流れを
示したものである。詳しくは、図２はドライブインター
フェース制御回路１２０〜１２２とメインメモリ１４０
との間のデータ流れを、また図３はドライブインターフ
ェース制御回路１２０〜１２２とメインメモリ１４０と
図示しないホストコンピュータとの間のデータ流れを示
したものである。
明する。ここで、図２と図３はそれぞれ本実施形態のデ
ィスクアレイ装置における通常動作時のデータの流れを
示したものである。詳しくは、図２はドライブインター
フェース制御回路１２０〜１２２とメインメモリ１４０
との間のデータ流れを、また図３はドライブインターフ
ェース制御回路１２０〜１２２とメインメモリ１４０と
図示しないホストコンピュータとの間のデータ流れを示
したものである。
【００１８】図２において、ホストインターフェース１
０から取り入れたデータは、ホストインターフェース制
御回路２０、キャッシュメモリ４０、メモリアクセス制
御回路５０、ホストアレイデータバス６０を通ってアレ
イデータパス制御回路７０にいく。そこで、マイクロプ
ロセッサ制御回路１５０によって設定されたＲＡＩＤの
プロトコルに従って、上記のデータは、それぞれのアレ
イデータパス８０、８１、８２に転送され、その後はそ
れぞれのバッファ回路９０、９１、９２、ドライブデー
タパス１１０、１１１、１１２、並びにドライブインタ
ーフェース制御回路１２０、１２１、１２２を通って、
それぞれのドライブインターフェース１３０、１３１、
１３２へ転送される。以上がホストインターフェース１
０からドライブインターフェース１３０〜１３２へのデ
ータの書き込み、つまりライト動作である。
０から取り入れたデータは、ホストインターフェース制
御回路２０、キャッシュメモリ４０、メモリアクセス制
御回路５０、ホストアレイデータバス６０を通ってアレ
イデータパス制御回路７０にいく。そこで、マイクロプ
ロセッサ制御回路１５０によって設定されたＲＡＩＤの
プロトコルに従って、上記のデータは、それぞれのアレ
イデータパス８０、８１、８２に転送され、その後はそ
れぞれのバッファ回路９０、９１、９２、ドライブデー
タパス１１０、１１１、１１２、並びにドライブインタ
ーフェース制御回路１２０、１２１、１２２を通って、
それぞれのドライブインターフェース１３０、１３１、
１３２へ転送される。以上がホストインターフェース１
０からドライブインターフェース１３０〜１３２へのデ
ータの書き込み、つまりライト動作である。
【００１９】またこの逆方向の動作により、ドライブイ
ンターフェース１３０〜１３２からホストインターフェ
ース１０にデータが読み出され、つまりリード動作がな
される。これらのライトおよびリード動作を纏めて通常
動作（１）と称する。
ンターフェース１３０〜１３２からホストインターフェ
ース１０にデータが読み出され、つまりリード動作がな
される。これらのライトおよびリード動作を纏めて通常
動作（１）と称する。
【００２０】また、図３に示したように、ドライブイン
ターフェース１３０〜１３２から取り入れられたデータ
は、ドライブインターフェース制御回路１２０〜１２２
を通してバッファ回路９０〜９２に転送される。次い
で、マイクロプロセッサ制御回路１５０によってバッフ
ァ制御回路１００内におけるバッファ回路９０〜９２か
らメインメモリ１４０へのパスが排他的に１つ決定され
る。そして、この決定されたパスを経て、バッファ回路
９０〜９２からバッファ制御回路１００を経てメインメ
モリ１４０にデータが転送される動作、つまりリード動
作が行われる。
ターフェース１３０〜１３２から取り入れられたデータ
は、ドライブインターフェース制御回路１２０〜１２２
を通してバッファ回路９０〜９２に転送される。次い
で、マイクロプロセッサ制御回路１５０によってバッフ
ァ制御回路１００内におけるバッファ回路９０〜９２か
らメインメモリ１４０へのパスが排他的に１つ決定され
る。そして、この決定されたパスを経て、バッファ回路
９０〜９２からバッファ制御回路１００を経てメインメ
モリ１４０にデータが転送される動作、つまりリード動
作が行われる。
【００２１】またこの逆方向の動作により、メインメモ
リ１４０からドライブインターフェース１３０〜１３２
にデータが転送される動作、つまりライト動作が行われ
る。これらの動作を纏めて通常動作（２）と称する。
リ１４０からドライブインターフェース１３０〜１３２
にデータが転送される動作、つまりライト動作が行われ
る。これらの動作を纏めて通常動作（２）と称する。
【００２２】上記の通常動作（１）、（２）を利用し、
かつ診断モード回路１６０を加えることにより、図４に
示したデータ流れとなる。アレイデータ制御回路７０の
制御によっては、必要としないアレイデータパス８０、
８１、９２のいずれかもある。その場合、ライト動作時
はバッファ回路から不定データを送出し、リード動作時
にはバッファ回路にてデータを消滅させる。次に、診断
データのリード動作およびライト動作について詳細に説
明する。
かつ診断モード回路１６０を加えることにより、図４に
示したデータ流れとなる。アレイデータ制御回路７０の
制御によっては、必要としないアレイデータパス８０、
８１、９２のいずれかもある。その場合、ライト動作時
はバッファ回路から不定データを送出し、リード動作時
にはバッファ回路にてデータを消滅させる。次に、診断
データのリード動作およびライト動作について詳細に説
明する。
【００２３】まず、キャッシュメモリ４０からメインメ
モリ１４０へのライト動作について、例えばＲＡＩＤ−
Ｉを例にとって、説明する。図５に示したように、マイ
クロプロセッサ制御回路１５０により、診断モード回路
の診断モードについて説明する。次いで、マイクロプロ
セッサ制御回路１５０により、キャッシュメモリ４０に
診断用のデータを書き込む。通常動作（１）のライト動
作、通常動作（２）のリード動作の設定を行う。
モリ１４０へのライト動作について、例えばＲＡＩＤ−
Ｉを例にとって、説明する。図５に示したように、マイ
クロプロセッサ制御回路１５０により、診断モード回路
の診断モードについて説明する。次いで、マイクロプロ
セッサ制御回路１５０により、キャッシュメモリ４０に
診断用のデータを書き込む。通常動作（１）のライト動
作、通常動作（２）のリード動作の設定を行う。
【００２４】キャッシュメモリ４０からバッファ回路ま
では通常動作（１）が行われる。キャッシュメモリ４０
からのデータは、アレイデータパス制御回路７０によ
り、各アレイデータパス８０、８１に同じデータを転送
する。各バッファ回路９０、９１まで来たデータは、診
断モード回路１６０およびバッファ制御回路１００によ
り、所定の単位のデータ転送をする度にバッファ回路９
０〜９２を切り換え、メインメモリ１４０に転送する。
このとき、第２のバッファ回路９２からのデータは、不
定データとなる。ここで、不定データは無視し、メイン
メモリ１４０にＲＡＩＤ−１のプロトコルにあったデー
タが転送されていれば、ハードウェアは正常に動作して
いるといえる。
では通常動作（１）が行われる。キャッシュメモリ４０
からのデータは、アレイデータパス制御回路７０によ
り、各アレイデータパス８０、８１に同じデータを転送
する。各バッファ回路９０、９１まで来たデータは、診
断モード回路１６０およびバッファ制御回路１００によ
り、所定の単位のデータ転送をする度にバッファ回路９
０〜９２を切り換え、メインメモリ１４０に転送する。
このとき、第２のバッファ回路９２からのデータは、不
定データとなる。ここで、不定データは無視し、メイン
メモリ１４０にＲＡＩＤ−１のプロトコルにあったデー
タが転送されていれば、ハードウェアは正常に動作して
いるといえる。
【００２５】次に、メインメモリ１４０からキャッシュ
メモリ４０へのリード動作について、例えばＲＡＩＤ−
３を例にとって説明する。まず、メインメモリ１４０上
にＲＡＩＤ−３にあった診断用データを作成しておく。
次に、マイクロプロセッサ制御回路１５０により、診断
モード回路１６０の設定を行う。メインメモリ１４０か
らのデータは、診断モード回路１６０およびバッファ制
御回路１００により、バッファ回路９０〜９２に所定単
位のデータ転送が行われる毎に、バッファ回路９０〜９
２の切り換えが行われる。転送されたデータがバッファ
回路９０〜９２まで来たならば、以後は通常動作（１）
が行われる。
メモリ４０へのリード動作について、例えばＲＡＩＤ−
３を例にとって説明する。まず、メインメモリ１４０上
にＲＡＩＤ−３にあった診断用データを作成しておく。
次に、マイクロプロセッサ制御回路１５０により、診断
モード回路１６０の設定を行う。メインメモリ１４０か
らのデータは、診断モード回路１６０およびバッファ制
御回路１００により、バッファ回路９０〜９２に所定単
位のデータ転送が行われる毎に、バッファ回路９０〜９
２の切り換えが行われる。転送されたデータがバッファ
回路９０〜９２まで来たならば、以後は通常動作（１）
が行われる。
【００２６】そして、アレイデータパス制御回路７０で
パリティエラーが発生せず、キャッシュメモリ４０にＲ
ＡＩＤ−３のプロトコルにあったデータが転送されてい
れば、ハードウェアは正常に動作しているといえる。こ
のようにして、どのデータを送ればどのデータが転送さ
れることが把握することにより、どのＲＡＩＤについて
も診断を行うことができる。
パリティエラーが発生せず、キャッシュメモリ４０にＲ
ＡＩＤ−３のプロトコルにあったデータが転送されてい
れば、ハードウェアは正常に動作しているといえる。こ
のようにして、どのデータを送ればどのデータが転送さ
れることが把握することにより、どのＲＡＩＤについて
も診断を行うことができる。
【００２７】このように、本実施形態においては、キャ
ッシュメモリ４０とメインメモリ１４０との間のデータ
転送によりデータパスの診断を行う構成なので、診断デ
ータ量および診断データパスからみて、通常のディスク
アレイにより近い形態での電源オン状態での診断また
は、一定間隔におけるオンライン診断が実行可能にな
る。
ッシュメモリ４０とメインメモリ１４０との間のデータ
転送によりデータパスの診断を行う構成なので、診断デ
ータ量および診断データパスからみて、通常のディスク
アレイにより近い形態での電源オン状態での診断また
は、一定間隔におけるオンライン診断が実行可能にな
る。
【発明の効果】以上の通り、本発明によれば、ディスク
アレイ装置を構成するハードウェア、特にそのデータパ
スの診断を行うことが可能なディスクアレイ装置を提供
することができる。
アレイ装置を構成するハードウェア、特にそのデータパ
スの診断を行うことが可能なディスクアレイ装置を提供
することができる。
【図１】本発明の一実施形態であるディスクアレイ装置
のブロック構成図。
のブロック構成図。
【図２】図１の構成のディスクアレイ装置における通常
動作時のデータの流れを示した説明図。
動作時のデータの流れを示した説明図。
【図３】図１の構成のディスクアレイ装置における通常
動作時のデータの流れを示した説明図。
動作時のデータの流れを示した説明図。
【図４】図１の構成のディスクアレイ装置における診断
モード時のデータの流れを示した説明図。
モード時のデータの流れを示した説明図。
【図５】図１の構成のディスクアレイ装置における診断
モードの際のライト動作の説明図。
モードの際のライト動作の説明図。
【図６】図１の構成のディスクアレイ装置における診断
モードの際のリード動作の説明図。
モードの際のリード動作の説明図。
１０ ホストインターフェース ２０ ホストインターフェース制御回路 ３０ ホストデータバス ４０ キャッシュメモリ ５０ メモリアクセル制御回路 ６０ ホストアレイデータバス ７０ アレイデータパス制御回路 ８０〜８２ アレイデータパス ９０〜９２ バッファメモリ回路 １００ バッファ制御回路 １１０〜１１２ ドライブデータパス １２０〜１２２ ドライブインターフェース制御回路 １３０〜１３２ ドライブインターフェース １４０ メインメモリ １５０ マイクロプロセッサ制御回路 １６０ 診断モード回路
Claims (3)
- 【請求項１】 複数の二次記憶装置を並列接続して構成
されるディスクアレイ装置において、 前記複数の二次記憶装置にそれぞれ接続された複数のド
ライブインターフェース制御回路と、 前記複数のドライブインターフェース制御回路にそれぞ
れ接続された複数のバッファ回路と、 前記複数のバッファ回路との間で並列データと直列デー
タとのデータ変換を実行するアレイデータパス制御回路
と、 前記複数のバッファ回路との間で並列データと直列デー
タとのデータ変換を実行するバッファ制御回路と、 前記アレイデータパス制御回路、前記バッファメモリ制
御回路、前記複数のドライブインターフェース制御回
路、並びに前記複数のバッファ回路を制御する制御部と
を備え、 前記制御部は、データパスの診断モード時には、前記ア
レイデータパス制御回路と前記バッファ制御回路との間
で複数のバッファ回路を介してデータ転送を行うことを
特徴とするディスクアレイ装置。 - 【請求項２】 前記メモリアクセス制御回路には第１の
一次記憶装置が接続されており、前記バッファ回路には
第２の一次記憶装置が接続されており、前記診断モード
時におけるデータの転送が、前記第１および第２の一次
記憶装置の間で行われることを特徴とする請求項１記載
のディスクアレイ装置。 - 【請求項３】 前記診断モード時において、前記バッフ
ァ制御回路は、所定の単位のデータの転送毎に前記複数
のバッファ回路を所定の順番で切り換えることを特徴と
する請求項１または記載のディスクアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7179274A JPH0934653A (ja) | 1995-07-14 | 1995-07-14 | ディスクアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7179274A JPH0934653A (ja) | 1995-07-14 | 1995-07-14 | ディスクアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934653A true JPH0934653A (ja) | 1997-02-07 |
Family
ID=16062982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7179274A Pending JPH0934653A (ja) | 1995-07-14 | 1995-07-14 | ディスクアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280485B2 (en) | 2001-06-14 | 2007-10-09 | Nec Corporation | Method and apparatus for diagnosing FC-AL system link |
| JP2011113232A (ja) * | 2009-11-26 | 2011-06-09 | Nec Corp | ディスクエンクロージャ及びストレージシステムの制御方法 |
-
1995
- 1995-07-14 JP JP7179274A patent/JPH0934653A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280485B2 (en) | 2001-06-14 | 2007-10-09 | Nec Corporation | Method and apparatus for diagnosing FC-AL system link |
| JP2011113232A (ja) * | 2009-11-26 | 2011-06-09 | Nec Corp | ディスクエンクロージャ及びストレージシステムの制御方法 |
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