JPH09326335A - 複合素子 - Google Patents
複合素子Info
- Publication number
- JPH09326335A JPH09326335A JP14327596A JP14327596A JPH09326335A JP H09326335 A JPH09326335 A JP H09326335A JP 14327596 A JP14327596 A JP 14327596A JP 14327596 A JP14327596 A JP 14327596A JP H09326335 A JPH09326335 A JP H09326335A
- Authority
- JP
- Japan
- Prior art keywords
- thermistor
- composite element
- capacitor
- layers
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Filters And Equalizers (AREA)
Abstract
(57)【要約】
【課題】小さい実装面積で所望の電気特性を有し、コス
ト低減化が図られた複合素子を提供する。 【解決手段】誘電性及びサーミスタ性を有するセラミッ
ク素体１１の内部に、内部電極１２を３層積層した。
ト低減化が図られた複合素子を提供する。 【解決手段】誘電性及びサーミスタ性を有するセラミッ
ク素体１１の内部に、内部電極１２を３層積層した。
Description
【０００１】
【発明の属する技術分野】本発明は、サーミスタとコン
デンサを有する複合素子に関する。
デンサを有する複合素子に関する。
【０００２】
【従来の技術】従来より、温度補償型水晶発振器などの
温度補償回路として、サーミスタとコンデンサとからな
る並列回路が用いられている。この温度補償型水晶発振
器を製造するにあたり、並列回路を構成するサーミスタ
とコンデンサは、他の複数の電子部品とともに同一基板
上にフローはんだ付け、あるいはリフローはんだ付けに
より実装される。
温度補償回路として、サーミスタとコンデンサとからな
る並列回路が用いられている。この温度補償型水晶発振
器を製造するにあたり、並列回路を構成するサーミスタ
とコンデンサは、他の複数の電子部品とともに同一基板
上にフローはんだ付け、あるいはリフローはんだ付けに
より実装される。
【０００３】
【発明が解決しようとする課題】ところが、サーミスタ
やコンデンサ等の複数の電子部品を同一基板上に実装す
ると、必然的に実装面積が増大して温度補償型発振器の
小型化が困難になるとともに、コストもアップするとい
う問題がある。この問題を解決する一手法として、サー
ミスタ素子とコンデンサ素子が一体化された複合素子を
製造することが考えられる。ところが、複合素子は、一
般に、異種の材料どうしを同時に焼結して製造するた
め、それら異種の材料どうしの焼結収縮率の差により、
製造された複合素子の寸法が不均一になり、所望の電気
特性や寸法を得ることは困難であるという問題がある。
また、異種の材料どうしを同時焼結するにあたり、これ
ら異種の材料それぞれの焼結温度を一致させることが必
要であるが、焼結温度を一致させるためには、使用され
る材料が限定されるため、複合素子の設計が困難である
という問題がある。
やコンデンサ等の複数の電子部品を同一基板上に実装す
ると、必然的に実装面積が増大して温度補償型発振器の
小型化が困難になるとともに、コストもアップするとい
う問題がある。この問題を解決する一手法として、サー
ミスタ素子とコンデンサ素子が一体化された複合素子を
製造することが考えられる。ところが、複合素子は、一
般に、異種の材料どうしを同時に焼結して製造するた
め、それら異種の材料どうしの焼結収縮率の差により、
製造された複合素子の寸法が不均一になり、所望の電気
特性や寸法を得ることは困難であるという問題がある。
また、異種の材料どうしを同時焼結するにあたり、これ
ら異種の材料それぞれの焼結温度を一致させることが必
要であるが、焼結温度を一致させるためには、使用され
る材料が限定されるため、複合素子の設計が困難である
という問題がある。
【０００４】本発明は、上記事情に鑑み、小さい実装面
積で所望の電気特性を有し、コストの低減化が図られた
複合素子を提供することを目的とする。
積で所望の電気特性を有し、コストの低減化が図られた
複合素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成する本発
明の複合素子は、誘電性及びサーミスタ性を有するセラ
ミック層を間に挟んだ電極層が複数積層されてなること
を特徴とする。ここで、上記セラミック素体が、Ｍｎ−
Ｃｏ−Ｃｕ系、Ｍｎ−Ｃｏ−Ｆｅ系、およびＭｎ−Ｃｏ
−Ａｌ系の中から選択された少なくとも一つの系からな
ることが効果的である。
明の複合素子は、誘電性及びサーミスタ性を有するセラ
ミック層を間に挟んだ電極層が複数積層されてなること
を特徴とする。ここで、上記セラミック素体が、Ｍｎ−
Ｃｏ−Ｃｕ系、Ｍｎ−Ｃｏ−Ｆｅ系、およびＭｎ−Ｃｏ
−Ａｌ系の中から選択された少なくとも一つの系からな
ることが効果的である。
【０００６】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の一実施形態の複合素子の断
面図（ａ）、およびその複合素子の内部に形成された内
部電極（ｂ）である。図１（ａ）に示すセラミック素体
１１は、誘電性およびサーミスタ性を有する。このセラ
ミック素体１１の内部に、図１（ｂ）に示す矩形状の内
部電極１２が３層積層されている。またセラミック素体
１１の両端部に端子電極１３，１４が形成されている。
このように本実施形態の複合素子１０では、誘電性とサ
ーミスタ性とを有するセラミック素体１１の内部に３層
の内部電極１２が形成された積層構造であるため、所望
の容量値を有するコンデンサ、および所望の抵抗値を有
するサーミスタを得ることができる。また本実施形態の
複合素子１０は、単体の素子でコンデンサとサーミスタ
を有するものであるため、小さい実装面積でコストの低
減化が図られる。従って、この複合素子１０を、サーミ
スタとコンデンサから構成される温度補償回路等に適用
すると、その温度補償回路等の小型化が図られる。特
に、小型化が要求されている、温度補償回路を有する温
度補償型水晶発振器に本実施形態の複合素子１０は有用
である。
説明する。図１は、本発明の一実施形態の複合素子の断
面図（ａ）、およびその複合素子の内部に形成された内
部電極（ｂ）である。図１（ａ）に示すセラミック素体
１１は、誘電性およびサーミスタ性を有する。このセラ
ミック素体１１の内部に、図１（ｂ）に示す矩形状の内
部電極１２が３層積層されている。またセラミック素体
１１の両端部に端子電極１３，１４が形成されている。
このように本実施形態の複合素子１０では、誘電性とサ
ーミスタ性とを有するセラミック素体１１の内部に３層
の内部電極１２が形成された積層構造であるため、所望
の容量値を有するコンデンサ、および所望の抵抗値を有
するサーミスタを得ることができる。また本実施形態の
複合素子１０は、単体の素子でコンデンサとサーミスタ
を有するものであるため、小さい実装面積でコストの低
減化が図られる。従って、この複合素子１０を、サーミ
スタとコンデンサから構成される温度補償回路等に適用
すると、その温度補償回路等の小型化が図られる。特
に、小型化が要求されている、温度補償回路を有する温
度補償型水晶発振器に本実施形態の複合素子１０は有用
である。
【０００７】
【実施例】以下、本発明の複合素子の実施例について説
明する。先ず、実施例１について説明する。ここでは説
明を容易にするために項目番号（１）〜（５）を記載し
て説明する。 （１）市販の炭酸マンガン、炭酸コバルト、酸化銅を出
発原料とし、これら出発原料の金属原子比が所定の割合
（Ｍｎ：ＣＯ：Ｃｕ＝３５．４：６４．２：０．４）に
なるように出発原料を秤量した。次に、これら秤量した
出発原料をボールミルで１６時間均一に混合し、その
後、脱水し乾燥した。次に、この混合物を大気圧下で９
００℃の温度で２時間仮焼した。次に、この仮焼物を再
びボールミルで粉砕し、その後、脱水し乾燥して粉砕物
を得た。次に、この粉砕物に有機系溶剤及び結合剤等を
加え、スリップキャスティング法により厚さ４０μｍの
グリーンシートを作製した。
明する。先ず、実施例１について説明する。ここでは説
明を容易にするために項目番号（１）〜（５）を記載し
て説明する。 （１）市販の炭酸マンガン、炭酸コバルト、酸化銅を出
発原料とし、これら出発原料の金属原子比が所定の割合
（Ｍｎ：ＣＯ：Ｃｕ＝３５．４：６４．２：０．４）に
なるように出発原料を秤量した。次に、これら秤量した
出発原料をボールミルで１６時間均一に混合し、その
後、脱水し乾燥した。次に、この混合物を大気圧下で９
００℃の温度で２時間仮焼した。次に、この仮焼物を再
びボールミルで粉砕し、その後、脱水し乾燥して粉砕物
を得た。次に、この粉砕物に有機系溶剤及び結合剤等を
加え、スリップキャスティング法により厚さ４０μｍの
グリーンシートを作製した。
【０００８】（２）（１）で作製したグリーンシート上
に、印刷法により、図１（ｂ）に示すような矩形状の内
部電極１２を形成し、さらに図１（ａ）に示すような断
面構造になるようにグリーンシートを２０枚重ねて厚さ
０．８ｍｍの積層体を作製した。尚、電極材料には、Ｄ
ｅｇｕｓｓａ社製のＡｇ／Ｐｄ（７０／３０）Ｉｎｔｅ
ｒｅｌｅｃｔｒｏｄｅ電極材料を用いた。
に、印刷法により、図１（ｂ）に示すような矩形状の内
部電極１２を形成し、さらに図１（ａ）に示すような断
面構造になるようにグリーンシートを２０枚重ねて厚さ
０．８ｍｍの積層体を作製した。尚、電極材料には、Ｄ
ｅｇｕｓｓａ社製のＡｇ／Ｐｄ（７０／３０）Ｉｎｔｅ
ｒｅｌｅｃｔｒｏｄｅ電極材料を用いた。
【０００９】（３）（２）で作製した積層体を、１．５
５ｍｍ×０．７５ｍｍの寸法に切断し、チップ状に加工
した。その後、大気圧下で１０８５℃の温度で２時間焼
成した。 （４）チップ状の焼成体をバレル研磨法にて面取り処理
を行い、チップ状のセラミック素体を得た。
５ｍｍ×０．７５ｍｍの寸法に切断し、チップ状に加工
した。その後、大気圧下で１０８５℃の温度で２時間焼
成した。 （４）チップ状の焼成体をバレル研磨法にて面取り処理
を行い、チップ状のセラミック素体を得た。
【００１０】（５）チップ状のセラミック素体の両端部
にディッピング法により端子電極１３，１４（Ａｇ／Ｐ
ｄ）を形成し、焼成した。このようにして複合素子（積
層型ＣＲ複合素子）を製造した。 （６）（１）〜（５）の製造工程により得られた複合素
子のサンプルＡ，Ｂの直流抵抗値と容量値とを測定し
た。その結果を表１に示す。
にディッピング法により端子電極１３，１４（Ａｇ／Ｐ
ｄ）を形成し、焼成した。このようにして複合素子（積
層型ＣＲ複合素子）を製造した。 （６）（１）〜（５）の製造工程により得られた複合素
子のサンプルＡ，Ｂの直流抵抗値と容量値とを測定し
た。その結果を表１に示す。
【００１１】
【表１】
【００１２】尚、表１に示す直流抵抗の測定は２５℃の
温度で行ない、容量の測定は１０ＭＨｚの周波数で行な
った。表１に示すように、サンプルＡ，Ｂの内部に形成
された内部電極の層数に応じた直流抵抗値及び容量値が
得られた。これらサンプルＡ，Ｂは、サーミスタとコン
デンサとからなる並列回路と等価な特性を有することが
確認できた。
温度で行ない、容量の測定は１０ＭＨｚの周波数で行な
った。表１に示すように、サンプルＡ，Ｂの内部に形成
された内部電極の層数に応じた直流抵抗値及び容量値が
得られた。これらサンプルＡ，Ｂは、サーミスタとコン
デンサとからなる並列回路と等価な特性を有することが
確認できた。
【００１３】図２は、複合素子の直流抵抗と容量とを示
したグラフであり、容量の測定は１０ＭＨｚの周波数で
行なった。図２に示す複数のプロットは、複合素子それ
ぞれが有する直流抵抗値と容量値とを示したものであ
る。複数のプロットのうちのプロットａ，ｂは、それぞ
れ、表１に示すサンプルＡ，Ｂの直流抵抗値及び容量値
を示している。これら複合素子はサーミスタとコンデン
サとからなる並列回路と等価な特性を有することが確認
できた。
したグラフであり、容量の測定は１０ＭＨｚの周波数で
行なった。図２に示す複数のプロットは、複合素子それ
ぞれが有する直流抵抗値と容量値とを示したものであ
る。複数のプロットのうちのプロットａ，ｂは、それぞ
れ、表１に示すサンプルＡ，Ｂの直流抵抗値及び容量値
を示している。これら複合素子はサーミスタとコンデン
サとからなる並列回路と等価な特性を有することが確認
できた。
【００１４】このように、出発原料の組成比、内部電極
材料、内部電極の形状、内部電極の層数を調整すること
によって所望の直流抵抗値及び所望の容量値を有する複
合素子を得ることができる。次に、実施例２について説
明する。先ず、実施例１で記載した項目番号（１）〜
（４）による方法を用いてチップ状のセラミック素体を
作製した。
材料、内部電極の形状、内部電極の層数を調整すること
によって所望の直流抵抗値及び所望の容量値を有する複
合素子を得ることができる。次に、実施例２について説
明する。先ず、実施例１で記載した項目番号（１）〜
（４）による方法を用いてチップ状のセラミック素体を
作製した。
【００１５】（５）得られたセラミック素体にスパッタ
リング法により約２μｍの厚さのＳｉＯ2 −Ｂ2 Ｏ3 −
ＰｂＯ系ガラス膜を形成した。 （６）チップ状のサーミスタ素子の両端部にディッピン
グ法により端子電極（Ａｇ，Ｄｕｐｏｎ社製１１７６
Ｊ）を形成し、焼成した。次に、電解バレル法で電極層
の表面に厚さ２〜５μｍのＮｉめっき層を形成し、その
上に厚さ３〜７μｍのはんだめっき層を形成した。この
ようにして複合素子を製造した。製造された複合素子
は、サーミスタとコンデンサとからなる並列回路と等価
な特性を有することが確認できた。
リング法により約２μｍの厚さのＳｉＯ2 −Ｂ2 Ｏ3 −
ＰｂＯ系ガラス膜を形成した。 （６）チップ状のサーミスタ素子の両端部にディッピン
グ法により端子電極（Ａｇ，Ｄｕｐｏｎ社製１１７６
Ｊ）を形成し、焼成した。次に、電解バレル法で電極層
の表面に厚さ２〜５μｍのＮｉめっき層を形成し、その
上に厚さ３〜７μｍのはんだめっき層を形成した。この
ようにして複合素子を製造した。製造された複合素子
は、サーミスタとコンデンサとからなる並列回路と等価
な特性を有することが確認できた。
【００１６】尚、実施例１，２においては、複合素子を
製造する際に量産性の高いシート製造法を用いたので、
低コストで複合素子を製造することができた。
製造する際に量産性の高いシート製造法を用いたので、
低コストで複合素子を製造することができた。
【００１７】
【発明の効果】以上説明したように、本発明の複合素子
では、誘電性及びサーミスタ性を有するセラミック層を
間に挟んだ電極層が複数積層されたものであるため、所
望の抵抗値及び容量値を同時に得ることができる。従っ
て小型化及びコストの低減化が図られる。
では、誘電性及びサーミスタ性を有するセラミック層を
間に挟んだ電極層が複数積層されたものであるため、所
望の抵抗値及び容量値を同時に得ることができる。従っ
て小型化及びコストの低減化が図られる。
【００１８】また、本発明の複合素子は、サーミスタと
コンデンサとからなる並列回路と等価な特性を有するも
のであるため、サーミスタとコンデンサから構成される
温度補償回路等に適用すると、その温度補償回路等の小
型化が図られる。特に、小型化が要求されている、温度
補償回路を有する温度補償型水晶発振器に本発明の複合
素子は有用である。
コンデンサとからなる並列回路と等価な特性を有するも
のであるため、サーミスタとコンデンサから構成される
温度補償回路等に適用すると、その温度補償回路等の小
型化が図られる。特に、小型化が要求されている、温度
補償回路を有する温度補償型水晶発振器に本発明の複合
素子は有用である。
【００１９】さらに、量産性の高いシート製造法を用い
て製造すると、低コストで製造することができるため、
一層のコストの低減化が図られる。
て製造すると、低コストで製造することができるため、
一層のコストの低減化が図られる。
【図１】本発明の一実施形態の複合素子の断面図
（ａ）、およびその複合素子の内部に形成された内部電
極（ｂ）である。
（ａ）、およびその複合素子の内部に形成された内部電
極（ｂ）である。
【図２】複合素子の直流抵抗と容量とを示したグラフで
ある。
ある。
１０ 複合素子 １１ セラミック素体 １２ 内部電極 １３，１４ 端子電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 保隆 埼玉県秩父郡横瀬町大字横瀬2270番地 三 菱マテリアル株式会社電子技術研究所内 (72)発明者 中島 弘明 埼玉県秩父郡横瀬町大字横瀬2270番地 三 菱マテリアル株式会社電子技術研究所内
Claims (2)
- 【請求項１】 誘電性及びサーミスタ性を有するセラミ
ック層を間に挟んだ電極層が複数積層されてなることを
特徴とする複合素子。 - 【請求項２】 前記セラミック素体が、Ｍｎ−Ｃｏ−Ｃ
ｕ系、Ｍｎ−Ｃｏ−Ｆｅ系、およびＭｎ−Ｃｏ−Ａｌ系
の中から選択された少なくとも一つの系からなることを
特徴とする請求項１記載の複合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14327596A JPH09326335A (ja) | 1996-06-05 | 1996-06-05 | 複合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14327596A JPH09326335A (ja) | 1996-06-05 | 1996-06-05 | 複合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326335A true JPH09326335A (ja) | 1997-12-16 |
Family
ID=15334965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14327596A Pending JPH09326335A (ja) | 1996-06-05 | 1996-06-05 | 複合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09326335A (ja) |
-
1996
- 1996-06-05 JP JP14327596A patent/JPH09326335A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020319 |