JPH09321104A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09321104A JPH09321104A JP8137162A JP13716296A JPH09321104A JP H09321104 A JPH09321104 A JP H09321104A JP 8137162 A JP8137162 A JP 8137162A JP 13716296 A JP13716296 A JP 13716296A JP H09321104 A JPH09321104 A JP H09321104A
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- pads
- integrated circuit
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】ＴＥＧパターン領域を必要とする為、集積度が
向上しない。 【解決手段】ボンディング用パッド１を内部配線２に接
続する面積の大きい主パッド１Ａと、この主パッド１Ａ
と電気的に分離された副パッド１Ｂとから構成し、テス
ト用トランジスタ１０Ａをボンディング用パッドの下部
に形成し、その入出力部を主パッド１Ａ又は副パッド１
Ｂに接続する。
向上しない。 【解決手段】ボンディング用パッド１を内部配線２に接
続する面積の大きい主パッド１Ａと、この主パッド１Ａ
と電気的に分離された副パッド１Ｂとから構成し、テス
ト用トランジスタ１０Ａをボンディング用パッドの下部
に形成し、その入出力部を主パッド１Ａ又は副パッド１
Ｂに接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にテスト用素子を有する半導体集積回路に関す
る。
し、特にテスト用素子を有する半導体集積回路に関す
る。
【０００２】
【従来の技術】一般に半導体集積回路においては、図４
に示されているように、各半導体チップ中に形成される
個々の各半導体素子の電気的特性をモニタするために、
それぞれの各半導体チップ毎に、ＴＥＧ（テスト・エレ
メント・グループ）パターン領域２０を配置し、ＴＥＧ
パターン領域２０内にモニタ装置用素子構造を組み込む
のが通常の態様である（例えば特開平４−３６５３４７
号公報）。ここで、図４中、符号２２は半導体チップ中
に形成される各素子と同じ構造のテスト用トランジスタ
を示しており、この場合は、３端子を有するトランジス
タである。また、２１はテスト用トランジスタ２２に対
し、ポリシリコン配線２３により接続されて電極となる
アルミパッドであり、これらの各アルミパッド２１に
は、評価装置、いわゆるテスター（図示省略）の端子に
接続された検出針を接触させ得るようになっている。
又、このＴＥＧパターン領域を小さくする為に、アルミ
パッド２１の下層側にテスト用トランジスタや配線を形
成することも同公報内に提案されている。
に示されているように、各半導体チップ中に形成される
個々の各半導体素子の電気的特性をモニタするために、
それぞれの各半導体チップ毎に、ＴＥＧ（テスト・エレ
メント・グループ）パターン領域２０を配置し、ＴＥＧ
パターン領域２０内にモニタ装置用素子構造を組み込む
のが通常の態様である（例えば特開平４−３６５３４７
号公報）。ここで、図４中、符号２２は半導体チップ中
に形成される各素子と同じ構造のテスト用トランジスタ
を示しており、この場合は、３端子を有するトランジス
タである。また、２１はテスト用トランジスタ２２に対
し、ポリシリコン配線２３により接続されて電極となる
アルミパッドであり、これらの各アルミパッド２１に
は、評価装置、いわゆるテスター（図示省略）の端子に
接続された検出針を接触させ得るようになっている。
又、このＴＥＧパターン領域を小さくする為に、アルミ
パッド２１の下層側にテスト用トランジスタや配線を形
成することも同公報内に提案されている。
【０００３】パッドの下層を利用するものとしては、特
開昭６０−２４６６６８号公報に記載されているよう
に、外部リード取出しパッドの下層領域にダイオードま
たはダイオードと抵抗体からなる入出力保護回路を形成
し、チップサイズの縮小化をはかっている例もある。
開昭６０−２４６６６８号公報に記載されているよう
に、外部リード取出しパッドの下層領域にダイオードま
たはダイオードと抵抗体からなる入出力保護回路を形成
し、チップサイズの縮小化をはかっている例もある。
【０００４】
【発明が解決しようとする課題】上述した従来のＴＥＧ
パターン領域内にモニタ装置用素子構造を組み込む場
合、ＴＥＧパターン領域の占有面積の微細化、ひいては
縮小化が極めて困難であるという問題点がある。その理
由は、モニタ装置用素子の各素子を限りなく小さくした
としても、電極となるアルミパッドの面積はある一定以
上の大きさとなり、必らずＴＥＧパターン領域を必要と
するからである。
パターン領域内にモニタ装置用素子構造を組み込む場
合、ＴＥＧパターン領域の占有面積の微細化、ひいては
縮小化が極めて困難であるという問題点がある。その理
由は、モニタ装置用素子の各素子を限りなく小さくした
としても、電極となるアルミパッドの面積はある一定以
上の大きさとなり、必らずＴＥＧパターン領域を必要と
するからである。
【０００５】又外部接続リード取り出しパッドの直下に
ダイオードと抵抗体からなる入出力保護回路を形成し、
外部接続リード取り出しパッド直下の空間領域を実用領
域とする場合、実使用時に正常動作しない場合があると
いう問題点がある。その理由は、外部接続リード取り出
しパッド直下に配置されるのは本パターンの一部であ
り、ワイヤーのボンディングを行った際、保護回路素子
が破壊されてしまう可能性があるからである。
ダイオードと抵抗体からなる入出力保護回路を形成し、
外部接続リード取り出しパッド直下の空間領域を実用領
域とする場合、実使用時に正常動作しない場合があると
いう問題点がある。その理由は、外部接続リード取り出
しパッド直下に配置されるのは本パターンの一部であ
り、ワイヤーのボンディングを行った際、保護回路素子
が破壊されてしまう可能性があるからである。
【０００６】本発明の目的は、ＴＥＧパターン領域を削
除してチップサイズを縮小化し、集積度の向上した半導
体集積回路を提供することにある。
除してチップサイズを縮小化し、集積度の向上した半導
体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に形成された内部配線と、この内部配
線に接続されたボンディング用パッドと、前記半導体基
板上に形成されたテスト用素子とを有する半導体集積回
路において、前記パッドは前記内部配線に接続する主パ
ッドとこの主パッドから電気的に分離された副パッドと
から構成されると共に、前記テスト用素子は前記パッド
の下部又は前記パッド間の下部に形成されその入出力部
は前記主パッド又は前記副パッドにそれぞれ接続されて
いることを特徴とするものである。
は、半導体基板上に形成された内部配線と、この内部配
線に接続されたボンディング用パッドと、前記半導体基
板上に形成されたテスト用素子とを有する半導体集積回
路において、前記パッドは前記内部配線に接続する主パ
ッドとこの主パッドから電気的に分離された副パッドと
から構成されると共に、前記テスト用素子は前記パッド
の下部又は前記パッド間の下部に形成されその入出力部
は前記主パッド又は前記副パッドにそれぞれ接続されて
いることを特徴とするものである。
【０００８】
【作用】分割したボンディング用のパッドの直下または
分割したパッド間の空間領域をＴＥＧパターン領域とし
ているため、事実上ＴＥＧパターンのみの領域が削除で
き、なおかつＴＥＧパターンは実使用時には不要となる
ため、ワイヤーのボンディングを行った際のテスト用素
子の破壊等の影響は無視することができる。
分割したパッド間の空間領域をＴＥＧパターン領域とし
ているため、事実上ＴＥＧパターンのみの領域が削除で
き、なおかつＴＥＧパターンは実使用時には不要となる
ため、ワイヤーのボンディングを行った際のテスト用素
子の破壊等の影響は無視することができる。
【０００９】また、ボンディングを行いテスト素子が破
壊されずに残った場合には、テスト用素子の端子同士の
ショートあるいは端子のオープンが考えられるが、テス
ト用素子としては動作的に機能しないため、この場合も
他への影響は無視することができる。
壊されずに残った場合には、テスト用素子の端子同士の
ショートあるいは端子のオープンが考えられるが、テス
ト用素子としては動作的に機能しないため、この場合も
他への影響は無視することができる。
【００１０】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ），（ｂ）は本発明の第１の実施
の形態を説明する為のボンディング用パッド近傍の平面
図及びＡ−Ａ線拡大断面図である。
て説明する。図１（ａ），（ｂ）は本発明の第１の実施
の形態を説明する為のボンディング用パッド近傍の平面
図及びＡ−Ａ線拡大断面図である。
【００１１】図１（ａ），（ｂ）を参照すると、シリコ
ン基板３上には、ソース・ドレイン領域４，ゲート電極
５，層間絶縁膜６内に形成されたポリシリコン配線７等
からなるテスト用トランジスタ１０Ａが形成されてお
り、このテスト用トランジスタ１０Ａ上部には、内部配
線２に接続するＡｌからなる大きな主パッド１Ａとこの
主パッド１Ａから分割され電気的に分離された２つの副
パッド１Ｂからなるボンディング用のパッド１が形成さ
れている。そしてこの主パッド１Ａ及び副パッド１Ｂに
はテスト用トランジスタ１０Ａのポリシリコン配線７の
３つの端子が接続されている。
ン基板３上には、ソース・ドレイン領域４，ゲート電極
５，層間絶縁膜６内に形成されたポリシリコン配線７等
からなるテスト用トランジスタ１０Ａが形成されてお
り、このテスト用トランジスタ１０Ａ上部には、内部配
線２に接続するＡｌからなる大きな主パッド１Ａとこの
主パッド１Ａから分割され電気的に分離された２つの副
パッド１Ｂからなるボンディング用のパッド１が形成さ
れている。そしてこの主パッド１Ａ及び副パッド１Ｂに
はテスト用トランジスタ１０Ａのポリシリコン配線７の
３つの端子が接続されている。
【００１２】このように構成された第１の実施の形態に
よれば、テスト用トランジスタ１０Ａを主パッド１Ａ及
び副パッド１Ｂの直下に形成している為、従来各半導体
チップ毎に設けていたＴＥＧパターン領域をなくすこと
ができる。テスト用トランジスタ１０Ａの電気的特性
は、主パッド１Ａ及び２つの副パッド１Ｂにテスターの
検出針を接触させればよい。又、内部配線２に接続され
た主パッド１Ａは大きく形成されている為、ワイヤーを
ボンディングした場合ワイヤーとの接続は確実になされ
る。
よれば、テスト用トランジスタ１０Ａを主パッド１Ａ及
び副パッド１Ｂの直下に形成している為、従来各半導体
チップ毎に設けていたＴＥＧパターン領域をなくすこと
ができる。テスト用トランジスタ１０Ａの電気的特性
は、主パッド１Ａ及び２つの副パッド１Ｂにテスターの
検出針を接触させればよい。又、内部配線２に接続され
た主パッド１Ａは大きく形成されている為、ワイヤーを
ボンディングした場合ワイヤーとの接続は確実になされ
る。
【００１３】図２は本発明の第２の実施の形態を説明す
る為のボンディング用パッド近傍の平面図であり、２端
子を有するテスト用トランジスタをパッドの下部に形成
した場合を示す。
る為のボンディング用パッド近傍の平面図であり、２端
子を有するテスト用トランジスタをパッドの下部に形成
した場合を示す。
【００１４】すなわち、ボンディング用パッド１は面積
の大きな主パッド１Ａと面積の小さい２つの副パッド１
Ｂとから構成され、その下部にテスト用トランジスタ１
０Ｂが形成されている。そしてこのテスト用トランジス
タ１０Ｂの２つの端子はそれぞれ２つの副パッド１Ｂに
接続されている。この第２の実施の形態においてもＴＥ
Ｇパターン領域は不要となる。
の大きな主パッド１Ａと面積の小さい２つの副パッド１
Ｂとから構成され、その下部にテスト用トランジスタ１
０Ｂが形成されている。そしてこのテスト用トランジス
タ１０Ｂの２つの端子はそれぞれ２つの副パッド１Ｂに
接続されている。この第２の実施の形態においてもＴＥ
Ｇパターン領域は不要となる。
【００１５】図３は本発明の第３の実施の形態を説明す
る為のボンディング用パッド近傍の平面図であり、大電
流を考慮して２点ボンディングを行う為に配置した２つ
のパッド間にテスト用トランジスタを形成した場合を示
す。
る為のボンディング用パッド近傍の平面図であり、大電
流を考慮して２点ボンディングを行う為に配置した２つ
のパッド間にテスト用トランジスタを形成した場合を示
す。
【００１６】図３に示すように、内部配線２に接続され
た２つのボンディング用パッド１１，１２は、それぞれ
面積の大きい主パッド１１Ａ，１２Ａと面積の小さい副
パッド１１Ｂ，１２Ｂとに分割されており、ボンディン
グ用パッド１１，１２間の下部にテスト用トランジスタ
１０Ｂが形成されている。そしてこのテスト用トランジ
スタ１０Ｂの２つの端子はそれぞれ副パッド１１Ｂ及び
１２Ｂに接続されている。この第３の実施の形態におい
てもＴＥＧパターン領域は不要となる。
た２つのボンディング用パッド１１，１２は、それぞれ
面積の大きい主パッド１１Ａ，１２Ａと面積の小さい副
パッド１１Ｂ，１２Ｂとに分割されており、ボンディン
グ用パッド１１，１２間の下部にテスト用トランジスタ
１０Ｂが形成されている。そしてこのテスト用トランジ
スタ１０Ｂの２つの端子はそれぞれ副パッド１１Ｂ及び
１２Ｂに接続されている。この第３の実施の形態におい
てもＴＥＧパターン領域は不要となる。
【００１７】尚、上記実施の形態においてはボンディン
グ用パッドを２〜３分割した場合について説明したが、
ワイヤーボンディングに支障のない程度に更に多くの部
分に分割してもよい。
グ用パッドを２〜３分割した場合について説明したが、
ワイヤーボンディングに支障のない程度に更に多くの部
分に分割してもよい。
【００１８】
【発明の効果】以上説明したように本発明は、ボンディ
ング用パッドを電気的に分離された主パッドと副パッド
から構成し、ボンディング用パッドの下部又はボンディ
ング用パッド間の下部にテスト用素子を形成し、このテ
スト用素子の入出力部を主パッド又は副パッドに接続す
ることにより、従来必要であったＴＥＧ用パターン領域
をなくすことができる為、集積度の向上した半導体集積
回路が得られるという効果がある。
ング用パッドを電気的に分離された主パッドと副パッド
から構成し、ボンディング用パッドの下部又はボンディ
ング用パッド間の下部にテスト用素子を形成し、このテ
スト用素子の入出力部を主パッド又は副パッドに接続す
ることにより、従来必要であったＴＥＧ用パターン領域
をなくすことができる為、集積度の向上した半導体集積
回路が得られるという効果がある。
【図１】本発明の第１の実施の形態を説明する為のボン
ディグパッド近傍の平面図及び断面図。
ディグパッド近傍の平面図及び断面図。
【図２】本発明の第２の実施の形態を説明する為のボン
ディグパッド近傍の平面図。
ディグパッド近傍の平面図。
【図３】本発明の第３の実施の形態を説明する為のボン
ディグパッド近傍の平面図。
ディグパッド近傍の平面図。
【図４】従来の半導体装置のＴＥＧパターン領域の平面
図。
図。
１，１１，１２ ボンディング用パッド １Ａ，１１Ａ，１２Ａ 主パッド １Ｂ，１１Ｂ，１２Ｂ 副パッド ２ 内部配線 ３ シリコン基板 ４ ソース・ドレイン領域 ５ ゲート電極 ６ 層間絶縁膜 ７ ポリシリコン配線 １０Ａ，１０Ｂ テスト用トランジスタ ２０ ＴＥＧパターン領域 ２１ アルミパッド ２２ テスト用トランジスタ ２３ ポリシリコン配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 半導体基板上に形成された内部配線と、
この内部配線に接続されたボンディング用パッドと、前
記半導体基板上に形成されたテスト用素子とを有する半
導体集積回路において、前記パッドは前記内部配線に接
続する主パッドとこの主パッドから電気的に分離された
副パッドとから構成されると共に、前記テスト用素子は
前記パッドの下部又は前記パッド間の下部に形成されそ
の入出力部は前記主パッド又は前記副パッドにそれぞれ
接続されていることを特徴とする半導体集積回路。 - 【請求項２】 ボンディング用のパッドは少くともテス
ト用素子の入出力部の端子の数だけに分割されている請
求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13716296A JP3157715B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路 |
| US08/864,852 US5923048A (en) | 1996-05-30 | 1997-05-30 | Semiconductor integrated circuit device with test element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13716296A JP3157715B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321104A true JPH09321104A (ja) | 1997-12-12 |
| JP3157715B2 JP3157715B2 (ja) | 2001-04-16 |
Family
ID=15192276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13716296A Expired - Fee Related JP3157715B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5923048A (ja) |
| JP (1) | JP3157715B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019222A3 (de) * | 1998-09-30 | 2000-06-08 | Siemens Ag | Halbleiterschaltkreis mit integrierter selbsttestschaltung |
| US6555922B1 (en) | 1999-03-18 | 2003-04-29 | Fujitsu Limited | IC bonding pad combined with mark or monitor |
| WO2005071749A1 (en) * | 2004-01-14 | 2005-08-04 | Spansion, Llc | Efficient use of wafer area with device under the pad approach |
| JP2006120962A (ja) * | 2004-10-25 | 2006-05-11 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297517B1 (en) * | 2000-02-28 | 2001-10-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2002319607A (ja) * | 2001-04-19 | 2002-10-31 | Nec Corp | 半導体チップ |
| KR100466984B1 (ko) * | 2002-05-15 | 2005-01-24 | 삼성전자주식회사 | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 |
| JP3940694B2 (ja) * | 2003-04-18 | 2007-07-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US20060151785A1 (en) * | 2005-01-13 | 2006-07-13 | Campbell Robert J | Semiconductor device with split pad design |
| JP2007281136A (ja) * | 2006-04-05 | 2007-10-25 | Toshiba Corp | 半導体基板および基板検査方法 |
| JP4995495B2 (ja) * | 2006-06-16 | 2012-08-08 | セイコーインスツル株式会社 | 半導体装置 |
| US7768268B2 (en) * | 2007-12-27 | 2010-08-03 | Hitachi Global Storage Technologies Netherlands, B.V. | Verification of a ground connection fabrication process for ESD resistors in magnetic heads |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246668A (ja) * | 1984-05-22 | 1985-12-06 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0193158A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | 半導体集積回路 |
| JPH04365347A (ja) * | 1991-06-13 | 1992-12-17 | Mitsubishi Electric Corp | 半導体チップにおけるモニタ装置用素子構造 |
| JPH0621188A (ja) * | 1991-12-13 | 1994-01-28 | Yamaha Corp | 半導体ウェハ |
| JPH05343487A (ja) * | 1992-06-04 | 1993-12-24 | Nec Corp | 半導体集積回路装置 |
| JPH07169807A (ja) * | 1993-12-16 | 1995-07-04 | Nippondenso Co Ltd | 半導体ウェハ |
| JPH07183345A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置 |
| JP2919757B2 (ja) * | 1994-11-14 | 1999-07-19 | ローム株式会社 | 絶縁ゲート型半導体装置 |
-
1996
- 1996-05-30 JP JP13716296A patent/JP3157715B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-30 US US08/864,852 patent/US5923048A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019222A3 (de) * | 1998-09-30 | 2000-06-08 | Siemens Ag | Halbleiterschaltkreis mit integrierter selbsttestschaltung |
| US6555922B1 (en) | 1999-03-18 | 2003-04-29 | Fujitsu Limited | IC bonding pad combined with mark or monitor |
| WO2005071749A1 (en) * | 2004-01-14 | 2005-08-04 | Spansion, Llc | Efficient use of wafer area with device under the pad approach |
| JP2006120962A (ja) * | 2004-10-25 | 2006-05-11 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7768004B2 (en) | 2004-10-25 | 2010-08-03 | Nec Electronics Corporation | Semiconductor device including chips with electrically-isolated test elements and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5923048A (en) | 1999-07-13 |
| JP3157715B2 (ja) | 2001-04-16 |
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