JPH09320455A - 電界放出型カソード - Google Patents
電界放出型カソードInfo
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- JPH09320455A JPH09320455A JP15634496A JP15634496A JPH09320455A JP H09320455 A JPH09320455 A JP H09320455A JP 15634496 A JP15634496 A JP 15634496A JP 15634496 A JP15634496 A JP 15634496A JP H09320455 A JPH09320455 A JP H09320455A
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- emitter
- line
- anode
- emitters
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- Cold Cathode And The Manufacture (AREA)
- Electrodes For Cathode-Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】作成プロセスの不良品への許容度を高める。
【解決手段】アノード１ドット７０に相当する領域内に
２本のカソードラインＡ２０、カソードラインＢ２１を
作成し、両カソードラインＡ，Ｂ上に複数のエミッタ４
０をそれぞれ作成する。カソードラインＢ２１上に形成
したエミッタ４０の一部に不良があるときは、カソード
ラインＢ２１は使用せず、カソードラインＡを使用する
ようにする。
２本のカソードラインＡ２０、カソードラインＢ２１を
作成し、両カソードラインＡ，Ｂ上に複数のエミッタ４
０をそれぞれ作成する。カソードラインＢ２１上に形成
したエミッタ４０の一部に不良があるときは、カソード
ラインＢ２１は使用せず、カソードラインＡを使用する
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、作成プロセスの不
良への許容度を高めることのできる電界放出型カソード
に関するものである。
良への許容度を高めることのできる電界放出型カソード
に関するものである。
【０００２】
【従来の技術】金属または半導体表面の印加電界を１０
9 ［Ｖ／ｍ］程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われる。
これを電界放出（Field Emission）と云い、このような
原理で電子を放出するカソードを電界放出型カソードと
呼んでいる。近年、半導体加工技術を駆使して、ミクロ
ンサイズの電界放出型カソード（以下、ＦＥＣとい
う。）アレーからなる平面状の面放出型のＦＥＣを作る
ことが可能となっている。
9 ［Ｖ／ｍ］程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われる。
これを電界放出（Field Emission）と云い、このような
原理で電子を放出するカソードを電界放出型カソードと
呼んでいる。近年、半導体加工技術を駆使して、ミクロ
ンサイズの電界放出型カソード（以下、ＦＥＣとい
う。）アレーからなる平面状の面放出型のＦＥＣを作る
ことが可能となっている。
【０００３】図４に、その一例であるスピント（Spind
t）型と呼ばれる電界放出型カソードの概略構造を示
す。この図は半導体微細加工技術を用いて作成したＦＥ
Ｃの斜視図を示すものである。この図において、基板Ｓ
上にカソードＫが蒸着等により設けられており、このカ
ソードＫ上にコーン状のエミッタＥが形成されている。
カソードＫ上には、さらに二酸化シリコン（ＳｉＯ2 ）
からなる絶縁層Ｉを介してゲ−トＧＴが設けられてお
り、ゲートＧＴにあけられた丸い穴の中に上記コーン状
のエミッタＥが位置している。すなわち、このコーン状
のエミッタＥの先端部分がゲートＧＴにあけられた穴か
ら臨んでいる。
t）型と呼ばれる電界放出型カソードの概略構造を示
す。この図は半導体微細加工技術を用いて作成したＦＥ
Ｃの斜視図を示すものである。この図において、基板Ｓ
上にカソードＫが蒸着等により設けられており、このカ
ソードＫ上にコーン状のエミッタＥが形成されている。
カソードＫ上には、さらに二酸化シリコン（ＳｉＯ2 ）
からなる絶縁層Ｉを介してゲ−トＧＴが設けられてお
り、ゲートＧＴにあけられた丸い穴の中に上記コーン状
のエミッタＥが位置している。すなわち、このコーン状
のエミッタＥの先端部分がゲートＧＴにあけられた穴か
ら臨んでいる。
【０００４】このコーン状のエミッタのエミッタＥ間の
ピッチは微細加工技術を利用して１０ミクロン以下で作
製することが出来、数万から数１０万個のＦＥＣを１枚
の基板Ｓ上に設けることが出来る。また、ゲートＧＴと
エミッタＥのコーンの先端との距離をサブミクロンとす
ることが出来るため、ゲートＧＴとカソードＫ間とに僅
か数１０ボルトの電圧Ｖgkを印加することにより、電子
をエミッタＥから電界放出することが出来る。さらに、
ゲートＧＴと所定間隔離隔されてアノードＡが配置され
ており、このアノードＡにアノード電圧Ｖａを印加する
ことにより、エミッタＥから放出された電子を捕集して
いる。このアノードＡには図示していないが蛍光体が被
着されており、電子がアノードＡに捕集されると、捕集
された電子により蛍光体が励起されて発光されるように
なる。この発光態様は透明のアノードＡを介して観察さ
れる。
ピッチは微細加工技術を利用して１０ミクロン以下で作
製することが出来、数万から数１０万個のＦＥＣを１枚
の基板Ｓ上に設けることが出来る。また、ゲートＧＴと
エミッタＥのコーンの先端との距離をサブミクロンとす
ることが出来るため、ゲートＧＴとカソードＫ間とに僅
か数１０ボルトの電圧Ｖgkを印加することにより、電子
をエミッタＥから電界放出することが出来る。さらに、
ゲートＧＴと所定間隔離隔されてアノードＡが配置され
ており、このアノードＡにアノード電圧Ｖａを印加する
ことにより、エミッタＥから放出された電子を捕集して
いる。このアノードＡには図示していないが蛍光体が被
着されており、電子がアノードＡに捕集されると、捕集
された電子により蛍光体が励起されて発光されるように
なる。この発光態様は透明のアノードＡを介して観察さ
れる。
【０００５】このように、ＦＥＣは蛍光表示装置に適用
することができ、図４はその１ドットの画素に対応する
構成を示している。なお、ＦＥＣは空間に電子を放出す
ることから、ＦＥＣを適用した蛍光表示装置は真空気密
容器内に収納される。次にＦＥＣを適用した蛍光表示装
置の概略構成を示す斜視図を図５に示す。この図におい
て、１はカソード電極２−１〜２−ｎおよびゲート電極
３−１〜３−ｍが互いに直交するように形成されたカソ
ード基板、２−１〜２−ｎはカソード基板１上に形成さ
れた複数本のストライプ状のカソード電極、３−１〜３
−ｍはカソード電極２の上に二酸化シリコン等の絶縁層
を介して、カソード電極２−１〜２−ｎと直交するよう
形成されたストライプ状のゲート電極、４は電子を電界
放出する図４に示すような電界放出アレー（ＦＥＣアレ
ー）であり、ＦＥＣアレー４を構成する各エミッタは、
ゲート電極３−１〜３−ｍに多数形成された微少な穴の
中に作成されている。
することができ、図４はその１ドットの画素に対応する
構成を示している。なお、ＦＥＣは空間に電子を放出す
ることから、ＦＥＣを適用した蛍光表示装置は真空気密
容器内に収納される。次にＦＥＣを適用した蛍光表示装
置の概略構成を示す斜視図を図５に示す。この図におい
て、１はカソード電極２−１〜２−ｎおよびゲート電極
３−１〜３−ｍが互いに直交するように形成されたカソ
ード基板、２−１〜２−ｎはカソード基板１上に形成さ
れた複数本のストライプ状のカソード電極、３−１〜３
−ｍはカソード電極２の上に二酸化シリコン等の絶縁層
を介して、カソード電極２−１〜２−ｎと直交するよう
形成されたストライプ状のゲート電極、４は電子を電界
放出する図４に示すような電界放出アレー（ＦＥＣアレ
ー）であり、ＦＥＣアレー４を構成する各エミッタは、
ゲート電極３−１〜３−ｍに多数形成された微少な穴の
中に作成されている。
【０００６】さらに、ＧＴ１〜ＧＴｍは各ゲート電極３
−１〜３−ｍから引き出されたゲート引き出し電極、Ｃ
１〜Ｃｎは各カソード電極から引き出されたカソード引
き出し電極である。また、５はストライプ状の複数本の
アノード電極６−１〜６−ｍが形成されたカソード基板
１に微少間隔ｄ離隔されて対向して配置されたアノード
基板、６−１〜６−ｍはアノード基板５の上に形成され
たストライプ状のアノード電極、７−１〜７−ｍは各ア
ノード電極６−１〜６−ｍ上に被着されている蛍光体
層、Ａはアノード電極６−１〜６−ｍから引き出された
アノード引き出し電極である。なお、図５においてはゲ
ート電極、カソード電極、アノード電極はそれぞれ数本
しか示されていないが、実際にはそれぞれ数百本形成さ
れるものである。たとえば、ＶＧＡ規格の蛍光表示装置
とされた場合には、カソード電極が４８０本、ゲート電
極とアノード電極がそれぞれ６４０本形成される。この
場合、カソード基板１側においては、ゲート電極とカソ
ード電極とが交差する交差部が１画素に相当するように
なる。
−１〜３−ｍから引き出されたゲート引き出し電極、Ｃ
１〜Ｃｎは各カソード電極から引き出されたカソード引
き出し電極である。また、５はストライプ状の複数本の
アノード電極６−１〜６−ｍが形成されたカソード基板
１に微少間隔ｄ離隔されて対向して配置されたアノード
基板、６−１〜６−ｍはアノード基板５の上に形成され
たストライプ状のアノード電極、７−１〜７−ｍは各ア
ノード電極６−１〜６−ｍ上に被着されている蛍光体
層、Ａはアノード電極６−１〜６−ｍから引き出された
アノード引き出し電極である。なお、図５においてはゲ
ート電極、カソード電極、アノード電極はそれぞれ数本
しか示されていないが、実際にはそれぞれ数百本形成さ
れるものである。たとえば、ＶＧＡ規格の蛍光表示装置
とされた場合には、カソード電極が４８０本、ゲート電
極とアノード電極がそれぞれ６４０本形成される。この
場合、カソード基板１側においては、ゲート電極とカソ
ード電極とが交差する交差部が１画素に相当するように
なる。
【０００７】このように構成された蛍光表示装置におい
て、カソード電極２−１〜２−ｎにはそれぞれ画像信号
が供給され、ゲート電極３−１〜３−ｍが順次走査され
る。このとき、カソード電極２−１〜２−ｎにはカソー
ド引き出し電極Ｃ１〜Ｃｎを介して画像信号が供給さ
れ、ゲート電極３−１〜３−ｍには、ゲート引き出し電
極Ｇ１〜Ｇｍに図示しない走査制御回路から走査パルス
が供給されることにより順次走査される。これにより、
各ゲート電極３−１〜３−ｍと各カソード電極２−１〜
２−ｎとが交差される部分に形成されている１画素に対
応するＦＥＣアレー４に、供給された画像信号に応じた
電圧が印加されるようになり、該ＦＥＣアレー４から画
像信号に応じた量の電子が放出されるようになる。
て、カソード電極２−１〜２−ｎにはそれぞれ画像信号
が供給され、ゲート電極３−１〜３−ｍが順次走査され
る。このとき、カソード電極２−１〜２−ｎにはカソー
ド引き出し電極Ｃ１〜Ｃｎを介して画像信号が供給さ
れ、ゲート電極３−１〜３−ｍには、ゲート引き出し電
極Ｇ１〜Ｇｍに図示しない走査制御回路から走査パルス
が供給されることにより順次走査される。これにより、
各ゲート電極３−１〜３−ｍと各カソード電極２−１〜
２−ｎとが交差される部分に形成されている１画素に対
応するＦＥＣアレー４に、供給された画像信号に応じた
電圧が印加されるようになり、該ＦＥＣアレー４から画
像信号に応じた量の電子が放出されるようになる。
【０００８】ＦＥＣアレー４から放出された電子は、カ
ソード基板１に対向配置されたアノード基板５に形成さ
れているアノード電極６−１〜６−ｍに捕集されるよう
になる。この捕集時に、アノード電極６−１〜６−ｍに
被着された蛍光体層７−１〜７−ｍが励起されて発光さ
れるようになる。この発光は、カソード電極２−１〜２
−ｎに供給されている画像信号に応じた発光となるの
で、アノード基板５上に画像が表示されるようになる。
この画像は、ガラス等からなる透明のアノード基板５を
介して観察することができる。なお、図示していないが
カソード基板１とアノード基板５とはその周縁がシール
部材により封着されて、その内部が高真空とされてい
る。
ソード基板１に対向配置されたアノード基板５に形成さ
れているアノード電極６−１〜６−ｍに捕集されるよう
になる。この捕集時に、アノード電極６−１〜６−ｍに
被着された蛍光体層７−１〜７−ｍが励起されて発光さ
れるようになる。この発光は、カソード電極２−１〜２
−ｎに供給されている画像信号に応じた発光となるの
で、アノード基板５上に画像が表示されるようになる。
この画像は、ガラス等からなる透明のアノード基板５を
介して観察することができる。なお、図示していないが
カソード基板１とアノード基板５とはその周縁がシール
部材により封着されて、その内部が高真空とされてい
る。
【０００９】
【発明が解決しようとする課題】ところで、図５に示す
従来の電界放出型カソードを用いた蛍光表示装置におい
ては、ゲート電極とアノード電極との間隔ｄは約２００
μｍ程度とされており、このため耐圧の点からアノード
電圧Ｖａは数百Ｖ程度とされていた。しかしながら、数
百Ｖ程度のアノード電圧Ｖａにおいて発光効率の高い蛍
光体は未だ開発されておらず、必要とする輝度を得るた
めに多数のエミッタを備えるＦＥＣアレー４をカソード
基板１に形成する必要があった。たとえば、アノードの
画素の１ドットを２４０μｍ×８０μｍとしたときに、
カソード基板１上に、この１ドットに対応する多数のエ
ミッタを備えるＦＥＣアレー４を作成することは、半導
体微細加工技術を応用しても容易に作成することができ
ず、その歩留まりは満足できるものではなかった。さら
に、１ドットに対応するＦＥＣアレー４内の多数のエミ
ッタのうちの１つでもゲート電極とショートしている
と、そのカソードおよびゲートの１ラインは表示不能に
なるという問題点があった。
従来の電界放出型カソードを用いた蛍光表示装置におい
ては、ゲート電極とアノード電極との間隔ｄは約２００
μｍ程度とされており、このため耐圧の点からアノード
電圧Ｖａは数百Ｖ程度とされていた。しかしながら、数
百Ｖ程度のアノード電圧Ｖａにおいて発光効率の高い蛍
光体は未だ開発されておらず、必要とする輝度を得るた
めに多数のエミッタを備えるＦＥＣアレー４をカソード
基板１に形成する必要があった。たとえば、アノードの
画素の１ドットを２４０μｍ×８０μｍとしたときに、
カソード基板１上に、この１ドットに対応する多数のエ
ミッタを備えるＦＥＣアレー４を作成することは、半導
体微細加工技術を応用しても容易に作成することができ
ず、その歩留まりは満足できるものではなかった。さら
に、１ドットに対応するＦＥＣアレー４内の多数のエミ
ッタのうちの１つでもゲート電極とショートしている
と、そのカソードおよびゲートの１ラインは表示不能に
なるという問題点があった。
【００１０】そこで、本発明は、作成プロセスの不良へ
の許容度が高い電界放出型カソードを提供することを目
的としている。
の許容度が高い電界放出型カソードを提供することを目
的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電界放出型カソードは、複数のエミッタを
備えるエミッタ領域が複数形成されており、該複数のエ
ミッタ領域ごとに独立して駆動可能なように、それぞれ
のエミッタ領域ごとにカソードラインを設けている。こ
のため、ゲート電極とショートしているような不良エミ
ッタのあるエミッタ領域を使用しないようにすることが
でき、作成プロセスの不良への許容度を高めることがで
きる。
に、本発明の電界放出型カソードは、複数のエミッタを
備えるエミッタ領域が複数形成されており、該複数のエ
ミッタ領域ごとに独立して駆動可能なように、それぞれ
のエミッタ領域ごとにカソードラインを設けている。こ
のため、ゲート電極とショートしているような不良エミ
ッタのあるエミッタ領域を使用しないようにすることが
でき、作成プロセスの不良への許容度を高めることがで
きる。
【００１２】また、前記本発明の電界放出型カソードに
おいて、前記複数のエミッタ領域は、アノードの１ドッ
トに対応する領域に左右対称あるいは回転対称に形成さ
れている。そして、エミッタ領域としては、ストライプ
状のカソードライン上に複数のエミッタを形成すること
により、前記エミッタ領域を形成したり、くし歯状のカ
ソードライン上に複数のエミッタを形成することによ
り、前記エミッタ領域を形成して、該くし歯状のカソー
ドラインが２本歯合されていると共に、該２本のカソー
ドライン上に形成された前記エミッタがほぼ一直線状に
形成している。このように、エミッタ領域をアノードの
１ドット内において、左右対称あるいは回転対称に配置
することで、エミッタ領域を選択して駆動したときの影
響を無視できるようにしている。
おいて、前記複数のエミッタ領域は、アノードの１ドッ
トに対応する領域に左右対称あるいは回転対称に形成さ
れている。そして、エミッタ領域としては、ストライプ
状のカソードライン上に複数のエミッタを形成すること
により、前記エミッタ領域を形成したり、くし歯状のカ
ソードライン上に複数のエミッタを形成することによ
り、前記エミッタ領域を形成して、該くし歯状のカソー
ドラインが２本歯合されていると共に、該２本のカソー
ドライン上に形成された前記エミッタがほぼ一直線状に
形成している。このように、エミッタ領域をアノードの
１ドット内において、左右対称あるいは回転対称に配置
することで、エミッタ領域を選択して駆動したときの影
響を無視できるようにしている。
【００１３】さらに、エミッタ領域として、独立して形
成されている４つのエミッタからなるエミッタ単位領域
がマトリクス状に形成されており、行方向および列方向
に配列された前記エミッタ単位領域のいずれか１つのエ
ミッタ同士を接続する行線および列線が形成され、該行
線あるいは列線に接続された複数のエミッタによりエミ
ッタ領域を形成するようにしてもよい。
成されている４つのエミッタからなるエミッタ単位領域
がマトリクス状に形成されており、行方向および列方向
に配列された前記エミッタ単位領域のいずれか１つのエ
ミッタ同士を接続する行線および列線が形成され、該行
線あるいは列線に接続された複数のエミッタによりエミ
ッタ領域を形成するようにしてもよい。
【００１４】
【発明の実施の形態】本発明の電界放出型カソードの説
明を行う前に、本発明をするに至った背景について説明
する。現在知られている蛍光体の発光効率は、数百Ｖの
アノード電圧より、数千Ｖのアノード電圧とした方が効
率がよいことが知られている。そこで、数千Ｖのアノー
ド電圧をアノードに印加することができるように、アノ
ード基板とカソード基板との間隔を約２００μｍから約
５００μｍに広げるようにする試みが行われている。こ
のように、アノード基板とカソード基板との間隔を約２
００μｍから約５００μｍに広げるようにすると、アノ
ード電圧を数百Ｖから２ｋＶないし５ｋＶの高電圧とす
ることができるようになる。このため、アノード電極に
被着された蛍光体の発光効率を大きく向上することがで
きる。
明を行う前に、本発明をするに至った背景について説明
する。現在知られている蛍光体の発光効率は、数百Ｖの
アノード電圧より、数千Ｖのアノード電圧とした方が効
率がよいことが知られている。そこで、数千Ｖのアノー
ド電圧をアノードに印加することができるように、アノ
ード基板とカソード基板との間隔を約２００μｍから約
５００μｍに広げるようにする試みが行われている。こ
のように、アノード基板とカソード基板との間隔を約２
００μｍから約５００μｍに広げるようにすると、アノ
ード電圧を数百Ｖから２ｋＶないし５ｋＶの高電圧とす
ることができるようになる。このため、アノード電極に
被着された蛍光体の発光効率を大きく向上することがで
きる。
【００１５】蛍光体の発光効率が向上することは、言い
換えると所望の輝度を得る場合に、必要とするＦＥＣア
レー内のエミッタ数を低減できることである。従って、
アノード電圧が低い場合と同様に多数のエミッタを１画
素に対応するＦＥＣアレー内に作成すると使用する必要
のない予備のエミッタを存在させることが可能となる。
本発明はこのような知見に基づいて発明されたものであ
り、アノードの画素の１ドットに対応するＦＥＣアレー
において、複数のエミッタからなるエミッタ領域毎に独
立して駆動できるようにエミッタ領域を複数に分割する
ようにし、不良なエミッタが含まれるエミッタ領域を使
用しないようにしたものである。あるいは、動作中にエ
ミッタ不良が起きた場合に、予備のエミッタ領域に切り
替え可能としたものである。
換えると所望の輝度を得る場合に、必要とするＦＥＣア
レー内のエミッタ数を低減できることである。従って、
アノード電圧が低い場合と同様に多数のエミッタを１画
素に対応するＦＥＣアレー内に作成すると使用する必要
のない予備のエミッタを存在させることが可能となる。
本発明はこのような知見に基づいて発明されたものであ
り、アノードの画素の１ドットに対応するＦＥＣアレー
において、複数のエミッタからなるエミッタ領域毎に独
立して駆動できるようにエミッタ領域を複数に分割する
ようにし、不良なエミッタが含まれるエミッタ領域を使
用しないようにしたものである。あるいは、動作中にエ
ミッタ不良が起きた場合に、予備のエミッタ領域に切り
替え可能としたものである。
【００１６】ここで、本発明の実施の形態の構成の第１
の例を図１に示す。図１には、カソード基板上に形成さ
れる電界放出型カソードの２ドット分の上面図を示して
いる。図１において、７０はアノードに形成される画素
の１ドットに相当する領域を示している。カソードライ
ンＡ２０およびカソードラインＢ２１は、アノード１ド
ット７０の領域のほぼ中央にストライプ状に形成されて
いる。すなわち、アノード１ドットに対しカソードライ
ンが２本づつ形成されている。アノードラインＡ２０お
よびカソードラインＢ２１には、それぞれ複数のエミッ
タ４０が直線状に配列されて形成されている。このよう
に２本のカソードラインを、アノード１ドット７０に対
して設けるようにすると、例えば、カソードラインＢ２
１に形成されたエミッタ４０の一部に不良が発見された
場合には、カソードラインＢ２１は使用しないようにす
ることができる。
の例を図１に示す。図１には、カソード基板上に形成さ
れる電界放出型カソードの２ドット分の上面図を示して
いる。図１において、７０はアノードに形成される画素
の１ドットに相当する領域を示している。カソードライ
ンＡ２０およびカソードラインＢ２１は、アノード１ド
ット７０の領域のほぼ中央にストライプ状に形成されて
いる。すなわち、アノード１ドットに対しカソードライ
ンが２本づつ形成されている。アノードラインＡ２０お
よびカソードラインＢ２１には、それぞれ複数のエミッ
タ４０が直線状に配列されて形成されている。このよう
に２本のカソードラインを、アノード１ドット７０に対
して設けるようにすると、例えば、カソードラインＢ２
１に形成されたエミッタ４０の一部に不良が発見された
場合には、カソードラインＢ２１は使用しないようにす
ることができる。
【００１７】この場合、製造時に不良エミッタのあるカ
ソードラインＢ２１の中途をレーザ等で切断するように
すると、製品の歩留まりを向上することができる。ま
た、動作中に不良となったときに、使用していた不良と
なったカソードラインから、使用していないカソードラ
イン側に切り換えることにより、良好な動作に復帰させ
ることができる。これにより、良好に動作するエミッタ
を備えるカソードラインを使用して動作させることがで
きるようになるので、電界放出型カソードの製造プロセ
スの不良への許容度を向上することができる。
ソードラインＢ２１の中途をレーザ等で切断するように
すると、製品の歩留まりを向上することができる。ま
た、動作中に不良となったときに、使用していた不良と
なったカソードラインから、使用していないカソードラ
イン側に切り換えることにより、良好な動作に復帰させ
ることができる。これにより、良好に動作するエミッタ
を備えるカソードラインを使用して動作させることがで
きるようになるので、電界放出型カソードの製造プロセ
スの不良への許容度を向上することができる。
【００１８】ここで、図１に示す電界放出型カソードの
寸法の一例を示すと、アノード１ドット７０の縦Ｌ１=
２４０μｍ、横Ｌ２= ８０μｍ、カソードラインＡ２０
およびカソードラインＢ２１の幅Ｗ= １０μｍ、カソー
ドラインＡ２０とカソードラインＢ２１との間隔ｄ= ５
μｍ、コーン状のエミッタの下端の径ｒ= １．５μｍと
されている。なお、カソードラインＡ２０およびカソー
ドラインＢ２１はアノード１ドット１０のほぼ中央に形
成されており、いずれのカソードラインを選択しても、
選択されたカソードラインに形成された複数のエミッタ
４０から放出された電子は広がりながらアノード側に到
達するため、アノード１ドット７０の全体が発光される
ようになる。
寸法の一例を示すと、アノード１ドット７０の縦Ｌ１=
２４０μｍ、横Ｌ２= ８０μｍ、カソードラインＡ２０
およびカソードラインＢ２１の幅Ｗ= １０μｍ、カソー
ドラインＡ２０とカソードラインＢ２１との間隔ｄ= ５
μｍ、コーン状のエミッタの下端の径ｒ= １．５μｍと
されている。なお、カソードラインＡ２０およびカソー
ドラインＢ２１はアノード１ドット１０のほぼ中央に形
成されており、いずれのカソードラインを選択しても、
選択されたカソードラインに形成された複数のエミッタ
４０から放出された電子は広がりながらアノード側に到
達するため、アノード１ドット７０の全体が発光される
ようになる。
【００１９】次に、本発明の実施の形態の構成の第２の
例を図２に示す。図２には、カソード基板上に形成され
る電界放出型カソードの２ドット分の上面図を示してい
る。図２において、７０はアノードに形成される画素の
１ドットに相当する領域を示している。カソードライン
Ａ２０およびカソードラインＢ２１は、アノード１ドッ
ト７０の領域のほぼ中央にくし歯状に形成されている。
そして、くし歯状のカソードラインＡ２０およびカソー
ドラインＢ２１は、互いに歯の部分が歯合するように組
み合わされている。すなわち、アノード１ドットに対し
くし歯状のカソードラインが２本づつ形成されている。
アノードラインＡ２０およびカソードラインＢ２１に
は、それぞれ複数のエミッタ４０がくし歯の部分にそれ
ぞれ形成されている。このように２本のカソードライン
を、アノード１ドット７０に対して設けるようにする
と、例えば、カソードラインＢに形成されたエミッタ４
０の一部に不良が発見された場合には、カソードライン
Ｂ２１は使用しないようにすることができる。
例を図２に示す。図２には、カソード基板上に形成され
る電界放出型カソードの２ドット分の上面図を示してい
る。図２において、７０はアノードに形成される画素の
１ドットに相当する領域を示している。カソードライン
Ａ２０およびカソードラインＢ２１は、アノード１ドッ
ト７０の領域のほぼ中央にくし歯状に形成されている。
そして、くし歯状のカソードラインＡ２０およびカソー
ドラインＢ２１は、互いに歯の部分が歯合するように組
み合わされている。すなわち、アノード１ドットに対し
くし歯状のカソードラインが２本づつ形成されている。
アノードラインＡ２０およびカソードラインＢ２１に
は、それぞれ複数のエミッタ４０がくし歯の部分にそれ
ぞれ形成されている。このように２本のカソードライン
を、アノード１ドット７０に対して設けるようにする
と、例えば、カソードラインＢに形成されたエミッタ４
０の一部に不良が発見された場合には、カソードライン
Ｂ２１は使用しないようにすることができる。
【００２０】この場合、製造時に不良エミッタのあるカ
ソードラインＢ２１の中途をレーザ等で切断するように
すると、製品の歩留まりを向上することができる。ま
た、動作中に不良となったときに、使用していた不良と
なったカソードラインから、使用していないカソードラ
イン側に切り換えることにより、良好な動作に復帰させ
ることができる。これにより、良好に動作するエミッタ
を備えるカソードラインを使用して動作させることがで
きるようになるので、電界放出型カソードの製造プロセ
スの不良への許容度を向上することができる。
ソードラインＢ２１の中途をレーザ等で切断するように
すると、製品の歩留まりを向上することができる。ま
た、動作中に不良となったときに、使用していた不良と
なったカソードラインから、使用していないカソードラ
イン側に切り換えることにより、良好な動作に復帰させ
ることができる。これにより、良好に動作するエミッタ
を備えるカソードラインを使用して動作させることがで
きるようになるので、電界放出型カソードの製造プロセ
スの不良への許容度を向上することができる。
【００２１】ここで、図２に示す電界放出型カソードの
寸法の一例は図１に示す電界放出型カソードと同様であ
り、アノード１ドット７０の縦Ｌ１= ２４０μｍ、横Ｌ
２=８０μｍ、コーン状のエミッタの下端の径ｒ= １．
５μｍとされている。なお、カソードラインＡ２０およ
びカソードラインＢ２１に形成されているエミッタは、
ほぼ一直線上に配列されて形成されているので、いずれ
のカソードラインを選択しても、選択されたカソードラ
インに形成された複数のエミッタから放出された電子は
広がりながらアノード側に到達する。このため、いずれ
のカソードラインが選択されてもアノード１ドット７０
の全体が同じように発光されるようになり、表示の差を
最小にすることができる。前述した図１および図２に示
す電界放出型カソードのように、アノード１ドットに対
応する領域において左右対称あるいは回転対称にエミッ
タ領域を配置することで、エミッタ領域を切り換えたと
きの表示に与える影響を最小とすることができる。
寸法の一例は図１に示す電界放出型カソードと同様であ
り、アノード１ドット７０の縦Ｌ１= ２４０μｍ、横Ｌ
２=８０μｍ、コーン状のエミッタの下端の径ｒ= １．
５μｍとされている。なお、カソードラインＡ２０およ
びカソードラインＢ２１に形成されているエミッタは、
ほぼ一直線上に配列されて形成されているので、いずれ
のカソードラインを選択しても、選択されたカソードラ
インに形成された複数のエミッタから放出された電子は
広がりながらアノード側に到達する。このため、いずれ
のカソードラインが選択されてもアノード１ドット７０
の全体が同じように発光されるようになり、表示の差を
最小にすることができる。前述した図１および図２に示
す電界放出型カソードのように、アノード１ドットに対
応する領域において左右対称あるいは回転対称にエミッ
タ領域を配置することで、エミッタ領域を切り換えたと
きの表示に与える影響を最小とすることができる。
【００２２】次に、本発明の実施の形態の構成の第３の
例を図３に示す。図３には、カソード基板上に形成され
る電界放出型カソードの１ドット分の上面図を示してい
る。図３において、７０はアノードに形成される画素の
１ドットに相当する領域を示している。このアノード１
ドット７０の領域内には、エミッタ単位領域Ｐ１１〜Ｐ
４４の１６個のエミッタ単位領域が作成されている。図
３の下部に示すように各エミッタ単位領域Ｐ１１〜Ｐ４
４にはそれぞれ４つのエミッタが独立するよう分割され
て形成されている。すなわち、各エミッタ単位領域Ｐ１
１〜Ｐ４４は４つの分割エミッタから構成されている。
さらに、各エミッタ単位領域Ｐ１１〜Ｐ４４内の１つの
エミッタ同士を横方向に接続する行線ａ１〜ａ３と、各
エミッタ単位領域Ｐ１１〜Ｐ４４内の１つのエミッタ同
士を縦方向に接続する列線ｂ１〜ｂ３が設けられてい
る。
例を図３に示す。図３には、カソード基板上に形成され
る電界放出型カソードの１ドット分の上面図を示してい
る。図３において、７０はアノードに形成される画素の
１ドットに相当する領域を示している。このアノード１
ドット７０の領域内には、エミッタ単位領域Ｐ１１〜Ｐ
４４の１６個のエミッタ単位領域が作成されている。図
３の下部に示すように各エミッタ単位領域Ｐ１１〜Ｐ４
４にはそれぞれ４つのエミッタが独立するよう分割され
て形成されている。すなわち、各エミッタ単位領域Ｐ１
１〜Ｐ４４は４つの分割エミッタから構成されている。
さらに、各エミッタ単位領域Ｐ１１〜Ｐ４４内の１つの
エミッタ同士を横方向に接続する行線ａ１〜ａ３と、各
エミッタ単位領域Ｐ１１〜Ｐ４４内の１つのエミッタ同
士を縦方向に接続する列線ｂ１〜ｂ３が設けられてい
る。
【００２３】ここで、行線ａ１〜ａ３と列線ｂ１〜ｂ３
のすべてを駆動するようにすると、アノード１ドット７
０の領域内に形成されているほぼすべてのエミッタ４０
を使用するようになる。また、所望の輝度が得られるよ
うに行線ａ１〜ａ３および列線ｂ１〜ｂ３の一本以上を
選択することにより、使用するエミッタ数を選択するこ
とができる。例えば、行線ａ１を選択すると、行線ａ１
に接続されているエミッタ単位領域Ｐ１１〜Ｐ１４の下
部に形成されている、Ｃの分割エミッタ（図３の下部の
図参照）と、エミッタ単位領域Ｐ２１〜Ｐ２４の上部に
形成されている、Ａの分割エミッタ（図３の下部の図参
照）とが使用されるようになる。また、列線ｂ１を選択
すると、エミッタ単位領域Ｐ１１，Ｐ２１，Ｐ３１，Ｐ
４１の右側に形成されている、Ｂの分割エミッタ（図３
の下部の図参照）と、エミッタ単位領域Ｐ１２，Ｐ２
２，Ｐ３２，Ｐ４２の左側に形成されている、Ｄの分割
エミッタ（図３の下部の図参照）とが使用されるように
なる。
のすべてを駆動するようにすると、アノード１ドット７
０の領域内に形成されているほぼすべてのエミッタ４０
を使用するようになる。また、所望の輝度が得られるよ
うに行線ａ１〜ａ３および列線ｂ１〜ｂ３の一本以上を
選択することにより、使用するエミッタ数を選択するこ
とができる。例えば、行線ａ１を選択すると、行線ａ１
に接続されているエミッタ単位領域Ｐ１１〜Ｐ１４の下
部に形成されている、Ｃの分割エミッタ（図３の下部の
図参照）と、エミッタ単位領域Ｐ２１〜Ｐ２４の上部に
形成されている、Ａの分割エミッタ（図３の下部の図参
照）とが使用されるようになる。また、列線ｂ１を選択
すると、エミッタ単位領域Ｐ１１，Ｐ２１，Ｐ３１，Ｐ
４１の右側に形成されている、Ｂの分割エミッタ（図３
の下部の図参照）と、エミッタ単位領域Ｐ１２，Ｐ２
２，Ｐ３２，Ｐ４２の左側に形成されている、Ｄの分割
エミッタ（図３の下部の図参照）とが使用されるように
なる。
【００２４】この場合、製造時に行線ａ１〜ａ３と列線
ｂ１〜ｂ３の内の不良エミッタが接続されている行線ａ
１〜ａ３と列線ｂ１〜ｂ３をレーザ等で切断するように
すると、製品の歩留まりを向上することができる。ま
た、動作中に不良となったときに、使用していた不良と
なった行線ａ１〜ａ３あるいは列線ｂ１〜ｂ３から、使
用していない行線ａ１〜ａ３あるいは列線ｂ１〜ｂ３に
切り換えることにより、良好な動作に復帰させることが
できる。これにより、良好に動作するエミッタを備える
行線ａ１〜ａ３あるいは列線ｂ１〜ｂ３を使用して動作
させることができるようになるので、電界放出型カソー
ドの製造プロセスの不良への許容度を向上することがで
きる。
ｂ１〜ｂ３の内の不良エミッタが接続されている行線ａ
１〜ａ３と列線ｂ１〜ｂ３をレーザ等で切断するように
すると、製品の歩留まりを向上することができる。ま
た、動作中に不良となったときに、使用していた不良と
なった行線ａ１〜ａ３あるいは列線ｂ１〜ｂ３から、使
用していない行線ａ１〜ａ３あるいは列線ｂ１〜ｂ３に
切り換えることにより、良好な動作に復帰させることが
できる。これにより、良好に動作するエミッタを備える
行線ａ１〜ａ３あるいは列線ｂ１〜ｂ３を使用して動作
させることができるようになるので、電界放出型カソー
ドの製造プロセスの不良への許容度を向上することがで
きる。
【００２５】
【発明の効果】本発明は以上のように構成されているの
で、ゲート電極とショートしているような不良エミッタ
のあるエミッタ領域を使用しないようにすることがで
き、作成プロセスの不良への許容度を高めることができ
る。また、動作中においてエミッタ不良を起こしたとき
は、予備のエミッタ領域に切り替えることができる。さ
らに、前記複数のエミッタ領域は、アノードの１ドット
内において、左右対称あるいは回転対称に配置するよう
にしたので、エミッタ領域を選択して駆動したときの表
示に与える影響を無視することができる。
で、ゲート電極とショートしているような不良エミッタ
のあるエミッタ領域を使用しないようにすることがで
き、作成プロセスの不良への許容度を高めることができ
る。また、動作中においてエミッタ不良を起こしたとき
は、予備のエミッタ領域に切り替えることができる。さ
らに、前記複数のエミッタ領域は、アノードの１ドット
内において、左右対称あるいは回転対称に配置するよう
にしたので、エミッタ領域を選択して駆動したときの表
示に与える影響を無視することができる。
【図１】本発明の電界放出型カソードの実施の形態の第
１の例の構成を示す図である。
１の例の構成を示す図である。
【図２】本発明の電界放出型カソードの実施の形態の第
２の例の構成を示す図である。
２の例の構成を示す図である。
【図３】本発明の電界放出型カソードの実施の形態の第
３の例の構成を示す図である。
３の例の構成を示す図である。
【図４】従来の電界放出型カソードの一例の構成を示す
図である。
図である。
【図５】電界放出型カソードを適用した蛍光表示装置の
概略構成を示す図である。
概略構成を示す図である。
１ カソード基板 ５ アノード基板 ２０，２１ カソードライン ４０ エミッタ ７０ アノード１ドット ａ１〜ａ３ 行線 ｂ１〜ｂ３ 列線 Ｐ１１〜Ｐ４４ エミッタ単位領域
Claims (5)
- 【請求項１】 複数のエミッタを備えるエミッタ領域が
複数形成されており、該複数のエミッタ領域ごとに独立
して駆動可能なように、それぞれのエミッタ領域ごとに
カソードラインが設けられていることを特徴とする電界
放出型カソード。 - 【請求項２】 前記複数のエミッタ領域が、アノードの
１ドットに対応する領域に左右対称あるいは回転対称に
形成されていることを特徴とする請求項１記載の電界放
出型カソード。 - 【請求項３】 ストライプ状のカソードライン上に複数
のエミッタを形成することにより、前記エミッタ領域が
形成されていることを特徴とする請求項１あるいは２記
載の電界放出型カソード。 - 【請求項４】 くし歯状のカソードライン上に複数のエ
ミッタを形成することにより、前記エミッタ領域が形成
されており、該くし歯状のカソードラインが２本歯合さ
れていると共に、該２本のカソードライン上に形成され
た前記エミッタがほぼ一直線状に形成されていることを
特徴とする請求項１あるいは２記載の電界放出型カソー
ド。 - 【請求項５】 独立して形成されている４つのエミッタ
からなるエミッタ単位領域がマトリクス状に形成されて
おり、行方向および列方向に配列された前記エミッタ単
位領域のいずれか１つのエミッタ同士を接続する行線お
よび列線が形成され、該行線あるいは列線に接続された
複数のエミッタにより前記エミッタ領域が形成されてい
ることを特徴とする請求項１あるいは２記載の電界放出
型カソード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15634496A JPH09320455A (ja) | 1996-05-29 | 1996-05-29 | 電界放出型カソード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15634496A JPH09320455A (ja) | 1996-05-29 | 1996-05-29 | 電界放出型カソード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320455A true JPH09320455A (ja) | 1997-12-12 |
Family
ID=15625720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15634496A Pending JPH09320455A (ja) | 1996-05-29 | 1996-05-29 | 電界放出型カソード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1054427A2 (en) | 1999-05-18 | 2000-11-22 | Sony Corporation | Cathode panel for a cold cathode field emission diplay and cold cathode field emission display, and method of producing cathode panel for a cold cathode field emission display |
| JP2007264533A (ja) * | 2006-03-30 | 2007-10-11 | Futaba Corp | 電界放出形表示素子及びその駆動方法 |
-
1996
- 1996-05-29 JP JP15634496A patent/JPH09320455A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1054427A2 (en) | 1999-05-18 | 2000-11-22 | Sony Corporation | Cathode panel for a cold cathode field emission diplay and cold cathode field emission display, and method of producing cathode panel for a cold cathode field emission display |
| EP1054427A3 (en) * | 1999-05-18 | 2007-09-05 | Sony Corporation | Cathode panel for a cold cathode field emission diplay and cold cathode field emission display, and method of producing cathode panel for a cold cathode field emission display |
| JP2007264533A (ja) * | 2006-03-30 | 2007-10-11 | Futaba Corp | 電界放出形表示素子及びその駆動方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041104 |