JPH09106752A

JPH09106752A - 電子放出素子、電子放出素子アレイ、カソード板及びそれらの製造方法並びに平面表示装置

Info

Publication number: JPH09106752A
Application number: JP26179395A
Authority: JP
Inventors: Tadashi Nakatani; 忠司中谷; Keiichi Betsui; 圭一別井; Shinya Fukuda; 晋也福田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-10-09
Filing date: 1995-10-09
Publication date: 1997-04-22
Anticipated expiration: 2015-10-09
Also published as: JP3526673B2; US5932962A

Abstract

(57)【要約】【課題】従来の製造方法より少ない工程数で作製で
き、かつ絶縁膜の破壊によるエミッタ電極層とゲート電
極層間の短絡が起こらない電子放出素子アレイ及びその
製造方法を提供する。【解決手段】ゲート開口部と該ゲート開口部に通じる
スリットとを有する絶縁性基体、前記ゲート開口部及び
スリット内の絶縁性基体上に形成されたエミッタ電極
層、前記ゲート開口部内のエミッタ電極層上に形成され
たエミッタティップ、前記絶縁性基体の表面上に前記ゲ
ート開口部を囲むように形成されたゲート電極層を有
し、該ゲート電極層と前記エミッタ電極層とがそれらの
間に介在物なしで交差するように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子放出素子、電
子放出素子アレイ、カソード板及びそれらの製造方法並
びに平面表示装置に関する。更に詳しくは、本発明は、
高輝度、高精細、高速応答、低消費電力、広視野角等の
特性を有する電子放出素子、電子放出素子アレイ、カソ
ード板及びそれらの製造方法並びに平面表示装置に関す
る。本発明の電子放出素子は、携帯端末、壁掛けテレビ
等の幅広い分野で利用される薄型表示装置への使用が期
待できる電子源である。

【０００２】

【従来の技術】電子放出素子によれば、半導体の微細加
工技術を用いて形成されたエミッタ電極上のエミッタテ
ィップと電子引き出し用ゲート電極との間に印加した電
圧により、放出された電子を取り出すことができる。ま
た、エミッタティップの大きさはミクロンサイズなの
で、高密度の集積化が可能である。

【０００３】図１７は電子放出素子を利用した薄型平面
表示装置の構成例である。この表示装置は、真空空間を
介して対向配置したカソード板とアノード板とから構成
され、カソード板に複数の電子放出素子で構成された画
素がマトリックス配列されている。電子放出素子のエミ
ッタ電極ライン（層）１０３とゲート電極ライン（層）
１１０は、絶縁性（ガラス）基板１０１上に交差するよ
うに配置されている。また、エミッタ電極ライン１０３
とゲート電極ライン１１０の間には絶縁膜１０４が介在
している。両電極ライン（１０３及び１１０）の交差部
分には、数百〜数千個のゲート開口部が形成されるとと
もに、各ゲート開口部内にエミッタティップ１０８がエ
ミッタ電極ラインと接するように形成され、一つの画素
１１１を構成している。エミッタティップ１０８の電子
放出特性は非線型であるため、エミッタ電極ライン１０
３とゲート電極ライン１１０により個別な選択的駆動が
可能である。このようなカソード板１１２の選択された
画素１１１より引き出された電子は、対向する蛍光体１
１３を備えたアノード板１１４に達し、蛍光体１１３を
励起発光させる。この発光が表示に利用される。

【０００４】図１８（ａ）〜（ｈ）は、真空蒸着による
電子放出素子の従来の製造方法を示す概略工程図であ
る。まず、絶縁性基体１０１上にエミッタ電極材料１０
２を成膜する（図１８（ａ）参照）。次いで、ベタ状の
エミッタ電極材料１０２をパターニングし、ストライプ
状のエミッタ電極ライン１０３を形成する（図１８
（ｂ）参照）。この後、絶縁性基板１０１上に、絶縁膜
１０４、ゲート電極材料１０５を順に成膜する（図１８
（ｃ）参照）。次に、絶縁膜１０４及びゲート電極材料
１０５をそれぞれエッチングして円筒形のゲート開口部
１０６を複数個形成し、各開口部にエミッタ電極の一部
を露出させる（図１８（ｄ）参照）。次にアルミニウム
等を、ゲート開口部１０６の底に付着しないように、絶
縁性基板１０１に対して斜めから蒸着し、犠牲膜１０７
を形成する（図１８（ｅ）参照）。更に、モリブデン等
のエミッタティップ材料１０８を絶縁性基板１０１に垂
直に蒸着すると、エミッタ電極上へのエミッタティップ
材料１０８の堆積に伴いゲート開口部１０６は徐々に塞
がる。ゲート開口部１０６が完全に塞がった時、ゲート
開口部１０６内には円錐状のエミッタティップ１０９が
エミッタ電極上に付着形成されている（図１８（ｆ）参
照）。次にゲート開口部１０６付近以外のエミッタティ
ップ材料１０８をエッチングにより除去し、犠牲膜１０
７を露出させる（図１８（ｇ）参照）。絶縁性基板１０
１を燐酸水溶液等に浸漬すると、犠牲膜１０７は溶解
し、ゲート開口部１０６付近の残りのエミッタティップ
材料１０２がリフトオフされ、エミッタティップ１０９
がゲート開口部から露出する。最後にゲート電極材料１
０５をパターニングして、エミッタ電極ラインと直交す
る方向に伸びるストライプ状のゲート電極ライン１１０
を形成する。かくしてエミッタ電極ラインとゲート電極
ラインとの交点部にエミッタティップが設けられたマト
リックス構造を有する電子放出素子アレイが得られる
（図１８（ｈ）参照）。

【０００５】

【発明が解決しようとする課題】電子放出素子は、同一
基板上において、多数個形成され、しかも多数の工程を
経て形成されるため、その作製工程において混入する塵
埃が原因となり欠陥が生じやすい。特にエミッタ電極ラ
インとゲート電極ライン間の短絡による欠陥が生じる
と、その欠陥を有する電子放出素子と同じ電極ラインを
持つ他の電子放出素子に電圧が印加されなくなり、その
電極ラインは欠陥線となる。また、電子放出特性は、エ
ミッタティップの表面の状態に敏感に影響を受けるの
で、作製工程が多ければ多いほど汚染の影響がでやす
い。その結果として、歩留りを低下させることとなる。
また、工程数が多ければ多いほど製造コストが高くな
る。

【０００６】更に、エミッタ電極ラインとゲート電極ラ
インとの間にはクロスオーバ用の絶縁膜が設けられてい
るためその絶縁膜にピンホールが生じると、このピンホ
ールによりゲート電極ライン及びエミッタ電極ラインが
短絡して動作しなくなる問題があった。本発明の発明者
等は、上記課題に鑑み、鋭意検討の結果、上記従来の製
造方法より少ない工程数で作製でき、かつ絶縁膜のピン
ホール欠陥等によるエミッタ電極層とゲート電極層間の
短絡が起こらない電子放出素子、電子放出素子アレイ、
カソード板及びそれらの製造方法並びに平面表示装置を
見いだし本発明に至った。

【０００７】

【課題を解決するための手段】かくして本発明によれ
ば、ゲート開口部と該ゲート開口部に通じるスリットと
を有する絶縁性基体、前記ゲート開口部及びスリット内
の絶縁性基体上に形成されたエミッタ電極層、前記ゲー
ト開口部内のエミッタ電極層上に形成されたエミッタテ
ィップ、前記絶縁性基体の表面上に前記ゲート開口部を
囲むように形成されたゲート電極層を有し、該ゲート電
極層と前記エミッタ電極層とがそれらの間に介在物なし
で交差するように構成されたことを特徴とする電子放出
素子が提供される。

【０００８】更に本発明によれば、ゲート開口部と該ゲ
ート開口部に通じるスリットとを有する絶縁性基体、前
記ゲート開口部及びスリット内の絶縁性基体上に形成さ
れたエミッタ電極層、前記ゲート開口部内のエミッタ電
極層上に形成されたエミッタティップ、前記絶縁性基体
の表面上に前記ゲート開口部を囲むように形成されたゲ
ート電極層を有し、該ゲート電極層と前記エミッタ電極
層とがそれらの間に介在物なしで交差するように構成さ
れた電子放出素子を複数個配列し、前記エミッタ電極層
及びゲート電極層のそれぞれが、同じ電極層間で接続さ
れてなることを特徴とする電子放出素子アレイが提供さ
れる。

【０００９】また、本発明によれば、ゲート開口部を有
する絶縁性基体、前記ゲート開口部内の絶縁性基体上に
形成されたエミッタ電極層、前記ゲート開口部内のエミ
ッタ電極層上に形成されたエミッタティップ、前記絶縁
性基体の表面上に前記ゲート開口部を囲むように形成さ
れたゲート電極層を有し、該ゲート電極層と前記エミッ
タ電極層とが、それらの間に介在物なしで交差するよう
に構成された電子放出素子を複数個配列し、前記ゲート
開口部の形状が円形であり、該ゲート開口部の直径が隣
接するゲート開口部との中心間の距離より長いことを特
徴とする電子放出素子アレイが提供される。

【００１０】更に、本発明によれば、上記電子放出素子
アレイを画素とし、該素子アレイを複数個マトリックス
配列してなることを特徴とするカソード板が提供され
る。また、本発明によれば、上記電子放出素子アレイを
集積化してなることを特徴とするカソード板が提供され
る。更に本発明によれば、上記カソード板と、該カソー
ド板上に対向して配置されかつ蛍光体で覆われた電極を
備えたアノード板からなり、エミッタティップから放出
された電子を前記蛍光体に供給して発光することを特徴
とする平面表示装置が提供される。

【００１１】また、本発明によれば、絶縁性基体の表面
層をエッチングすることによりゲート開口部と該ゲート
開口部に通じるスリットを形成し、スリットを塞ぎかつ
ゲート開口部を塞がない条件下で導電膜を形成し、導電
膜上にゲート開口部を塞がずかつゲート開口部内に形成
されている導電膜を覆わない条件下で犠牲膜を形成し、
犠牲膜上にゲート開口部を塞ぐ条件下でエミッタティッ
プ材料を積層することにより導電膜からなるエミッタ電
極層上にエミッタティップを形成し、犠牲膜を除去する
と共に犠牲膜上に積層されているエミッタティップ材料
を除去し、絶縁性基体上の導電膜を所望の形状にエッチ
ングしてゲート電極層を形成することを特徴とする電子
放出素子の製造方法が提供される。

【００１２】更に、本発明によれば、絶縁性基体の表面
層をエッチングすることにより複数個のゲート開口部と
隣接する該ゲート開口部を連通する複数個のスリットを
形成し、スリットを塞ぎかつゲート開口部を塞がない条
件下で導電膜を形成することによりゲート開口部及びス
リット内の絶縁性基体上にエミッタ電極層を形成し、導
電膜上にゲート開口部を塞がずかつゲート開口部内に形
成されている導電膜を覆わない条件下で犠牲膜を形成
し、犠牲膜上にゲート開口部を塞ぐ条件下でエミッタテ
ィップ材料を積層することによりエミッタ電極層上にエ
ミッタティップを形成し、犠牲膜を除去すると共に犠牲
膜上に積層されているエミッタティップ材料を除去し、
絶縁性基体上の導電膜を所望の形状にエッチングしてゲ
ート電極層を形成することを特徴とする電子放出素子ア
レイの製造方法が提供される。

【００１３】また、本発明によれば、絶縁性基体の表面
層をエッチングすることにより、円形でありかつ直径よ
り隣接するゲート開口部の中心の間隔が小さい複数個の
ゲート開口部を形成し、ゲート開口部を塞がない条件下
で導電膜を形成することによりゲート開口部内の絶縁性
基体上にエミッタ電極層を形成し、導電膜上にゲート開
口部を塞がずかつゲート開口部内に形成されている導電
膜を覆わない条件下で犠牲膜を形成し、犠牲膜上にゲー
ト開口部を塞ぐ条件下でエミッタティップ材料を積層す
ることによりエミッタ電極層上にエミッタティップを形
成し、犠牲膜を除去すると共に犠牲膜上に積層されてい
るエミッタティップ材料を除去し、絶縁性基体上の導電
膜を所望の形状にエッチングしてゲート電極層を形成す
ることを特徴とする電子放出素子アレイの製造方法が提
供される。

【００１４】更に、本発明によれば、上記電子放出素子
アレイの製造方法を使用して、電子放出素子アレイを１
画素とした複数個の電子放出素子アレイを共通の絶縁性
基体上にマトリックス状に形成することを特徴とするカ
ソード板の製造方法が提供される。

【００１５】

【発明の実施の形態】以下、本発明を説明するが、本発
明では、エミッタティップ１個の場合を電子放出素子と
称し、複数個の電子放出素子が集合したものを電子放出
素子アレイと称する。まず、本発明に使用できる絶縁性
基体は、基板単体又は基板とその上に形成された絶縁膜
からなる。基板単体の場合は、絶縁性基板が用いられ
る。基板と絶縁膜からなる場合は、絶縁性及び導電性の
基板のいずれも使用することができる。絶縁性基板は、
例えば、ガラス基板が挙げられる。導電性基板は、例え
ば、シリコンが挙げられる。

【００１６】絶縁膜に使用できる材料は、特に限定され
ず、酸化シリコン、窒化シリコン、ＰＳＧ、ＢＰＳＧ等
が挙げられる。その膜厚は、絶縁膜の種類によっても相
違するが、０．５〜２μｍである。絶縁膜の形成方法
は、例えばＣＶＤ法、プラズマＣＶＤ法が挙げられる。
次に、絶縁性基体の表面層に、ゲート支持膜を形成して
もよい。ゲート支持膜に使用する材料を選択することに
より、後に行われる絶縁性基体のエッチングにおいて、
絶縁性基体との選択性を取ることができる。そのため、
更に後の工程で形成される犠牲膜、導電膜等がゲート開
口部の側壁に付着することを防ぐことができる。このゲ
ート支持膜に使用できる材料は、特に限定されず、導電
性でも、絶縁性でもよい。例えば、導電性材料として
は、モリブデン、タングステン、チタン等の金属、モリ
ブデン、タングステン、チタン等のシリサイドが挙げら
れ、絶縁性材料としては、窒化シリコン等が挙げられ
る。ゲート支持膜の膜厚は、使用される材料の種類によ
っても相違するが、０．１〜０．５μｍである。ゲート
支持膜の形成方法は、例えばスパッタ法、ＣＶＤ法が挙
げられる。

【００１７】次に、ゲート支持膜又は絶縁性基体上に
は、スリット及びゲート開口部をエッチングにより形成
するためのマスクが形成される。マスクには、フォトレ
ジスト等の公知のマスク材料を使用することができる。
ここで絶縁膜が形成されていない場合は、ゲート支持膜
と絶縁性基板がエッチングされる。一方、絶縁膜が形成
されている場合は、基板を露出させず絶縁膜のみをエッ
チングしてもよく、絶縁膜をエッチングし基板を露出さ
せてもよく、絶縁膜と基板の両方をエッチングしてもよ
い。尚、ゲート支持膜が形成されている場合は、ゲート
支持膜も同時にエッチングされる。これらエッチング方
法のうち、絶縁膜をエッチングし基板を露出させる方法
が、スリット及びゲート開口部の深さを制御しやすいの
で特に好ましい。なお、絶縁性基体は、０．５〜２μｍ
の深さでエッチングされる。エッチングは、ゲート支持
膜が存在する場合、ＲＩＥ等の異方性エッチングとフッ
酸溶液等を使用した等方性エッチングを組み合わせ行う
ことが好ましい。これは、異方性エッチングはスリット
及びゲート開口部の形状を制御性良くエッチングするこ
とができるからである。一方、等方性エッチングはゲー
ト支持膜下の絶縁膜又は絶縁性基板をアンダーエッチン
グし、後の工程で形成される犠牲膜、導電膜等がスリッ
ト及びゲート開口部の側壁に付着することを防ぐことが
できるからである。

【００１８】スリットの形状は、特に限定されないが、
ゲート開口部より幅が小さいことが必要である。より具
体的には、スリットの幅：ゲート開口部の幅が、１：２
〜１：４であることが好ましい。また、スリットは、ゲ
ート開口部内に形成されるエミッタティップに、少なく
とも１つのスリット内に形成されるエミッタ電極層を介
して電流が流れるように構成されれば、その数は特に限
定されない。

【００１９】一方、ゲート開口部の形状も、特に限定さ
れず、三角、四角等の多角形、円形、楕円形等が挙げら
れるが、対称性を考慮すると円形が好ましい。ゲート開
口部の形状を円形と仮定すると、ゲート開口部の直径
は、通常３．０μｍ以下、露光の解像度及び電子放出素
子アレイの集積度を考慮すると、０．８〜１．５μｍが
最も好ましい。

【００２０】次に、マスクを除去した後、スリットを塞
ぎかつゲート開口部を塞がない条件下で導電膜を形成す
る。この形成により、一連のスリット内及びゲート開口
部内の絶縁性基体上には、それらに対応した平面形状を
有し、スリット内では三角形の断面形状、ゲート開口部
内では台形の断面形状のエミッタ電極層が形成される。
なお導電膜材料には、モリブデン、タンタル、タングス
テン、チタン及びそれらのシリサイド等が挙げられる。
形成方法は、特に限定されず、蒸着等が使用できる。

【００２１】次に、導電膜上にゲート開口部を塞がずか
つゲート開口部内に形成されている導電膜を覆わない条
件下で犠牲膜が形成される。犠牲膜にはマグネシウム化
合物が使用でき、その内、酸化マグネシウムを使用する
ことが、後のエッチング工程において、犠牲膜のエッチ
ングによる除去が容易である観点から好ましい。犠牲膜
の厚さは、特に限定されないが、後の除去工程を考慮す
ると、０．２〜０．６μｍとすることが好ましい。ま
た、犠牲膜の積層方法は、特に限定されないが、１０〜
３０°の斜め方向から蒸着する方法が挙げられる。これ
は、開口部の側壁及び開口部内の絶縁性基板を覆わない
ようにするためである。

【００２２】次に、犠牲膜上にゲート開口部を塞ぐ条件
下でエミッタティップ材料を積層する。これによって、
ゲート開口部内の導電膜からなるエミッタ電極層上に
は、エミッタティップが形成される。エミッタティップ
の高さは、１〜２μｍとすることが好ましい。エミッタ
ティップ材料としては、ニッケル、白金、金、モリブデ
ン、チタン、タンタル、タングステン等の金属及びこれ
らのシリサイドが挙げられる。ここで、エミッタティッ
プは、例えば、ニッケル、白金、金から選択される１種
を上層とし、モリブデン、チタン、タンタル、タングス
テンから選択される１種を下層とした２層構造を有して
いてもよい。この２層構造により、エミッタティップの
先端を鋭くすることができ、電界の集中をより高めるこ
とができる。なお、導電膜の形成方法は、例えば真空蒸
着、スパッタリング等が挙げられる。

【００２３】また、エミッタティップ材料の積層前に、
シリコン等の高抵抗の負帰還層材料を積層することによ
り、エミッタティップとエミッタ電極層間に負帰還層を
形成してもよい。この負帰還層は、放出電流の均一性を
向上させる機能を有する。更に、スリット内のエミッタ
電極層は、高抵抗層からなっていてもよい。この構造に
より、エミッタ及びゲート電極層の短絡による欠陥を、
短絡が生じた箇所のみに抑えることができ、電子放出素
子の冗長性を向上させることができる。

【００２４】次いで、犠牲膜を除去することにより、犠
牲膜上に積層されているエミッタティップ材料が同時に
リフトオフされる。除去方法としては、犠牲膜をウエッ
トエッチングにより除去する方法を使用することが好適
である。ウエットエッチングに使用できるエッチャント
としては、犠牲膜を除去しうる酢酸、燐酸、ホウ酸等の
公知のエッチャントが使用でき、例えば犠牲膜がマグネ
シウム化合物であり、エミッタティップがニッケルを含
む場合、酢酸を含む水溶液を使用することが好ましい。

【００２５】更に、絶縁性基体上の導電膜を所望の形状
にエッチングすることによりゲート電極層を形成すれば
本発明の電子放出素子及び電子放出素子アレイが得られ
る。エッチング方法は、特に限定されず、ウエットエッ
チング、ドライエッチングのいずれも使用することがで
きる。上記では、スリットを有する電子放出素子アレイ
について説明したが、ゲート開口部の形状を円形とし、
該ゲート開口部の直径が隣接するゲート開口部との中心
間の距離より長くすることにより、隣接するゲート開口
部間のスリットを省略した、電子放出素子アレイを提供
することもできる。

【００２６】上記の方法により形成された１つの電子放
出素子アレイは、そのまま平面表示装置の１画素として
使用することができる。また、画素中の電子放出素子の
数は、通常２００〜４０００個／画素程度である。な
お、エミッタ電極層が導通していれば、エミッタティッ
プは、隣接する全てのエミッタティップとエミッタ電極
層を介して接続する必要はない。但し、全てのエミッタ
ティップと接続されていれば、エミッタ電極層の抵抗を
低減することができるので好ましい。

【００２７】更に、１画素が、電子放出素子を１個又は
複数個有する１組又は複数組のブロックからなっていて
もよい。ここで、画素には、電子放出素子を４〜１００
個有するブロックを、４〜１００組程度使用することが
好ましい。また、隣合うブロック間には、スリット内に
形成されたエミッタ電極層より太いエミッタ電極層（以
下、給電用配線層と称する）を形成してもよい。この給
電用配線層はエミッタティップと接続するスリット内に
形成されたエミッタ電極層と接続されている。従って、
給電用配線層を有しない電子放出素子アレイより、画素
内のエミッタ電極層を太くすることができるので、より
配線抵抗を低減することができる。

【００２８】更に、各ブロックを構成するゲート支持膜
とブロックを囲むゲート支持膜をつなぐ部分（以下細線
と称する）を、少なとも一部欠如させかつ狭くしてもよ
い。少なくも一部欠如させかつ狭くすることにより、ゲ
ート支持膜の欠如部分上のゲート電極層（給電用配線層
に接続するための引出し電極層）は、導電膜の張り出し
により接続されるので、中空に浮いた形状となる。この
ような構造とすることで、エミッタティップの破壊及び
塵埃等によりゲート電極層とエミッタ電極層とが短絡し
た場合に流れる大電流に対する一種のヒューズとしての
機能を付与することができる。ヒューズの抵抗は、その
幅を調節することにより所望の値を選択することができ
る。上記細線のゲート支持膜は、ゲート電極層を積層し
た後、アンダーエッチングにより除去してもよい。アン
ダーエッチング方法には、例えばウエットエッチングが
挙げられる。更に、ヒューズが形成された電子放出素子
アレイの他の例として、特開平５−１４４３７０号公報
に記載されている構造を使用してもよい。

【００２９】次に、本発明によれば、上記した複数の電
子放出素子アレイが、マトリックス配列されてなるカソ
ード板を提供することができる。本発明のカソード板
は、平面表示装置、撮像管等の電子源として使用するこ
とができる。ここで、マトリックスを構成する電子放出
素子アレイの数は、特に限定されず、所望する表示部の
面積に応じて適宜選択することができる。また、隣接す
る電子放出素子アレイ間に窓を設けてもよい。更に、１
つの電子放出素子アレイに対応する窓と、隣接する他の
電子放出素子アレイに対応する窓とを、ゲート支持膜を
その間に残すことにより分離しておいてもよい。分離し
ておくことにより、導電膜を積層すれば、自己整合的に
エミッタ電極層を分離することができる。更に、隣接す
るゲート電極層に適当な電圧を印加すれば、ゲート電極
層も分離することができる。従って、カソード板の製造
工程を通じて、パターンニングのためのマスクを、ゲー
ト支持膜形成用の１枚とすることができる。

【００３０】更に、本発明によれば、上記カソード板
と、該電子放出素子アレイ上に配置されかつ蛍光体で覆
われた電極を備えたアノード板とからなる平面表示装置
を提供することができる。上記アノード板は、蛍光体で
覆われた電極及び絶縁性基板から構成される。ここで、
本発明に使用できる蛍光体、電極及び絶縁性基板は、特
に限定されず、当該分野で公知のものを使用することが
できる。また、電極の形状は、絶縁性基板全面に形成さ
れていてもよく、櫛形の形状を有していてもよい。更
に、蛍光体を適宜選択することにより、カラー表示を行
うこともできる。

【００３１】

【実施例】以下の実施例では、特定数の電子放出素子を
有する電子放出素子アレイ、カソード板及び平面表示装
置について説明しているが、これは説明を簡単にするた
めであり、その数に限定されるものではない。実施例１本発明の電子放出素子アレイの製造方法を図１〜８を使
用して更に詳細に説明する。なお、図は３×３＝９個の
電子放出素子をマトリックス配列して構成した１つの画
素を示しており、図１（ａ）〜４（ａ）は平面図、図１
（ｂ）〜４（ｂ）は図１（ａ）〜４（ａ）のＡ−Ａ’断
面図、図１（ｃ）〜４（ｃ）は図１（ａ）〜４（ａ）の
Ｂ−Ｂ’断面図、図１（ｄ）〜４（ｄ）は図１（ａ）〜
４（ａ）のＣ−Ｃ’断面図をそれぞれ示している。ま
た、図７（ａ）及び図８（ａ）は平面図、図７（ｂ）及
び図８（ｂ）は図７（ａ）及び図８（ａ）のＣ−Ｃ’断
面図をそれぞれ示している。

【００３２】まず、ガラスからなる絶縁性基板５上に、
二酸化シリコンからなる絶縁膜６をプラズマＣＶＤ法で
１．２μｍ成膜した。次に、モリブデンシリサイドから
なるゲート支持膜１をスパッタ法により０．１μｍ成膜
した。次に、ゲート開口部３をスリット２で接続したレ
ジストパターン（図示せず）を形成した。ここで、ゲー
ト開口部３の直径は１．７μｍ、スリット２の巾は０．
６μｍとした。なお、各画素間には、後の工程でゲート
電極層を分離するため、窓４を形成した、次に、上記レ
ジストパターンをマスクとして、ＲＩＥ法によりゲート
支持膜１、絶縁膜６を順にエッチング除去した。次い
で、フッ酸溶液で絶縁膜６を選択エッチングし、０．２
μｍアンダーカットした（図１（ａ）〜（ｄ）参照）。

【００３３】なお、図１（ａ）〜（ｄ）では、１画素の
みの場合について説明しているが、実際は図６に示すよ
うに、スリット２、ゲート開口部３及び窓４はマトリッ
クス状に形成されている。また、隣接する窓４は、エミ
ッタ電極層分離用ゲート支持膜１８で分離されている。
次に、チタンからなる導電膜７を蒸着法で蒸着速度を２
Å／秒で成膜した。導電膜７は、堆積に伴いゲート支持
膜１の縁から張り出す。従って、スリット２の巾はゲー
ト開口部３の直径より小さいので、導電膜７を０．６μ
ｍ堆積したところでスリット２は塞がった。更に、０．
９μｍ堆積したところで成膜を停止すると、ゲート開口
部３の直径は０．８μｍに縮小した（図２（ａ）〜
（ｄ）参照）。なお、図２（ａ）中、点線は、スリット
２、ゲート開口部３及び窓４の輪郭を示し、実線は、導
電膜７の形成により縮小したゲート開口部３及び窓４の
輪郭を示している。

【００３４】上記工程により、スリット２、ゲート開口
部３及び窓４内の絶縁性基板５上には、導電膜が形成さ
れた。導電膜の断面形状は、スリット２内では三角形で
あり、ゲート開口部３及び窓４内では台形であった。こ
の導電膜は、隣接する画素の導電膜とは、図６に示した
エミッタ電極層分離用ゲート支持膜１８で分離されてい
るため、そのままエミッタ電極層８とすることができ
た。ゲート支持膜１上に堆積した導電膜７は、スリット
２を塞いで電気的に導通状態となり、後の工程を経るこ
とによりゲート電極層となる（図２（ｂ）及び（ｄ）参
照）。

【００３５】次に、酸化マグネシウムからなる犠牲膜１
０を斜め蒸着法により０．４μｍ成膜した。次いで、シ
リコンからなる高抵抗の負帰還層材料９ａを０．５μｍ
蒸着し、ニッケルからなるエミッタティップ材料９を
１．０μｍ蒸着し、ゲート開口部を塞いだ（図３（ａ）
〜（ｄ）参照）。負帰還層材料９ａ及びエミッタティッ
プ材料９の積層により、ゲート開口部３内のエミッタ電
極層８上には負帰還層１１ａ及びエミッタティップ１１
が形成された（図３（ｂ）参照）。なお、図３（ａ）
中、点線は図２（ａ）の実線を示しており、実線はエミ
ッタティップ材料９の積層により縮小した窓４を示して
いる。

【００３６】更に、犠牲膜１０を酢酸溶液で溶解して、
ゲート支持膜１上の負帰還層材料９ａ及びエミッタティ
ップ材料１０を除去（リフトオフ）すると、ゲート開口
部３内のエミッタ電極層８上のエミッタティップ１１が
露出した（図４（ａ）〜（ｄ）参照）。なお、図４
（ａ）のＤ−Ｄ’断面図を図５に示した。次いで、レジ
スト１３により、エミッタ電極層分離用ゲート支持膜１
８以外を覆った（図７（ａ）及び（ｂ）参照）。

【００３７】更に、レジスト１３をマスクとして、ＲＩ
Ｅ法でエッチングすると、エミッタ電極層分離用ゲート
支持膜１８が除去され、ゲート電極層１２を線状に分離
することができた（図８（ａ）及び（ｂ）参照）。な
お、このゲート電極層は、下層のエミッタ電極層８とは
交差する方向に形成されているが、その交差部分には絶
縁膜６が介在していない。つまり、両電極層はスリット
２内の空間で絶縁されるようになっている。

【００３８】以上の工程により電子放出素子アレイを製
造することができた。ここで、実施例１の電子放出素子
アレイの製造方法と従来の製造方法を、表１を参照して
比較する。

【００３９】

【表１】

【００４０】表１から判るように、本発明の製造方法
は、従来と比較して工程数を少なくすることができた。
更に、フォトレジストを使用する露光工程を２回にする
ことができるので、製造時間を著しく短縮することがで
きた。

【００４１】実施例２絶縁膜６の成膜を行わず、ガラス基板を１．２μｍエッ
チングすること以外は、実施例１と同様の工程として
も、電子放出素子アレイを形成することができた。

【００４２】実施例３図９は、１画素分の電子放出素子アレイを示す平面図で
ある。この図９において、点線は、ゲート支持膜の開口
の輪郭を示している。図９では、電子放出素子は４個ず
つの４組のブロック１５に分割され、ゲート電極層１２
で囲まれた領域には、エミッタ電極層と同じ材料からな
る給電用配線層１４が形成されている。この配線層１４
には、各エミッタティップ（図示せず）に接続している
エミッタ電極層が接続しているので、画素内の配線抵抗
を、実施例１の電子放出素子アレイと比べて、低減する
ことができる。

【００４３】更に、図９では、各ブロック１５の膜状に
形成されたゲート電極層１２と、それが接続されるゲー
ト電極層（引出し層）１２とをつなぐ部分が細線状に加
工された構造が示されており、細線状の部分はヒューズ
１６としての機能を有している。このヒューズ１６は、
ゲート電極層１２の張り出しによってつながっているの
で、中空に浮いた形状になっている。ヒューズ１６は、
それの形成を所望する部分のゲート支持膜を一部欠如さ
せ、後にゲート電極層１２となる導電膜を形成すること
により、上記欠如させた部分に形成できる。このような
構造とすることで、エミッタティップの破壊及び塵埃等
によりゲート電極層とエミッタ電極層とが短絡した場合
に流れる大電流に対する一種のヒューズとしての機能を
付与することができた。なお、この電子放出素子アレイ
は真空下で通常使用されるので、真空断熱によりヒュー
ズの溶断電流は小さくなる。

【００４４】また、ブロック１５間の間隔が広いので、
エミッタティップ材料蒸着後も犠牲膜の露出面積が大き
くなる。従って、リフトオフ工程を実施例１より効率化
することができた。更に、図９に示す電子放出素子アレ
イは、全面に導電膜を形成することにより、スリット１
７内に形成されるエミッタ電極層（給電用配線層）によ
り、隣接する画素と電気的に接続することができた。

【００４５】実施例４図１０に、スリット２及びゲート開口部３を形成し、導
電膜形成前の１ブロックの斜視図を示す。この図から判
るように、ゲート開口部３は、スリット２と接続されて
おり、絶縁膜６はアンダーエッチングされている。ま
た、画素を分離するゲート支持膜１には、スリット１７
が設けられている。このスリット１７内の基板５上に
は、導電膜形成工程を経て、隣接する画素と電気的に接
続するエミッタ電極層（給電用配線層）が形成される。
なお、図１０では、実施例１と比べて、ゲート開口部３
に接続するスリット２の数が少ないが、この構造でも後
の導電膜形成工程で、ゲート開口部内に形成されるエミ
ッタティップを電気的に接続しうるエミッタ電極膜が形
成できた。

【００４６】実施例５図１１は、ゲート支持膜１にスリット２及び１７、ゲー
ト開口部３及び給電用配線層形成用開口部１９を形成し
た後の平面図を示している。なお、図１１では、スリッ
ト２の幅を０．５μｍ、スリット１７の幅を０．９μｍ
及びその長さを３μｍとした。このゲート支持膜１を使
用して、以下の工程以外は実施例１と同様にして電子放
出素子アレイを形成した。即ち、シリコンからなる高抵
抗層をスリット２が塞がるまで、約０．７μｍ積層し、
次いでチタンからなる導電膜を０．４μｍ形成した。

【００４７】この実施例では、スリット２内には高抵抗
層のみからなるエミッタ電極層が形成された。このエミ
ッタ電極層の抵抗は、約２ＧΩであった。この実施例の
電子放出素子アレイの構造は、個々のエミッタティップ
に抵抗を介して給電することと等価であるので、過剰な
放出電流を制御し、エミッタティップの一様性の向上に
貢献した。

【００４８】また、電子放出素子アレイの動作中にアー
ク放電の発生により、エミッタティップが破壊されたと
き、図１９（ａ）に示す従来の構造では、高抵抗層１１
５を含む２層構造のエミッタティップ１０９が高抵抗層
１１５ともども破壊され、エミッタ電極ライン１０３と
ゲート電極ライン１１０が短絡した（図１９（ｂ）参
照）。

【００４９】これに対して、本発明の図１２（ａ）の構
造では、破壊後もエミッタティップ１１とエミッタ電極
層８は高抵抗層８ａを介して接続される。そのため、エ
ミッタティップ１１が破壊されても短絡が発生せず（図
１２（ｂ）参照）、電子放出素子アレイの冗長性が向上
した。尚、図１２（ａ）は、図１１の電子放出素子アレ
イ形成後のＥ−Ｅ’断面図である。なお、スリット２以
外のゲート開口部３、給電用配線層形成用開口部１９及
びスリット１７は高抵抗層と導電膜の２層構造からなる
ので、配線抵抗は大きくならない。

【００５０】実施例６図１３は、１つの電子放出素子アレイを１画素にして複
数の素子アレイをマトリックス配列させたカソード板の
一製造工程の平面図である。この実施例では、図１３に
示すように、隣接する窓４間にゲート支持膜からなるエ
ミッタ電極層分離用ゲート支持膜１８（図６のものより
細い）を設けて、窓４を形成すること以外は実施例１と
同様に電子放出素子アレイを製造した。

【００５１】このエミッタ電極層分離用ゲート支持膜１
８を設けることにより、エミッタ電極層分離用ゲート支
持膜１８が影になりエミッタ電極層８を自己整合的に分
離することができた（図１４参照。なお図１４は図１３
の導電膜形成後のＦ−Ｆ’断面図を示している）。更
に、エミッタティップ材料蒸着後（図４に対応する）、
隣接するゲート電極層間に電圧を印加することにより、
細線１８が溶断され、隣接するゲート電極層を絶縁する
と共に画素も分離することができた。この実施例の方法
では、実施例１の方法と比べて、ゲート電極層のパター
ニング工程が省略できる。そのため、全工程を通じて必
要な露光マスクは１枚だけでよい。

【００５２】実施例７図１５に示すように、図１（ａ）における隣接するゲー
ト開口部３の中心の間隔を、ゲート開口部３の直径より
小さくすることもできる。図１５では隣接するゲート開
口部３が互いに重なっている。図１５から得られる電子
放出素子アレイは、実施例１より電子放出素子をより高
密度に集積化することができるので、同じ放出電流値を
得るのに必要な電圧を低減できた。

【００５３】実施例８図９に記載した電子放出素子アレイをマトリックス配列
させることによりカソード板を２２を形成し、スペーサ
ー（図示せず）を介して、蛍光体２０で覆われた電極
（図示せず）を備えたアノード板２１をカソード板上に
配置した。更に、周囲をフリット材（図示せず）で封止
し、カソード板２２及びアノード板２１間を真空引きす
ることにより平面表示装置を形成することができた（図
１６参照）。

【００５４】なお、蛍光体は従来例と同じようにＲＢＧ
の組を周期的に配列してカラー表示用とすることが可能
である。また、電子放出素子又は電子放出素子アレイを
等間隔に配列（集積化）して表示に供することも可能で
ある。

【００５５】

【発明の効果】本発明による電子放出素子及び電子放出
素子アレイは、エミッタ電極層とゲート電極層の間に、
絶縁膜を介した接触部分が無いため、絶縁膜のピンホー
ルなどに起因するエミッタ電極層とゲート電極層間の短
絡が起こらない。また、エミッタ及びゲート電極層との
間の静電容量を小さくすることができる。従って、電子
放出素子及び電子放出素子アレイをマトリックス配列さ
せたカソード板において、駆動における消費電力が低減
でき、応答速度も向上する。

【００５６】また、導電膜の張り出しによりゲート開口
部径が縮小されるので、エミッタ先端での電界集中が強
まり、電子引出し電圧が低減した電子放出素子及び電子
放出素子アレイが得られる。更に、本発明による電子放
出素子アレイの製造方法は、導電膜の成膜工程だけでエ
ミッタ電極層を形成できるので、従来の製造方法のよう
に、エミッタ電極層の成膜後のレジストパターン形成、
エッチング及び除去工程が省略できる。また、絶縁性基
板をエッチングして開口部を形成することができるた
め、絶縁膜の成膜工程も省くことができる。更に、開口
部が多いため、その段差で犠牲膜の露出面積が大きくな
り、エミッタティップ材料を一部除去しなくてもリフト
オフできる。すなわち、リフトオフ前のパターニング工
程も不要となる。

【００５７】更に、隣接する窓が、ゲート支持膜で分離
されてなり、エミッタティップ材料の積層後に、窓を介
して隣接するエミッタティップ材料に電圧を印加してゲ
ート支持膜を破壊することにより隣接するゲート電極層
を絶縁することができる。従って、ゲート電極層のパタ
ーニング工程も省略でき、わずか１枚の露光マスクで電
子放出素子アレイが作製できる。

【００５８】上記のような工程数の削減は、電子放出素
子アレイの歩留り向上や製造コスト削減に効果が大き
い。

【図面の簡単な説明】

【図１】本発明の電子放出素子アレイの製造方法の一工
程図である。

【図２】本発明の電子放出素子アレイの製造方法の一工
程図である。

【図３】本発明の電子放出素子アレイの製造方法の一工
程図である。

【図４】本発明の電子放出素子アレイの製造方法の一工
程図である。

【図５】図４のＤ−Ｄ’断面図である。

【図６】本発明の電子放出素子アレイの製造方法の一工
程図である。

【図７】本発明の電子放出素子アレイの製造方法の一工
程図である。

【図８】本発明の電子放出素子アレイの製造方法の一工
程図である。

【図９】本発明の電子放出素子アレイの概略平面図であ
る。

【図１０】本発明の電子放出素子アレイの製造方法の一
斜視図である。

【図１１】本発明の電子放出素子アレイの製造方法の一
工程図である。

【図１２】本発明の電子放出素子アレイの概略断面図並
びにゲート及びエミッタ電極層の短絡時の概略断面図で
ある。

【図１３】本発明の電子放出素子アレイの製造方法の一
工程図である。

【図１４】本発明の電子放出素子アレイの製造方法の一
工程図である。

【図１５】本発明の電子放出素子アレイの製造方法の一
工程図である。

【図１６】本発明の平面表示装置の概略斜視図である。

【図１７】従来の平面表示装置の概略斜視図である。

【図１８】従来の電子放出素子アレイの製造方法の概略
工程図である。

【図１９】従来の電子放出素子アレイの概略断面図並び
にゲート及びエミッタ電極層の短絡時の概略断面図であ
る。

【符号の説明】

１ゲート支持膜２、１７スリット３ゲート開口部４窓５、１０１絶縁性基板６、１０４絶縁膜７導電膜８、１０３エミッタ電極層８ａ高抵抗値９、１０８エミッタティップ材料９ａ負帰還層材料１０、１０７犠牲膜１１、１０９エミッタティップ１１ａ負帰還層１２、１１０ゲート電極層１３レジスト１４給電用配線層１５ブロック１６ヒューズ１８エミッタ電極層分離用ゲート支持膜１９給電用配線層形成用開口部２２、１１２カソード板２０、１１３蛍光体２１、１１４アノード板１０２エミッタ電極材料１０３エミッタ電極ライン１０５ゲート電極材料１０６ゲート開口部１１０ゲート電極ライン１１１画素１１５高抵抗層

Claims

【特許請求の範囲】

【請求項１】ゲート開口部と該ゲート開口部に通じる
スリットとを有する絶縁性基体、前記ゲート開口部及び
スリット内の絶縁性基体上に形成されたエミッタ電極
層、前記ゲート開口部内のエミッタ電極層上に形成され
たエミッタティップ、前記絶縁性基体の表面上に前記ゲ
ート開口部を囲むように形成されたゲート電極層を有
し、該ゲート電極層と前記エミッタ電極層とがそれらの
間に介在物なしで交差するように構成されたことを特徴
とする電子放出素子。
【請求項２】ゲート開口部と該ゲート開口部に通じる
スリットとを有する絶縁性基体、前記ゲート開口部及び
スリット内の絶縁性基体上に形成されたエミッタ電極
層、前記ゲート開口部内のエミッタ電極層上に形成され
たエミッタティップ、前記絶縁性基体の表面上に前記ゲ
ート開口部を囲むように形成されたゲート電極層を有
し、該ゲート電極層と前記エミッタ電極層とがそれらの
間に介在物なしで交差するように構成された電子放出素
子を複数個配列し、前記エミッタ電極層及びゲート電極
層のそれぞれが、同じ電極層間で接続されてなることを
特徴とする電子放出素子アレイ。
【請求項３】隣接する２個のゲート開口部が、１個の
スリットにより接続され、該スリット内のエミッタ電極
層が、隣接するゲート開口部内のエミッタ電極層とそれ
ぞれ接続されてなる請求項２記載の電子放出素子アレ
イ。
【請求項４】電子放出素子を複数個づつまとめてブロ
ックとし、該ブロックごとに膜状に形成されているゲー
ト電極層が引出し電極層により給電用配線層に接続さ
れ、かつ各ブロックの素子ごとのエミッタ電極層が各ブ
ロック共通の給電用配線層に接続されてなる請求項２又
は３記載の電子放出素子アレイ。
【請求項５】各ブロックのゲート電極層に設けられた
電極層が、前記ブロック内で短絡が生じたときに過電流
によって溶断されるよう構成されてなる請求項４記載の
電子放出素子アレイ。
【請求項６】スリット内に形成されたエミッタ電極層
が、高抵抗層からなる請求項２〜５いずれかに記載の電
子放出素子アレイ。
【請求項７】ゲート開口部を有する絶縁性基体、前記
ゲート開口部内の絶縁性基体上に形成されたエミッタ電
極層、前記ゲート開口部内のエミッタ電極層上に形成さ
れたエミッタティップ、前記絶縁性基体の表面上に前記
ゲート開口部を囲むように形成されたゲート電極層を有
し、該ゲート電極層と前記エミッタ電極層とが、それら
の間に介在物なしで交差するように構成された電子放出
素子を複数個配列し、前記ゲート開口部の形状が円形で
あり、該ゲート開口部の直径が隣接するゲート開口部と
の中心間の距離より長いことを特徴とする電子放出素子
アレイ。
【請求項８】請求項２〜７いずれか１つに記載の電子
放出素子アレイを画素とし、該素子アレイを複数個マト
リックス配列してなることを特徴とするカソード板。
【請求項９】請求項１記載の電子放出素子、又は請求
項２〜７記載の電子放出素子アレイを集積化してなるこ
とを特徴とするカソード板。
【請求項１０】請求項８又は９記載のカソード板と、
該カソード板上に対向して配置されかつ蛍光体で覆われ
た電極を備えたアノード板からなり、エミッタティップ
から放出された電子を前記蛍光体に供給して発光するこ
とを特徴とする平面表示装置。
【請求項１１】請求項１０記載の蛍光体が、それぞれ
異なる色を発光する３個の蛍光体を１組にして、その組
を周期的に配列してなることを特徴とするカラー平面表
示装置。
【請求項１２】絶縁性基体の表面層をエッチングする
ことによりゲート開口部と該ゲート開口部に通じるスリ
ットを形成し、スリットを塞ぎかつゲート開口部を塞が
ない条件下で導電膜を形成し、導電膜上にゲート開口部
を塞がずかつゲート開口部内に形成されている導電膜を
覆わない条件下で犠牲膜を形成し、犠牲膜上にゲート開
口部を塞ぐ条件下でエミッタティップ材料を積層するこ
とにより導電膜からなるエミッタ電極層上にエミッタテ
ィップを形成し、犠牲膜を除去すると共に犠牲膜上に積
層されているエミッタティップ材料を除去し、絶縁性基
体上の導電膜を所望の形状にエッチングしてゲート電極
層を形成することを特徴とする電子放出素子の製造方
法。
【請求項１３】絶縁性基体の表面層をエッチングする
ことにより複数個のゲート開口部と隣接する該ゲート開
口部を連通する複数個のスリットを形成し、スリットを
塞ぎかつゲート開口部を塞がない条件下で導電膜を形成
することによりゲート開口部及びスリット内の絶縁性基
体上にエミッタ電極層を形成し、導電膜上にゲート開口
部を塞がずかつゲート開口部内に形成されている導電膜
を覆わない条件下で犠牲膜を形成し、犠牲膜上にゲート
開口部を塞ぐ条件下でエミッタティップ材料を積層する
ことによりエミッタ電極層上にエミッタティップを形成
し、犠牲膜を除去すると共に犠牲膜上に積層されている
エミッタティップ材料を除去し、絶縁性基体上の導電膜
を所望の形状にエッチングしてゲート電極層を形成する
ことを特徴とする電子放出素子アレイの製造方法。
【請求項１４】絶縁性基体の表面にゲート支持膜を形
成し、絶縁性基体の表面層及びゲート支持膜にゲート開
口部及びスリットを形成する請求項１２記載の電子放出
素子アレイの製造方法。
【請求項１５】スリット及びゲート開口部の形成と共
に、前記スリットが端部で接続する窓を絶縁性基体の表
面に形成し、エミッタ電極層の形成と同じ工程を経て、
前記窓にエミッタ電極層に給電用の配線層を形成する請
求項１３又は１４記載の電子放出素子アレイの製造方
法。
【請求項１６】隣接する窓が、ゲート支持膜で分離さ
れてなり、エミッタティップ材料の積層後に、窓を介し
て隣接するエミッタティップ材料に電圧を印加してゲー
ト支持膜を破壊することにより隣接するゲート電極層を
絶縁する請求項１４又は１５記載の電子放出素子アレイ
の製造方法。
【請求項１７】絶縁性基体及びゲート支持膜に、ゲー
ト開口部が１個又は複数個存在する１組又は複数個のブ
ロックを形成すると共に、各ブロックを構成するゲート
支持膜とブロックを囲むゲート支持膜とをつなぐ部分
を、少なくとも一部欠如させてなる請求項１３〜１６い
ずれかに記載の電子放出素子アレイの製造方法。
【請求項１８】絶縁性基体の表面層をエッチングする
ことにより、円形でありかつ直径より隣接するゲート開
口部の中心の間隔が小さい複数個のゲート開口部を形成
し、ゲート開口部を塞がない条件下で導電膜を形成する
ことによりゲート開口部内の絶縁性基体上にエミッタ電
極層を形成し、導電膜上にゲート開口部を塞がずかつゲ
ート開口部内に形成されている導電膜を覆わない条件下
で犠牲膜を形成し、犠牲膜上にゲート開口部を塞ぐ条件
下でエミッタティップ材料を積層することによりエミッ
タ電極層上にエミッタティップを形成し、犠牲膜を除去
すると共に犠牲膜上に積層されているエミッタティップ
材料を除去し、絶縁性基体上の導電膜を所望の形状にエ
ッチングしてゲート電極層を形成することを特徴とする
電子放出素子アレイの製造方法。
【請求項１９】請求項１３〜１８いずれかに記載の電
子放出素子アレイの製造方法を使用して、電子放出素子
アレイを１画素とした複数個の電子放出素子アレイを共
通の絶縁性基体上にマトリックス状に形成することを特
徴とするカソード板の製造方法。