JPH09245620A - 電子放出素子及び電子放出素子アレイの製造方法、並びに電子放出素子 - Google Patents

Abstract

(57)【要約】 【課題】 エミッタティップとゲート電極との短絡によ
り生じる欠陥を最小限にすることを課題とする。 【解決手段】 ゲート開口部５と、ゲート開口部５の底
部に存在するエミッタ電極２と、ゲート開口部５の上面
を囲うように存在するゲート電極４とを有する基体のゲ
ート電極４を枠状に除去することにより、ゲート開口部
５を分離するゲート電極要素４ａを形成し、高抵抗層６
をエミッタ電極２上及びゲート電極４上に積層し、次い
で犠牲膜を形成し、犠牲膜上にエミッタティップ材料を
積層することによりエミッタ電極２上の高抵抗層６上に
エミッタティップ７を形成し、犠牲膜を除去すると共に
犠牲膜上に積層されているエミッタティップ材料を除去
することにより電子放出素子を製造することで上記課題
を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子放出素子及び
電子放出素子アレイの製造方法、並びに電子放出素子に
関する。更に詳しくは、本発明は、熱陰極に比べて高効
率、高輝度の電子源である電子放出素子及び電子放出素
子アレイの製造方法、並びに電子放出素子に関する。本
発明により製造される電子放出素子は、薄型の平面表示
装置や撮像管への応用が期待できる。電子放出素子によ
り構成された薄型の平面表示装置は、自発光型で輝度が
高く、高精細化が可能である。他にも、高速応答、低消
費電力、広視野角など多くの特長を有する。

【０００２】

【従来の技術】電子放出素子は半導体の微細加工技術を
用いて形成され、エミッタティップとゲート電極との間
に電圧を印加することにより電子を真空中に引き出す。
エミッタティップはミクロンサイズなので高密度の集積
化が可能である。ここで、図１３に電子放出素子を利用
した薄型の平面表示装置の構成例を示す。絶縁性基板１
０１上にエミッタ電極ライン１０３とゲート電極ライン
１１０が層間絶縁層１０４を介してマトリックス状に配
置され、両電極ラインの交差部分には数百〜数千個のエ
ミッタティップ１０８が形成され、一つの画素１１１を
構成している（これをカソード板１１２と称する）。電
子放出特性は非線型であるため、両電極ラインにより単
純マトリックス駆動が可能である。選択された画素から
引き出された電子は対向支持されたアノード板１１４上
に配置された蛍光体１１３を励起発光させる。

【０００３】上記電子放出素子は、現在以下の方法によ
って形成されている。即ち、まず絶縁性基板上に導電膜
を形成し、パターニングしエミッタ電極を形成する。次
に層間絶縁層、ゲート電極を順に積層する。続いて円形
の開口部をレジストパターンに形成し、ゲート電極と層
間絶縁層をエッチングして円筒形のゲート開口部を得
る。次に、アルミニウムなどの犠牲膜を、ゲート開口部
内のエミッタ電極に付着しないように絶縁性基板に対し
て斜めから蒸着する。更に、モリブデンなどのエミッタ
ティップ材料を基板に垂直に蒸着すると、蒸着物の堆積
に伴いゲート開口部は徐々に塞がり、完全に塞がった
時、ゲート開口部内には円錐状のエミッタティップが形
成されている。次に、犠牲膜を燐酸水溶液などで選択的
に溶解してエミッタティップ以外のエミッタティップ材
料を除去する。最後にゲート電極を所望の形状にパター
ニングして電子放出素子は完成する。

【０００４】

【発明が解決しようとする課題】平面表示装置は、非常
に多数のエミッタティップを有する電子放出素子からな
っているため、電子放出素子作製工程で混入する塵芥等
によりエミッタティップとゲート電極の間に電気的な短
絡欠陥が生じやすい。また、エミッタティップから放出
された電子が、周辺の部材に衝撃を与えることで発生し
たガスがアーク放電を引き起こし、エミッタティップが
破壊してゲート電極と短絡して、欠陥が生じることもあ
る。

【０００５】短絡欠陥が生じると、短絡したエミッタテ
ィップだけでなく、短絡したエミッタティップと同じ電
極ラインを持つ正常なエミッタティップにも電子放出に
必要な十分な電圧が印加されなくなる。このことは、表
示装置において、一列の発光しないラインが生じること
と対応する。短絡欠陥に対して冗長性を確保する手段と
して、エミッタティップを複数個ずつブロックに分離
し、エミッタ電極ラインから各ブロックへ高抵抗層を介
して給電する方法が、特開平１−１５４４２６号公報に
記載されている。この方法によると、高抵抗層の負帰還
効果により過剰な放出電流が抑制され、放出電流の一様
性が向上する。しかしながら、高抵抗層で電圧降下が生
じるため、電子放出に必要な電圧が高くなってしまって
いた。また、ブロックを設けるためにエミッタ電極ライ
ンをパターニングする工程が余分に必要であった。更
に、この方法でも短絡欠陥に十分対応しきれなかった。

【０００６】また、ゲート電極側に高抵抗層を設ける方
法（特開平６−２０５９２号）も報告されているが、こ
の方法でも短絡欠陥に十分対応しきれなかった。

【０００７】

【課題を解決するための手段】上記課題を鑑み、本発明
の発明者等は、鋭意検討の結果、短絡欠陥が他の正常な
エミッタティップに及ぼす影響を抑制し、かつ動作電圧
を低減することが可能な電子放出素子を少ない工程数で
製造しうる方法を見いだし本発明に至った。かくして本
発明によれば、ゲート開口部と、ゲート開口部の底部に
存在するエミッタ電極と、ゲート開口部の上面を囲うよ
うに存在するゲート電極とを有する基体のゲート電極を
枠状に除去することにより、ゲート開口部を分離するゲ
ート電極要素を形成し、ゲート開口部を塞がない条件下
で高抵抗層をエミッタ電極上、ゲート電極上及びゲート
電極要素上並びに前記枠状に除去した部分に積層し、ゲ
ート開口部を塞がずかつエミッタ電極上の高抵抗層を覆
わない条件下で犠牲膜を形成し、犠牲膜上にゲート開口
部を塞ぐ条件下でエミッタティップ材料を積層すること
によりエミッタ電極上の高抵抗層上にエミッタティップ
を形成し、犠牲膜を除去すると共に犠牲膜上に積層され
ているエミッタティップ材料を除去することを特徴とす
る電子放出素子の製造方法が提供される。

【０００８】また、本発明によれば、絶縁性基板上にエ
ミッタ電極、層間絶縁層及びゲート支持膜を積層し、エ
ミッタ電極を露出さすように層間絶縁層及びゲート支持
膜にゲート開口部を形成し、ゲート開口部を塞がない条
件下で高抵抗層及び導電膜をエミッタ電極上及びゲート
支持膜上に積層することによりゲート電極を形成し、ゲ
ート開口部を塞がずかつエミッタ電極上の導電膜を覆わ
ない条件下で犠牲膜を形成し、犠牲膜上にゲート開口部
を塞ぐ条件下でエミッタティップ材料を積層することに
よりエミッタ電極上の導電膜上にエミッタティップを形
成し、犠牲膜を除去すると共に犠牲膜上に積層されてい
るエミッタティップ材料を除去し、次いでゲート電極を
枠状に除去することにより、ゲート開口部を分離するゲ
ート電極要素を形成することを特徴とする電子放出素子
の製造方法が提供される。

【０００９】更に、本発明によれば、上記電子放出素子
の製造方法において、ゲート開口部が複数個形成され、
ゲート開口部内にエミッタティップが複数個形成される
ことを特徴とする電子放出素子アレイの製造方法が提供
される。また、本発明によれば、上記電子放出素子の製
造方法により製造される電子放出素子、電子放出素子ア
レイが提供される。

【００１０】

【発明の実施の形態】以下、本発明を説明するが、本発
明では、エミッタティップ１個の場合を電子放出素子と
称し、複数個の電子放出素子が集合したものを電子放出
素子アレイと称する。まず、本発明に使用される基体
は、ゲート開口部と、ゲート開口部の底部に形成された
エミッタ電極と、ゲート開口部の上面を囲うように形成
されたゲート電極とを有する。

【００１１】この基体は、例えば以下の３つの方法によ
り形成される。まず、第１の方法として、絶縁性基板上
にエミッタ電極、層間絶縁層及びゲート電極を積層し、
エミッタ電極を露出さすように層間絶縁層及びゲート電
極にゲート開口部を形成することにより、基体を形成す
る方法が挙げられる。次に、第２の方法として、絶縁性
基板上に層間絶縁層を積層し、基板を露出さすように層
間絶縁層にゲート開口部を形成し、導電膜を積層するこ
とにより、層間絶縁層上にゲート電極を、ゲート開口部
内の絶縁性基板上にエミッタ電極を形成することによ
り、基体を形成する方法が挙げられる。

【００１２】更に、第３の方法として、絶縁性基板をエ
ッチングすることによりゲート開口部を形成し、導電膜
を積層することにより、ゲート開口部を囲うようにゲー
ト電極を、ゲート開口部内の絶縁性基板上にエミッタ電
極を形成することにより、基体を形成する方法が挙げら
れる。まず、第１の方法を説明する。この方法に使用で
きる絶縁性基板としては、特に限定されず、例えば、ガ
ラス基板が挙げられる。この絶縁性基板上には、厚さ
０．２〜０．４μｍのエミッタ電極が形成される。エミ
ッタ電極は、モリブデン、チタン、ニオブ、クロム及び
それらのシリサイド等からなり、例えば蒸着法、ＣＶＤ
法等により形成することができる。このエミッタ電極
は、公知のフォトリソグラフィ法を利用して、所望の形
状に形成しておいてもよい。

【００１３】次に、エミッタ電極上に、０．５〜２μｍ
の層間絶縁層を形成する。層間絶縁層に使用できる材料
は、特に限定されず、酸化シリコン、窒化シリコン、Ｐ
ＳＧ、ＢＰＳＧ等が挙げられる。層間絶縁層の形成方法
は、例えばＣＶＤ法、プラズマＣＶＤ法が挙げられる。
更に、層間絶縁層上に厚さ０．１〜０．５μｍのゲート
電極が形成される。ゲート電極は、モリブデン、チタ
ン、ニオブ、クロム及びそれらのシリサイド等からな
り、例えば蒸着法、ＣＶＤ法等により形成することがで
きる。

【００１４】最後に、エミッタ電極を露出さすように層
間絶縁層及びゲート電極にゲート開口部を形成すること
により第１の方法に係る基体が得られる（図１（ａ）参
照）。ここで、ゲート開口部の形成方法としては、例え
ば、まずゲート電極上にゲート開口部をエッチングによ
り形成するためのマスクを形成する。マスクには、フォ
トレジスト等の公知のマスク材料を使用することができ
る。次いで、マスクを使用して、層間絶縁層及びゲート
電極にゲート開口部がエッチングにより形成される。ゲ
ート開口部の形状は、特に限定されず、三角、四角等の
多角形、円形、楕円形等が挙げられるが、対称性を考慮
すると円形が好ましい。ゲート開口部の形状を円形と仮
定すると、ゲート開口部の直径は、通常３．０μｍ以
下、露光の解像度及び電子放出素子アレイの集積度を考
慮すると、０．８〜１．５μｍが最も好ましい。

【００１５】次に、第２の方法を説明する。まず、この
方法に使用できる絶縁性基板は、第１の方法と同様であ
る。この絶縁性基板上に上記第１の方法のようにエミッ
タ電極を形成することなく層間絶縁層を積層し、基板を
露出さすように層間絶縁層にゲート開口部を形成する。
ここで層間絶縁層及びゲート開口部の構成及びその形成
方法は第１の方法と同じである。この後、導電膜を積層
することにより、層間絶縁層上にゲート電極を、ゲート
開口部内の絶縁性基板上にエミッタ電極を同時に形成
し、第２の方法に係る基体が得られる（図１（ｂ）参
照）。

【００１６】なお、上記第２の方法では、基板を露出さ
すように層間絶縁層にゲート開口部を形成しているが、
基板を露出させることなく、層間絶縁層中にゲート開口
部を形成してもよい。この場合、基板には、絶縁性基板
に限らず、シリコン基板などの導電性の基板を使用して
もよい。次いで、第３の方法を説明する。まず、この方
法に使用できる絶縁性基板は、第１の方法と同様であ
る。この絶縁性基板は上記第１及び第２の方法のように
エミッタ電極及び層間絶縁層を形成することなく、絶縁
性基板をエッチングしてゲート開口部を形成する。ここ
でゲート開口部の構成及びその形成方法は第１の方法と
同じである。この後、導電膜を積層することにより、絶
縁性基板上にゲート電極を、ゲート開口部内の絶縁性基
板上にエミッタ電極を同時に形成することにより第３の
方法に係る基体が得られる（図１（ｃ）参照）。

【００１７】なお、図１（ａ）〜（ｃ）中、１は絶縁性
基板、２はエミッタ電極、３は層間絶縁層、４はゲート
電極を示している。ここで、第１及び第２の方法では層
間絶縁層上に、第３の方法では絶縁性基体上にゲート支
持膜を形成しておいてもよい。ゲート支持膜に使用する
材料を選択することにより、後に行われる絶縁性基体又
は層間絶縁層のエッチングにおいて、絶縁性基体又は層
間絶縁層との選択性を取ることができる。そのため、更
に後の工程で形成される犠牲膜、導電膜等がゲート開口
部の側壁に付着することを防ぐことができる。このゲー
ト支持膜に使用できる材料は、特に限定されず、導電性
でも、絶縁性でもよい。例えば、導電性材料としては、
モリブデン、タングステン、チタン等の金属、モリブデ
ン、タングステン、チタン等のシリサイドが挙げられ、
絶縁性材料としては、シリコン、窒化シリコン等が挙げ
られる。ゲート支持膜の膜厚は、使用される材料の種類
によっても相違するが、０．１〜０．５μｍである。ゲ
ート支持膜の形成方法は、例えばスパッタ法、ＣＶＤ法
が挙げられる。

【００１８】また、ゲート支持膜を形成した場合、ＲＩ
Ｅ（反応性イオンエッチング）等の異方性エッチングと
フッ酸溶液等を使用した等方性エッチングを組み合わせ
てゲート開口部を形成することが好ましい。これは、異
方性エッチングはゲート開口部の形状を制御性良くエッ
チングすることができるからであり、一方、等方性エッ
チングはゲート支持膜下の層間絶縁層又は絶縁性基板を
アンダーエッチングして後退させ、後の工程で形成され
る犠牲膜、導電膜等がゲート開口部の側壁に付着するこ
とを防ぐことができるからである。

【００１９】次に、上記第１〜第３の方法において、高
抵抗層の積層前に、ゲート電極を枠状に除去してゲート
電極要素が形成される。上記第１〜第３の方法により形
成された基体のゲート開口部を塞がない条件下で、高抵
抗層を厚さ０．１〜０．５μｍでエミッタ電極上、ゲー
ト電極上及びゲート電極要素上並びに前記枠状に除去し
た部分に積層する。高抵抗層は、例えば、シリコン等か
らなり、蒸着法、ＣＶＤ法等により積層することができ
る。この高抵抗層は、エミッタティップとエミッタ電極
間の負帰還層として機能し、放出電流の均一性を向上さ
せることができる。また、エミッタティップとゲート電
極が短絡したとき、短絡電流により高抵抗層で大きな電
圧降下が生じるので、他の電子放出素子のエミッタティ
ップ及びゲート電極要素にかかる電圧は殆ど減少せず、
継続して正常に電子を放出させることができる。

【００２０】一方、ゲート電極とゲート電極要素は、枠
状に除去した部分に形成された高抵抗層を介して電気的
に接続されているので、短絡時の冗長性を確保すること
ができる。更に、高抵抗層の堆積に伴いゲート開口部は
徐々に塞がるので、堆積前に比べゲート開口部の直径が
小さくなり、電子放出素子の動作電圧を低減できる。

【００２１】更にまた、個々のエミッタティップの基部
に高抵抗層を形成できるので、従来の構造に比べ効果的
な負帰還が得られ、放出電流の一様性を向上させること
ができる。次に、ゲート開口部を塞がずかつエミッタ電
極上の高抵抗層を覆わない条件下で犠牲膜を形成する。
犠牲膜にはマグネシウム化合物が使用でき、その内、酸
化マグネシウムを使用することが、後のエッチング工程
において、犠牲膜のエッチングによる除去が容易である
観点から好ましい。犠牲膜の厚さは、特に限定されない
が、後の除去工程を考慮すると、０．２〜０．６μｍと
することが好ましい。また、犠牲膜の積層方法は、特に
限定されないが、１０〜３０°の斜め方向から蒸着する
方法が挙げられる。これは、開口部の側壁及び開口部内
のエミッタ電極を覆わないようにするためである。

【００２２】次いで、犠牲膜上にゲート開口部を塞ぐ条
件下でエミッタティップ材料を積層することによりエミ
ッタ電極上の高抵抗層上にエミッタティップを形成す
る。エミッタティップの高さは、１〜２μｍとすること
が好ましい。エミッタティップ材料としては、ニッケ
ル、白金、金、モリブデン、チタン、タンタル、タング
ステン等の金属及びこれらのシリサイドが挙げられる。
ここで、エミッタティップは、例えば、ニッケル、白
金、金から選択される１種を上層とし、モリブデン、チ
タン、タンタル、タングステンから選択される１種を下
層とした２層構造を有していてもよい。この２層構造に
より、エミッタティップの先端を鋭くすることができ、
電界の集中をより高めることができる。なお、導電膜の
形成方法は、例えば真空蒸着、スパッタリング等が挙げ
られる。

【００２３】更に、犠牲膜を除去すると共に犠牲膜上に
積層されているエミッタティップ材料を除去（リフトオ
フ）することにより電子放出素子を製造することができ
る。ここで、除去方法としては、犠牲膜をウエットエッ
チングにより除去する方法を使用することが好適であ
る。ウエットエッチングに使用できるエッチャントとし
ては、犠牲膜を除去しうる酢酸、燐酸、ホウ酸等の公知
のエッチャントが使用でき、例えば犠牲膜がマグネシウ
ム化合物であり、エミッタティップがニッケルを含む場
合、酢酸を含む水溶液を使用することが好ましい。

【００２４】また更に、本発明には、以下の第４の電子
放出素子の製造方法も含まれる。即ち、絶縁性基板上に
エミッタ電極、層間絶縁層及びゲート支持膜を積層し、
エミッタ電極を露出さすように層間絶縁層及びゲート支
持膜にゲート開口部を形成し、ゲート開口部を塞がない
条件下で高抵抗層及び導電膜をエミッタ電極上及びゲー
ト支持膜上に積層することによりゲート電極を形成し、
ゲート開口部を塞がずかつエミッタ電極上の導電膜を覆
わない条件下で犠牲膜を形成し、犠牲膜上にゲート開口
部を塞ぐ条件下でエミッタティップ材料を積層すること
によりエミッタ電極上の導電膜上にエミッタティップを
形成し、犠牲膜を除去すると共に犠牲膜上に積層されて
いるエミッタティップ材料を除去し、次いでゲート電極
を枠状に除去することにより、ゲート開口部を分離する
ゲート電極要素を形成することを特徴とする電子放出素
子の製造方法である。

【００２５】この方法では、ゲート電極は高抵抗層を形
成した後に形成されるので、開口部内の高抵抗層上にも
ゲート電極と同じ材料からなる導電膜が積層される。ま
た、ゲート電極要素は枠内に位置し、高抵抗層を介して
ゲート電極と電気的に接続しているので、短絡時の冗長
性を確保することができる。なお、これ以外は、第１〜
第３の方法と同様の材料及び方法を使用することができ
る。この方法によれば、第１〜第３の方法より、ゲート
電極により形成されるゲート開口部の上部の直径を小さ
くすることができるので、電界の集中を高めることがで
きるという利点がある。

【００２６】更に、本発明では、上記電子放出素子の製
造方法において、枠内にゲート開口部が複数個形成され
たゲート電極要素を形成することにより、ゲート開口部
内にエミッタティップを複数個有する電子放出素子アレ
イを製造することができる。上記の方法により形成され
た電子放出素子アレイは、そのまま平面表示装置の画素
として使用することができる。また、画素中の電子放出
素子の数は、通常２００〜４０００個／画素程度であ
る。

【００２７】ここで、上記第１の方法において、ゲート
開口部を複数個形成すると共にゲート開口部より狭い幅
の枠状の開口部及びゲート電極要素を形成し、ゲート電
極要素によりゲート開口部を所望数に分離し、枠状の開
口部を塞ぎかつゲート開口部を塞がない条件下で高抵抗
層を積層することにより枠状の開口部内に高抵抗層を形
成してもよい。この方法によれば、ゲート開口部と同時
に枠状の開口部を形成できるので、ゲート電極を枠状に
除去するための新たなエッチング工程は必要ない。従っ
て、製造工程を短縮することができるのでより好まし
い。

【００２８】更に、上記第１の方法において、層間絶縁
層積層前に絶縁性基板上にエミッタ電極を積層し、エミ
ッタ電極をエミッタ電極と複数個のエミッタ電極要素と
に分離し、ゲート開口部形成時にエミッタ電極とエミッ
タ電極要素間及びそれらの端部が露出する開口部を形成
し、高抵抗層積層時にエミッタ電極とエミッタ電極要素
間にも高抵抗層を形成してもよい。この方法によれば、
エミッタ電極側に、短絡欠陥に備えた高抵抗層を形成す
ることができるので、より信頼性の高い電子放出素子ア
レイを得ることができる。

【００２９】ここで、第２及び第３の方法により電子放
出素子アレイを形成する場合は、第１の方法と異なり、
予めエミッタ電極が絶縁性基板上に形成されていないの
で、個々のエミッタティップをエミッタ電極と電気的に
接続する必要がある。この電気的な接続は、ゲート開口
部の形成と同時に、エミッタ電極を形成するための給電
用配線層形成用開口部とゲート開口部とを接続し、かつ
ゲート開口部の直径より幅の狭いスリットを設けること
により行うことができる。このスリットは、導電膜の成
膜時に塞がり、スリット内の絶縁性基板又は層間絶縁層
上にエミッタティップとエミッタ電極を電気的に接続す
るエミッタ電極要素が形成される。このスリット幅とゲ
ート開口部の直径は、１：２〜１：４であることが好ま
しい。

【００３０】更に、第２及び第３の方法において、１つ
の画素と隣接する画素のエミッタ電極を電気的に接続す
るために、以下の方法を使用してもよい。即ち、ゲート
開口部の形成と同時に、画素間の絶縁性基板又は層間絶
縁層にゲート開口部の直径より幅の狭いスリットを形成
する。この後、導電膜を成膜することにより、スリット
を塞ぎ、スリット内の絶縁性基板又は層間絶縁層上に導
電膜を成膜する。この導電膜はエミッタ電極の一部とな
り、隣接する画素を電気的に接続することができる。

【００３１】なお、１画素は、複数個の枠で囲まれた電
子放出素子アレイからなっていてもよく、例えば、枠で
囲まれた電子放出素子を１個又は複数個有する１組のブ
ロックを複数組有していてもよい。ここで、画素には、
電子放出素子を４〜１００個有する１組のブロックを、
４〜１００組程度使用することが好ましい。次に、本発
明によれば、上記した複数の電子放出素子アレイが、マ
トリックス配列されてなるカソード板を提供することが
できる。このカソード板は、平面表示装置、撮像管等の
電子源として使用することができる。ここで、マトリッ
クスを構成する電子放出素子アレイの数は、特に限定さ
れず、所望する表示部の面積に応じて適宜選択すること
ができる。

【００３２】更に、本発明によれば、上記カソード板
と、該電子放出素子アレイ上に配置されかつ蛍光体で覆
われた電極を備えたアノード板とからなる例えば図１３
で示した如き平面表示装置を提供することができる。上
記アノード板は、蛍光体で覆われた電極及び絶縁性基板
から構成される。ここで、本発明に使用できる蛍光体、
電極及び絶縁性基板は、特に限定されず、当該分野で公
知のものを使用することができる。また、電極の形状
は、絶縁性基板全面に形成されていてもよく、櫛形の形
状を有していてもよい。更に、蛍光体を適宜選択するこ
とにより、カラー表示を行うこともできる。

【００３３】

【実施例】

実施例１ 図２（ａ）〜（ｄ）及び図３を用いて本実施例を説明す
る。図２（ａ）〜（ｄ）は、電子放出素子の製造工程の
概略断面図であり、図３は図２（ｂ）の概略平面図であ
る。また、図３のＡ−Ａ’断面図が、図２（ｂ）に対応
する。

【００３４】まず、ガラスよりなる平坦な絶縁性基板１
上に、モリブデンシリサイドよりなる０．３μｍの厚さ
のエミッタ電極２を形成した。次に酸化シリコンよりな
る０．７μｍの厚さの層間絶縁層３及びモリブデンシリ
サイドよりなる０．３μｍの厚さのゲート電極材料を順
に成膜した。次に、ゲート電極材料を一辺が４０μｍの
正方形で３μｍの巾で、フォトリソグラフィとエッチン
グにより枠状に除去した。この除去により、枠ａの内側
にゲート電極要素４ａが、枠ａの外側にゲート電極（給
電母線）４が形成され、両者は電気的に分離された（図
２（ａ）参照）。

【００３５】次いで、ゲート電極要素４ａが存在する領
域に、１μｍの径を有するゲート開口部５をフォトリソ
グラフィとＲＩＥ（異方性エッチング）によりゲート電
極要素４ａ及び層間絶縁層３に形成し、さらにフッ酸溶
液で層間絶縁層３を選択エッチング（等方性エッチン
グ）し、０．３μｍ後退（アンダーカット）させた（図
２（ｂ）参照）。この工程を経ることにより、図３に示
すように、各画素１０は、枠ａで仕切られた４つのブロ
ック１１からなり、各ブロック１１は４個のゲート開口
部５の平面形状を有していた。なお図３では、４画素が
示されているが、実際には、複数の画素が基板全面にマ
トリックス状に形成されている。

【００３６】次に、多結晶シリコンよりなる高抵抗層６
を蒸着法により０．４μｍの厚さで形成した。これによ
り枠ａの内側のゲート電極要素４ａは、高抵抗層６を介
してゲート電極４と接続された。また高抵抗層６の堆積
によりゲート開口部５の直径は縮小され、０．７μｍに
なった。ゲート開口部５内にはエミッタティップの基部
となる高抵抗層６が堆積した（図２（ｃ）参照）。

【００３７】更に、酸化マグネシウムからなる犠牲膜
（図示せず）を０．４μｍの厚さで斜め蒸着法により成
膜した。次いで、ニッケルからなるエミッタティップ材
料を１．０μｍの厚さで蒸着法により成膜した。この成
膜により、ゲート開口部５が塞がると共に、ゲート開口
部５内の高抵抗層６上にはエミッタティップ７が形成さ
れた。この後、犠牲膜を酢酸水溶液に浸漬して選択的に
溶解し、ゲート開口部５内以外に堆積したエミッタティ
ップ材料を除去した。最後にゲート電極４を所望の形状
にパターニングすることにより電子放出素子アレイが完
成した（図２（ｄ）参照）。

【００３８】本実施例により得られた電子放出素子アレ
イにおいて、枠ａに形成されている高抵抗層の抵抗は５
０ＭΩであった。そのため、あるブロックのエミッタテ
ィップとゲート電極要素との間で短絡欠陥が発生して
も、他のブロックでは正常な電子放出を行うことができ
た。また、高抵抗層の積層により、ゲート開口部の直径
が縮小されたので、１０００個のエミッタティップから
１００μＡの放出電流を得るのに必要な電圧が、従来構
造（高抵抗層のない構造）では８０Ｖであったが、本実
施例では６０Ｖに低減できた。更に、ゲート開口部内の
高抵抗層の抵抗は２００ＭΩであった。そのため、個々
のエミッタティップに負帰還がかかるので、従来構造
（高抵抗層のない構造）より放出電流の一様性を向上さ
せることができた。

【００３９】実施例２ 図４（ａ）〜（ｃ）を用いて本実施例を説明する。ま
ず、ゲート電極材料の成膜工程までは、実施例１と同様
に行った。次いで、ゲート開口部５と同時に、上記実施
例１の枠ａと同じ機能を有する開口部ｂを形成した。こ
の開口部ｂの形成により、ゲート電極４とゲート電極要
素４ａを形成した。なお、開口部ｂの幅は０．５μｍ、
ゲート開口部５の直径は１．２μｍとした（図４（ａ）
参照）。

【００４０】次に、シリコンからなる高抵抗層６を蒸着
法により０．７μｍの厚さで積層した。この積層によ
り、開口部ｂでは両側から張り出した高抵抗層がつなが
り完全に開口が塞がるが、ゲート開口部５は完全に塞が
らなかった（図４（ｂ）参照）。以下の工程は実施例１
と同様に行うことにより、電子放出素子アレイが完成し
た（図４（ｃ）参照）。

【００４１】この実施例の製造方法によれば、実施例１
のように枠ａのパターニングを個別に行う必要がなく、
枠ａと同様の機能を有する開口部ｂをゲート開口部の形
成と同時に行うことができるので、より少ない工程数で
電子放出素子アレイを形成することができた。 実施例３ 図５（ａ）〜（ｄ）及び図６を用いて本実施例を説明す
る。図５（ａ）〜（ｄ）は、電子放出素子の製造工程の
概略断面図であり、図６は図５（ｂ）の概略平面図であ
る。また、図６のＢ−Ｂ’断面図が、図５（ｂ）に対応
する。

【００４２】まず、ガラスよりなる平坦な絶縁性基板１
上に、モリブデンシリサイドよりなる０．３μｍの厚さ
のエミッタ電極材料を形成した。次に、エミッタ電極材
料を一辺が４０μｍの正方形で３μｍの幅で、フォトリ
ソグラフィとエッチングにより枠状に除去した。この除
去により、枠ａ’の内側にエミッタ電極要素２ａが、枠
ａ’の外側にエミッタ電極２が形成され、両者は電気的
に分離された（図５（ａ）参照）。

【００４３】次に、酸化シリコンよりなる０．７μｍの
厚さの層間絶縁層３及びモリブデンシリサイドよりなる
０．３μｍの厚さのゲート電極材料を順に成膜した。次
いで、１μｍの径を有するゲート開口部５をフォトリソ
グラフィとＲＩＥによりゲート電極４及び層間絶縁層３
に形成し、さらにフッ酸溶液で層間絶縁層３を選択エッ
チングし、０．３μｍ後退（アンダーカット）させた。
更に、ゲート開口部５と同時に、エミッタ電極２及びエ
ミッタ電極要素２ａの端部と枠ａ’の一部が露出した開
口部ｂ’を形成した（図５（ｂ）参照）。この工程を経
ることにより、図６に示すように、各画素１０は、枠
ａ’で仕切られた４つのブロック１１からなり、各ブロ
ック１１は４個のゲート開口部５を有している。また、
ゲート電極４には開口部ｂ’が形成されている。なお図
３では、４画素が示されているが、実際には、複数の画
素が基板全面にマトリックス状に形成されている。

【００４４】次に、多結晶シリコンよりなる高抵抗層６
を蒸着法により０．４μｍの厚さで形成した。これによ
り枠ａ’の内側のエミッタ電極要素２ａは、高抵抗層６
を介してエミッタ電極２と接続された。また高抵抗層６
の堆積によりゲート開口部５の直径は縮小され、０．７
μｍになった。ゲート開口部５内にはエミッタティップ
の基部となる高抵抗層６が堆積した（図５（ｃ）参
照）。

【００４５】以下の工程は実施例１と同様に行うことに
より、電子放出素子アレイが完成した（図５（ｄ）参
照）。本実施例の構造は、実施例１と異なり、短絡欠陥
に備えるための高抵抗層をエミッタ電極側に設けたこと
を特徴とする。この実施例の製造方法によれば、実施例
１のように枠ａのパターニングを個別に行う必要がな
く、枠ａと同様の機能を有する枠ａ’エミッタ電極の形
成と同時に行うことができるので、より少ない工程数で
電子放出素子アレイを形成することができた。

【００４６】実施例４ 図７に示すように個々のゲート開口部を枠ａで囲う形状
としたこと以外は、実施例１と同様にして電子放出素子
アレイを形成した。この実施例により製造された電子放
出素子アレイは、上記実施例より更に冗長性を向上させ
ることができた。

【００４７】実施例５ 図８（ａ）〜（ｃ）を用いて本実施例を説明する。ま
ず、層間絶縁層３の形成までは、実施例１と同様に行っ
た。次いで、層間絶縁層３上に、窒化シリコンよりなる
０．１μｍの厚さのゲート支持膜８を成膜した。この
後、１μｍの径を有するゲート開口部５をフォトリソグ
ラフィとＲＩＥによりゲート支持膜８及び層間絶縁層３
に形成し、さらにフッ酸溶液で層間絶縁層３を選択エッ
チングし、０．３μｍ後退（アンダーカット）させた
（図８（ａ）参照）。

【００４８】ゲート開口部形成後、０．４μｍの厚さの
シリコンからなる高抵抗層６と０．３μｍの厚さのモリ
ブデンからなる導電膜を連続して蒸着した。この蒸着に
より、ゲート開口部５内のエミッタ電極２上に、高抵抗
層６と導電膜９がこの順で形成された。また、ゲート支
持膜８上の高抵抗層６上に形成された導電膜は、ゲート
電極４として機能する。また高抵抗層６及び導電膜の堆
積によりゲート開口部５の直径は縮小され、０．５μｍ
になった（図８（ｂ）参照）。

【００４９】この後、ゲート電極４を枠状にエッチング
することによりゲート電極要素４ａを形成して、電子放
出素子アレイが完成した（図８（ｃ）参照）。本実施例
の製造方法によれば、ゲート開口部の直径をより小さく
することができるので、効率よく電界を集中させること
ができる。また、ゲート電極要素４ａは、高抵抗層６を
介してゲート電極４と電気的に接続しているので、短絡
時の冗長性を確保することができた。

【００５０】実施例６ 図９〜１２を用いて本実施例を説明する。図９〜１１
は、電子放出素子の製造工程の概略平面図であり、図１
２は図１１のＣ−Ｃ’概略断面図である。まず、ガラス
よりなる平坦な絶縁性基板１上に、酸化シリコンよりな
る１．３μｍの厚さの層間絶縁層３及び窒化シリコンよ
りなる０．１μｍの厚さのゲート支持膜８を成膜した。
次に、フォトリソグラフィとＲＩＥによりゲート支持膜
８及び層間絶縁層３を除去して、図９に示すパターンを
形成した。さらにフッ酸溶液で層間絶縁層３を選択エッ
チングし、０．３μｍ後退させた。

【００５１】この工程を経ることにより、図９に示すよ
うに、画素１０は、給電用配線層形成用開口部１４で仕
切られた４つのブロック１１からなり、各ブロック１１
は６個のゲート開口部５を有していた。また、図９中、
１２はゲート開口部５内に形成されるエミッタ電極要素
と給電用配線層形成用開口部１４内に形成されるエミッ
タ電極とを電気的に接続するためのスリットであり、１
３は１つの画素と隣接する画素のエミッタ電極を電気的
に接続するためのスリットである。

【００５２】次に、０．７μｍの厚さのチタンからなる
導電膜を蒸着することにより、スリット１２及び１３を
塞いだ（図１０参照）。この蒸着により、ゲート開口部
５内の絶縁性基板１上にはエミッタ電極要素が積層さ
れ、給電用配線層形成用開口部１４内の絶縁性基板１上
にはエミッタ電極が形成された。更に、スリット１２内
の絶縁性基板１上に積層された導電膜により、エミッタ
電極要素とエミッタ電極とを電気的に接続し、一方スリ
ット１３内の絶縁性基板１上に積層された導電膜によ
り、１つの画素と他の画素のエミッタ電極とを電気的に
接続した。更に、ゲート支持膜上に積層された導電膜
は、ゲート電極４及びゲート電極要素４ａとしてそれぞ
れ機能する。

【００５３】次いで、ゲート電極４とゲート電極要素４
ａとの接続部の導電膜を除去して枠ａ″を形成し、続い
て、多結晶シリコンよりなる高抵抗層６を蒸着法により
０．４μｍの厚さで形成した。これにより枠ａ″の内側
のゲート電極要素４ａは、高抵抗層６を介してゲート電
極４と接続された。また高抵抗層６の堆積によりゲート
開口部５の直径は縮小され、０．７μｍになった。ゲー
ト開口部５内のエミッタ電極要素２ａ上には高抵抗層６
が堆積した（図１１参照）。なお、図１１のＣ−Ｃ’断
面図を図１２に示した。

【００５４】更に、酸化マグネシウムからなる犠牲膜
（図示せず）を０．４μｍの厚さで斜め蒸着法により成
膜した。次いで、ニッケルからなるエミッタティップ材
料を１．０μｍの厚さで蒸着法により成膜した。この成
膜により、ゲート開口部５が塞がると共に、ゲート開口
部５内の高抵抗層６上にはエミッタティップ７が形成さ
れた。この後、犠牲膜を酢酸水溶液に浸漬して選択的に
溶解し、ゲート開口部５内以外に堆積したエミッタティ
ップ材料を除去した。最後にゲート電極４を所望の形状
にパターニングすることにより電子放出素子アレイが完
成した。

【００５５】

【発明の効果】本発明の電子放出素子の製造方法は、ゲ
ート開口部と、ゲート開口部の底部に存在するエミッタ
電極と、ゲート開口部の上面を囲うように存在するゲー
ト電極とを有する基体のゲート電極を枠状に除去するこ
とにより、ゲート開口部を分離するゲート電極要素を形
成し、ゲート開口部を塞がない条件下で高抵抗層をエミ
ッタ電極上、ゲート電極上及びゲート電極要素上並びに
前記枠状に除去した部分に積層し、ゲート開口部を塞が
ずかつエミッタ電極上の高抵抗層を覆わない条件下で犠
牲膜を形成し、犠牲膜上にゲート開口部を塞ぐ条件下で
エミッタティップ材料を積層することによりエミッタ電
極上の高抵抗層上にエミッタティップを形成し、犠牲膜
を除去すると共に犠牲膜上に積層されているエミッタテ
ィップ材料を除去することを特徴とする。

【００５６】また、本発明の電子放出素子の製造方法
は、絶縁性基板上にエミッタ電極、層間絶縁層及びゲー
ト支持膜を積層し、エミッタ電極を露出さすように層間
絶縁層及びゲート支持膜にゲート開口部を形成し、ゲー
ト開口部を塞がない条件下で高抵抗層及び導電膜をエミ
ッタ電極上及びゲート支持膜上に積層することによりゲ
ート電極を形成し、ゲート開口部を塞がずかつエミッタ
電極上の導電膜を覆わない条件下で犠牲膜を形成し、犠
牲膜上にゲート開口部を塞ぐ条件下でエミッタティップ
材料を積層することによりエミッタ電極上の導電膜上に
エミッタティップを形成し、犠牲膜を除去すると共に犠
牲膜上に積層されているエミッタティップ材料を除去
し、次いでゲート電極を枠状に除去することにより、ゲ
ート開口部を分離するゲート電極要素を形成することを
特徴とする。

【００５７】そのため、エミッタティップとゲート電極
が短絡したとき、短絡電流によりゲートの枠内及びエミ
ッタティップ基部の高抵抗層で大きな電圧降下が生じる
ので、他のブロックのエミッタティップにかる電圧は殆
ど変化せず、継続して正常な電子放出を行うことができ
る。更に、高抵抗層の積層に伴い、ゲート開口部は徐々
に塞がるので、積層前に比べゲート開口部の直径が小さ
くなり、電子放出素子の動作電圧を低減できる。また更
に、ここのエミッタティップの基部に高抵抗層が形成さ
れるので、従来に比べてより効果的に負帰還が得られ、
放出電流の一様性を向上できる。更に、ゲート電極要素
は枠内に位置し、高抵抗層を介してゲート電極と電気的
に接続しているので、短絡時の冗長性を確保することが
できる。

【００５８】また、下記方法、 絶縁性基板上にエミッタ電極、層間絶縁層及びゲート
電極を積層し、エミッタ電極を露出さすように層間絶縁
層及びゲート電極にゲート開口部を形成することにより
形成する、 絶縁性基板上に層間絶縁層を積層し、基板を露出さす
ように層間絶縁層にゲート開口部を形成し、導電膜を積
層することにより、層間絶縁層上にゲート電極を、ゲー
ト開口部内の絶縁性基板上にエミッタ電極を形成するこ
とにより形成する、又は 絶縁性基板をエッチングすることによりゲート開口部
を形成し、導電膜を積層することにより、ゲート開口部
を囲うようにゲート電極を、ゲート開口部内の絶縁性基
板上にエミッタ電極を形成することにより形成するのい
ずれかにより形成された基体に、本発明の製造方法を適
用することができる。

【００５９】また、ゲート開口部を複数個形成すると共
にゲート開口部より狭い幅の枠状の開口部及びゲート電
極要素を形成し、ゲート電極要素によりゲート開口部を
所望数に分離し、枠状の開口部を塞ぎかつゲート開口部
を塞がない条件下で高抵抗層を積層することにより枠状
の開口部内に高抵抗層を形成し、エミッタティップ材料
積層時にゲート開口部内にエミッタティップが複数個形
成することにより、より少ない工程数で電子放出素子ア
レイを製造できる。

【００６０】更に、層間絶縁層積層前に絶縁性基板上に
エミッタ電極を積層し、エミッタ電極を枠状に除去して
エミッタ電極要素を形成し、ゲート開口部形成時にエミ
ッタ電極とエミッタ電極要素間及びそれらの端部が露出
する開口部を形成し、高抵抗層積層時にエミッタ電極と
エミッタ電極要素間に高抵抗層を形成し、エミッタティ
ップ材料積層時にゲート開口部内にエミッタティップが
複数個形成することにより、より少ない工程数で電子放
出素子アレイを製造することができる。

【００６１】また、上記方法により製造された電子放出
素子、電子放出素子アレイは、短絡欠陥に強い構造であ
り、かつ動作電圧を低減することができる。

【図面の簡単な説明】

【図１】本発明の電子放出素子の一製造方法の概略断面
図である。

【図２】実施例１の電子放出素子アレイの製造方法の概
略工程断面図である。

【図３】実施例１の電子放出素子アレイの一工程の概略
平面図である。

【図４】実施例２の電子放出素子アレイの製造方法の概
略工程断面図である。

【図５】実施例３の電子放出素子アレイの製造方法の概
略工程断面図である。

【図６】実施例３の電子放出素子アレイの一工程の概略
平面図である。

【図７】実施例３の電子放出素子アレイの一工程の概略
平面図である。

【図８】実施例４の電子放出素子アレイの製造方法の概
略工程断面図である。

【図９】実施例６の電子放出素子アレイの一工程の概略
平面図である。

【図１０】実施例６の電子放出素子アレイの一工程の概
略平面図である。

【図１１】実施例６の電子放出素子アレイの一工程の概
略平面図である。

【図１２】図１１のＣ−Ｃ’断面図である。

【図１３】電子放出素子を利用した平面表示装置の概略
斜視図である。

【符号の説明】

１、１０１ 絶縁性基板 ２ エミッタ電極 ２ａ エミッタ電極要素 ３、１０４ 層間絶縁層 ４ ゲート電極 ４ａ ゲート電極要素 ５ ゲート開口部 ６ 高抵抗層 ７、１０８ エミッタティップ ８ ゲート支持膜 ９ 導電膜 １０、１１１ 画素 １１ ブロック １２、１３ スリット １４ 給電用配線層形成用開口部 ａ、ａ’、ａ″ 枠 ｂ、ｂ’ 開口部 １０３ エミッタ電極ライン １１０ ゲート電極ライン １１２ カソード板１１２ １１３ 蛍光体 １１４ アノード板

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ゲート開口部と、ゲート開口部の底部に
   存在するエミッタ電極と、ゲート開口部の上面を囲うよ
   うに存在するゲート電極とを有する基体のゲート電極を
   枠状に除去することにより、ゲート開口部を分離するゲ
   ート電極要素を形成し、ゲート開口部を塞がない条件下
   で高抵抗層をエミッタ電極上、ゲート電極上及びゲート
   電極要素上並びに前記枠状に除去した部分に積層し、ゲ
   ート開口部を塞がずかつエミッタ電極上の高抵抗層を覆
   わない条件下で犠牲膜を形成し、犠牲膜上にゲート開口
   部を塞ぐ条件下でエミッタティップ材料を積層すること
   によりエミッタ電極上の高抵抗層上にエミッタティップ
   を形成し、犠牲膜を除去すると共に犠牲膜上に積層され
   ているエミッタティップ材料を除去することを特徴とす
   る電子放出素子の製造方法。
2. 【請求項２】 ゲート開口部、エミッタ電極及びゲート
   電極を有する基体が、絶縁性基板上にエミッタ電極、層
   間絶縁層及びゲート電極を積層して、エミッタ電極を露
   出さすように層間絶縁層及びゲート電極にゲート開口部
   を開口することにより形成される請求項１の電子放出素
   子の製造方法。
3. 【請求項３】 ゲート開口部、エミッタ電極及びゲート
   電極を有する基体が、絶縁性基板上に層間絶縁層を積層
   し、基板を露出さすように層間絶縁層にゲート開口部を
   形成し、導電膜を積層することにより形成され、層間絶
   縁層上のゲート電極と、ゲート開口部内の絶縁性基板上
   のエミッタ電極とを有する請求項１の電子放出素子の製
   造方法。
4. 【請求項４】 絶縁性基板上にエミッタ電極、層間絶縁
   層及びゲート支持膜を積層し、エミッタ電極を露出さす
   ように層間絶縁層及びゲート支持膜にゲート開口部を形
   成し、ゲート開口部を塞がない条件下で高抵抗層及び導
   電膜をエミッタ電極上及びゲート支持膜上に積層するこ
   とによりゲート電極を形成し、ゲート開口部を塞がずか
   つエミッタ電極上の導電膜を覆わない条件下で犠牲膜を
   形成し、犠牲膜上にゲート開口部を塞ぐ条件下でエミッ
   タティップ材料を積層することによりエミッタ電極上の
   導電膜上にエミッタティップを形成し、犠牲膜を除去す
   ると共に犠牲膜上に積層されているエミッタティップ材
   料を除去し、次いでゲート電極を枠状に除去することに
   より、ゲート開口部を分離するゲート電極要素を形成す
   ることを特徴とする電子放出素子の製造方法。
5. 【請求項５】 請求項２記載の電子放出素子の製造方法
   において、ゲート開口部を複数個形成すると共にゲート
   開口部より狭い幅の枠状の開口部及びゲート電極要素を
   形成し、ゲート電極要素によりゲート開口部を所望数に
   分離し、枠状の開口部を塞ぎかつゲート開口部を塞がな
   い条件下で高抵抗層を積層することにより枠状の開口部
   内に高抵抗層を形成し、エミッタティップ材料積層時に
   ゲート開口部内にエミッタティップが複数個形成される
   ことを特徴とする電子放出素子アレイの製造方法。
6. 【請求項６】 請求項２記載の電子放出素子の製造方法
   において、層間絶縁層積層前に絶縁性基板上にエミッタ
   電極を積層し、エミッタ電極を枠状に除去してエミッタ
   電極要素を形成し、ゲート開口部形成時にエミッタ電極
   とエミッタ電極要素間及びそれらの端部が露出する開口
   部を形成し、高抵抗層積層時にエミッタ電極とエミッタ
   電極要素間に高抵抗層を形成し、エミッタティップ材料
   積層時にゲート開口部内にエミッタティップが複数個形
   成されることを特徴とする電子放出素子アレイの製造方
   法。
7. 【請求項７】 ゲート開口部と、ゲート開口部の底部に
   形成されたエミッタティップとそれに給電しうるエミッ
   タ電極と、ゲート開口部の上面を囲うように形成された
   ゲート電極要素とそれに給電しうるゲート電極とを有す
   る基体と、ゲート電極要素とゲート電極とを接続する高
   抵抗層と、エミッタ電極とエミッタティップとを接続す
   る高抵抗層からなることを特徴とする電子放出素子。