JPH09305531A

JPH09305531A - コンピュータシステム

Info

Publication number: JPH09305531A
Application number: JP14071596A
Authority: JP
Inventors: Shunsuke Yamagata; 俊介山形
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-05-10
Filing date: 1996-05-10
Publication date: 1997-11-28
Anticipated expiration: 2016-05-10
Also published as: JP2996172B2

Abstract

(57)【要約】【課題】ダイレクトメモリアクセス（ＤＭＡ）が可能
なコンピュータシステムにおいて、ＤＭＡ要求が優先さ
れてマイクロプロセッサの優先的な処理が不可能であっ
た。【解決手段】マイクロプロセッサ２とＤＭＡＣ３とがデ
ータバス１を共有する。カウンタ７１はＤＭＡ要求ＲＥ
Ｑを計数し、比較器７３はカウンタ７１の値ＣＮＴ’と
レジスタ７２の値ＣＮＴＲ’とを比較して一致信号Ｓ４
を発生する。タイマ７５は所定時間毎にオーバフロー信
号Ｓ５を発生する。一致信号Ｓ４もしくはオーバフロー
信号Ｓ５が発生したときのみ、ＤＭＡ許可信号Ｓ１がＤ
ＭＡＣ３に供給され、ＤＭＡＣ３がデータバス１のバス
マスタとなり、それ以外は、マイクロプロセッサ２がデ
ータバス１のバスマスタとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロセッサ
及びダイレクトメモリアクセスコントローラ（以下、Ｄ
ＭＡＣ）が同一のデータバスに接続されたコンピュータ
システム、特に、バス調停回路に関する。

【０００２】

【従来の技術】パーソナルコンピュータ、ワークステー
ション等コンピュータシステムにおいては、処理の高速
化を図るために、マイクロプロセッサ以外に１つ以上の
ＤＭＡＣを設けている。この場合、同一のデータバスに
２つ以上のバスマスタが存在するので、バス調停回路が
必要である。図５を参照して従来のコンピュータシステ
ムを説明する（参照：特開平１−１５０９５８号広
報）。図５において、データバス１にはバスマスタとし
てマイクロプロセッサ２及びＤＭＡＣ３が接続されてい
る。４はデータを入出力する入出力インターフェイス、
５はＲＡＭである。バス調停回路６は、クロック信号Ｃ
ＬＫを入力する分周器６１、分周器６１の出力を計数す
るカウンタ６２、ＤＭＡＣ３がバスマスタとなり得る占
有度ＣＮＴＲを記憶するレジスタ６３、及びカウンタ６
２の内容ＣＮＴとレジスタ６３の占有度ＣＮＴＲとを比
較する比較器６４を有する。なお、分周器６１の分周比
Ｎ及びレジスタ６３の占有度ＣＮＴＲはマイクロプロセ
ッサ２によって設定される。

【０００３】次に、バス調停回路６の動作を説明する。
クロック信号ＣＬＫの入力に従ってカウンタ６２の内容
が０、１、２、─、ＭＡＸ（最大値）、０、１、２、─
ＭＡＸ、─と繰返して変化する。この結果、カウンタ６
２の内容ＣＮＴがレジスタ６３の占有度ＣＮＴＲより小
さいときには（ＣＮＴ＜ＣＮＴＲ）、ＤＭＡ許可信号Ｓ
１はアサートされ、他方、カウンタ６２の内容ＣＮＴが
レジスタ６３の占有度ＣＮＴＲより等しいもしくは大き
いときには（ＣＮＴ≧ＣＮＴＲ）、ＤＭＡ許可信号Ｓ１
はネゲートされる。ＤＭＡ許可信号Ｓ１がアサートされ
ていれば、ＤＭＡＣ３はバス占有要求信号Ｓ２をマイク
ロプロセッサ２に発生し、マイクロプロセッサ２のホー
ルド状態信号Ｓ３を受取ってバスマスタとなり、データ
バス１を占有できる。他方、ＤＭＡ許可信号Ｓ１がネゲ
ートされていれば、ＤＭＡＣ３はバスマスタとなれず、
つまり、マイクロプロセッサ２がバスマスタとなってデ
ータバス１を占有できる。従って、ＤＭＡＣ３がバスマ
スタのときに、ＤＭＡ許可信号Ｓ１がネゲートされる
と、ＤＭＡＣ３はデータバス１をただちに明け渡し、マ
イクロプロセッサ２がバスマスタとなる。

【０００４】このように、カウンタ６２の内容ＣＮＴが
変化することにより、マイクロプロセッサ２がデータバ
ス１を占有する期間とＤＭＡＣ３がデータバス１を占有
できる期間とが周期的に分割されて繰返される。従っ
て、マイクロプロセッサ２によるデータバス１の占有が
周期的に確保できる。なお、周期とデューティ比は、マ
イクロプロセッサ２による分周器６１の分周比Ｎ及びレ
ジスタ６３の占有度ＣＮＴＲの設定によって行われるの
で、マイクロプロセッサ２によるデータバス１の占有時
間は必ず確保される。

【０００５】他の従来のコンピュータシステムにおい
て、マイクロプロセッサがデータバスを占有したい場合
に、バスロック機能がある。すなわち、マイクロプロセ
ッサがバスロック命令を発生してデースバスの使用権を
独占し、マイクロプロセッサがバスロック命令に続く命
令を実行している間は、他のバスマスタのデータバスの
使用を禁止するものである。

【０００６】

【発明が解決しようとする課題】しかしながら、図５に
示す従来のコンピュータシステムにおいては、ＤＭＡＣ
３がデータバス２を占有可能な期間においてはＤＭＡ要
求が受付けられてマイクロプロセッサ２の処理は強制的
に保留され、マイクロプロセッサ２のデータバス１の優
先的使用が不可能であるという課題がある。また、ＤＭ
Ａ要求が少ない場合にあっても、データバス１の使用権
がＤＭＡＣ３に移行してしまい、やはりマイクロプロセ
ッサ２のデータバス１の優先的使用が不可能であるとい
う課題がある。これは、マイクロプロセッサ２によって
周期及びデューティ比を変更してマイクロプロセッサ２
のデータバス１の占有期間を１００％とすればよいが、
マイクロプロセッサ２の設定負担が大きくなるという別
の課題が生ずる。

【０００７】また、バスロック機能をマイクロプロセッ
サのプログラムに組込むと、他のバスマスタがデータバ
スを全く使用できない期間が発生するので、その期間設
定が難かしいという課題がある。従って、本発明の目的
は、ＤＭＡ要求にも対応しつつマイクロプロセッサの処
理を優先的に行えるコンピュータシステムを提供するこ
とにある。

【０００８】

【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ＤＭＡ要求を計数する計数手段と、計数
されたＤＭＡ要求回数を所定値と比較する比較手段とを
設け、ＤＭＡ要求回数が所定値に一致したときにＤＭＡ
Ｃがデータバスを占有してＤＭＡ要求を処理するように
したものである。さらに、所定時間を計測するタイマ手
段を設け、タイマ手段のオーバフロー信号毎にＤＭＡが
データバスを占有するようにする。すなわち、比較手段
の一致信号もしくはタイマ手段のオーバフロー信号のい
ずれか一方が出力されまでは、ＤＭＡ要求は受付けられ
ず、マイクロプロセッサがデータバスを優先的に独占す
る。また、タイマ手段のオーバフロー信号をＤＭＡ要求
信号と同等に取扱うこともできる。

【０００９】

【発明の実施の形態】図１は本発明に係るコンピュータ
システムの第１の実施の形態を示すブロック回路図であ
る。図１においては、図５のバス調停回路６の代りに、
バス調停回路７が設けられている。バス調停回路７にお
いては、外部からのＤＭＡ要求信号ＲＥＱを受信して計
数するカウンタ７１、ＤＭＡ要求受付回数（ＣＮＴ
Ｒ’）を記憶するレジスタ７２、及びカウンタ７１の内
容ＣＮＴ’とレジスタ７２の内容（ＣＮＴＲ’）とを比
較する比較器７３が設けられており、この比較器７３の
一致信号Ｓ５はオア回路７４を介してＤＭＡ許可信号Ｓ
１となる。また、タイマ７５も設けられており、このタ
イマ７５のオーバフロー信号Ｓ５もオア回路７４を介し
てＤＭＡ許可信号Ｓ１となる。

【００１０】図２を参照して図１のコンピュータシステ
ムの動作を説明する。なお、予め、マイクロプロセッサ
２はレジスタ７２にＤＭＡ要求受付回数ＣＮＴＲ’をた
とえば３に設定しておくと共に、タイマ７５にカウント
クロック信号を供給しておく。また、初期設定として、
カウンタ７１の内容ＣＮＴ’は、図２の（Ｂ）に示すご
とく、クリアされているものとし、バスマスタは、図２
の（Ｈ）に示すごとく、マイクロプロセッサ（ＣＰＵ）
２である。図２の（Ａ）に示すごとく、ＤＭＡ要求信号
ＲＥＱが入力されると、カウンタ７１の内容ＣＮＴ’
は、図２の（Ｂ）に示すごとく、変化する。この結果、
ＣＮＴ’＝３となったときに、比較器７３は図２の
（Ｃ）に示す一致信号Ｓ４を発生し、従って、オア回路
７４により図２の（Ｅ）に示すＤＭＡ許可信号Ｓ１とな
る。これを受けて、ＤＭＡＣ３は図２の（Ｆ）に示すバ
ス占有要求信号Ｓ２をマイクロプロセッサ２に発生し、
この結果、マイクロプロセッサ２は、データバス１と分
離された後に、図２の（Ｇ）に示すホールド状態信号Ｓ
３をＤＭＡＣ３に送る。この結果、図２の（Ｈ）に示す
ごとく、データバス２のバスマスタはＤＭＡＣ３とな
る。一旦、バス使用権がＤＭＡＣ３に移行すると、ＤＭ
ＡＣ３は、ＤＭＡ要求を保留した回数（ＣＮＴＲ’＝
３）だけ連続してＤＭＡの優先順位の高い方からデータ
転送を行う（図２の（Ｈ）のＤＭＡ１、ＤＭＡ２、ＤＭ
Ａ３参照）。このＤＭＡのデータ転送が終了しないうち
に、次のＤＭＡ要求ＲＥＱが受付けられると、このＤＭ
Ａ要求も受付けられて続けて転送される（図２の（Ｈ）
のＤＭＡ４参照）。

【００１１】すべてのＤＭＡのデータ転送が終了する
と、ＤＭＡＣ３はカウンタ７１及びタイマ７５をクリア
し、また、同時に、図２の（Ｆ）に示すごとく、ＤＭＡ
Ｃ３はバス占有要求信号Ｓ２をリセットし、従って、図
２の（Ｇ）に示すごとく、マイクロプロセッサ２はホー
ルド状態信号Ｓ３をリセットする。従って、図２の
（Ｈ）に示すごとく、マイクロプロセッサ２が再びバス
マスタとなる。

【００１２】他方、図２の（Ｄ）のＸ１に示すごとく、
タイマ７５のオーバフロー信号Ｓ５が発生すると、やは
り、オア回路７４により図２の（Ｅ）に示すＤＭＡ許可
信号Ｓ１となる。これを受けて、ＤＭＡＣ３は図２の
（Ｆ）に示すバス占有要求信号Ｓ２をマイクロプロセッ
サ２に発生し、この結果、マイクロプロセッサ２は、デ
ータバス１と分離された後に、図２の（Ｇ）に示すホー
ルド状態信号Ｓ３をＤＭＡＣ３に送る。この結果、図２
の（Ｈ）に示すごとく、データバス２のバスマスタはＤ
ＭＡＣ３となる。バス使用権がＤＭＡＣ３に移行する
と、ＤＭＡＣ３は、ＤＭＡ要求を保留した回数だけ連続
してＤＭＡの優先順位の高い方からデータ転送を行う
（図２の（Ｈ）のＤＭＡ参照）。このＤＭＡのデータ転
送が終了した場合も、ＤＭＡＣ３はカウンタ７１及びタ
イマ７５をクリアし、また、同時に、図２の（Ｆ）に示
すごとく、ＤＭＡＣ３はバス占有要求信号Ｓ２をリセッ
トし、従って、図２の（Ｇ）に示すごとく、マイクロプ
ロセッサ２はホールド状態信号Ｓ３をリセットする。従
って、図２の（Ｈ）に示すごとく、マイクロプロセッサ
２が再びバスマスタとなる。

【００１３】また、図２の（Ｄ）のＸ２に示すごとく、
タイマ７５のオーバフロー信号Ｓ５が発生しても、やは
り、オア回路７４により図２の（Ｅ）に示すＤＭＡ許可
信号Ｓ１となるが、ＤＭＡ要求がないので、バス占有要
求信号Ｓ２も発生されず、従って、ホールド状態信号Ｓ
３も発生されない。この結果、図２の（Ｈ）に示すごと
く、データバス２のバスマスタは継続してマイクロプロ
セッサ２となる。

【００１４】このように、本発明の第１の実施の形態に
おいては、比較器７３の一致信号Ｓ４もしくはタイマ７
５のオーバフロー信号Ｓ５のいずれか一方が出力される
までは、ＤＭＡ要求は受付けられず、マイクロプロセッ
サ２がデータバス１を優先的に独占する。すなわち、複
数のＤＭＡ要求が保留されると、ＤＭＡ要求が受付けら
れ、他方、ＤＭＡ要求が少ない場合でも一定時間が経過
すれば、オーバフロー信号Ｓ５によって受付けられ、Ｄ
ＭＡ要求が極端に待たされないようにしてある。

【００１５】図３は本発明に係るコンピュータシステム
の第２の実施の形態を示すブロック回路図である。図３
のバス調停回路７’においては、図１のオア回路７４の
代りに、オア回路７６を設けてある。これにより、タイ
マ７５のオーバフロー信号Ｓ５をＤＭＡ要求信号ＲＥＱ
と同等に作用させ、比較器７３の一致信号Ｓ４をＤＭＡ
許可信号Ｓ１とした。

【００１６】図４を参照して図３のコンピュータシステ
ムの動作を説明する。なお、この場合も予め、マイクロ
プロセッサ２はレジスタ７２にＤＭＡ要求受付回数ＣＮ
ＴＲ’をたとえば３に設定しておくと共に、タイマ７５
にカウントクロック信号を供給しておく。また、初期設
定として、カウンタ７１の内容ＣＮＴ’は、図４の
（Ｂ）に示すごとく、クリアされているものとし、バス
マスタは、図４の（Ｇ）に示すごとく、マイクロプロセ
ッサ（ＣＰＵ）２である。図４の（Ａ）に示すごとく、
ＤＭＡ要求信号ＲＥＱが入力されると、カウンタ７１の
内容ＣＮＴ’は、図４の（Ｂ）に示すごとく、変化す
る。この結果、ＣＮＴ’＝３となったときに、比較器７
３は一致信号Ｓ４を発生し、これが図４の（Ｄ）に示す
ＤＭＡ許可信号Ｓ１となる。これを受けて、ＤＭＡＣ３
は図４の（Ｅ）に示すバス占有要求信号Ｓ２をマイクロ
プロセッサ２に発生し、この結果、マイクロプロセッサ
２は、データバス１と分離された後に、図４の（Ｆ）に
示すホールド状態信号Ｓ３をＤＭＡＣ３に送る。この結
果、図４の（Ｇ）に示すごとく、データバス２のバスマ
スタはＤＭＡＣ３となる。一旦、バス使用権がＤＭＡＣ
３に移行すると、ＤＭＡＣ３は、ＤＭＡ要求を保留した
回数（ＣＮＴＲ’＝３）だけ連続してＤＭＡの優先順位
の高い方からデータ転送を行う（図４の（Ｇ）のＤＭＡ
１、ＤＭＡ２、ＤＭＡ３参照）。このＤＭＡのデータ転
送が終了しないうちに、次のＤＭＡ要求ＲＥＱが受付け
られると、このＤＭＡ要求も受付けられて続けて転送さ
れる（図４の（Ｇ）のＤＭＡ４参照）。

【００１７】すべてのＤＭＡのデータ転送が終了する
と、ＤＭＡＣ３はカウンタ７１及びタイマ７５をクリア
し、また、同時に、図４の（Ｅ）に示すごとく、ＤＭＡ
Ｃ３はバス占有要求信号Ｓ２をリセットし、従って、図
４の（Ｆ）に示すごとく、マイクロプロセッサ２はホー
ルド状態信号Ｓ３をリセットする。従って、図４の
（Ｇ）に示すごとく、マイクロプロセッサ２が再びバス
マスタとなる。

【００１８】他方、図４の（Ｃ）のＹ１，Ｙ２に示すご
とく、タイマ７５のオーバフロー信号Ｓ５が発生する
と、カウンタ７１の内容ＣＮＴ’が図４の（Ｂ）に示す
ごとく＋１カウントアップする。この結果、ＣＮＴ’＝
３となったときに、比較器７３は一致信号Ｓ４を発生
し、これが図４の（Ｄ）に示すＤＭＡ許可信号Ｓ１とな
る。これを受けて、ＤＭＡＣ３は図４の（Ｅ）に示すバ
ス占有要求信号Ｓ２をマイクロプロセッサ２に発生し、
この結果、マイクロプロセッサ２は、データバス１と分
離された後に、図４の（Ｆ）に示すホールド状態信号Ｓ
３をＤＭＡＣ３に送る。この結果、図４の（Ｇ）に示す
ごとく、データバス２のバスマスタはＤＭＡＣ３とな
る。バス使用権がＤＭＡＣ３に移行すると、ＤＭＡＣ３
は、ＤＭＡ要求を保留した回数だけ連続してＤＭＡの優
先順位の高い方からデータ転送を行う（図４の（Ｇ）の
ＤＭＡ参照）。このＤＭＡのデータ転送が終了すると、
ＤＭＡＣ３はカウンタ７１及びタイマ７５をクリアし、
また、同時に、図４の（Ｅ）に示すごとく、ＤＭＡＣ３
はバス占有要求信号Ｓ２をリセットし、従って、図４の
（Ｆ）に示すごとく、マイクロプロセッサ２はホールド
状態信号Ｓ３をリセットする。従って、図４の（Ｇ）に
示すごとく、マイクロプロセッサ２が再びバスマスタと
なる。

【００１９】なお、上述の本発明の第２の実施の形態で
は、レジスタ７２のＤＭＡ要求受付回数ＣＮＴＲ’を本
発明の第１の実施の形態の場合より若干大きくたとえば
４と設定してもよい。また、タイマ７５のオーバフロー
信号Ｓ５の周期も第１の実施の形態の場合より大きく設
定してもよい。また、上述の発明の実施の形態では、バ
ス調停回路７、７’はＤＭＡＣ３の外部回路であるが、
ＤＭＡＣ３の内部回路としてもよい。さらに、ＤＭＡＣ
３を複数設けてもよい。

【００２０】このように、本発明の第２の実施の形態に
おいては、比較器７３の一致信号Ｓ４が出力されるまで
は、ＤＭＡ要求は受付けられず、マイクロプロセッサ２
がデータバス１を優先的に独占する。すなわち、複数の
ＤＭＡ要求が保留されると、ＤＭＡ要求が受付けられ、
他方、ＤＭＡ要求が少ない場合でも一定時間が経過すれ
ば、オーバフロー信号をＤＭＡ要求信号と同等に取扱っ
ているので、ＤＭＡ要求が極端に待たされないようにし
てある。

【００２１】

【発明の効果】以上説明したように本発明によれば、Ｄ
ＭＡ要求にも対応しつつマイクロプロセッサの処理を優
先的に行うことができる。

【図面の簡単な説明】

【図１】本発明に係るコンピュータシステムの第１の実
施の形態を示すブロック回路図である。

【図２】図１のコンピュータシステムの動作を示すタイ
ミング図である。

【図３】本発明に係るコンピュータシステムの第２の実
施の形態を示すブロック回路図である。

【図４】図３のコンピュータシステムの動作を示すタイ
ミング図である。

【図５】従来のコンピュータシステムを示すブロック回
路図である。

【符号の説明】

１─データバス２─マイクロプロセッサ３─ダイレクトメモリアクセスコントローラ４─入出力インターフェイス５─ＲＡＭ６、７、７’─バス調停回路７１─カウンタ７２─レジスタ７３─比較器７４─オア回路７５─タイマ７６─オア回路Ｓ１─ＤＭＡ許可信号Ｓ２─バス占有要求信号Ｓ３─ホールド状態信号Ｓ４─一致信号Ｓ５─オーバフロー信号

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサ（２）とダイレクト
メモリアクセスコントローラ（３）とが同一のデータバ
ス（１）に接続されたコンピュータシステムにおいて、ダイレクトメモリアクセス要求（ＲＥＱ）を計数する計
数手段（７１）と、該計数されたダイレクトメモリアクセス要求回数（ＣＮ
Ｔ、ＣＮＴ’）を所定値（ＣＮＴＲ、ＣＮＴＲ’）と比
較する比較手段（７３）とを具備し、前記ダイレクトメ
モリアクセス要求回数が前記所定値に一致したときに前
記ダイレクトメモリアクセスコントローラが前記データ
バスを占有して前記ダイレクトメモリアクセス要求を処
理するようにしたことを特徴とするコンピュータシステ
ム。
【請求項２】前記マイクロプロセッサは前記所定値を
可変とする請求項１に記載のコンピュータシステム。
【請求項３】前記ダイレクトメモリアクセスコントロ
ーラは前記データバスの占有終了毎に前記計数手段をク
リアする請求項１に記載のコンピュータシステム。
【請求項４】前記ダイレクトメモリアクセスコントロ
ーラが前記データバスを占有中にダイレクトメモリアク
セス要求を受信したときには該ダイレクトメモリアクセ
ス要求を引続き処理するために前記データバスを占有す
る請求項１に記載のコンピュータシステム。
【請求項５】さらに、所定時間を計測するタイマ手段（７５）を具備し、該タ
イマ手段のオーバフロー毎に前記ダイレクトメモリアク
セスコントローラが前記データバスを占有するようにし
た請求項１に記載のコンピュータシステム。
【請求項６】前記マイクロプロセッサは前記所定時間
を可変とする請求項５に記載のコンピュータシステム。
【請求項７】前記ダイレクトメモリアクセスコントロ
ーラは前記データバスの占有終了毎に前記タイマ手段を
クリアする請求項５に記載のコンピュータシステム。
【請求項８】マイクロプロセッサ（２）とダイレクト
メモリアクセスコントローラ（３）とが同一のデータバ
ス（１）に接続されたコンピュータシステムにおいて、所定時間を計測するタイマ手段（７５）と、該タイマ手段のオーバフロー信号及びダイレクトメモリ
アクセス要求（ＲＥＱ）を同等に計数する計数手段（７
１）と、該計数されたダイレクトメモリアクセス要求回数（ＣＮ
Ｔ、ＣＮＴ’）を所定値（ＣＮＴＲ、ＣＮＴＲ’）と比
較する比較手段（７３）とを具備し、前記ダイレクトメ
モリアクセス要求回数が前記所定値に一致したときに前
記ダイレクトメモリアクセスコントローラが前記データ
バスを占有して前記ダイレクトメモリアクセス要求を処
理するようにしたことを特徴とするコンピュータシステ
ム。
【請求項９】前記マイクロプロセッサは前記所定値及
び前記所定時間を可変とする請求項８に記載のコンピュ
ータシステム。
【請求項１０】前記ダイレクトメモリアクセスコント
ローラは前記データバスの占有終了毎に前記タイマ手段
及び前記計数手段をクリアする請求項８に記載のコンピ
ュータシステム。
【請求項１１】前記ダイレクトメモリアクセスコント
ローラが前記データバスを占有中にダイレクトメモリア
クセス要求を受信したときには該ダイレクトメモリアク
セス要求を引続き処理するために前記データバスを占有
する請求項８に記載のコンピュータシステム。